KR101679565B1 - 본딩 타겟 가이드 - Google Patents

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Abstract

회로 패턴이 형성된 코어(core) 간의 가접합 작업 시 필요한 본딩 타겟 가이드(Bonding Target Guide)가 개시된다.
본딩 타겟 가이드는
동박 영역; 및
상기 동박 영역을 둘러싸는 절연층 노출 영역;을 포함한다.
동박 영역 주위의 절연층 노출 영역은 동박 영역 가열시 발생되는 레진 흐름을 막아 패널 內 제품 어레이에 미치는 영향을 최소화 해주며, 동박 영역의 해칭은 가열 시간을 줄여 준다.

Description

본딩 타겟 가이드{Bonding target guide}
본 발명은 빌드업(build-up) 타입의 인쇄회로기판 제조 공정에서 회로 패턴이 형성된 코어(core) 간의 본딩(Bonding) 작업 시 필요한 본딩 타겟 가이드(Bonding Target Guide)에 관한 것으로서, 특히 리드 타임(Lead Time) 단축 및 핫 프레싱(Hot Pressing) 공정 진행시 발생 가능한 불량 인자를 최소화할 수 있는 본딩 타겟 가이드에 관한 것이다.
빌드업(build-up) 타입의 인쇄회로기판 제조에 있어서 코어(Core, 내층회로를 이루는 원자재) 간의 가접합 및 정합을 맞추는 본딩 공정(Bonding Process)을 진행한 후 가열 압착 공정(Hot Pressing)을 진행하도록 하고 있다.
도 1은 인쇄회로기판의 적층(build-up) 구조를 도시한다.
도 1에서, “PTH type”은 인쇄회로기판 내부에 CNC Drill로 가공된 쓰루홀(Though Hole)만 존재하는 것을 말하며, "1 Stack Via type”은 최외각층만에 레이저 비아홀(Laser via Hole, LVH)이 존재하는 것을 말하며, "2 Stack Via type"은 최외각층과 그 하단층에 레이저 비아홀이 각각 존재하는 것을 의미한다.
한편, "6,8,10 Layer”는 인쇄회로기판의 총 층수 즉, 회로 패턴이 형성된 동박층의 개수를 의미한다. 코어의 상면 및 하면에는 각각 회로패턴이 형성되는 동박층이 있으며, 인쇄회로기판의 최상층과 최하층에도 별도의 동박층을 구성하게 되므로, "10 layer”는 4개의 코어가 적층된 것에 해당한다. (4core X 2 layer + 인쇄회로기판의 최상층 및 최하층 2 layer = 10 layer)를 나타내는 것이다.
그리고 "4,3,2 core bonding"은 각각 4개, 3개, 2개의 코어가 본딩된 것임을 의미한다.
도 1을 참조하면, 적층 구조(build up structure)는 회로 패턴이 형성된 코어들을 프리프레그(prepreg)를 사이에 두고 번갈아 쌓아올리는(build up) 구조를 나타내는 것임을 알 수 있다.
일반적으로 코어는 동박층을 구성하게 되는 2장의 동박편(Copper foil)과 1장의 프리프레그(Prepreg, 동박층 사이의 절연층을 형성하기 위한 것)를 사용하여 만들어진다. 구체적으로 코어는 프리프레그의 상면 및 저면에 동박편을 접착시키고 핫 프레싱(hot pressing; 가열 압착)함에 의해 소정의 형상으로 성형된다. 한 번의 핫 프레싱 작업으로 다량의 코어를 만들기 위해 코어들 사이에 스테인레스 플레이트를 넣어 차례로 적층한 것을 핫 프레스하고 알맞은 크기로 절단하게 된다.
도 2는 코어를 제작하는 과정을 표현한다.
도 2를 참조하면, 스테인리스판 사이에 프리프레그와 동박들로 이루어지는 코어들을 위치시킨 후 핫 프레스 공정(hot press prossessing)을 진행하는 것을 알 수 있다.
다음으로, 인쇄회로기판 적층 구조 중 2개 이상 내층을 적층하는 제품의 제작 순서를 보면, 코어 상에 내층 회로를 구현하고 층과 층사이의 정합을 맞추기 위한 정한 기준 홀(Hole)을 펀칭(Punching)한 후 표면 인장력을 높여주는 옥사이드(Oxide) 작업을 하고, 제품을 핀(Pin)으로 고정 시킨 후 정합을 맞춰 가접합하여 핫 프레스 작업 시 내층간 밀림 현상을 방지해 주는 본딩 작업을 실시한다. 가접함은 원하는 위치에 열을 가해 프리프레그를 반경화시켜 코어들을 일차적으로 접합시키는 것을 말한다. 가 접합하고자 하는 위치에 본딩 타겟 가이드가 형성되며, 이 본딩 타겟 가이드는 주로 패널의 외곽 부분에 형성된다.
본딩 타겟 가이드는 회로 패턴이 형성된 코어 간의 본딩 작업 시 실제 가접합이 되는 영역을 표시하기 위한 것으로서, 보다 효율적으로 가 접합을 하기 위해 각 제조업체는 설비 Type 및 제품군에 따라 여러 가지 형태의 것들이 개발되고 있다
도 3은 내층 회로 구현에서부터 핫 프레스까지의 인쇄회로기판 제작 과정을 도시 한다,
이에 따라서, 본딩 공정 진행 시 회로 패턴이 형성된 코어 간 가접합 및 정합 일치 여부는 공정 신뢰성 확인 Point로 인쇄회로기판 제작 시 중요하게 다뤄지고 있다.
가 접합 작업이 제대로 이루어지지 않을 경우 핫 프레스 작업 후 동박 표면 주름 발생에 의한 회로 개방(OPEN), 핫 프레스 진행 시 발생된 코어 밀림에 의한 층간편심, 후 공정 진행 후 본딩 영역 프리프레그 들뜸에 의한 약품 침투 현상이 발생 하게 된다.
도 4는 가 접합 및 정합이 일치하지 않을 경우 발생되는 불량을 도시한다.
본 발명은 가접합 작업 후 공정 진행 중 발생 되는 동박 표면 주름 및 코어 틀어짐에 의한 정합 이상, 프리프레그 들뜸에 의한 약품 침투 현상을 개선하고, 가접합 시간을 최소화하여 리드타임(Lead Time) 단축의 효과를 얻을 수 있는 본딩 타겟 가이드를 제공하는 것을 그 목적으로 한다.
상기의 목적을 달성하는 본 발명에 따른 본딩타겟 가이드는
다층 인쇄회로기판의 제조 공정에서 각각이 절연층 및 동박으로 구성되는 코어들 사이에 프리프레그를 개재시켜 가접합하기 위해 상기 코어의 패널 외곽에 형성되는 본딩 타겟 가이드에 있어서,
동박 영역; 및
상기 동박 영역을 둘러싸는 절연층 노출 영역;
을 포함하며,
상기 절연층 노출 영역에 의해 가접시 상기 프리프레그를 구성하는 레진이 상기 코어의 표면을 따라 상기 본딩 타겟 가이드의 외부로 흐르는 것을 방지하는 것을 특징으로 한다.
여기서, 상기 동박 영역은 해칭이 형성된 것임을 특징으로 한다.
여기서, 상기 해칭은 50~60%의 빗살무늬 해칭인 것을 특징으로 한다.
본 발명에 따른 Bonding Target Guide는 회로 패턴이 형성된 코어 간의 접합력을 향상시킴으로써 코어 간 두께 및 수량의 증가에 따른 탄화 및 가접합 후 코어 떨어짐 현상을 방지하여 불량 감소 효과를 기대 할 수 있을 뿐만 아니라 열전도도가 높은 동박 표면을 사용함으로서 가열 시간 단축에 따른 Lead Time 단축에 적합하다.
도 1은 인쇄회로기판의 적층 구조를 도시한다.
도 2는 코어를 제작하는 과정을 표현 한다.
도 3은 내층 회로 구현에서부터 핫 프레스까지의 인쇄회로기판 제작 과정을 도시 한다,
도 4는 가접합 및 정합이 일치하지 않을 경우 발생 되는 불량을 도시한다.
도 5는 종래의 무동박 Type의 Bonding Target Guide와 본 발명에 따른 Hatching Type의 Bonding Target Guide를 비교하여 도시한다.
도 6은 종래의 무동박 Type의 Bonding Target Guide와 본 발명에 따른 Hatching Type의 Bonding Target Guide를 상세히 도시한다.
도 7은 본딩 타겟 가이드가 형성되는 위치를 도시한다.
도 8은 가접합 과정을 도시한다.
도 9는 종래의 무동박 Type과 Hatching Type의 Bonding Guide Target 영역 탄화 및 이에 따른 Prepreg 들뜸을 비교하여 도시한 것이다.
도 10은 종래의 무동박 Type과 Hatching Type의 작업 시간을 비교하여 도시한 것이다.
도 11은 인쇄회로기판 제작 과정을 간략하게 도시한다.
도 12는 코어 두께 및 적용 원자재(Prepreg)별 본딩 작업 조건을 표현한다.
이하 첨부된 도면을 참조하여 본 발명의 구성 및 동작을 상세히 설명하기로 한다.
본딩 작업 시 회로 패턴이 형성된 코어 간의 접합력을 올리기 위해서는 동박 영역의 Hatching 정도와 크기 및 가열 시 발생 되는 Resin의 흐름에 대한 Epoxy 영역의 크기를 고려하여야 한다. 동박 영역이 넓거나 Epoxy 영역이 넓으면 가열정도에 따라 Resin이 탄화되거나 접합력이 부족하여 코어들이 떨어진다. 이에 따라, 가열 되는 Heater 크기 대비 동표면 Hatching 정도와 Resin 흐름을 막을 수 있는 Epoxy 영역의 크기와 가열 시간에 대한 조건 수립이 선행 된다면 탄화를 방지하고 접합력을 상승 시키며 가열 시간을 줄여 생산성 향상 효과까지 부여할 수 있게 된다.
도 5는 종래의 무동박 Type의 Bonding Target Guide와 본 발명에 따른 Hatching Type의 Bonding Target Guide를 비교하여 도시한다.
도 6은 종래의 무동박 Type의 Bonding Target Guide와 본 발명에 따른 Hatching Type의 Bonding Target Guide를 상세히 도시한다.
도 6을 참조하면, 본 발명에 따른 Hatching Type의 본딩 타겟 가이드(50)는 Size 12 x 27 ㎜ 무동박 영역(절연층 노출 영역, 52) 안에 Size 6 x 12 ㎜ 동박 영역(PAD, 54)을 구성하여 Bonding 작업 후 가접합 부위의 인장력을 올리도록 하고 있다.
동박 영역(54) 주위의 상하좌우의 3㎜의 간격을 이루어 분포하는 절연층 노출 영역(52)은 가접합시 발생 되는 레진(Resin)의 흐름 즉, 레진이 코어 표면을 따라 본딩 타겟 가이드(50)의 주변으로 흐르는 것을 막아 Panel 내에 제품 Array에 미치는 영향을 최소화해주며, 동박 영역(54)의 동박 점유율 50~60% 빗살무늬 Hatching(동박을 제거하여 절연층(Epoxy)을 노출되게 하는 기법)을 하여 가열 시간을 줄여 준다.
본딩 타겟 가이드(50)는 코어 상에 내층 회로를 형성하는 방법을 적용하여 형성된다. 즉, 내층 회로를 형성할 때와 같이 소프트 에칭 및 수세, 드라이필름 라미네이팅, 노광, 현상, 부식, 박리 등의 과정을 거쳐 패널 외곽에서 동박영역(32) 둘레의 동박을 소정의 폭으로 제거하여 절연층 노출 영역(54)을 형성함에 의해 본딩 타겟 가이드(50)가 형성된다.
도 7은 본딩 타겟 가이드가 형성되는 위치를 도시한다.
본딩 타겟 가이드의 위치는 3코어, 2코어와 상관없이 Panel 외곽에 위치한다. 인쇄회로기판의 크기 및 Panel dummy loss(코어의 면적과 패널 면적의 차이에 따른 손실)에 따라 차이가 있어 정확히 표현하기는 어렵지만, 기본적으로 Panel 최외곽에 위치한다.
도 8은 가접합 과정을 도시한다.
본딩 가이드 타겟은 회로패턴이 구현된 코어 상에 존재하고 레진은 프리프레그의 구성 물질 중 하나이다. 본딩 진행 시 코어 크기와 동일한 크기의 프리프레그를 코어와 코어 사이에 넣고 본딩 가이드 타겟에 가열 히터를 사용하여 가접합을 한다.
즉, 따로 레진을 바르는 것이 아니라 도 8의 우측 그림과 같이 레이업(Lay-up) 실시 후 히터를 이용하여 프리프레그에 열을 가하여 레진을 열경화시켜 가접합 한다.
도 9는 종래의 무동박 Type과 본 발명에 따른 Hatching Type의 본딩 타겟 가이드를 적용함에 따른 본딩 타겟 가이드 영역 탄화 및 이에 따른 프리프레그 들뜸을 비교하여 도시한 것이고, 도 10은 종래의 무동박 Type과 본 발명에 따른 Hatching Type의 본딩 타겟 가이드을 적용할 경우의 작업 시간을 비교하여 도시한 것이다.
레진이 탄화되면 접착력이 저하되고 이에 따라 프리프레그가 들뜨게 되어 코어들 사이에 벌어짐이 발생하게 된다. 인쇄회로기판의 두께에 따라 차이가 있지만 보통 Core 두께가 두꺼울수록 가접합을 하기 위한 시간이 길어지며 이에 따라 제진의 탄화 및 프리프레그 들뜸에 의한 코어 떨어짐이 발생할 수 있다.
도 9 및 도 10을 참조하면, 핫 프레스 공정 후 레진의 탄화로 인한 프리프레그 들뜸 현상 및 떨어짐에 의한 동박 표면 주름과 내층(Core) 틀어짐 현상을 나타내며 가열 시간 단축과 접합력 향상이 품질에 미치는 영향을 확인할 수 있고, 작업 시간 단축에 의한 Lead Time 단축의 추가 효과 확인할 수 있다.
본 발명에 따른 본딩 타겟 가이드는 동박 영역을 둘러싼 절연층 노출 영역에 의해서 뿐만아니라 동박 영역에 형성된 해칭에 의해 동박 영역에 인가되는 열을 분산시키므로 레진의 탄화가 방지된다.
도 11은 인쇄회로가판 제작 과정을 간략하게 도시한다.
본딩 작업 전에 미리 본딩 타겟 가이드의 크기 및 옥사이드(Oxide) 여부를 확인하고 적층 구조에 맞는 원자재를 미리 준비 한다. Bonding 조건에 맞게 가열 온도와 시간 Setting 및 작업을 실시하고, 작업 후 가열 부위 Resin 탄화 여부, 층간 정합 틀짐 발생 여부 및 가접합 상태를 확인한다. Hot Pressing 후 가접합 상태 이상에 따른 추가 제품 틀어짐 여부를 2차적으로 필히 확인 하여야 한다
도 12는 코어 두께 및 프리프레그별 본딩 작업 조건을 표현한다.
50...본딩 타겟 가이드
52...절연층 노출 영역 54...동박 영역

Claims (3)

  1. 다층 인쇄회로기판의 제조 공정에서 각각이 절연층 및 동박으로 구성되는 코어들 사이에 프리프레그를 개재시켜 가접합하기 위해 상기 코어의 패널 외곽에 형성되는 본딩 타겟 가이드에 있어서,
    동박 영역; 및
    상기 동박 영역을 둘러싸는 절연층 노출 영역;
    을 포함하며,
    상기 절연층 노출 영역에 의해 가접합 시 상기 프리프레그를 구성하는 레진이 상기 코어의 표면을 따라 상기 본딩 타겟 가이드의 외부로 흐르는 것을 방지하는 것을 특징으로 하는 본딩 타겟 가이드.
  2. 제1항에 있어서, 상기 동박 영역은 해칭이 형성된 것임을 특징으로 하는 본딩 타겟 가이드.
  3. 제2항에 있어서, 상기 해칭은 동박 점유율 50~60%의 빗살무늬 해칭인 것을 특징으로 하는 본딩 타겟 가이드.
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003152336A (ja) 2001-11-15 2003-05-23 Nec Toppan Circuit Solutions Toyama Inc 多層プリント配線板の製造方法
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