KR101666259B1 - 적층 반도체막의 성막 방법 - Google Patents

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Abstract

본 발명은, 다른 막의 성막 프로세스를 반복하여 행하여도, 양호한 스루풋을 유지, 또는 향상시키는 것이 가능한 적층 반도체막의 성막 방법을 제공하는 것을 목적으로 한다. 피처리체의 하지의 상방에, 제1, 제2 반도체막을 교대로 적층한 적층 반도체막을 성막하는 적층 반도체막의 성막 방법으로서, 제1 반도체막을 성막하는 공정(스텝 S3)과, 제2 반도체막을 성막하는 공정(스텝 S5)을 소정수의 적층막이 얻어질 때까지 행함과 함께, 스텝 S3의 공정에서의 성막 온도와 스텝 S5의 공정에서의 성막 온도를 동일하게 하여, 스텝 S3과 스텝 S5의 상호간에서 온도를 일정하게 한다.

Description

적층 반도체막의 성막 방법{METHOD OF FORMING A LAMINATED SEMICONDUCTOR FILM}
본 발명은, 적층 반도체막의 성막 방법에 관한 것이다.
최근, 반도체 집적 회로 장치는, 고집적화의 진전에 수반하여 트랜지스터나 메모리 셀 등의 소자를 반도체 웨이퍼 표면으로부터 상층을 향하여 쌓아 올려 가는, 소위 소자의 3차원화가 진행되고 있다. 예를 들어, 특허문헌 1에는, 논도프 실리콘막 및 도프 실리콘막을 다수 적층시켜, 메모리 셀을 3차원화한 예가 기재되어 있다.
일본 특허 출원 공개 제2010-225694호 공보
특허문헌 1에 기재되어 있는 바와 같이, 소자의 3차원화가 진행되면, 반도체 집적 회로 장치 중에 존재하는 적층 구조의 적층수는, 플래너형 소자를 주체로 한 현재의 반도체 집적 회로 장치에 비교하여 방대한 수로 된다.
이러한 상황에서, 반도체 제조 프로세스의 분야에서 해결해야 할 사정은, 크게 2가지이다.
첫 번째는, 어떻게 하여 양호한 스루풋을 유지하고, 그리고, 더욱 향상시켜 가는가이다. 예를 들어, 특허문헌 1에 기재되어 있는 바와 같은 3차원화된 소자를 집적한 반도체 집적 회로 장치는, 서로 다른 막의 성막 프로세스를 다수회 반복하지 않으면 제조할 수 없다. 이 때문에, 3차원화된 소자를 집적한 1개의 반도체 집적 회로 장치를 제조하기 위하여 필요한 시간은, 플래너형 소자를 집적한 반도체 집적 회로 장치와는 비교가 안 될 만큼 증대된다.
두 번째는, 양호한 표면 조도를 적층 구조의 상층까지, 어떻게 하여 유지하는가이다. 막의 적층수가 방대해지면, 하층의 극히 미세한 표면 조도의 “흐트러짐”이 상층으로 감에 따라, 증폭되면서 반영되어 간다. 이 때문에, 상층으로 갈수록 표면 조도가 손상되기 쉬워진다.
본 발명은, 상기 사정을 감안하여 이루어진 것으로, 서로 다른 막의 성막 프로세스를 반복하여 행하여도, 양호한 스루풋을 유지, 또는 향상시키는 것이 가능한 적층 반도체막의 성막 방법을 제공한다.
또한, 본 발명은, 서로 다른 막의 성막 프로세스를 반복하여 행하여도, 상층까지 양호한 표면 조도를 유지하는 것이 가능한 적층 반도체막의 성막 방법을 제공한다.
본 발명의 일 실시 형태에 따른 적층 반도체막의 성막 방법은, 복수의 피처리체의 각각의 하지의 상방에, 제1, 제2 반도체막을 교대로 적층한 적층 반도체막을 성막하는 적층 반도체막의 성막 방법으로서, 상기 제1 반도체막을 성막하는 제1 공정과, 상기 제2 반도체막을 성막하는 제2 공정을 소정수의 적층막이 얻어질 때까지 행함과 함께, 상기 제1 공정에서의 성막 온도와 상기 제2 공정에서의 성막 온도를 동일하게 하고, 상기 제1 공정과 상기 제2 공정의 상호간에서 온도를 일정하게 한다.
본 발명의 다른 실시 형태에 따른 적층 반도체막의 성막 방법은, 복수의 피처리체의 각각의 하지의 상방에, 제1, 제2 반도체막을 교대로 적층한 적층 반도체막을 성막하는 적층 반도체막의 성막 방법으로서, 상기 제1 반도체막을 성막하는 제1 공정과, 상기 제2 반도체막을 성막하는 제2 공정을 소정수의 적층막이 얻어질 때까지 행함과 함께, 상기 제1 공정과 상기 제2 공정의 상호간에 있어서의 퍼지 가스로서, 성막 중에 상기 제1, 제2 반도체막으로부터 탈리되는 물질을 포함하는 가스를 사용하여, 상기 제1, 제2 반도체막이 교대로 적층된 적층 반도체막을 성막한다.
본 발명의 또 다른 실시 형태에 따른 적층 반도체막의 성막 방법은, 복수의 피처리체의 각각의 하지의 상방에, 제1, 제2 반도체막을 교대로 적층한 적층 반도체막을 성막하는 적층 반도체막의 성막 방법으로서, 상기 제1 반도체막을 성막하는 제1 공정과, 상기 제2 반도체막을 성막하는 제2 공정을 소정수의 적층막이 얻어질 때까지 행하여, 적층 반도체막을 성막하는 과정을 가지며, 상기 적층 반도체막의 성막에 앞서, 상기 피처리체의 하지 위에 시드층을 형성하는 공정을 더 구비한다.
본 발명에 의하면, 서로 다른 막의 성막 프로세스를 반복하여 행하여도, 양호한 스루풋을 유지, 또는 향상시키는 것이 가능한 적층 반도체막의 성막 방법을 제공할 수 있다.
또한, 본 발명에 의하면, 서로 다른 막의 성막 프로세스를 반복하여 행하여도, 상층까지 양호한 표면 조도를 유지하는 것이 가능한 적층 반도체막의 성막 방법을 제공할 수 있다.
도 1은 본 발명의 일 실시 형태에 따른 적층 반도체막의 성막 방법의 일례를 나타내는 흐름도.
도 2a 내지 2d는 본 발명의 일 실시 형태에 따른 적층 반도체막의 성막 방법의 주요한 공정을 도시하는 단면도.
도 3은 각 스텝과 온도의 관계를 시계열상으로 도시한 도면.
도 4a 및 4b는 가스의 공급 타이밍을 도시하는 도면.
도 5는 제1 예에 따른 종형 뱃치식 성막 장치를 개략적으로 도시하는 종단면도.
도 6은 제1 예에 따른 종형 뱃치식 성막 장치로부터 보트를 취출한 상태를 도시하는 종단면도.
도 7은 제2 예에 따른 종형 뱃치식 성막 장치를 개략적으로 도시하는 종단면도.
도 8은 도 7중의 I-I 선을 따라 취한 수평 단면도.
도 9는 제2 예에 따른 종형 뱃치식 성막 장치로부터 보트를 취출한 상태를 도시하는 종단면도.
이하, 본 발명의 일 실시 형태를, 도면을 참조하여 설명한다. 또한, 모든 도면에 걸쳐, 공통의 부분에는 공통의 참조 부호를 붙인다.
(성막 방법)
도 1은 본 발명의 일 실시 형태에 따른 적층 반도체막의 성막 방법의 일례를 나타내는 흐름도, 도 2a 내지 도 2d는 그 성막 방법의 주요한 공정을 도시하는 단면도이다.
일 실시 형태는, 하지 위에 제1, 제2 반도체막이 교대로 적층된 적층 반도체막을 성막하는 적층 반도체막의 성막 방법이다. 본 실시형태에 있어서는, 하지의 일례로서, 실리콘 기판(실리콘 웨이퍼=실리콘 단결정)(1) 위에 형성된 실리콘 산화물(SiO2)막(2)을 사용한다(도 2의 (A) 참조). 하지는, 실리콘 산화물막(2)에 한정되는 것은 아니고, 절연막, 예를 들어 실리콘 질화물막 등의 절연막이어도 된다.
우선, 표면에 실리콘 산화물막(2)이 형성된 실리콘 기판(1)을 도시하지 않은 성막 장치의 처리실에 수용한다. 계속해서, 도 1 중의 스텝 S1 및 도 2a에 도시한 바와 같이, 하지로서의 실리콘 산화물막(2)의 표면에 시드층을 형성한다. 본 실시형태에서는, 실리콘 산화물막(2)의 표면에 실리콘을 흡착시켜, 논도프의 실리콘 시드층(3)을 해당 시드층으로서 형성한다. 또한, 흡착 처리 가스로서 디실란(Si2H6) 가스를 사용하여, 실리콘 산화물막(2)의 표면에 실리콘을 흡착시켰다. 실리콘 시드층(3)은, 실리콘 산화물막(2)의 표면에 실리콘이 흡착될 정도로 형성되면 되며, 예를 들어 단원자층 내지 수 원자층의 두께로 형성되면 된다. 구체적인 수치를 예로 들면, 0.5 내지 5nm이다.
실리콘 시드층(3)을 형성할 때의 처리 조건의 일례는 다음과 같다.
디실란 유량: 350sc㎝
처리 시간: 10min
처리 온도: 500℃
처리 압력: 133Pa(1Torr)
이어서, 도 1 중의 스텝 S2에 도시한 바와 같이, 처리실의 내부를 퍼지한다. 본 실시형태에서는, 퍼지 가스로서, 수소(H2) 가스를 사용하였다.
스텝 S2에 있어서의 퍼지 조건은 다음과 같다.
수소 유량: 1000sc㎝
퍼지 시간: 16min
온도: 500℃
압력: 93.3Pa(0.7Torr)
이어서, 도 1 중의 스텝 S3 및 도 2b에 도시한 바와 같이, 실리콘 시드층(3) 위에 제1 반도체막으로서의 붕소 도프 아몰퍼스 실리콘막(이하 B-α 실리콘막이라고 한다)(4)을 형성한다. 본 실시형태에서는, 실리콘 원료 가스로서 모노실란(SiH4) 가스, 도펀트 가스로서 삼염화붕소(BCl3) 가스를 사용하였다.
B-α 실리콘막(4)을 형성할 때의 처리 조건의 일례는 다음과 같다.
모노실란 유량: 2000sc㎝
BCl3 가스 유량: 1sc㎝
처리 시간: 8.5min
처리 온도: 500℃
처리 압력: 93.3Pa(0.7Torr)
이러한 조건에 있어서는, 예를 들어 막 두께가 40nm 정도인 B-α 실리콘막(4)이 형성된다.
이어서, 도 1 중의 스텝 S4에 도시한 바와 같이, 처리실의 내부를 퍼지한다. 본 실시형태에서는, 퍼지 가스로서, 수소(H2) 가스를 사용하였다.
스텝 S4에 있어서의 퍼지 조건은 다음과 같다.
수소 유량: 1000sc㎝
퍼지 시간: 2min
온도: 500℃
압력: 53.3Pa(0.4Torr)
이어서, 도 1 중의 스텝 S5 및 도 2c에 도시한 바와 같이, B-α 실리콘막(4) 위에 제2 반도첵막으로서의 논도프 아몰퍼스 실리콘막(이하 α 실리콘막이라고 한다)(5)을 형성한다. 본 실시형태에서는, 실리콘 원료 가스로서 모노실란(SiH4) 가스를 사용하였다.
α 실리콘막(5)을 형성할 때의 처리 조건의 일례는 다음과 같다.
모노실란 유량: 1000sc㎝
처리 시간: 50min
처리 온도: 500℃
처리 압력: 53.3Pa(0.4Torr)
이러한 조건에 있어서는, 예를 들어 막 두께가 40nm 정도인 α 실리콘막(5)이 B-α 실리콘막(4) 상에 형성되고, 이에 의해, 1조의 B-α 실리콘막(4) 및 α 실리콘막(5)으로 이루어지는 제1층 적층 구조(6-1)가 형성된다. 여기서, 제1층 적층 구조(6-1), (이어서 계속 형성되는) 제2층 적층 구조(6-2), …, 제n층 적층 구조(6-n)를 간단히 "적층 구조(6)"으로 칭하기로 한다.
이어서, 도 1 중의 스텝 SJ에 도시한 바와 같이, 적층 구조(6)의 적층수가, 설계된 적층수인지의 여부를 판단한다. 설계된 적층수에 도달하지 않는 경우("아니오"), 스텝 S6으로 진행하여, 처리실의 내부를 퍼지한다. 일 실시형태에 따르면, 퍼지 가스로서, 스텝 S2 및 스텝 S4와 마찬가지로, 수소(H2) 가스를 사용하였다.
스텝 S6에 있어서의 퍼지 조건은 다음과 같다.
수소 유량: 1000sc㎝
퍼지 시간: 2min
온도: 500℃
압력: 93.3Pa(0.7Torr)
이어서, 스텝 S3으로 되돌아가 B-α 실리콘막(4)을, 이번에는 α 실리콘막(5) 위에 형성한다. 계속하여 스텝 S4로 진행하여 퍼지하고, 계속하여 스텝 S5로 진행하여 α 실리콘막(5)을 B-α 실리콘막(4) 위에 형성한다. 이에 의해 제2 층 적층 구조(6-2)가 형성된다. 그리고, 스텝 SJ로 진행한다. 적층 구조(6)의 적층수가 설계된 적층수 n에 도달할 때까지, 스텝 S3 내지 스텝 S6과, 스텝 SJ에서의 판단을 반복한다.
적층 구조(6)의 적층수가, 설계된 적층수 n에 도달한 경우("예"), 스텝 S7로 진행하여, 실리콘 기판(1)의 온도를 외부로 반송 가능한 온도까지 강온하거나, 처리실 내의 분위기를, 실리콘 기판(1)을 외부로 반송 가능한 분위기로 치환, 예를 들어 대기 개방하거나 하는 종료 시퀀스로 들어간다. 종료 시퀀스의 종료 후, n층의 적층 구조(6-1 내지 6-n)가 형성된 실리콘 기판(1)을 처리실로부터 반출하여, 일 실시 형태에 따른 적층 반도체막의 성막 방법이 종료된다.
이러한 일 실시 형태에 의하면, 도 1에 도시한 스텝 S1 내지 스텝 S6의 공정 각각에 있어서의 처리 온도를 동일하게 한다. 그리고, 스텝 S1 내지 스텝 S6의 공정 상호간에서 온도를 일정하게 한다. 이 구성을 갖춤으로써, 일 실시 형태에 있어서는, 스텝 S2, 스텝 S4 및 스텝 S6의 퍼지 공정에 있어서, 온도의 변경에 필요로 하는 시간을 생략할 수 있다. 이 결과, 스텝 S2, 스텝 S4 및 스텝 S6의 퍼지 공정에 있어서 처리 온도를 변경하는 경우에 비교하여 토탈 처리 시간을 단축할 수 있다.
도 3은, 각 스텝과 온도의 관계를 시계열상으로 도시한 도면이다. 도 3 중의 종축은 온도를 나타내고, 횡축은 시간을 나타낸다. 시간은 화살표의 방향을 향하여 경과한다. 또한, 시간의 단위는 임의의 단위(a.u.)로 한다. 또한, 도 3에 표시된 “참조 부호 1 내지 6”은, 도 1 중의 스텝 S1 내지 스텝 S6에 대응한다.
도 3에 도시하는 비교예에 있어서는, 스텝 S1에 있어서의 흡착 온도를 400℃, 스텝 S3에 있어서의 성막 온도를 450℃, 스텝 S5에 있어서의 성막 온도를 525℃로 하고, 각각 스텝 S2, 스텝 S4 및 스텝 S6의 퍼지 공정에 있어서 온도를 상승 또는 하강시켜 온도를 변경한다. 이러한 비교예에 있어서는, 스텝 S2, 스텝 S4, 스텝 S6의 퍼지 공정에 있어서, 온도의 변경에 필요로 하는 시간 및 온도의 안정에 필요로 하는 시간이 별도로 걸린다. 이 때문에, 스텝 S2, 스텝 S4 및 스텝 S6의 공정 시간이 길어지게 된다.
이에 반하여, 일 실시 형태에 있어서는, 스텝 S2, 스텝 S4 및 스텝 S6의 퍼지 공정에 있어서, 온도의 변경에 필요로 하는 시간 및 온도의 안정에 필요로 하는 시간이 걸리지 않는다. 이 때문에, 스텝 S2, 스텝 S4 및 스텝 S6의 공정 시간은, 비교예에 비교하여 짧게 할 수 있다. 전술한 퍼지 공정에 대하여, 비교예와 비교하면, 시간 단축의 효과로서, 스텝 S2에 있어서는 약 47％ 단축(일례로서 30min→16min), 스텝 S4에 있어서는 약 94％ 단축(일례로서 32min→2min), 스텝 S6에 있어서는 약 95％ 단축(일례로서 37min→2min)으로 시산되었다.
또한, 일 실시 형태에 있어서는, 스텝 S1에 있어서의 흡착 온도, 스텝 S3 및 스텝 S5에 있어서의 성막 온도를 500℃로 고정하였다. 스텝 S1에 있어서는, 비교예보다도 흡착 온도는 높아지지만, 동일한 공정 시간으로 하였다.
스텝 S3에 있어서는, 비교예의 450℃에 비교하여 일 실시 형태는 500℃로 성막 온도가 높게 되어 있다. 이 때문에, B-α 실리콘막(4)의 성막 레이트가 상승하여, 스텝 S3의 공정 시간은, 비교예에 비교하여 약 36％ 단축(일례로서 13.3min→ 8.5min)되었다.
스텝 S5에 있어서는, 비교예의 525℃에 비교하여 일 실시 형태는 500℃로 성막 온도가 낮게 되어 있다. 이 때문에, α 실리콘막(5)의 성막 레이트가 떨어져, 스텝 S5의 공정 시간은 오히려 길어졌다. 스텝 S5의 공정 시간은, 비교예에 비교하여 약 83％ 증가(일례로서 27.3min→50min)하였다.
이와 같이, 스텝 S1 내지 스텝 S6 각각에서 온도를 일정하게 함으로써, 오히려 공정 시간이 길어지는 스텝도 있지만, 그것보다도 스텝 S2, 스텝 S4 및 스텝 S6의 공정 시간의 시간 단축의 효과가 훨씬 높다. 스텝 S1 내지 스텝 S6의 토탈 공정 시간의 일례에서는, 비교예에 비교하여 약 41％ 단축할 수 있었다. 또한, 반복하여 행하여지는 스텝 S3 내지 스텝 S6의 토탈 공정 시간도, 비교예에 비교하여 약 43％ 단축할 수 있었다. 특히, 반복하여 행해지는 스텝 S4 및 스텝 S6에 있어서의 시간 단축의 효과는, 적층수가 많아질수록 높아져 간다.
이들을 감안하여, 설계된 적층수n까지 적층 반도체막을 성막한 후의 종료 시퀀스에 필요로 하는 시간은, 비교예든 일 실시 형태든 동일하다고 가정하고, 125매 동시 처리의 경우의 스루풋의 개선 가능성률을, 비교예를 100％로 하여 시산한 바, 일 실시 형태에 있어서는 약 167％로 되어, 스루풋은 약 67％ 향상(일례로서 1시간당 2.72매→1시간당 4.54매)된다는 결과를 얻을 수 있었다.
이와 같이, 일 실시 형태에 의하면, 스텝 S1 내지 스텝 S6의 공정 각각에 있어서의 성막 온도를 동일하게 하고, 스텝 S1 내지 스텝 S6의 공정 상호간에서 온도를 일정하게 함으로써, 서로 다른 막의 성막 프로세스를 반복하여 행하여도, 양호한 스루풋을 유지, 또는 향상시키는 것이 가능한 적층 반도체막의 성막 방법을 얻을 수 있다.
또한, 일 실시 형태에 의하면, 서로 다른 막의 성막 프로세스를 반복하여 행하여도, 상층까지 양호한 표면 조도를 유지하기 위한 연구가 실시되어 있다. 이하, 이에 대하여 설명한다.
(연구 1)
첫 번째는, 스텝 S2, 스텝 S4 및 스텝 S6의 퍼지 공정에서의 퍼지 가스로서, 성막 중에 B-α 실리콘막(4) 및 α 실리콘막(5)으로부터 탈리되는 물질을 포함한 가스를 사용한 것이다.
일 실시 형태에 있어서는, B-α 실리콘막(4) 및 α 실리콘막(5)의 실리콘 원료 가스는, 모노실란 가스이다. 예를 들어, 모노실란과 같은 실란계 가스를 사용하여 B-α 실리콘막(4) 및 α 실리콘막(5)을 성막하면, 수소가 실리콘의 미결합수에 결합하여 Si-H 결합을 형성한다. Si-H 결합을 갖는 B-α 실리콘막(4) 및 α 실리콘막(5)은, 막질이 양질인 것으로 알려져 있다.
그러나, 성막 시퀀스 중의, 성막 공정(스텝 S3 및 스텝 S5)이나 퍼지 공정 중(스텝 S4 및 스텝 S6), 실리콘 기판(1)에는 항상 열이 가해지고 있다. 이 때문에, Si-H 결합이 끊어져, 약간이지만 수소의 탈리가 발생하는 경우가 있다. 수소의 탈리가, 비록 얼마 안되기는 하지만, 수소의 탈리가 발생하지 않는 B-α 실리콘막(4) 및 α 실리콘막(5)에 비교하면 표면 조도의 정밀도는 미묘하게 저하된다. 또한, 수소가 탈리되면 막의 결정화가 일어난다. 막의 결정화가 일어나면, B-α 실리콘막(4) 및 α 실리콘막(5)은 아몰퍼스로부터 다결정으로 된다. 아몰퍼스의 막보다도 다결정의 막쪽이 표면 조도의 정밀도는 낮다.
이들과 같은 표면 조도의 정밀도의 미묘한 저하는, 단층이면 허용할 수 있는 범위일 지도 모른다. 그러나, 일 실시 형태는, B-α 실리콘막(4)을 형성하는 공정 및 α 실리콘막(5)을 형성하는 공정을, 다수회, 예를 들어 24회 반복하여, 48층으로 이루어지는 적층 반도체막을 성막한다. 이 때문에, 하층에서는 설계 마진의 범위 내에 있던 표면 조도의 정밀도의 미묘한 저하가, 상층으로 감에 따라 증폭되어, 결국에는 상층에서 설계 마진의 범위를 초과할 우려가 있다.
상층까지 설계 마진의 범위 내의 표면 조도를 유지하기 위하여, 전술한 바와 같이, 스텝 S2, 스텝 S4 및 스텝 S6의 퍼지 공정에서의 퍼지 가스로서, 성막 중에 B-α 실리콘막(4) 및 α 실리콘막(5)으로부터 탈리되는 물질을 포함한 가스를 사용하는 것이다. 이 구성을 갖춤으로써, B-α 실리콘막(4) 및 α 실리콘막(5)으로부터 탈리된 물질을, 퍼지 공정 중에 보급할 수 있어, B-α 실리콘막(4) 및 α 실리콘막(5)으로부터의 물질의 탈리에 기인한, 표면 조도의 정밀도의 미묘한 저하를 억제할 수 있다. 구체적으로는, 수소를 포함한 원료 가스를 사용하여 성막한 경우에는, 퍼지 가스로서 수소를 포함하는 가스가 사용되면 된다. 상기 일 실시 형태에 있어서는, 예를 들어 실란계 가스를 사용하여 B-α 실리콘막(4) 및 α 실리콘막(5)을 성막하고, 퍼지 가스로서 수소 가스를 사용하고 있다.
이러한 연구 1을 실시한 일 실시 형태에 의하면, 서로 다른 막의 성막 프로세스를 반복하여 행하여도, 상층까지 양호한 표면 조도를 유지하는 것이 가능한 적층 반도체막의 성막 방법을 얻을 수 있다.
또한, B-α 실리콘막(4) 및 α 실리콘막(5)으로부터 탈리되는 물질을 포함한 가스, 예를 들어 수소 가스를 처리실에 도입하는 타이밍으로서는, 스텝 S2, 스텝 S4 및 스텝 S6의 퍼지 공정에서만 도입하여도 되고, 도 4a에 도시한 바와 같이, 스텝 S2 내지 스텝 S6 각각에 있어서 처리실 내에 도입하거나, 혹은 스텝 S2 내지 스텝 S6에 걸쳐 처리실 내에 도입하여도 된다. 예를 들어, 스텝 S3 및 스텝 S5에 있어서, 수소 가스를 처리실 내에 도입하고 있으면, B-α 실리콘막(4)을 성막하고 있는 스텝 S5 및 α 실리콘막(5)을 성막하고 있는 스텝 S3부터 수소의 탈리를 억제할 수 있다.
일 실시형태에 따르면, 도 4b에 도시한 바와 같이, 예를 들어 α 실리콘막(5)을 형성하는 스텝 S5에 있어서는, 공정의 당초, α 실리콘막(5)으로부터 탈리되는 물질을 포함한 가스, 예를 들어 수소 가스를 공정(스텝 S5) 전체에서 처리실 내에 도입하지 않고, 공정의 도중부터 공정 종료까지 동안만, 처리실 내에 도입하도록 하여도 된다. 이에 대하여, α 실리콘막(5)의 성막 중에 수소 가스가 도입되면, 수소 가스를 도입하지 않은 경우에 비교하여 성막 레이트가 떨어지는 경우가 있다. 따라서, 수소 가스를, 공정 도중부터 공정 종료까지 동안, 처리실 내에 도입하게 함으로써, 공정의 모두에서 수소 가스를 도입하는 경우에 비교하여 α 실리콘막(5)의 성막 레이트를 향상시킬 수 있다.
또한, 공정의 도중부터라도 공정의 종료까지는, 수소 가스를 도입하므로, α 실리콘막(5)의, 특히 노출면으로부터의 수소의 탈리를 방지한 채, α 실리콘막(5)의 성막 레이트를 향상시킬 수 있다는 이점을 얻을 수 있다. 수소 가스의 도입을 개시하는 공정의 도중의 일례로서는, 스텝 S5의 전체 공정 시간의 1/2의 시간 이후를 들 수 있다.
또한, 이들 연구 1에 관한 기술 사항은, 적층 반도체막의 성막 방법으로서 단독으로 실시하는 것도 가능하고, 적층 반도체막의 성막에 한하지 않고, 단층의 반도체막의 성막에도 응용 가능한 사항이기도 하다.
(연구 2)
두 번째는, 스텝 S1 내지 스텝 S6의 공정 각각에 있어서의 성막 온도를, B-α 실리콘막(4) 및 α 실리콘막(5)의 결정화 온도 미만으로 하는 것이다.
성막 중에, B-α 실리콘막(4) 및 α 실리콘막(5)이 결정화되어 아몰퍼스 상태로부터 다결정 상태로 되면, 결정화에서 유래된 극히 미세한 요철이 막의 표면에 생긴다. 막의 표면에 생긴 극히 미세한 요철도 또한, 표면 조도의 정밀도를 미묘하게 저하시킨다. 결정화에 기인하는 표면 조도의 정밀도의 미묘한 저하에 대해서도, 단층이면 허용할 수 있는 범위일 지도 모른다. 그러나, 적층 반도체막은, 연구 1에서도 설명한 바와 같이, 상층으로 갈수록 하층의 표면 조도의 저하가 증폭되어 버리므로, 결국에는 표면 조도가 설계 마진의 범위를 초과할 우려가 있다.
B-α 실리콘막(4) 및 α 실리콘막(5)의 결정화에 기인한, 표면 조도의 정밀도의 미묘한 저하는, 스텝 S1 내지 스텝 S6의 공정 각각에 있어서의 성막 온도를, B-α 실리콘막(4) 및 α 실리콘막(5)의 결정화 온도 미만으로 함으로써 해소할 수 있다.
이러한 연구 2로부터도, 서로 다른 막의 성막 프로세스를 반복하여 행하여도, 상층까지 양호한 표면 조도를 유지하는 것이 가능한 적층 반도체막의 성막 방법이 얻어진다는 이점을 얻을 수 있다.
결정화되는 온도의 구체적인 값은, B-α 실리콘막(4)에 있어서는 약 530℃, α 실리콘막(5)에 있어서는 약 600℃이다.
따라서, B-α 실리콘막(4) 및 α 실리콘막(5)의 결정화 온도 미만으로 하는 상한값의 구체적인 온도는 530℃이다.
또한, 하한값의 구체적인 온도는, B-α 실리콘막(4) 및 α 실리콘막(5)의 경우에는, 성막 레이트, 표면 조도 등의 실용상의 관점에서, 480℃로 되는 것이 바람직하다.
또한, B-α 실리콘막(4) 및 α 실리콘막(5)의 결정화는, 이들 B-α 실리콘막(4) 및 α 실리콘막(5)에 열이 가해지고 있는 것이라도, 천천히 진행한다. 이 점을 고려하여, 일 실시 형태에 의하면, 스텝 S3과 스텝 S5의 상호간에서 온도를 변경하지 않고, 스텝 S4 및 스텝 S6의 퍼지 공정의 시간이 단축되어 있다. 이 때문에, 적층 반도체막에 가해지는 토탈 열 이력을, 퍼지 공정에서 온도를 변경하는 성막 방법에 비교하여 줄일 수 있다.
이와 같이 적층 반도체막에 가해지는 토탈 열 이력을 줄임으로써도, 적층 반도체막 중의 막, 본 예에서는, B-α 실리콘막(4) 및 α 실리콘막(5)의 결정화를 억제할 수 있다.
또한, B-α 실리콘막(4) 및 α 실리콘막(5)의 결정화를 억제할 수 있으면, 적층 구조막의, 예를 들어 에칭에 관한 가공성이 양호해진다는 이점도 부차적으로 얻을 수 있다. 에칭에는 면 방위 의존성이 있다. 다결정막에는, 여러 배향의 결정이 무수히 존재한다. 적층 구조막 중의 막이, 만약 다결정이었다고 하면, 적층 구조막을 관통하는 구멍을 형성했을 때, 구멍의 측면에는 결정의 배향에 기인한 미소한 요철이 생긴다. 구멍 안을, 게이트 전극이나 채널, 혹은 전기적 내부 배선 등을 구성하는 도전체로 매립한 경우, 구멍의 측면에 생긴 미소한 요철에 의해, 상기 도전체의 전기적인 용량에 편차가 발생한다. 이러한 전기적인 용량의 편차는, 반도체 집적 회로 장치의 성능을 떨어뜨리는 요인으로 된다.
이 점을 고려하여, 전술한 바와 같이, 토탈 열 이력을 줄여, 열에 기인하는 결정화의 진행의 억제(일 실시 형태), 수소의 탈리에 기인하는 결정화의 억제(연구 1) 및 결정화 온도 미만에서 성막하는 것에 의한 결정화의 억제(연구 2)를 하고 있는 일 실시 형태에 의하면, 적층 구조막 중의 막을, 아몰퍼스의 상태를 유지한 채 성막할 수 있다. 이 때문에, 적층 구조막을 관통하는 구멍을 형성한 경우에도, 구멍의 측면에 미소한 요철이 생기지 않는다. 이 때문에, 에칭에 관한 가공성이 양호해진다.
이와 같이, B-α 실리콘막(4) 및 α 실리콘막(5)의 결정화를 방지하는 연구를 실시한 일 실시 형태에 의하면, 제조되는 반도체 집적 회로 장치의, 예를 들어 게이트 전극이나 채널, 혹은 전기적 내부 배선 도전체의 전기적인 용량에 편차가 발생하기 어렵게 할 수도 있어, 성능이 좋은 반도체 집적 회로 장치의 제조에 유리하다는 이점도 얻을 수 있다.
(연구 3)
세 번째는, 적층 반도체막의 성막에 앞서, 피처리체의 하지 위에 실리콘 시드층(3)을 형성하는 것이다.
실리콘 시드층(3)을 형성하는 목적은, 가장 하층에 형성되는 막, 일 실시 형태에 있어서는, B-α 실리콘막(4)의 표면 조도의 정밀도의, 한층 더한 향상에 있다.
상기 연구 1, 연구 2는, 적층 반도체막의 적층 중에 있어서의 표면 조도의 정밀도의 저하를 억제하는 것에 관한 것이다. 상층까지 양호한 표면 조도를 유지하기 위해서는, 가장 하층에 형성되는 막에 대하여, 표면 조도의 정밀도를 더 높이는 다른 연구를 실시해 두는 것이 바람직하다. 왜냐하면, 적층 반도체막에 있어서, 상층에 적층되는 막의 표면 조도의 정밀도는, 그 하층의 막의 표면 조도의 정밀도를 초과하는 것은 곤란하다고 생각되기 때문이다. 이러한 관점에서, 가장 하층에 형성되는 막의 표면 조도의 정밀도는, 적층 반도체막 중에 있어서, 가장 양호한 것으로 해 두는 것이 바람직하다.
일 실시 형태에 있어서는, 가장 하층에 있는 B-α 실리콘막(4)의 표면 조도의 정밀도를 높이기 위해서, B-α 실리콘막(4)을 성막하기 전에, 하지의 표면에 실리콘 시드층(3)을 형성한다. 구체적으로는, 하지의 표면에 실리콘을 흡착시켜, 예를 들어 원자층 레벨의 얇은 논도프 실리콘으로 이루어지는 실리콘 시드층(3)을 형성한다. 그리고, 가장 하층의 막, 일 실시 형태에 있어서는, B-α 실리콘막(4)을 실리콘 시드층(3) 위에 형성한다.
이와 같이, 실리콘 시드층(3)을 형성해 둠으로써, 하지, 예를 들어 실리콘 산화물막(2) 위에 있어서는, 다결정화되기 쉬운 B-α 실리콘막(4)이었다고 하여도, 양호한 아몰퍼스 상태, 또한, 양호한 표면 조도로 실리콘 산화물막(2)의 상방에 성막할 수 있다.
따라서, 가장 하층(제1 층째)의 B-α 실리콘막(4)의 표면 조도의 정밀도는, 실리콘 시드층(3)을 형성하지 않은 경우에 비교하여 더욱 향상된다. 게다가, 그 제1 층째의 B-α 실리콘막(4)이 아몰퍼스 상태로 형성됨으로써, 제1 층째의 B-α 실리콘막(4) 위에 형성되는 α 실리콘막(5)(즉, 제1 층째의 α 실리콘막(5))도 또한, 양호한 아몰퍼스 상태로 형성되기 쉬워진다. 또한, 제1 층째의 α 실리콘막(5) 위에 겹쳐 형성되는 제2 층째의 B-α 실리콘막(4)은, 하지에 따라서는 다결정화되기 쉬운 막이지만, 하지가 양호한 아몰퍼스 상태를 갖는 제1 층째의 α 실리콘막(5)이면, 계속하여 양호한 아몰퍼스 상태로 형성할 수 있게 된다.
이와 같이, 실리콘 시드층(3)을 형성하고, 가장 하층에 있는 제1 층째의 B-α 실리콘막(4)의 표면 조도의 정밀도를, 보다 높여 둠으로써, 상층에 형성되어 가는 제1 층째의 α 실리콘막(5), 제2 층째의 B-α 실리콘막(4), 제2 층째의 α 실리콘막(5), … 의 표면 조도의 정밀도를 더 높일 수 있다.
또한, 실리콘 시드층(3)은 얇게 형성되면 된다. 이 때문에, 실리콘 시드층(3)을 형성하기 위한 흡착 처리 가스로서는, 실란계 가스를 사용할 수 있다. 이러한 실란계 가스로서는, SiH4, Si2H6, SimH2m +2(단, m은 3 이상의 자연수)의 식으로 표현되는 실리콘의 수소화물, SinH2n(단, n은 3 이상의 자연수)의 식으로 표현되는 실리콘의 수소화물 등을 들 수 있다.
또한, 상기 SimH2m +2의 구체적인 예로서는, 트리실란(Si3H8), 테트라실란(Si4H10), 펜타실란(Si5H12), 헥사실란(Si6H14), 헵타실란(Si7H16) 등을 들 수 있다.
또한, 상기 SinH2n의 구체적인 예로서는, 시클로트리실란(Si3H6), 시클로테트라실란(Si4H8), 시클로펜타실란(Si5H10), 시클로헥사실란(Si6H12), 시클로헵타실란(Si7H14) 등을 들 수 있다.
게다가, 실리콘 시드층(3)은, 원자층 레벨의 얇은 막 두께이어도 되기 때문에, 예를 들어 성막 레이트가 지나치게 빨라, 막 두께가 두꺼워짐에 따라 표면 조도나 스텝 S커버리지가 악화되기 시작하는 실란계 가스라도 사용할 수 있다. 이 때문에, 실리콘 흡착 처리 가스로서는, 예를 들어 B-α 실리콘막(4) 및 α 실리콘막(5)의 원료 가스로서 사용된 실란계 가스보다도, 고차의 실란계 가스를 사용하는 것이 가능하다. 구체적인 예로서는, B-α 실리콘막(4) 및 α 실리콘막(5)의 원료 가스로서 모노실란(SiH4)을 사용한 경우에는, 실리콘 시드층(3)을 형성하기 위한 흡착 처리 가스로서 디실란(Si2H6)을 사용하는 것이다. 디실란은 실리콘 원료 가스로서, 모노실란보다도 성막 레이트가 빠른 물질로서 알려져 있다.
또한, 흡착 처리 가스로서는, 실란계 가스 외에, 아미노실란계 가스도 사용할 수 있다.
아미노실란계 가스의 예로서는, BAS(부틸아미노실란), BTBAS(비스 tert-부틸아미노실란), DMAS(디메틸아미노실란), BDMAS(비스디메틸아미노실란), TDMAS(트리스디메틸아미노실란), DEAS(디에틸아미노실란), BDEAS(비스디에틸아미노실란), DPAS(디프로필아미노실란), DIPAS(디이소프로필아미노실란) 등을 들 수 있다.
아미노실란계 가스를 사용하여 실리콘 시드층(3)을 형성한 경우의 제1 이점으로서는, 실리콘 시드층(3) 위에 형성되는 막의 인큐베이션 시간을 단축할 수 있어, 적층 반도체막 중의 막의 박막화를 촉진할 수 있는 것이다. 상기 일 실시 형태에서는, B-α 실리콘막(4)의 박막화 및 α 실리콘막(5)의 박막화를 촉진할 수 있다. B-α 실리콘막(4) 및 α 실리콘막(5)의 박막화를 촉진할 수 있으면, 다수의 B-α 실리콘막(4) 및 α 실리콘막(5)이 적층되어도, 높이 방향으로, 보다 콤팩트한 적층 반도체막을 얻을 수 있다.
또한, 제2 이점으로서는, 실란계 가스보다도, 아미노실란계 가스를 사용하여 형성한 실리콘 시드층(3) 위에 형성된 막쪽이, 스텝 커버리지가 양호한 것이다. 이 때문에, 적층 반도체막을, 예를 들어 단차가 있는 하지 위에 형성하는 경우에는, 실리콘 시드층(3)을 형성하기 위한 흡착 처리 가스로서, 아미노실란계 가스가 선택되는 것이 좋다.
또한, 이들 연구 3에 관한 기술 사항에 대해서도, 적층 반도체막의 성막 방법으로서 단독으로 실시하는 것도 가능하고, 적층 반도체막의 성막에 한하지 않고, 단층의 반도체막의 성막에도 응용 가능한 사항이기도 하다.
(성막 장치 1)
이어서, 일 실시 형태에 따른 적층 반도체막의 성막 방법을 실시하는 것이 가능한 종형 뱃치식 성막 장치의 제1 예를 설명한다.
도 5는, 제1 예에 따른 종형 뱃치식 성막 장치를 개략적으로 도시하는 종단면도이다.
도 5에 도시한 바와 같이, 제1 예에 따른 종형 뱃치식 성막 장치(이하, 간단히 성막 장치라고 한다)(100a)는, 천정이 있는 원통체 형상의 외벽(101)과, 외벽(101)의 내측에 설치되고, 원통 형상인 내벽(102)을 구비하고 있다. 외벽(101) 및 내벽(102)은, 예를 들어 석영으로 이루어지며, 내벽(102)의 내측을, 피처리체, 본 예에서는 복수의 실리콘 기판(1)을 수용하고, 수용된 복수의 실리콘 기판(1)에 대하여 일괄된 성막 처리를 실시하는 처리실(103)로 한다. 처리실(103)의 내부에 있어서, 상기 일 실시 형태에 있어서 설명한 적층 반도체막의 성막 방법이, 복수의 실리콘 기판(1)에 대하여, 일괄하여 실시된다. 외벽(101)과 내벽(102)은 환상 공간(104)을 사이에 두면서 수평 방향 X를 따라 서로 이격되어 있고, 각각의 하단부에 있어서 서로 접합되어 있다. 또한, 내벽(102)의 상단부는, 외벽(101)과의 천정부로부터 이격되어 있고, 처리실(103)의 상방이 환상 공간(104)에 연통되게 되어 있다. 처리실(103)의 상방에 연통되는 환상 공간(104)의 부분은 배기로로 된다. 처리실(103)에 공급되어, 확산된 가스는, 처리실(103)의 하방으로부터 처리실(103)의 상방으로 흘러, 환상 공간(104)에 흡인된다. 환상 공간(104)의, 예를 들어 하단부에는 배기관(105)이 접속되어 있고, 배기관(105)은, 배기 장치(106)에 접속되어 있다. 배기 장치(106)는 도시하지 않은 진공 펌프 등을 포함하여 구성되고, 처리에 사용한 가스를 처리실(103)의 내부로부터 배기하고, 또한, 처리실(103)의 내부의 압력을 처리에 적절한 압력으로 되도록 조절한다.
외벽(101)의 외측에는, 가열 장치(107)가, 처리실(103)의 주위를 둘러싸도록 설치되어 있다. 가열 장치(107)는, 처리실(103)의 내부의 온도를 처리에 적절한 온도로 되도록 조절하고, 피처리체, 본 예에서는 복수의 실리콘 기판(1)을 가열한다.
외벽(101) 및 내벽(102)의 하단부는 개구로 되어 있다. 이 개구에는, 예를 들어 스테인리스 스틸에 의해 원통체 형상으로 성형된 매니홀드(108)가 O링 등의 시일 부재(109)를 개재하여 연결되어 있다. 매니홀드(108)는 외벽(101) 및 내벽(102)의 하단부를 지지하고 있다. 매니홀드(108)의 하단부는 개구로 되어 있고, 이 개구를 통하여 보트(110)가 처리실(103)의 내부에 삽입된다. 보트(110)는, 예를 들어 석영으로 이루어지며, 복수개의 지주(111)를 갖고 있다. 지주(111)에는, 도시하지 않은 홈이 형성되어 있고, 이 홈에 의해, 복수매의 피처리체가 한번에 지지된다. 이에 의해, 보트(110)는, 피처리체로서 복수매, 예를 들어 50 내지 150매의 실리콘 기판(1)을 다단으로 재치할 수 있다. 복수의 실리콘 기판(1)을 재치한 보트(110)가, 처리실(103)의 내부에 삽입됨으로써, 처리실(103)의 내부에는, 복수의 실리콘 기판(1)이 수용되고, 복수의 실리콘 기판(1) 각각에 대하여 일괄된 뱃치 처리에 의한 성막 처리가 행하여진다.
보트(110)는, 석영제의 보온통(112)을 개재하여 테이블(113) 위에 재치된다. 테이블(113)은, 예를 들어 스테인리스 스틸제의 덮개부(114)를 관통하는 회전축(115) 위에 지지된다. 덮개부(114)는, 매니홀드(108)의 하단부의 개구를 개폐한다. 덮개부(114)의 관통부에는, 예를 들어 자성 유체 시일(116)이 설치되어, 회전축(115)을 기밀하게 시일하면서 회전 가능하게 지지하고 있다. 또한, 덮개부(114)의 주변부와 매니홀드(108)의 하단부 사이에는, 예를 들어 O링으로 이루어지는 시일 부재(117)가 개재하여 설치되어, 처리실(103)의 내부의 시일성을 유지하고 있다. 회전축(115)은, 예를 들어 보트 엘리베이터 등의 승강 기구(도시하지 않음)에 지지된 아암(118)의 선단에 설치되어 있다. 이에 의해, 웨이퍼 보트(110) 및 덮개부(114) 등은, 일체로 연직 방향 Z로 승강되어 처리실(103)에 대하여 삽입 분리된다.
성막 장치(100a)는, 처리실(103)의 내부에, 처리에 사용하는 가스를 공급하는 처리 가스 공급 기구(120) 및 처리실(103) 내에 퍼지 가스를 공급하는 퍼지 가스 공급 기구(121)를 갖고 있다.
본 예의 처리 가스 공급 기구(120)는, 시드층용 흡착 처리 가스 공급원(120a), 실리콘 원료 가스 공급원(120b) 및 도펀트 가스 공급원(120c)을 포함하고 있다. 흡착 처리 가스의 일례는 디실란 가스, 실리콘 원료 가스의 일례는 모노실란 가스 및 도펀트 가스의 일례는 삼염화 붕소 가스이다.
시드층용 흡착 처리 가스 공급원(120a)은, 유량 제어기(MFC)(122a) 및 개폐 밸브(123a)를 통하여 가스 공급구(124a)에 접속되어 있다. 가스 공급구(124a)는, 매니홀드(108)의 측벽에, 매니홀드(108)의 내측을 향하여 수평 방향 X를 따라 관통하도록 형성되어 있다. 가스 공급구(124a)는, 매니홀드(108)의 내부에 가스를 공급하고, 또한, 공급된 가스를, 매니홀드(108)의 상방에 있는 처리실(103)의 내부를 향하여 확산시킨다.
실리콘 원료 가스 공급원(120b)은, 유량 제어기(MFC)(122b) 및 개폐 밸브(123b)를 통하여, 상기 가스 공급구(124a)에 접속되어 있다. 이에 의해, 도 1에 도시한 스텝 S1의 시드층을 형성하는 공정 시, 가스 공급구(124a)는 시드층용 흡착 처리 가스를 매니홀드(108)의 내부에 공급하고, 동일하게 도 1에 도시한 스텝 S3 및 스텝 S5의 제1, 제2 반도체막을 형성하는 공정 시, 실리콘 원료 가스를 매니홀드(108)의 내부에 공급한다.
도펀트 가스 공급원(120c)은, 유량 제어기(MFC)(122c) 및 개폐 밸브(123c)를 통하여 가스 공급 노즐(125a 내지 125e)에 접속되어 있다. 가스 공급 노즐(125a 내지 125e)은, 매니홀드(108)의 측벽에, 매니홀드(108)의 내측을 향하여 수평 방향 X를 따라 관통하고, 또한, 매니홀드(108)의 내측에 있어서 굴곡되고, 처리실(103)의 내부를 향하여 연직 방향 Z를 따라 수직으로 연장되도록 설치되어 있다.
본 예의 퍼지 가스 공급 기구(121)는, 퍼지 가스 공급원(121a)을 포함하고 있다. 퍼지 가스의 일례는 수소 가스이다.
퍼지 가스 공급원(121a)은, 유량 제어기(MFC)(122d) 및 개폐 밸브(123d)를 통하여 가스 공급구(124b)에 접속되어 있다. 가스 공급구(124b)는, 가스 공급구(124a)와 마찬가지로 매니홀드(108)의 측벽에, 매니홀드(108)의 내측을 향하여 수평 방향 X를 따라 관통하도록 형성되어 있다. 가스 공급구(124b)는, 가스를 매니홀드(108)의 내부에 공급하고, 공급한 가스를 매니홀드(108)의 상방에 있는 처리실(103)의 내부를 향하여 확산시킨다.
성막 장치(100a)에는 제어부(130)가 접속되어 있다. 제어부(130)는, 예를 들어 마이크로프로세서(컴퓨터)로 이루어지는 프로세스 컨트롤러(130a)를 구비하고 있고, 성막 장치(100a)의 각 구성부의 제어는, 프로세스 컨트롤러(130a)가 행한다. 프로세스 컨트롤러(130a)에는, 유저 인터페이스(130b)와, 기억부(130c)가 접속되어 있다.
유저 인터페이스(130b)는, 오퍼레이터가 성막 장치(100a)를 관리하기 위하여 커맨드의 입력 조작 등을 행하기 위한 터치 패널 디스플레이나 키보드 등을 포함하는 입력부 및 성막 장치(100a)의 가동 상황을 가시화하여 표시하는 디스플레이 등을 포함하는 표시부를 구비하고 있다.
기억부(130c)는, 성막 장치(100a)에 의해 실행되는 각종 처리를 프로세스 컨트롤러(130a)의 제어에 의해 실현하기 위한 제어 프로그램이나, 성막 장치(100a)의 각 구성부에 처리 조건에 따른 처리를 실행시키기 위한 프로그램을 포함한, 소위 프로세스 레시피가 저장된다. 프로세스 레시피는, 기억부(130c) 중 기억 매체에 기억된다. 기억 매체는, 하드 디스크나 반도체 메모리이어도 되고, CD-ROM, DVD, 플래시 메모리 등의 가반성의 것이어도 된다. 또한, 프로세스 레시피는, 다른 장치로부터, 예를 들어 전용 회선을 통하여 적절히 전송시키도록 하여도 된다.
프로세스 레시피는, 필요에 따라 유저 인터페이스(130b)로부터의 오퍼레이터의 지시 등에 의해 기억부(130c)로부터 판독되고, 판독된 프로세스 레시피에 따른 처리를 프로세스 컨트롤러(130a)가 실행함으로써, 성막 장치(100a)는, 프로세스 컨트롤러(130a)의 제어 하에서, 요구된 처리를 실행한다. 본 예에서는, 성막 장치(100a)는, 프로세스 컨트롤러(130a)의 제어 하에서, 상기 일 실시 형태에 있어서 설명한 적층 반도체막의 성막 방법에 따른 처리를 실행한다.
도 6은, 제1 예에 따른 성막 장치(100a)로부터 보트(110)를 취출한 상태를 도시하는 종단면도이다. 또한, 도 6 중에는, 가스의 흐름을 점선의 화살표로 나타내고, 가열 장치(107)가 가지는 온도 구배의 일례를 도면 중 좌측에 나타낸다.
도 6에 도시한 바와 같이, 성막 장치(100a)의 처리실(103)의 내부는, 복수의 존, 본 예에서는 매니홀드(108)측부터 순서대로, “B(보텀)”, “BC(보텀-센터)”, “C(센터)”, “TC(톱-센터)” 및 “T(톱)”의 5개의 존으로 구분되어 있다. 가스 공급 노즐(125a 내지 125e)은 각각, 5개의 존 B, BC, C, TC 및 T의 각각을 향하여 도펀트 가스를 토출한다. 가스 공급 노즐(125a 내지 125e)의 가스 토출구는 상단부에 있고, 도펀트 가스는, 가스 공급 노즐(125a 내지 125e)의 상단부로부터 연직 방향 Z를 향하여 토출된다. 이 때문에, 가스 공급 노즐(125a 내지 125e)의 높이는 각각 상이하게 되어 있고, 가스 공급 노즐(125a)은 존 B의 하방까지, 가스 공급 노즐(125b)은 존 BC의 하방까지, 가스 공급 노즐(125c)은 존 C의 하방까지, 가스 공급 노즐(125d)은 존 TC의 하방까지, 가스 공급 노즐(125e)은 존 T의 하방까지로 되어 있다.
다시 말하면, 도펀트 가스에 대해서는, 처리실(103)의 내부를 복수의 존으로 구분하고, 존마다 가스 공급 노즐(125a 내지 125e)을 통하여 도펀트 가스를 공급한다. 이러한 연구를 함으로써, 처리실(103)의 가장 하방에 배치된 실리콘 기판(1)부터, 처리실(103)의 가장 상방에 배치된 실리콘 기판(1)까지, 예를 들어 도펀트를 함유한 반도체막, 본 예에서는, B-α 실리콘막(4)을 도펀트의 농도를 균일하게 하여 성막하는 것이 가능하게 된다.
또한, 실리콘 원료 가스에 대해서는, 가스 공급구(124a)를 통하여 매니홀드(108)의 내측으로부터 처리실(103)의 하방으로 공급하고, 처리실(103)의 하방으로부터 상방을 향하여 확산시킨다. 이 경우에는, 처리실(103)의 하방으로부터 상방에 걸쳐 실리콘 원료 가스가 소비되어 가므로, 처리실(103)의 상방에 있어서는, 처리실(103)의 하방에 비교하여 성막 반응이 둔해진다. 이 때문에, 제1 예에 따른 성막 장치(100a)에 있어서는, 가열 장치(107)로서, 처리실(103)의 내부에 온도 구배를 만드는 것이 가능한 가열 장치(107)를 사용한다. 그리고, 도 6 중에 도시한 바와 같이, 처리실(103)의 하방에 있어서는 온도를 낮게, 처리실(103)의 상방을 향함으로써 온도를 서서히 높게 한다. 이와 같이, 처리실(103)의 내부에는, 처리실(103)의 실리콘 원료 가스가 공급되는 하방으로부터, 처리실(103)의 상방을 향하여 온도가 높아지는 온도 분포를 갖게 한다. 이 구성을 갖춤으로써, 처리실(103)의 가장 하방에 배치된 실리콘 기판(1)부터, 처리실(103)의 가장 상방에 배치된 실리콘 기판(1)까지, 예를 들어 도펀트를 함유한 반도체막 및 논도프의 반도체막, 본 예에서는, B-α 실리콘막(4) 및 α 실리콘막(5)의 막 두께를 균일하게 하여 성막할 수 있다.
또한, 처리실(103)의 내부에 온도 구배를 갖게 하는 것이 가능한 가열 장치(107)의 일례로서는, 내장되는 히터를, 예를 들어 분산형으로 하고, 분산된 히터를 각각 개별로 온도 조절 가능하도록 구성한 것 등을 들 수 있다.
또한, 가열 장치(107)에 온도 구배를 갖게 한 이후에는, 스텝 S1 내지 스텝 S6의 상호간에서 그 온도 구배를 변화시키지 않는다. 이에 의해, 예를 들어 스텝 S2, 스텝 S4 및 스텝 S6에 있어서의 공정 시간의 단축을 실현할 수 있다.
온도 구배의 일례로서, 예를 들어 성막 온도로서 500℃를 선택한 경우에는, 실리콘 원료 가스의 공급 개소에 가장 가까운 개소에 있어서 450 내지 475℃, 실리콘 원료 가스의 공급 개소로부터 가장 먼 개소에 있어서 525℃ 내지 550℃, 가장 가까운 개소와 가장 먼 개소의 중간의 개소에 있어서 500℃로 하는 것을 들 수 있다. 예를 들어, 이와 같이 실리콘 원료 가스의 공급 개소에 가장 가까운 존 B와 가장 먼 존 T 사이에 있어서, 선택한 성막 온도로부터 ±5 내지 10％의 온도 구배가 생기면, 뱃치 처리에 의해 성막되는 복수의 B-α 실리콘막(4) 및 α 실리콘막(5)의 각 막의 막 두께의 균일성의 향상에 유용한 것이다.
(성막 장치 2)
이어서, 일 실시 형태에 따른 적층 반도체막의 성막 방법을 실시하는 것이 가능한 종형 뱃치식 성막 장치의 제2 예를 설명한다.
도 7은 제2 예에 따른 종형 뱃치식 성막 장치를 개략적으로 도시하는 종단면도이다.
도 7에 도시한 바와 같이, 제2 예에 따른 종형 뱃치식 성막 장치(이하 성막 장치라고 한다)(100b)가, 제1 예에 따른 성막 장치(100a)와, 특히 상이한 점은, 가스 공급 노즐(125a ∼ 125e)을, 분산형 가스 공급 노즐(225)로 한 것, 내벽(102)을 형성하지 않고, 외벽(101)의 내측의 영역을 처리실(103)로 한 것, 및 배기관(105)을, 매니홀드(108)의 측벽에 매니홀드(108)의 내부를 향하여 수평 방향 X를 따라 관통시키고, 배기를 처리실(103)의 하방에 있는 매니홀드(108)의 부분으로부터 행하도록 한 것이다. 분산형 가스 공급 노즐(225)은, 매니홀드(108)의 측벽에, 매니홀드(108)의 내측을 향하여 수평 방향 X를 따라 관통하고, 또한, 매니홀드(108)의 내측에 있어서 상방으로 굴곡되고, 처리실(103)의 내부를 향하여 연직 방향 Z를 따라 수직으로 연장되도록 설치되어 있다. 분산형 가스 공급 노즐(225)은, 복수의 가스 토출 구멍(226)을 갖고 있으며, 복수의 가스 토출 구멍(226)은 각각, 처리실(103)에 복수 배치된 피처리체의 피처리면, 본 예에서는 실리콘 기판(1)의 피처리면의 각각에 대하여 직접 가스를 공급한다.
도 8은 도 7 중의 I-I선을 따라 취한 수평 단면도, 도 9는, 제2 예에 따른 성막 장치(100b)로부터 보트(110)를 취출한 상태를 도시하는 종단면도이다. 도 9 중에는, 가스의 흐름을 점선의 화살표로 나타낸다.
도 8 및 도 9에 도시한 바와 같이, 본 예의 분산형 가스 공급 노즐(225)은, 처리실(103)의 내부에 복수개 설치된다. 본 예에서는, 일례로서 합계 9개의 분산형 가스 공급 노즐(225a 내지 225i)이 설치되어 있다.
분산형 가스 공급 노즐(225a, 225d 및 225g)에는, 흡착 처리 가스, 본 예에서는 디실란 가스가, 시드층용 흡착 처리 가스 공급원(120a)으로부터 유량 제어기(MFC)(122a) 및 개폐 밸브(123a)를 통하여 공급된다. 또한, 분산형 가스 공급 노즐(225a, 225d 및 225g)에는, 흡착 처리 가스 외에, 실리콘 원료 가스, 본 예에서는 모노실란 가스가, 실리콘 원료 가스 공급원(120b)으로부터 유량 제어기(MFC) (122b) 및 개폐 밸브(123b)를 통하여 공급된다(도 7 참조).
분산형 가스 공급 노즐(225c, 225f 및 225i)에는, 도펀트 가스, 본 예에서는 삼염화붕소 가스가, 도펀트 가스 공급원(120c)으로부터 유량 제어기(MFC)(122c) 및 개폐 밸브(123c)를 통하여 공급된다(도 7 참조).
또한, 분산형 가스 공급 노즐(225b, 225e 및 225h)에는, 퍼지 가스, 본 예에서는 수소 가스가, 퍼지 가스 공급원(121a)으로부터 유량 제어기(MFC)(122d) 및 개폐 밸브(123d)를 통하여 공급된다(도 7 참조).
이와 같이 하여, 본 예에서는, 처리실(103)에 복수 배치된 피처리체의 피처리면의 각각, 본 예에서는 실리콘 기판(1)의 피처리면의 각각에 대하여, 흡착 처리 가스, 실리콘 원료 가스 도펀트 가스 및 퍼지 가스를 각각 직접 공급한다. 본 예에서는, 흡착 처리 가스, 실리콘 원료 가스 및 퍼지 가스가, 실리콘 기판(1)의 피처리면의 각각에 대하여 평행하게, 즉 수평 방향 X를 따라 공급된다. 그리고, 이들 가스가, 실리콘 기판(1)의 피처리면의 상방을 통과한 후는 처리실(103)의 하방에 있는 매니홀드(108)측을 향하여 방향을 바꾸어, 연직 방향 Z를 따라 흘러, 배기관(105)을 통하여 배기되어 간다.
이와 같이, 실리콘 기판(1)의 피처리면의 각각에 대하여, 흡착 처리 가스, 실리콘 원료 가스 및 퍼지 가스를 각각 직접 공급하는 구성을 갖춤으로써, 처리실(103)의 가장 하방에 배치된 실리콘 기판(1)부터, 처리실(103)의 가장 상방에 배치된 실리콘 기판(1)까지, 예를 들어 도펀트를 함유한 반도체막 및 논도프의 반도체막, 본 예에서는, B-α 실리콘막(4) 및 α 실리콘막(5)의 막 두께를 균일하게 하여 성막할 수 있다.
또한, B-α 실리콘막(4)에 있어서는, 도펀트의 농도를, 처리실(103)의 가장 하방에 배치된 실리콘 기판(1)부터, 처리실(103)의 가장 상방에 배치된 실리콘 기판(1)까지 균일하게 할 수 있다. 도 9 중의 좌측에 가열 장치(107)에 갖게 하는 온도 분포를 나타낸다.
또한, 제2 예에 따른 성막 장치(100b)에 있어서는, 실리콘 기판(1)의 피처리면의 각각에 대하여, 흡착 처리 가스, 실리콘 원료 가스, 도펀트 가스 및 퍼지 가스를 각각 직접 공급하므로, 가열 장치(107)의 온도 분포로서는, 제1 예에 따른 성막 장치(100a)로 행한 온도 구배를 반드시 가지게 할 필요는 없다. 이 때문에, 도 9에 도시한 바와 같이, 가열 장치(107)의 일단부터 타단까지 온도를 플랫하게 하고, 처리실(103)의 매니홀드(108)측의 하단부터 처리실(103)의 천정측의 타단을 향하여 온도가 일정하게 되는 온도 분포를 갖게 하여, 적층 반도체막의 성막을 행할 수 있다.
가열 장치(107)의 전체에 걸쳐 플랫한 온도 분포를 갖게 한 이후에는, 스텝 S1 내지 스텝 S6의 상호간에서 그 온도 분포를 변화시키지 않는다. 이에 의해, 예를 들어 스텝 S2, 스텝 S4 및 스텝 S6에 있어서의 공정 시간의 단축을 실현할 수 있다.
또한, 본 예에서는, 성막 장치(100b)의 처리실(103)의 내부가, 복수의 존, 본 예에서는 매니홀드(108)측부터 순서대로, “B(보텀)”, “C(센터)” 및 “T(톱)”의 3개의 존으로 구분되어 있다. 분산형 가스 공급 노즐(225a 내지 225i)은 각각, 상단의 존 T용 노즐군(225a 내지 225c), 하단의 존 B용 노즐군(225d 내지 225f) 및 중간단의 존 C용 노즐군(225g 내지 225i)으로 나뉘어져 있다. 분산형 가스 공급 노즐(225a 내지 225i)을 존마다 나눔으로써, 분산형 가스 공급 노즐(225)의 1개당 형성되는 가스 토출 구멍(226)의 수를 줄일 수 있다.
또한, 가스 토출 구멍(226)의 수를 줄임 함께, 분산형 가스 공급 노즐(225)의 측벽 중, 가스 토출 구멍(226)이 형성되어 있는 부분의 길이(L)를 짧게 할 수도 있다. 분산형 가스 공급 노즐(225)에 있어서, 가스 토출 구멍(226)의 수를 줄이고, 또한, 가스 토출 구멍(226)이 형성되어 있는 부분의 길이(L)를 짧게 함으로써, 복수의 가스 토출 구멍(226) 중, 가스가 공급되는 공급 개소에 가장 가까운 곳으로부터의 가스 토출량과, 가장 먼 곳으로부터의 가스 토출량을 거의 균등하게 할 수 있다. 이러한 구성을 더 갖추면, 본 예에서는 B-α 실리콘막(4) 및 α 실리콘막(5)의 막 두께를, 처리실(103)의 가장 하방에 배치된 실리콘 기판(1)부터, 처리실(103)의 가장 상방에 배치된 실리콘 기판(1)까지, 더욱 균일하게 하여 성막하는 것이 가능하게 된다. 그리고, B-α 실리콘막(4)에 있어서는, 도펀트의 농도를, 처리실(103)의 가장 하방에 배치된 실리콘 기판(1)부터, 처리실(103)의 가장 상방에 배치된 실리콘 기판(1)까지, 더욱 균일하게 하는 것이 가능하게 된다.
이상, 본 발명을 일 실시 형태에 따라 설명하였지만, 본 발명은, 상기 일 실시 형태에 한정되지 않고, 그 취지를 일탈하지 않는 범위에서 여러 변형이 가능하다. 또한, 본 발명의 실시 형태는, 상기 일 실시 형태가 유일한 것도 아니다.
상기 일 실시 형태에 있어서는, 스텝 S1 내지 스텝 S6의 공정 각각에 있어서의 처리 온도를 동일하게 하고, 그리고, 스텝 S1 내지 스텝 S6의 공정 상호간에서 온도를 일정하게 하였다. 그러나, 스텝 S1 및 스텝 S2에 대해서는, 성막 당초에 1회만 있는 공정으로, 반복되지 않는다. 이 때문에, 스텝 S1, 또는 스텝 S1과 스텝 S2에 대해서는, 시드층의 형성에 적절한 온도로 되도록 변경되어도 된다. 이들 경우에는, 스텝 S2 내지 스텝 S6의 공정 각각에 있어서의 처리 온도를 동일하게 하고, 그리고, 스텝 S2 내지 스텝 S6의 공정 상호간에서 온도를 일정하게 한다. 또는 스텝 S3 내지 스텝 S6의 공정 각각에 있어서의 처리 온도를 동일하게 하고, 그리고, 스텝 S3 내지 스텝 S6의 공정 상호간에서 온도를 일정하게 한다.
또한, 하지로서, 실리콘 산화물막(2)을 예시하였지만, 하지는, 실리콘 산화물막(2)에 한정되는 것은 아니다. 예를 들어, 실리콘 질화막이어도 되고, 다결정 실리콘막이어도 되고, 실리콘 기판이어도 된다. 물론, 텅스텐(W)이나 구리(Cu) 등의 내부 배선층을 구성하는 금속막이어도 된다. 나아가, 캐패시터 등의 유전체막으로서 사용되는 탄탈 산화막 등 실리콘 산화막보다도 높은 비유전율을 갖는 유전 체막이어도 된다. 그 외, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변형될 수 있다.
1: 실리콘 기판
2: 실리콘 산화물막
3: 실리콘 시드층
4: 붕소 도프 아몰퍼스 실리콘막
5: 논도프 아몰퍼스 실리콘막
6(6-1 내지 6-n): 적층 구조

Claims (17)

  1. 복수의 피처리체의 각각의 하지의 상방에, 제1, 제2 반도체막을 교대로 적층한 적층 반도체막을 성막하는 적층 반도체막의 성막 방법으로서,
    상기 제1 반도체막을 성막하는 제1 공정과,
    상기 제2 반도체막을 성막하는 제2 공정을 설계된 적층수의 적층막이 얻어질 때까지 행함과 함께,
    상기 제1 공정에서의 성막 온도와 상기 제2 공정에서의 성막 온도를 동일하게 하고, 상기 제1 공정과 상기 제2 공정의 상호간에서 온도를 일정하게 하고,
    상기 제1 공정과 상기 제2 공정의 상호간에 있어서의 퍼지 가스로서, 성막 중에 상기 제1, 제2 반도체막으로부터 탈리되는 물질을 포함하는 가스를 사용하는
    적층 반도체막의 성막 방법.
  2. 제1항에 있어서,
    상기 성막 온도는 상기 제1, 제2 반도체막의 결정화 온도 미만으로 되는
    적층 반도체막의 성막 방법.
  3. 삭제
  4. 제1항에 있어서,
    상기 제1, 제2 반도체막이 실리콘막일 때,
    상기 제1, 제2 반도체막으로부터 탈리되는 물질을 포함하는 가스가 수소를 포함하는 가스인
    적층 반도체막의 성막 방법.
  5. 복수의 피처리체의 각각의 하지의 상방에, 제1, 제2 반도체막을 교대로 적층한 적층 반도체막을 성막하는 적층 반도체막의 성막 방법으로서,
    상기 제1 반도체막을 성막하는 제1 공정과,
    상기 제2 반도체막을 성막하는 제2 공정을 설계된 적층수의 적층막이 얻어질 때까지 행함과 함께,
    상기 제1 공정과 상기 제2 공정의 상호간에 있어서의 퍼지 가스로서, 성막 중에 상기 제1, 제2 반도체막으로부터 탈리되는 물질을 포함하는 가스를 사용하여, 상기 제1, 제2 반도체막이 교대로 적층된 적층 반도체막을 성막하는
    적층 반도체막의 성막 방법.
  6. 제5항에 있어서,
    상기 제1, 제2 반도체막이 실리콘막일 때,
    상기 제1, 제2 반도체막으로부터 탈리되는 물질을 포함하는 가스가 수소를 포함하는 가스인
    적층 반도체막의 성막 방법.
  7. 복수의 피처리체의 각각의 하지의 상방에, 제1, 제2 반도체막을 교대로 적층한 적층 반도체막을 성막하는 적층 반도체막의 성막 방법으로서,
    상기 제1 반도체막을 성막하는 제1 공정과,
    상기 제2 반도체막을 성막하는 제2 공정을 설계된 적층수의 적층막이 얻어질 때까지 행하여, 적층 반도체막을 성막하는 과정을 가지며,
    상기 적층 반도체막의 성막에 앞서, 상기 피처리체의 하지 위에 시드층을 형성하는 공정을 더 구비하고,
    상기 제1 공정 및 상기 제2 공정, 상기 시드층을 형성하는 공정 상호간에 있어서의 퍼지 가스로서, 성막 중에 상기 제1, 제2 반도체막으로부터 탈리되는 물질을 포함하는 가스를 사용하는
    적층 반도체막의 성막 방법.
  8. 제7항에 있어서,
    상기 제1, 제2 반도체막은 실리콘막이며,
    상기 시드층은, 상기 실리콘막의 원료 가스인 실란계 가스보다도 고차의 실란계 가스를 사용하여, 상기 하지의 표면에 실리콘을 흡착시켜 형성하는
    적층 반도체막의 성막 방법.
  9. 제7항에 있어서,
    상기 제1, 제2 반도체막은 실리콘막이며,
    상기 시드층은, 아미노실란계 가스를 사용하여, 상기 하지의 표면에 실리콘을 흡착시켜 형성하는 적층 반도체막의 성막 방법.
  10. 제7항에 있어서,
    상기 제1 공정에서의 성막 온도와 상기 제2 공정에서의 성막 온도를 동일하게 하고, 상기 제1 공정과 상기 제2 공정의 상호간에서 온도를 일정하게 하는
    적층 반도체막의 성막 방법.
  11. 제10항에 있어서,
    상기 시드층을 형성하는 공정에서의 처리 온도를, 상기 성막 온도와 동일하게 하고, 상기 시드층을 형성하는 공정과 상기 제1 공정의 상호간에서 온도를 일정하게 하는
    적층 반도체막의 성막 방법.
  12. 제10항에 있어서,
    상기 성막 온도는 상기 제1, 제2 반도체막의 결정화 온도 미만으로 되는
    적층 반도체막의 성막 방법.
  13. 삭제
  14. 제7항에 있어서,
    상기 제1, 제2 반도체막이 실리콘막일 때,
    상기 제1, 제2 반도체막으로부터 탈리되는 물질을 포함하는 가스가 수소를 포함하는 가스인
    적층 반도체막의 성막 방법.
  15. 제4항, 제5항, 제6항 및 제14항 중 어느 한 항에 있어서,
    상기 제1, 제2 반도체막의 한쪽이 도펀트가 도프된 도프 반도체막이며, 다른 쪽이 도펀트가 도프되지 않은 논도프 반도체막이고,
    상기 논도프 반도체막을 형성하는 공정 및 상기 도프 반도체막을 형성하는 공정의 양쪽에 있어서, 상기 제1, 제2 반도체막으로부터 탈리되는 물질을 포함하는 가스를 더 공급하는
    적층 반도체막의 성막 방법.
  16. 제4항, 제5항, 제6항 및 제14항 중 어느 한 항에 있어서,
    상기 제1, 제2 반도체막의 한쪽이 도펀트가 도프된 도프 반도체막이며, 다른 쪽이 도펀트가 도프되지 않은 논도프 반도체막이고,
    상기 도프 반도체막을 형성하는 공정에 있어서, 상기 제1, 제2 반도체막으로부터 탈리되는 물질을 포함하는 가스를 더 공급하고,
    상기 논도프 반도체막을 형성하는 공정에 있어서, 상기 제1, 제2 반도체막으로부터 탈리되는 물질을 포함하는 가스를 공정의 도중으로부터 더 공급하는
    적층 반도체막의 성막 방법.
  17. 제1항, 제2항, 제4항 내지 제12항 및 제14항 중 어느 한 항에 있어서,
    상기 제1, 제2 반도체막의 한쪽이 도펀트가 도프된 도프 반도체막이며, 다른 쪽이 도펀트가 도프되지 않은 논도프 반도체막이며,
    상기 복수의 피처리체는 상기 적층 반도체막을 성막하는 성막 장치의 처리실 내에 상기 처리실의 일단부터 상기 처리실의 타단을 향하여 배치되고,
    상기 제1, 제2 반도체막의 원료 가스 및 상기 제1 또는 제2 반도체막의 도펀트 가스는, 상기 처리실에 복수 배치된 상기 피처리체의 피처리면의 각각에 대하여 직접 공급하는
    적층 반도체막의 성막 방법.
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