KR101644380B1 - 탄성파 필터 장치 및 듀플렉서 - Google Patents

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Abstract

통과대역 근방의 대역외 감쇠량의 확대를 꾀할 수 있는 탄성파 필터 장치를 제공한다.
기판(2) 상에 탄성파 필터 소자 칩(3A)이 탑재되어 있고, 탄성파 필터 소자 칩(3A) 내에서, 복수의 직렬완 공진자(S1~S5) 및 복수의 병렬완 공진자(P1~P4)를 가지는 래더형 필터가 구성되어 있으며, 기판(2)에 있어서, 직렬완 공진자(S5)에 병렬로 접속되어 있는 제1 인덕터(L1)와, 병렬완 공진자(P1~P3)와 그라운드 전위 사이에 접속되는 제2 인덕터(L2)가 구성되어 있고, 기판(2) 내에서 제1 인덕터(L1)와 제2 인덕터(L2) 사이에 실드 전극이 마련되어 있는 탄성파 필터 장치.

Description

탄성파 필터 장치 및 듀플렉서{ACOUSTIC WAVE FILTER DEVICE AND DUPLEXER}
본 발명은 래더형 회로 구성을 가지는 탄성파 필터 장치에 관한 것으로, 보다 상세하게는 탄성파 필터 칩이 기판에 탑재되어 있는 탄성파 필터 장치에 관한 것이다.
종래, 휴대전화기의 듀플렉서의 송신 필터로서 래더형 회로 구성의 탄성파 필터가 널리 이용되고 있다. 예를 들어 하기 특허문헌 1에서는 래더형 회로 구성의 탄성파 필터로 이루어지는 송신 필터와, 종결합 공진자형 탄성파 필터로 이루어지는 수신 필터를 가지는 듀플렉서가 개시되어 있다.
특허문헌 1에 기재된 듀플렉서의 송신 필터에서는 직렬완(series arm)에 복수개의 직렬완 공진자가 개시되어 있다. 송신 단자측의 직렬완 공진자에 병렬로 교락(bridging) 인덕턴스가 접속되어 있다. 또한 직렬완과 그라운드 전위를 연결하는 병렬완(parallel arm)에 있어서, 병렬완 공진자와 그라운드 전위 사이에 병렬완 인덕턴스가 접속되어 있는 상기 래더형 회로 구성의 탄성파 필터 칩은 실제로는 기판 상에 탑재되어 있다. 탄성파 필터 칩에서는 복수의 직렬완 공진자 및 병렬완 공진자가 래더형 회로 구성을 가지도록 접속되어 있다.
또한 상기 교락 인덕턴스나 병렬완 인덕턴스는 상기 기판에 구성되어 있다.
일본국 공개특허 2010-109694
특허문헌 1에 기재된 구성에서는 상기 탄성파 필터의 통과대역 근방의 저지영역에서의, 즉 송신대역 근방의 저지영역에서의 감쇠량이 크지 않다는 문제가 있었다. 또한 상기 듀플렉서에서는 수신 필터의 통과대역, 즉 수신대역에서의 아이솔레이션(isolation)이 충분하지 않았다.
본 발명의 목적은 통과대역 근방에서의 대역외 감쇠량을 크게 할 수 있는 탄성파 필터 장치를 제공하는 것에 있다.
본 발명의 다른 목적은 송신 필터의 통과대역 근방에서의 대역외 감쇠량이 크고, 수신대역에서의 아이솔레이션을 개선할 수 있는 듀플렉서를 제공하는 것에 있다.
본 발명에 따른 탄성파 필터 장치는 기판과, 기판 상에 탑재된 탄성파 소자 칩을 구비한다.
본 발명에서는 상기 탄성파 소자 칩이, 입력단과 출력단을 연결하는 직렬완에 배치된 복수의 직렬완 공진자; 및 직렬완과 그라운드 전위 사이에 접속되어 있는 복수의 병렬완 각각에 배치되어 있는 병렬완 공진자;를 가지는 래더형 필터를 구성하고 있다. 또한 상기 기판에, 상기 적어도 하나의 직렬완 공진자에 병렬로 접속되는 제1 인덕터; 적어도 하나의 상기 병렬완 공진자와 그라운드 전위 사이에 접속되는 제2 인덕터; 및 상기 제1 인덕터와 상기 제2 인덕터 사이에 마련된 실드 전극;이 마련되어 있다.
본 발명에 따른 탄성파 필터 장치의 어느 특정한 국면에서는, 상기 기판에 그라운드 전위에 접속되는 그라운드 단자가 마련되어 있고, 상기 실드 전극이 상기 그라운드 단자에 전기적으로 접속되어 있다. 이 경우에는 실드 전극이 그라운드 전위에 접속되기 때문에, 대역외 감쇠량을 한층 더 크게 할 수 있다.
본 발명에 따른 탄성파 필터 장치의 다른 특정한 국면에서는, 상기 실드 전극이, 상기 병렬완 공진자의 그라운드 전위에 접속되는 단부(端部)와 전기적으로 접속되어 있다. 이 경우에는 병렬완 공진자의 그라운드 전위에 접속되는 단자와 실드 전극의 그라운드 전위에 접속되는 부분을 공통화할 수 있다. 따라서, 그라운드 전위에 접속하기 위한 단자를 적게 할 수 있다.
본 발명에 따른 탄성파 필터 장치의 또 다른 특정한 국면에서는, 상기 제1 인덕터와 상기 제2 인덕터가, 상기 기판에 있어서 횡방향으로 떨어져 있고, 횡방향으로 떨어진 제1 인덕터와 제2 인덕터 사이에 상기 실드 전극이 배치되어 있다. 이 경우에는 제1 인덕터와 제2 인덕터의 전자계 결합이 실드 전극에 의해 효과적으로 억제된다.
본 발명에 따른 탄성파 필터 장치의 다른 특정한 국면에서는, 상기 제1 인덕터와 상기 제2 인덕터가 상기 기판 내에서, 상기 기판의 두께방향으로 떨어져 있고, 두께방향으로 떨어진 상기 제1 인덕터와 상기 제2 인덕터 사이에 상기 실드 전극이 배치되어 있다. 이 경우에는 제1 인덕터와 제2 인덕터가 두께방향에서 떨어져 있으므로, 탄성파 필터 장치의 평면형상을 작게 할 수 있다.
본 발명에 따른 탄성파 필터 장치의 또 다른 특정한 국면에서는, 상기 제1 인덕터가 상기 입력단 및 상기 출력단 중 한쪽에 가장 가까운 직렬완 공진자에 병렬로 접속되어 있고, 복수의 상기 병렬완 공진자 중 상기 입력단 및 상기 출력단의 다른 쪽에 가까운 측의 적어도 하나의 병렬완 공진자에 상기 제2 인덕터가 접속되어 있다. 이 경우에는 제1 인덕터와 제2 인덕터를 멀리 떨어뜨릴 수 있다. 따라서, 전자계 결합을 보다 효과적으로 억제할 수 있다.
본 발명에 따른 탄성파 필터 장치의 또 다른 특정한 국면에서는, 적어도 2개의 병렬완에 각각 마련되어 있는 병렬완 공진자의 그라운드 전위에 접속되는 단부끼리 공통화되어 있고, 상기 공통화되어 있는 단부와 그라운드 전위 사이에 상기 제2 인덕터가 접속되어 있다. 이 경우에는 병렬완 공진자에 접속되는 제2 인덕터의 인덕턴스값을 작게 할 수 있다. 따라서, 소형화를 꾀할 수 있다. 또한 제1 인덕터와 제2 인덕터를 멀리 떨어뜨릴 수 있다. 따라서, 제1 인덕터와 제2 인덕터의 전자계 결합을 보다 효과적으로 억제할 수 있다.
본 발명에 따른 듀플렉서는 본 발명의 탄성파 필터 장치로 이루어지는 제1 필터와, 제1 필터와 통과대역이 다른 제2 필터를 구비한다. 본 발명의 듀플렉서에서는 제1 필터에 있어서, 제1 인덕터와 제2 인덕터의 전자계 결합으로 인한 영향이 억제된다. 따라서, 제1 필터의 통과대역 근방에서의 대역외 감쇠량을 확대할 수 있고, 제2 필터의 통과대역에서의 아이솔레이션 특성을 개선할 수 있다.
본 발명에 따른 탄성파 필터 장치에 따르면, 제1 인덕터와 제2 인덕터 사이에 실드 전극이 마련되어 있기 때문에 제1 인덕터와 제2 인덕터의 전자계 결합을 억제할 수 있고, 따라서 탄성파 필터 장치의 통과대역 근방에서의 대역외 감쇠량을 확대할 수 있다.
도 1은 본 발명의 일실시형태에 따른 탄성파 필터 장치를 가지는 듀플렉서의 회로도이다.
도 2(a) 및 도 2(b)는 본 발명의 일실시형태에 따른 탄성파 필터 장치의 평면도 및 모식적 정면도이다.
도 3(a)~도 3(c)는 본 발명의 일실시형태의 탄성파 필터 장치에 이용되는 기판의 제1층째, 제2층째 및 제3층째에 마련되어 있는 전극 구조를 나타내는 각 모식적 평면도이다.
도 4(a)는 본 발명의 일실시형태의 탄성파 필터 장치의 기판의 최하층의 전극 구조를 나타내는 모식적 평면도이고, 도 4(b)는 상기 최하층에 마련되는 레지스트 패턴을 나타내는 모식적 평면도이다.
도 5는 본 발명의 일실시형태의 탄성파 필터 장치 및 비교예의 탄성파 필터 장치의 감쇠량 주파수 특성을 나타내는 도면이다.
도 6은 본 발명의 일실시형태 및 비교예의 듀플렉서의 아이솔레이션 특성을 나타내는 도면이다.
도 7은 본 발명의 일실시형태 및 일실시형태의 제1 변형예와 제2 변형예의 탄성파 필터 장치의 감쇠량 주파수 특성을 나타내는 도면이다.
이하, 도면을 참조하면서 본 발명의 구체적인 실시형태를 설명함으로써 본 발명을 명확히 한다.
도 1은 본 발명의 일실시형태에 따른 탄성파 필터 장치를 가지는 듀플렉서의 회로도이다.
본 실시형태의 듀플렉서(1)에서는 안테나 단자(5)와 송신 단자(6) 사이에 송신 필터(3)가 구성되어 있다. 안테나 단자(5)와 제1, 제2 수신 단자(7, 8) 사이에 수신 필터(4)가 접속되어 있다.
송신 필터(3)는 래더형 회로 구성을 가지는 탄성파 필터 소자 칩(3A)을 가진다. 도 1에서는 탄성파 필터 소자 칩(3A) 안에 구성되어 있는 부분을 일점 쇄선으로 둘러싼다. 즉, 안테나 단자(5)와 송신 단자(6)를 연결하는 직렬완에 있어서 복수의 직렬완 공진자(S1~S5)가 서로 직렬로 접속되어 있다. 직렬완과 그라운드 전위 사이로 연장되도록 복수의 병렬완이 구성되어 있다. 즉, 각각 병렬완 공진자(P1, P2, P3 또는 P4)를 가지는 병렬완이 구성되어 있다.
병렬완 공진자(P1~P3)의 일단(一端)은 직렬완에 접속되어 있고, 타단(他端)이 공통화되어 있다. 이 공통화되어 있는 단자를 공통 단자(3a)로 한다. 공통 단자(3a)와 그라운드 전위 사이에 제2 인덕터(L2)가 접속되어 있다. 제2 인덕터(L2)가 접속되어 있는 병렬완 공진자(P1~P3)는 송신 단자(6)와는 반대측, 즉 안테나 단자(5)측에 배치되어 있다.
한편, 송신 단자(6)에 가장 가까운 직렬완 공진자(S5)에는 직렬완 공진자에 병렬로 접속되는 인덕턴스인 교락 인덕턴스가 접속되어 있다. 이 교락 인덕턴스가 제1 인덕터(L1)이다.
송신 필터(3)에서는 입력단이 송신 단자(6)이고, 출력단이 안테나 단자(5)측의 단부가 된다. 따라서, 상기 제1 인덕터(L1)가 입력단측에 배치되어 있다. 또한 병렬완 공진자(P1~P3)와 접속되는 제2 인덕터(L2)가 출력단측에 배치되어 있다.
수신 필터(4)는 밸런스형 탄성파 필터이며, 불평형 단자로서의 안테나 단자(5); 및 제1, 제2 평형 단자로서의 제1, 제2 수신 단자(7, 8);를 가진다. 안테나 단자(5)와 제1 수신 단자(7) 사이에는 1포트형 공진자(9) 및 제1 종결합 공진자형 탄성파 필터부(10)가 접속되어 있다. 제1 종결합 공진자형 탄성파 필터부(10)와 그라운드 전위 사이에 공진자(11)가 접속되어 있다. 마찬가지로, 안테나 단자(5)와 제2 수신 단자(8) 사이에, 1포트형 탄성파 공진자(12) 및 제2 종결합 공진자형 탄성파 필터부(13)가 접속되어 있다. 제2 종결합 공진자형 탄성파 필터부(13)와 그라운드 전위 사이에 공진자(14)가 접속되어 있다.
본 실시형태의 듀플렉서(1)에서 송신 필터(3)의 통과대역은 1920~1980MHz이고, 수신 필터(4)의 통과대역은 2110~2170MHz이다.
그런데 상기 제1 인덕터(L1) 및 제2 인덕터(L2)는 탄성파 필터 소자 칩(3A)이 탑재되는 기판에 구성되어 있다. 이것을 도 2(a), (b), 도 3(a)~(c) 및 도 4(a)를 참조해서 설명한다.
도 2(a) 및 (b)에 도시한 바와 같이, 듀플렉서(1)에서는 기판(2)의 상부면에 탄성파 필터 소자 칩(3A);과 수신 필터(4)를 구성하는 칩;이 탑재되어 있다. 한편, 전술한 제1 인덕터(L1) 및 제2 인덕터(L2)는 기판(2)에 구성되어 있다.
기판(2)은 복수의 절연층을 적층해서 이루어지는 적층 기판으로 이루어진다. 도 3(a)~(c) 및 도 4(a)는 기판(2)의 상부면인 제1층(2A), 제1층(2A)의 아래쪽에 위치하는 제2층(2B), 제2층(2B)의 아래쪽에 위치하는 제3층(2C) 및 기판(2)의 하부면인 제4층(2D) 상의 전극 구조를 나타내는 각 모식적 평면도이다. 한편, 기판(2)의 상부면을 평면시(平面視;plan view)하는 방향에 있어서, 상부면에서 하부면으로 향하는 방향을 하향, 반대인 방향을 상향으로 한다.
도 3(a)에 도시한 바와 같이, 기판(2)의 제1층(2A)에서는 일점 쇄선으로 표시한 탄성파 필터 소자 칩(3A)이 탑재되는 영역에 전극 랜드(21a~21f)가 마련되어 있다. 기판(2)의 제1층(2A)에 있어서 영역을 제외한 나머지 영역이며, 전술한 수신 필터(4)를 구성하는 칩이 탑재되는 영역에 전극 랜드(21g~21l)가 형성되어 있다.
또한 도 3(a)에 파선의 원으로 표시한 복수의 비아 홀 전극이 제1층(2A)에서 다른 쪽 제2층(2B)을 향해 연장되어 있다. 예를 들면, 전극 랜드(21b)의 하부면에서 아래쪽으로 연장되도록 비아 홀 전극(31a)이 형성되어 있다. 마찬가지로, 전극 랜드(21d)의 하부면에서 비아 홀 전극(32a)이 제2층(2B)측으로 연장되어 있다. 또한 전극 랜드(21e)의 하부면에서 비아 홀 전극(33a)이, 전극 랜드(21f)의 하부면에서 비아 홀 전극(34a)이 제2층(2B)측을 향해 연장되어 있다. 전극 랜드(21g)로부터는 비아 홀 전극(35a)이 제2층(2B)측을 향해 연장되어 있다.
도 3(b)에 도시한 바와 같이, 제2층(2B)에서는 제1 인덕터를 구성하는 실드 도체부(22a)와 실드 전극을 구성하는 실드 도체(22b, 22c)와, 제2 인덕터를 구성하는 실드 도체부(22d)가 송신 필터 칩이 탑재되는 영역의 아래쪽에 형성되어 있다. 또한 전술한 수신 필터가 구성되는 영역의 아래쪽에서는 접속 도체부(22e, 22f)가 마련되어 있다.
도 3(b)에서 실선의 원으로 표시한 비아 홀 전극(31a, 32a, 32d, 34a)은 전술한 바와 같이, 제1층(2A)에서 제2층(2B)측을 향해 연장되어 있고, 하단에 있어서 제2층(2B) 상의 실드 도체부(22a), 실드 도체부(22b), 실드 도체부(22c) 및 실드 도체부(22d)에 전극에 접속되어 있다. 또한 도 3(b)의 파선의 원으로 표시한 비아 홀 전극(31b, 32b, 33b)은 제2층(2B)에서 제3층(2C)을 향해 연장되어 있다.
도 3(c)에 도시한 바와 같이 제3층(2C)에서도 코일 도체부(23a), 실드 도체부(23b)와 접속 도체부(23c)가 형성되어 있다. 또한 수신 필터가 구성되어 있는 영역의 아래쪽에서는 제3층(2C)에 있어서 접속 도체부(23d) 및 그라운드 전극(23e)이 형성되어 있다.
제3층(2C)에서도 상기 코일 도체부(23a)의 일단 근방에, 전술한 비아 홀 전극(31b)의 일단이 접속되어 있다. 코일 도체부(23a)의 타단이 제3층(2C)에서 제4층(2D)으로 연장되는 비아 홀 전극(31c)에 전기적으로 접속되어 있다. 마찬가지로, 실드 도체부(23b)의 일단에 비아 홀 전극(32b)이 접속되어 있다. 실드 도체부(23b)의 타단에는 제3층(2C)에서 제4층(2D)을 향해 연장되는 비아 홀 전극(32c)이 접속되어 있다. 접속 도체부(23c)에는 제3층(2C)에서 제4층(2D)을 향해 연장되는 비아 홀 전극(33c)이 접속되어 있다.
수신 필터 구성영역의 아래쪽에는 제3층(2C)에 있어서 접속 도체부(23d) 및 그라운드 전극(23e)이 형성되어 있다. 접속 도체부(23d)에는 비아 홀 전극(34b)의 상단이 접속되어 있다.
도 4(a)에 도시한 바와 같이 기판(2)의 하부면, 즉 제4층(2D)에서는 송신 단자(24a), 그라운드 단자(24b) 및 안테나 단자(24c)를 구성하는 각 전극 랜드가 형성되어 있다. 여기서는 송신 단자(24a)에 비아 홀 전극(31c)의 하단이 접속되어 있다. 그라운드 단자(24b)에 비아 홀 전극(32c, 33c)이 각각 접속되어 있다. 안테나 단자(24c)에 비아 홀 전극(34b)의 하단이 접속되어 있다.
실제로는 상기 안테나 단자(24c), 송신 단자(24a) 및 그라운드 단자(24b)와의 일부를 노출하도록, 도 4(b)에 도시한 절연성 재료로 이루어지는 레지스트(41)가 피복된다. 그로 인해, 외부 전극과의 원치 않은 단락을 방지할 수 있다.
본 실시형태의 탄성파 필터 장치에서는 탄성파 필터 소자 칩(3A)이 기판(2) 상에 탑재되어 있다. 그리고 기판(2) 내에서, 전술한 제1 인덕터(L1)와 제2 인덕터(L2)가 구성되어 있다. 보다 구체적으로 제1 인덕터(L1)는 전극 랜드(21b)-비아 홀 전극(31a)-실드 도체부(22a)-비아 홀 전극(31b)-코일 도체부(23a)-비아 홀 전극(31c)-송신 단자(24a)의 선로에 의해 구성되어 있다.
한편, 상기 제1 인덕터(L1)와 기판(2) 내에서 횡방향으로 떨어져서 제2 인덕터(L2)가 구성되어 있다. 제2 인덕터(L2)는 전극 랜드(21e)-비아 홀 전극(33a)-코일 도체부(22d)-비아 홀 전극부(33b)-접속 도체부(23c)-비아 홀 전극(33c)-그라운드 단자(24b)를 연결하는 선로에 의해 구성되어 있다.
그리고 상기 제1 인덕터(L1)와 제2 인덕터(L2)가 구성되어 있는 부분의 사이에 실드 전극이 배치되어 있다. 이 실드 전극은 전극 랜드(21d)-비아 홀 전극(32a)-실드 도체부(22b)-비아 홀 전극(32b)-실드 도체부(23b)-비아 홀 전극(32c)으로 구성되어 있다. 즉, 상하방향으로 떨어진 제1, 제2 인덕터 사이에 상기 실드 전극이 구성되어 있다.
따라서 본 실시형태에 따르면, 교락 인덕터층을 구성하고 있는 제1 인덕터(L1)와, 병렬완 공진자에 접속되어 있는 제2 인덕터(L2) 사이의 전자계 결합을 상기 실드 전극에 의해 효과적으로 억제할 수 있다. 그로 인해, 후술하는 실험예로부터 명백하듯이, 송신 필터(3)에 있어서 통과대역 근방에서의 대역외 감쇠량의 확대를 꾀할 수 있다. 또 듀플렉서(1)에 있어서, 수신대역에서의 아이솔레이션을 개선할 수 있다.
특히 본 실시형태에서는 실드 전극의 일단이 그라운드 전위에 접속되는 그라운드 단자(24b)에 접속되어 있다. 즉, 실드 전극이 그라운드 전위에 접속되게 되기 때문에, 상기 실드 전극에 의한 전자계 결합 억제 효과를 한층 더 높일 수 있다. 단, 실드 전극은 그라운드 전위에 접속되지 않고, 플로팅(floating) 전극의 형태로 구성되어 있어도 된다.
또한 본 실시형태에서는 상기와 같이 제1 인덕터(L1)와 제2 인덕터(L2)가 기판(2) 내에서 횡방향으로 떨어져 있었지만, 도 2(b)에 파선으로 표시한 바와 같이 제1 인덕터(L1)와 제2 인덕터(L2)가 기판(2) 내에서 두께방향에 있어서 떨어져 있어도 된다. 그 경우에도 파선으로 표시한 바와 같이 제1 인덕터(L1)와 제2 인덕터(L2) 사이에 파선으로 표시한 실드 전극(S)을 배치하면 된다. 한편, 기판(2)의 두께방향이란, 기판(2)의 상부면을 평면시한 방향이다.
또한 본 실시형태에서는, 송신 단자측에 가장 가까운 직렬완 공진자(S5)에 제1 인덕터(L1)가 접속되어 있고, 제2 인덕터(L2)는 출력단인 안테나 단자(5)측에 배치된 병렬완 공진자(P1~P3)에 접속되어 있다. 따라서, 제1 인덕터(L1)와 제2 인덕터(L2)를 용이하게 멀리 떨어뜨릴 수 있다. 그것에 의해서도, 전술한 전자계 결합을 효과적으로 억제할 수 있게 되어 있다. 단, 제1 인덕터(L1) 및 병렬완 공진자에 접속되는 제2 인덕터(L2)가 접속되는 위치는 도 1에 도시한 구성에 한정되는 것은 아니다.
또한 본 실시형태에서 제2 인덕터(L2)는 복수의 병렬완 공진자(P1~P3)의 그라운드 전위에 접속되는 단부를 공통화해서 이루어지는 공통 단자(3a)에 전기적으로 접속되어 있다. 따라서, 제2 인덕터(L2)에 필요한 인덕턴스값을 작게 할 수 있고, 제2 인덕터(L2)의 소형화를 꾀할 수 있다. 따라서, 그것에 의해서도 제2 인덕터(L2)와 제1 인덕터(L1)를 멀리 떨어뜨릴 수 있어, 전자계 결합을 보다 효과적으로 억제할 수 있다.
단, 복수의 병렬완 공진자 각각에 제2 인덕터가 접속되어 있어도 되고, 복수의 병렬완 공진자 중 적어도 하나도 병렬완 공진자와 그라운드 전위 사이에 제2 인덕터가 접속되어 있는 구성에 본 발명을 적용할 수 있다.
마찬가지로, 교락 인덕터를 구성하고 있는 제1 인덕터(L1)에 대해서도 직렬완 공진자(S5)에 한정되지 않고, 다른 직렬완 공진자에 병렬로 접속되어 있어도 되고, 적어도 1개의 직렬완 공진자에 병렬로 교락 인덕터가 접속되어 있는 탄성파 필터 장치에 널리 본 발명을 적용할 수 있다.
또한 본 실시형태에서는 상기 실드 도체부(22b, 22c, 23b)를 가지는 실드 전극은 기판(2) 내에서 그라운드 단자(24b)에 접속되어 있고, 병렬완 공진자의 그라운드 전위에 접속되는 단자도 그라운드 단자(24b)에 전기적으로 접속되게 된다. 그렇기 때문에, 병렬완 공진자의 그라운드 전위에 접속되는 단부와, 실드 전극의 그라운드 전위에 접속되는 단부를 그라운드 단자(24b)에 있어서 공통화하는 것이 가능하게 되어 있다. 따라서, 그라운드 전위에 접속되는 단자수를 삭감하는 것이 가능하게 되어 있다.
한편, 듀플렉서(1)에 있어서, 송신 필터(3)의 구성 및 수신 필터(4)의 기판(2)의 하부면에 구성되어 있는 단자를 접속하는 구성에 대해서는 상기 실시형태의 구조를 특별히 한정하는 것은 아니다.
도 5의 실선은 본 실시형태의 듀플렉서(1)의 송신 필터(3)의 가로축을 주파수[MHz], 세로축을 삽입손실[dB]로 한 감쇠량 주파수 특성을 나타내는 도면이다. 도 5의 파선은 상기 실드 전극이 마련되어 있지 않은 것을 제외하고는 상기 실시형태와 마찬가지로 구성된 듀플렉서의 송신 필터의 감쇠량 주파수 특성을 나타내는 도면이다. 도 5로부터 명백하듯이, 비교예에 비해 실시형태에 따르면 송신대역(Tx)의 통과대역외에 있어서 화살표 M으로 나타낸 저역측 근방 1650[MHz]의 통과대역외 감쇠량을 약 2dB, 화살표 N으로 나타낸 고역측 근방 2300[MHz]의 통과대역외 감쇠량을 약 3dB로 대폭 크게 할 수 있음을 알 수 있다.
또한 도 6은 상기 실시형태 및 비교예의 듀플렉서의 가로축을 주파수[MHz]로 하고, 세로축을 삽입손실[dB]로 한 아이솔레이션 특성을 나타내는 도면이다. 실선이 실시형태의 결과를, 파선이 비교예의 결과를 나타낸다. 도 6으로부터 명백하듯이, 비교예에 비해 실시형태에 의하면 화살표 O로 나타내는 수신대역(Rx)에서의 아이솔레이션이 대폭 개선됨을 알 수 있다.
상기 실시형태에 따르면, 송신대역 근방에서의 대역외 감쇠량의 확대 및 수신대역에서의 아이솔레이션을 개선할 수 있는 것은 상기 제1 인덕터와 제2 인덕터 사이의 전자계 결합이 실드 전극에 의해 효과적으로 억제되어 있기 때문이라고 생각된다.
한편, 도 7은 상기 실시형태와, 가장 안테나 단자측의 직렬완 공진자(S1)에 인덕터(L1)를 접속한 제1 변형예와, 안테나단과 입력단의 중간에 배치된 직렬완 공진자(S4)에 인덕터(L1)를 접속한 제2 변형예에 있어서, 듀플렉서(1)의 송신 필터(3)의 가로축을 주파수[MHz], 세로축을 삽입손실[dB]로 한 감쇠량 주파수 특성을 나타낸 도면이다. 도 7의 실선은 본 실시형태인 직렬완 공진자(S5)에 인덕터(L1)를 접속한 구성에 있어서 듀플렉서의 송신 필터의 감쇠량 주파수 특성을 나타내고, 파선은 직렬완 공진자(S5) 대신에 직렬완 공진자(S1)에 인덕터(L1)를 접속한 제1 변형예의 송신 필터의 감쇠량 주파수 특성을 나타내고, 일점 쇄선은 직렬완 공진자(S5) 대신에 직렬완 공진자(S4)에 인덕터(L1)를 접속한 제2 변형예의 송신 필터의 감쇠량 주파수 특성을 나타낸다.
도 7로부터 명백하듯이, 실시형태의 직렬완 공진자(S5)에 인덕터(L1)를 접속한 구성과 마찬가지로, 제1 변형예 및 제2 변형예에 관해서도 송신대역(Tx)의 통과대역외에 있어서 저역측 근방 1650[MHz] 및 고역측 근방 2300[MHz]의 통과대역외 감쇠량을 약 2~3dB로 크게 할 수 있음을 알 수 있다.
한편, 본 실시형태에서는 송신대역(Tx)의 통과대역 1000[MHz]의 저역측 감쇠량을 제1 변형예 및 제2 변형예의 경우에 비해 크게 할 수 있기 때문에 보다 바람직하다.
한편, 본 발명의 탄성파 필터 장치에 있어서 래더형 회로 구성을 실현하기 위한 각 탄성파 공진자에 대해서는, 탄성 표면파 공진자나 탄성 경계파 공진자 등의 다양한 탄성파 공진자에 의해 구성할 수 있다. 또한 상기 제1 인덕터 및 제2 인덕터에 대해서는 기판(2)에 구성될 수 있는 것에 한하며, 도 1의 코일 도체부를 가지는 것에 한정되는 것은 아니다. 또한 기판(2) 내에서, 자성체층을 부분적으로 마련하여 제1, 제2 인덕터 중 적어도 한쪽을 구성해도 된다.
또한 상기 실시형태에서는 듀플렉서(1)의 송신 필터에 적용한 실시형태를 설명했지만, 본 발명의 탄성파 필터 장치는 기판 상에 탄성파 필터 소자 칩이 탑재되어 있는 다양한 탄성파 필터 장치에 널리 적용할 수 있다는 것을 지적해 둔다.
1…듀플렉서
2…기판
2A…제1층
2B…제2층
2C…제3층
2D…제4층
3…송신 필터
3A…탄성파 필터 소자 칩
3a…공통 단자
4…수신 필터
5…안테나 단자
6…송신 단자
7…제1 수신 단자
8…제2 수신 단자
9…1포트형 공진자
10…제1 종결합 공진자형 탄성파 필터부
11…공진자
12…1포트형 탄성파 공진자
13…제2 종결합 공진자형 탄성파 필터부
14…공진자
21a~21l…전극 랜드
23a… 코일 도체부
22a,22b,22c,22d,23b…실드 도체부
22e,22f,23c,23d…접속 도체부
23e…그라운드 전극
24a…송신 단자
24b…그라운드 단자
24c…안테나 단자
24e…송신 단자
31a,31b,31c,32a,32b,33a,33b,33c,34a,34b,35a…비아 홀 전극
41…레지스트
L1…제1 인덕터
L2…제2 인덕터
P1~P4 …병렬완 공진자
S1~S5 …직렬완 공진자

Claims (8)

  1. 기판과,
    상기 기판 상에 탑재된 탄성파 소자 칩을 포함하고,
    상기 탄성파 소자 칩이, 입력단과 출력단을 연결하는 직렬완(series arm)에 배치된 복수의 직렬완 공진자와, 직렬완과 그라운드 전위 사이에 접속되어 있는 복수의 병렬완(parallel arm) 각각에 배치되어 있는 병렬완 공진자를 가지는 래더형 필터를 구성하고 있으며,
    상기 기판에, 상기 적어도 하나의 직렬완 공진자에 병렬로 접속되는 제1 인덕터와, 적어도 하나의 상기 병렬완 공진자와 그라운드 전위 사이에 접속되는 제2 인덕터와, 상기 제1 인덕터와 상기 제2 인덕터 사이에 마련된 실드 전극이 마련되어 있는 탄성파 필터 장치.
  2. 제1항에 있어서,
    상기 기판에 그라운드 전위에 접속되는 그라운드 단자가 마련되어 있고, 상기 실드 전극이 상기 그라운드 단자에 전기적으로 접속되어 있는 탄성파 필터 장치.
  3. 제1항에 있어서,
    상기 실드 전극이, 상기 병렬완 공진자의 그라운드 전위에 접속되는 단부(端部)와 전기적으로 접속되어 있는 탄성파 필터 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 인덕터와 상기 제2 인덕터가, 상기 기판에 있어서 횡방향으로 떨어져 있고, 횡방향으로 떨어진 제1 인덕터와 제2 인덕터 사이에 상기 실드 전극이 배치되어 있는 탄성파 필터 장치.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 인덕터와 상기 제2 인덕터가 상기 기판 내에서 상기 기판의 두께방향으로 떨어져 있고, 두께방향으로 떨어진 상기 제1 인덕터와 상기 제2 인덕터 사이에 상기 실드 전극이 배치되어 있는 탄성파 필터 장치.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 인덕터가 상기 입력단 및 상기 출력단 중 한쪽에 가장 가까운 상기 직렬완 공진자에 병렬로 접속되어 있고,
    복수의 상기 병렬완 공진자 중, 상기 입력단 및 상기 출력단의 다른 쪽에 가까운 쪽의 적어도 하나의 병렬완 공진자에 상기 제2 인덕터가 접속되어 있는 탄성파 필터 장치.
  7. 제1항 내지 제3항 중 어느 한 항에 있어서,
    적어도 2개의 병렬완에 각각 마련되어 있는 상기 병렬완 공진자의 그라운드 전위에 접속되는 단부끼리 공통화되어 있고, 상기 공통화되어 있는 단부와 그라운드 전위 사이에 상기 제2 인덕터가 접속되어 있는 탄성파 필터 장치.
  8. 제1항 내지 제3항 중 어느 한 항에 기재된 탄성파 필터 장치로 이루어지는 제1 필터와,
    상기 제1 필터와 통과대역이 다른 제2 필터를 포함하는 듀플렉서.
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