KR101632488B1 - 감소된 패싯을 갖는 에피택시 영역들을 갖는 mos 소자들 - Google Patents

감소된 패싯을 갖는 에피택시 영역들을 갖는 mos 소자들 Download PDF

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Abstract

집적 회로 구조는, 반도체 기판 위의 게이트 스택과, 반도체 기판 내로 연장되고, 게이트 스택에 인접한 개구를 포함한다. 제1 실리콘 게르마늄 영역은 개구 내에 배치되며, 제1 실리콘 게르마늄 영역은 제1 게르마늄 퍼센트를 가진다. 제1 실리콘 게르마늄 영역 위에 제2 실리콘 게르마늄 영역이 있다. 제2 실리콘 게르마늄 영역은, 개구 내의 일부를 포함한다. 제2 실리콘 게르마늄 영역은 제1 게르마늄 퍼센트보다 더 큰 제2 게르마늄 퍼센트를 갖는다. 제2 실리콘 게르마늄 영역 위에 실질적으로 게르마늄이 없는 실리콘 캡이 있다.

Description

감소된 패싯을 갖는 에피택시 영역들을 갖는 MOS 소자들{MOS DEVICES HAVING EPITAXY REGIONS WITH REDUCED FACETS}
반도체 소자들의 사이즈 및 고유 특징들을 감소시키는 경우, 과거 수십 년에 걸쳐서 집적 회로들의 단위 기능 당 속도, 성능, 밀도 및 비용에서의 지속된 개선을 가능하게 하였다. MOS 소자들의 설계 및 그 고유 특징들 중 하나에 따르면, MOS 소자의 소스와 드레인 사이의 게이트 아래에 있는 채널 영역의 길이를 변경하는 것은, 채널 영역과 연관된 저항을 변하게 함으로써, MOS 소자의 성능에 영향을 준다. 더욱 상세하게는, 채널 영역의 길이를 단축시키는 것은, MOS 소자의 소스와 드레인 간의 저항을 감소시키며, 이는 다른 파라미터들이 비교적 일정하게 유지된다고 가정하면, 충분한 전압이 MOS 디바이스의 게이트에 인가될 때, 소스와 드레인 사이의 전류 흐름의 증가를 허용할 수 있다.
실시예들 및 그 장점들에 대한 더욱 완전한 이해를 위해, 이제 첨부 도면들과 함께 하기의 설명들에 대한 참조가 이루어진다.
도 1 내지 10은 몇몇 예시적 실시예들에 따른 금속-산화물 반도체(MOS) 소자의 제조에 있어서 중간 스테이지들의 단면도들이다.
도 11은 몇몇 대안적인 예시적 실시예들에 따른 MOS 소자에 포함되는 일부 엘리먼트들의 프로파일들을 개략적으로 예시한다.
본 개시의 실시예들의 제조 및 사용이 하기에서 상세히 논의된다. 그러나 실시예들은 광범위한 특정 문맥들에서 구현될 수 있는 많은 적용가능한 개념들을 제공한다는 것이 인식되어야 한다. 논의된 특정 실시예들은 예시적이며, 본 개시의 범위를 제한하지 않는다.
금속-산화물-반도체(MOS) 소자를 형성하는 프로세스가 다양한 예시적 실시예들에 따라 제공된다. MOS 소자를 형성하는 중간 스테이지들이 예시된다. 실시예들의 변형들이 논의된다. 다양한 관점들 및 예시적 실시예들 전반에 걸쳐, 동일한 엘리먼트들을 지시하는데 동일한 참조 번호들이 사용된다.
MOS 소자들의 성능을 향상시키기 위하여, 캐리어 이동성을 향상시키기 위해 MOS 소자의 채널 영역에 응력(stress)이 도입될 수 있다. 일반적으로, 소스와 드레인간의 방향으로 n-형 MOS("NMOS") 소자의 채널 영역에 인장 응력(tensile stress)을 유도하고, 소스와 드레인간의 방향으로 p-형 MOS("PMOS")의 채널 영역에 압축 응력(compressive stress)을 유도하는 것이 바람직하다.
PMOS 소자들의 채널 영역들에 압축 응력을 인가하기 위한 방법들 중 하나는, 소스 및 드레인 영역들에서 SiGe 스트레서(stressor)들을 성장시키는 것이다. 그러한 방법은 통상적으로 반도체 기판 상에 게이트 스택을 형성하는 단계, 게이트 스택의 측벽들 상에 스페이서들을 형성하는 단계, 게이트 스페이서들을 따라 실리콘 기판에 리세스(recess)들을 형성하는 단계, 리세스들에 SiGe 스트레서들을 에피택셜하게 성장시키는 단계, 및 어닐링하는 단계를 포함한다. SiGe는 실리콘의 격자 상수보다 더 큰 격자 상수를 갖기 때문에, SiGe는 어닐링 이후에 확장되고, 채널 영역에 압축 응력을 인가하며, 이는 소스 SiGe 스트레서와 드레인 SiGe 스트레서 사이에 위치된다.
도 1은 웨이퍼(10)의 일부인 기판(20)을 예시한다. 기판(20)은 실리콘 기판과 같은 벌크 반도체 기판일 수 있거나, 또는 SOI(Silicon-On-Insulator) 구조와 같은 복합 구조를 가질 수 있다. 대안적으로, Ⅲ족, Ⅳ족 및/또는 Ⅴ족 엘리먼트들을 포함하는 다른 반도체 재료들이 또한 기판(20)에 포함될 수 있으며, 반도체 재료들은 실리콘 게르마늄, 실리콘 탄소 및/또는 Ⅲ-V 화합물 반도체 재료들을 포함할 수 있다.
게이트 스택들(22)은 기판(20) 위에 형성되며, 게이트 유전체들(24) 및 게이트 전극들(26)을 포함한다. 게이트 유전체들(24)은 예를 들어, 약 7보다 높은 하이 k 값을 갖는 하이-k 재료 및/또는 실리콘 산화물을 포함할 수 있다. 게이트 전극들(26)은 도핑된 폴리실리콘, 금속들, 금속 실리사이드들, 금속 질화물들 및 이들의 조합과 같은 공통적으로 사용된 도전성 재료들을 포함할 수 있다. 게이트 스택들(22)은 또한 하드 마스크들(28)을 포함할 수 있으며, 이 하드 마스크에는, 예를 들어, 실리콘 탄화물, 실리콘 산질화물 등과 같은 다른 재료들을 또한 사용할 수 있으나, 실리콘 질화물을 포함할 수 있다. 대체 게이트들이 형성되는 실시예들에서, 하드 마스크(28)는 형성될 수 있거나, 또는 형성되지 않을 수 있다.
도 2에 도시된 바와 같이, 저농도 도핑된 드레인/소스(LDD; Lightly Doped Drain/source) 영역들(30)이 예를 들어, 붕소 및/또는 인듐과 같은 p-형 불순물을 기판(20) 내로 주입함으로써 형성된다. 게이트 스택들(22) 및 하드 마스크들(28)은 LDD 영역들(30)의 내부 에지들이 실질적으로 각각 게이트 스택들(22)의 에지들에 맞추어 정렬되도록 주입 마스크로서 기능한다. LDD 주입은 약 1 keV 내지 약 10 keV의 에너지들 및 약 1x1013 /cm2 내지 약 1x1016 /cm2의 정량(dosage)을 사용하여 수행될 수 있다. 그러나 설명 전반에 걸쳐 언급된 값들은 단지 예들이며, 상이한 값들로 변화될 수 있는 것으로 인식된다. LDD 주입은 경사지거나 직각일 수 있으며, 경사 각도는 약 0도 내지 약 30도이다. 또한, 포켓 영역들(32)은 또한 예를 들어, 비소, 인 등과 같은 n-형 불순물을 기판(20)으로 주입함으로써 형성될 수 있다. 포켓 주입은 약 20 keV 내지 약 80 keV의 에너지들 및 약 1x1012 /cm2 내지 약 1x1014 /cm2의 정량을 사용하여 수행될 수 있다. 포켓 주입은 경사질 수 있으며, 경사 각도는 LDD 주입의 경사 각도보다 더 크다. 일부 실시예들에서, 포켓 주입의 경사 각도는 약 15도 내지 약 45도일 수 있다.
도 3을 참조하여, 게이트 스페이서들(34)은 게이트 유전체들(24) 및 게이트 전극들(26)의 측벽들에 형성된다. 일부 실시예들에서, 게이트 스페이서들(34)의 각각은 실리콘 산화물 층(미도시) 및 실리콘 산화물 층 위의 실리콘 질화물 층을 포함하며, 실리콘 산화물 층은 약 15 Å 내지 약 50 Å의 두께를 가질 수 있고, 실리콘 질화물 층의 두께는 약 50 Å 내지 약 200 Å일 수 있다. 대안적인 실시예들에서, 게이트 스페이서들(34)은, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및/또는 다른 유전체 재료들을 각각 포함하는 하나 이상의 층들을 포함한다. 이용가능한 형성 방법들은 플라즈마 강화 화학 기상 증착(PECVD; Plasma Enhanced Chemical Vapor Deposition), 저압 화학 기상 증착(LPCVD; Low-Pressure Chemical Vapor Deposition), 감압 화학 기상 증착(SACVD; Sub-Atmospheric Chemical Vapor Deposition) 및 다른 증착 방법들을 포함한다.
도 3에 또한 도시된 바와 같이, 기판(20) 내에 개구들(36)을 형성하기 위하여 등방성 에칭이 수행된다. 등방성 에칭은 건식 에칭일 수 있고, 여기서 에칭 가스는 CF4, Cl2, NF3, SF6, 및 이들의 조합으로부터 선택될 수 있다. 개구(36)의 깊이(D1)는 예를 들어, 약 150 Å 내지 약 500 Å일 수 있다.
다음으로, 도 4에 도시된 바와 같이, 개구들(36)을 확장시키기 위하여 습식 에칭이 수행된다. 습식 에칭은 예를 들어, 테트라-메틸 암모늄 하이드록사이드(TMAH; Tetra-Methyl Ammonium Hydroxide), 포타슘 하이드록사이드(KOH; potassium hydroxide) 용액 등을 사용하여 수행될 수 있다. 일부 예시적 실시예들에서, TMAH 용액은 약 1 퍼센트 내지 약 30 퍼센트의 농도를 갖는다. 습식 에칭 동안, TMAH의 온도는 약 20℃ 내지 약 100℃일 수 있다. 습식 에칭 이후에, 패싯(facet)들이 개구들(36)에 형성될 수 있으며, 패싯들은 기판(20)의 (111) 평면들을 포함한다. 일부 예시적 실시예들에서, 습식 에칭 이후에, 개구(36)의 깊이(D2)는 예를 들어, 약 300 Å 내지 약 800 Å일 수 있다.
도 5는 에피택시 층들(38)의 형성을 예시한다. 에피택시 이전에, 예를 들어, HF계 가스 또는 SiCoNi계 가스를 사용하여 예비-세정이 수행될 수 있다. 예비-세정은 개구들(36) 내에 노출된 표면들의 자연적 산화의 결과로서 형성되는 임의의 원치않는 실리콘 산화물을 제거할 수 있다. 일부 실시예들에서, 고온 베이킹이 수행된다. 대안적인 실시예들에서, 베이킹 단계는 생략된다. 고온 베이킹은 HCl 가스의 존재 하에 또는 HCl 가스 없이 수행될 수 있다. 베이킹 온도는 약 700℃ 내지 약 900℃일 수 있다. 베이킹의 압력은 약 10 torr 내지 약 200 torr일 수 있다. 베이킹 지속기간은 예를 들어, 약 30 초 내지 약 4분일 수 있다. 고온 베이킹은 또한 기판(20)의 노출된 표면들 상의 고유의 산화물을 제거할 수 있으며, 노출된 표면들은 개구들(36) 내에 있다.
도 5에 도시된 바와 같이, 실리콘 게르마늄(SiGe)과 같은 반도체 재료가 선택적 에피택셜 성장(SEG; Selectdive Epitaxial Growth)을 통해 개구들(36) 내에 에피택셜적으로 성장되어, 에피택시 층들(38)을 형성한다. 따라서, 설명 전반에 걸쳐, 에피택시 층들(38)은 SiGe 층들(38)로서 또한 지칭된다. 프로세스 가스들은 H2, N2, 디클로로-실란(DCS; dichloro-silane), SiH4, GeH4 등을 포함할 수 있다. 에피택시의 온도는 약 600℃ 내지 약 900℃일 수 있다. 일부 실시예들에서, 에칭 가스는 기판(20)의 노출된 표면들 상의 선택적 성장을 촉진시키기 위하여 부가되나, 게이트 스페이서들(34) 및 하드 마스크들(28)과 같은 유전체들 상에서는 부가되지 않는다. 프로세스 가스들의 압력은 약 10 torr 내지 약 200 torr일 수 있다. SiGe 층들(38)의 결과적인 두께(T1)는 예를 들어, 약 100 Å 내지 약 400 Å일 수 있다.
에피택시 동안에, 성장이 진행되면서, 원하는 p-형 불순물들이 도핑될 수 있다. 예를 들어, 붕소가 도핑될 때, B2H6가 프로세스 가스들에 포함될 수 있다. 일부 실시예들에서, 에피택시 층들(38) 내의 붕소와 같은 p-형 불순물들의 불순물 농도는 약 1E19 /cm3보다 낮고, 약 1E18 /cm3 내지 약 1E20 /cm3일 수 있다. 대안적인 실시예들에서, 층들(38)의 에피택시 동안, p-형 불순물은 부가되지 않는다. 에피택시 층들(38)은, 예를 들어, 상이한 게르마늄 퍼센트가 또한 이용될 수 있지만, 약 10 퍼센트 내지 약 30 퍼센트의 제1 게르마늄 원자 퍼센트를 가질 수 있다.
도 6을 참고하여, 에피택시 층들(42)은 에피택시를 통해 성장된다. 에피택시 층들(42)은 에피택시 층들(38)의 조성과 상이한 조성(내부에 포함된 엘리먼트들 및 엘리먼트들의 퍼센트들)을 가질 수 있다. 일부 실시예들에서, 에피택시 층들(42)은 SiGe 층들이며, 이는 에피택시 층들(38) 내의 게르마늄 퍼센트보다 더 큰 게르마늄 원자 퍼센트를 갖는다. 예를 들어, 에피택시 층들(42)은 약 30 퍼센트 내지 약 60 퍼센트의 제2 게르마늄 원자 퍼센트를 가질 수 있다. 에피택시 층들(42)을 형성하기 위한 프로세스 조건들은, 실리콘 함유 가스들 및 게르마늄 함유 가스들의 비율들이 조정되는 것을 제외하고, 에피택시 층들(38)을 형성하기 위한 프로세스 조건들과 유사할 수 있다. 일부 실시예들에서, 에피택시 층들(42)의 상부 표면들(42A)은 기판(20)의 상부면(20A)보다 더 높다. 에피택시 층들(38 및 42)은 조합되어 MOS 소자의 소스 또는 드레인 영역(그리고 또한 소스 및 드레인 스트레서)의 부분들을 형성하며, 이는 또한 그것의 게이트로서 게이트 스택들(22) 중 하나를 포함한다.
게다가, 에피택시 동안에, 붕소와 같은 p-형 불순물은 에피택시의 진행에 대하여 인-시튜 도핑될 수 있다. 에피택시 층들(42)의 p-형 불순물 농도(C42)는 에피택시 층들(38)의 p-형 불순물 농도보다 더 높을 수 있다. 예를 들어, p-형 불순물 농도(C42)는 약 1E20 /cm3 내지 약 8E20 /cm3이다.
에피택시 층들(42)은 상이한 게르마늄 퍼센트들을 갖는 상부층과 하부층을 또한 포함할 수 있으며, 하부층과 상부층 각각은 실질적으로 균일한 게르마늄 퍼센트를 갖는다. 도 6은 에피택시 층들(42)의 상부층과 하부층 사이에 인터페이스를 마킹하기 위하여 점선들(43)을 개략적으로 예시한다. 뿐만 아니라, 상부층의 게르마늄 퍼센트(G42A)는 하부층의 게르마늄 퍼센트(G42B)보다 더 높을 수 있다. 예를 들어, 게르마늄 퍼센트(G42A)는 약 45 퍼센트보다 더 높을 수 있고, 게르마늄 퍼센트 차(G42A - G42B)는 일부 실시예들에서 약 10 퍼센트보다 더 높을 수 있다.
일부 실시예들에서, 에피택시 층들(38 및 42) 각각에서, 게르마늄 퍼센트는 실질적으로 균일하다. 대안적 실시예들에서, 에피택시 층들(38 및 42) 중 하나 또는 양자 모두는 점진적으로 그리고 연속하여 변화하는 게르마늄 퍼센트를 갖는다. 개별적인 에피택시 동안, 게르마늄-함유 프리커서(precursor)(예컨대 GeH4)의 유량은 점진적으로 그리고 연속하여 증가될 수 있다. 이들 실시예들에서, 게르마늄 퍼센트가 점진적으로 변화하는 층에서, 층의 하부 부분들은 상부층들의 게르마늄 퍼센트들보다 더 낮은 게르마늄 퍼센트들을 갖는다.
에피택시 층들(42)의 형성 이후에, 캡핑 층들(44)은 도 7에 도시된 바와 같이, 에피택시를 통해 형성된다. 캡핑 층들(44)은 에피택시 층들(42)의 조성과 상이한 조성(내부에 포함된 엘리먼트들 및 엘리먼트들의 퍼센트들을 포함함)을 가질 수 있다. 캡핑 층들(44)은 내부에 게르마늄이 포함되지 않은 순수한 실리콘 층들, 또는 예를 들어, 1 퍼센트 또는 2 퍼센트 미만의 게르마늄을 갖는 실질적으로 순수한 실리콘 층들일 수 있다. 따라서, 캡핑 층들(44)은 대안적으로 설명 전반에 걸쳐 실리콘 캡들로서 지칭된다. 캡핑 층들(44)은 또한 SiGe 층들일 수 있으며, 이 때 캡핑 층들(44)의 게르마늄 농도는 에피택시 층들(42)의 게르마늄 농도보다 낮다. 캡핑 층들(44)과 접촉하는 에피택시 층들(42)의 상부 부분은, 각각의 MOS 소자의 소스/드레인 영역들 및/또는 에피택시 층들(42 및 44)의 모든 부분들에서 가장 높은 게르마늄 퍼센트를 가질 수 있다.
캡핑 층(44)의 에피택시 동안, 붕소와 같은 p-형 불순물은 에피택시의 진행에 대하여 인-시튜 도핑될 수 있다. 일부 실시예들에서, 캡핑 층들(44)의 p-형 불순물의 농도는 에피택시 층들(42 및 38)의 p-형 불순물 농도보다 더 높다. 캡핑 층들(44)의 p-형 불순물 농도(C44) 대 에피택시 층들(42)의 p-형 불순물 농도(C42)의 비율은 약 10보다 더 클 수 있다. 비율(C44/C42)은 또한 약 5 내지 약 15일 수 있다. 일부 실시예들에서, p-형 불순물 농도(C44)는 약 1E21 /cm3 내지 약 8E21 /cm3일 수 있다. 에피택시 층들(38, 42 및 44)의 성장은 내부의 진공이 깨지지 않고 동일한 챔버 내에서 인-시튜로 수행될 수 있다.
다음으로, 도 8을 참조하여, 하드 마스크들(28)은, 만일 있다면, 제거되고, 일부 실시예들에 따라 게이트 유전체들(24) 및 게이트 전극들(26)을 대체하기 위하여 대체 게이트들을 형성한다. 대안적인 실시예들에서, 게이트 유전체들(24) 및 게이트 전극들(26)(도 7)은 대체 게이트들로 대체되지 않는다. 대체 게이트들이 형성되는 실시예들에서, 게이트 유전체들(24) 및 게이트 전극들(26)은 더미 게이트들로서 기능한다. 도 8은 대체 게이트들을 포함하는 예시적인 구조를 예시한다. 형성 프로세스는, ILD(Inter-Layer Dielectric)(46)를 형성하는 단계, 게이트 전극들(26) 또는 하드 마스크(28)(만일 있다면)의 상부 표면에 대하여 ILD(46)의 상부 표면들을 평탄화시키도록 CMP를 수행하는 단계, 및 더미 게이트들을 제거하는 단계를 포함할 수 있다. 그 후, 게이트 유전체 층 및 게이트 전극 층은, 제거된 더미 게이트들에 의해 남겨진 개구들을 충전하도록 형성될 수 있고, 상기 게이트 유전체 층 및 게이트 전극 층의 초과 부분들을 제거하도록 CMP가 후속한다. 나머지 대체 게이트들은 게이트 유전체들(24’) 및 게이트 전극(26’)을 포함한다. 게이트 유전체들(24’)은 예컨대 약 7.0보다 더 큰 k 값을 가진 하이-k 유전체 재료를 구비할 수 있고, 게이트 전극들(26’)은 금속 또는 금속 합금을 구비할 수 있다. ILD(46)는 포스포-실리케이트 글라스(PSG; Phospho-Silicate Glass), 보로-실리케이트 글라스(BSG; Boro-Silicate Glass), 붕소-도핑된 포스포-실리케이트 글라스(BPSG; Boron-Doped Phospho-Silicate Glass) 등과 같은 유전체 재료로 형성될 수 있다. 다음으로, 콘택 개구(48)는, 하부의 캡핑 층들(44)을 노출하면서, 형성된다.
도 9는 소스/드레인 실리사이드 영역들(52)의 형성을 예시한다. 실리사이드 영역들(52)은 캡핑 층들(44)의 노출된 표면들을 포함하는, 소자들 위의 실리사이드 금속, 예컨대 티타늄, 코발트, 니켈, 텅스텐 등의 얇은 층(미도시)을 퇴적함으로써 형성될 수 있다. 반응 이후에, 금속 실리사이드의 층이 실리콘과 금속 사이에 형성된다. 비-반응 금속은 금속을 공격하나 실리사이드는 공격하지 않는 에칭제의 사용을 통해 선택적으로 제거된다. 실리사이드화의 결과, 소스/드레인 실리사이드 영역들(52)은 캡핑 층들(44) 내로 연장되고, 에피택시 층들(42) 내로 연장될 수 있다. 대안적으로, 캡핑 층들(44)의 상부 부분들은 실리사이드화되고, 캡핑 층들(44)의 바닥 부분들은 실리사이드화되지 않는다. 실리사이드화 이후에, 실리사이드화되지 않은 채로 남아있는 캡핑 층들(44)의 몇몇 부분들(44A)이 존재하며, 그 부분들(44A)은 소스/드레인 실리사이드 영역들(52)의 대향 면들과 동일한 레벨에 있고, 상기 대향 면들 상에 있다.
도 10은 소스/드레인 콘택 플러그들(54)의 형성을 예시하며, 이는 개구들(48) 내로 도전성 재료, 예컨대 텅스텐, 구리, 알루미늄, 티타늄, 코발트, 실리콘, 게르마늄 등을 충전하고, ILD(46)의 상부면과 콘택 플러그들(54)의 상부면을 평평하게 하기 위해 CMP를 수행함으로써 형성된다. 따라서 에피택시 층들(38, 42), 그리고 가능하게는 소스 및 드레인 영역들로서 캡핑 층들(44)의 나머지 부분들을 포함하는 MOS 트랜지스터(60)가 형성된다.
도 11은 MOS 트랜지스터(60)의 몇몇 엘리먼트들의 프로파일들을 개략적으로 예시하며, 여기서 프로파일들은 도 10에서의 라인들(11-11)을 포함하는 수평면으로부터 획득된다. 수평면은 캡핑 층(44)과 각각의 하부 에피택시 층(42) 사이의 계면 바로 위의 레벨에 있다. 각각의 영역들(44A 및 52)은 또한 도 11에 예시된다. X축은 도 10에서의 라인(11-11)의 좌측 단부로부터의 거리를 예시한다. Y축은 실리콘, 게르마늄 및 실리사이드 금속의 개략적인 퍼센트를 나타낸다. 도 11에 도시된 바와 같이, 부분(44A)은 가장 높은 실리콘 퍼센트를 가지며, 이는 100 퍼센트와 같이 높을 수 있다. 실리사이드 영역들(52)에서, 실리콘의 퍼센트는 감소된다. 이와 반대로, 게리마늄은 영역들(44A)에서 매우 낮은 퍼센트(이는 0 퍼센트와 같이 낮을 수 있음)를 가질 수 있다. 실리사이드 영역들(52)에서, 게르마늄의 퍼센트는 더 높아지며, 이는 실리사이드화에서의 상호 확산에 의해 야기될 수 있다. 실리사이드 금속은 영역들(44A)에서 매우 낮은 퍼센트(이는 0 퍼센트와 같이 낮을 수 있음)를 가질 수 있다.
본 개시의 실시예들에서, 저 게르마늄 함유 캡핑층들을 형성함으로써, 게르마늄 에피택시 영역들 상에 형성되는 패싯들은, 실리콘이 게이트 스페이서들에 가까이에 형성될 수 있는 경향을 가지므로, 감소되는 반면에, 게르마늄은 게이트 스페이서들에 의해 방출되므로, 엄격한 패싯들을 형성한다. 상기 패싯들은 소스/드레인 콘택 플러그들의 랜딩 영역을 감소시키므로, 콘택 저항을 더 크게 한다. 또한, 패싯들에 대하여, 실리사이드 금속은 LDD 영역들을 관통하도록 연장될 수 있다. 본 개시의 실시예들에서는, 적어도 이러한 문제점들이 감소되고, 때때로 제거된다.
일부 실시예들에 따르면, 집적 회로 구조는, 반도체 기판 위의 게이트 스택, 및 반도체 기판 내로 연장되는 개구를 포함하며, 개구는 게이트 스택에 인접한다. 제1 실리콘 게르마늄 영역은 개구 내에 배치되며, 제1 실리콘 게르마늄 영역은 제1 게르마늄 퍼센트를 갖는다. 제2 실리콘 게르마늄 영역은 제1 실리콘 게르마늄 영역 위에 놓인다. 제2 실리콘 게르마늄 영역은, 제1 게르마늄 퍼센트보다 더 큰 제2 게르마늄 퍼센트를 갖는다. 실질적으로 게르마늄이 없는 실리콘 캡은 실리콘 게르마늄 영역 위에 놓인다.
다른 실시예들에 따라, 집적 회로 구조는 반도체 기판 및 반도체 기판 위의 게이트 스택을 포함하며, 게이트 스택은 MOS 소자 내에 포함된다. MOS 소자의 소스/드레인 영역은 반도체 기판 내로 연장된다. 소스/드레인 영역은, 제1 게르마늄 퍼센트를 갖는 제1 실리콘 게르마늄 영역 및 상기 제1 실리콘 게르마늄 영역 위의 제2 실리콘 게르마늄 영역을 포함한다. 제2 실리콘 게르마늄 영역은 제1 게르마늄 퍼센트보다 더 큰 제2 게르마늄 퍼센트를 갖는다. 제2 실리콘 게르마늄 영역은, 소스/드레인 영역 중에서 가장 높은 게르마늄 퍼센트를 갖는 상부 부분을 포함한다. 실리콘 캡은 제2 실리콘 게르마늄 영역의 상부 부분 위에 놓이며, 이와 접촉한다.
또 다른 실시예들에 따라, 방법은, 반도체 기판 위에 게이트 스택을 형성하는 단계, 반도체 기판 내로 연장되는 개구를 형성하는 단계로서, 상기 개구는 게이트 스택에 인접한 개구를 형성하는 단계, 및 상기 개구 내에 제1 실리콘 게르마늄 영역을 성장시키기 위하여 제1 에피택시를 수행하는 단계를 포함한다. 상기 실리콘 게르마늄 영역은, 제1 게르마늄 퍼센트를 갖는다. 제2 에피택시는 제1 실리콘 게르마늄 영역 위에 제2 실리콘 게르마늄 영역을 성장시키기 위하여 수행되며, 제2 실리콘 게르마늄 영역은 제1 게르마늄 퍼센트보다 더 큰 제2 게르마늄 퍼센트를 갖는다. 제3 에픽택시는 제2 실리콘 게르마늄 영역 위에 실질적으로 게르마늄이 없는 실리콘 캡을 성장시키기 위하여 수행된다.
실시예들 및 그들의 장점들이 상세히 설명되었으나, 첨부된 청구항들에 의해 정의된 바와 같은 실시예들의 사상 및 범위를 벗어나지 않고 본 명세서에서 다양한 변화들, 대체들 및 변경들이 이루어질 수 있다는 것이 이해되어야 한다. 또한, 본 출원의 범위는 명세서에 설명된, 프로세스, 머신, 제품, 물질의 조성, 수단, 방법 및 단계들의 특정 실시예들로 제한되도록 의도되지는 않는다. 본 기술분야의 당업자가 개시 내용으로부터 용이하게 인식할 수 있는 바와 같이, 본 명세서에 설명된 대응 실시예들과 실질적으로 동일한 결과를 달성하거나 실질적으로 동일한 기능을 수행하는 현존하는 또는 추후에 개발된, 프로세스들, 머신들, 제품, 물질의 조성, 수단, 방법 또는 단계들이 개시내용에 따라 이용될 수 있다. 따라서, 첨부된 청구항들은 이러한 프로세스들, 머신들, 제품, 물질의 조성, 수단, 방법들 또는 단계들을 그들의 범위 내에 포함시키도록 의도된다. 또한, 각각의 청구항은 개별적 실시예를 구성하며, 다양한 청구항들 및 실시예들의 조합은 본 개시의 범위 내에 있다.

Claims (10)

  1. 집적 회로 구조에 있어서,
    반도체 기판과,
    상기 반도체 기판 위의 게이트 스택과,
    상기 반도체 기판 내로 연장되고, 상기 게이트 스택에 인접한 개구와,
    제1 게르마늄 퍼센트(percentage)를 가지며, 상기 개구 내에 있는 제1 실리콘 게르마늄 영역과,
    상기 제1 실리콘 게르마늄 영역 위에 있는 제2 실리콘 게르마늄 영역으로서, 상기 제2 실리콘 게르마늄 영역은, 상기 개구 내의 일부를 포함하며, 상기 제1 게르마늄 퍼센트보다 더 큰 제2 게르마늄 퍼센트를 갖는, 제2 실리콘 게르마늄 영역과,
    상기 제2 실리콘 게르마늄 영역 위에 있는, 게르마늄이 없는 실리콘 캡과,
    상기 실리콘 캡 내로 연장되는 실리사이드 영역을 포함하며, 상기 실리콘 캡은 상기 실리사이드 영역의 측면과 접촉하되 상기 실리사이드 영역과 동일한 레벨에 있는 제1 부분을 포함하고, 상기 실리사이드 영역은 상기 실리콘 캡보다 높은 게르마늄 퍼센트를 갖는 것인, 집적 회로 구조.
  2. 제1항에 있어서, 상기 제2 실리콘 게르마늄 영역은 상기 실리콘 캡과 접촉하며, 상기 실리콘 캡과 접촉하는 상기 제2 실리콘 게르마늄 영역의 일부는, 상기 제1 및 제2 실리콘 게르마늄 영역들 중에서 가장 높은 게르마늄 퍼센트를 갖는 것인 집적 회로 구조.
  3. 삭제
  4. 제1항에 있어서, 상기 실리콘 캡은 상기 실리사이드 영역과 동일한 레벨에 있는 제2 부분을 더 포함하며, 상기 실리콘 캡의 상기 제1 부분과 제2 부분은 상기 실리사이드 영역의 대향하는 측면들과 접촉하는 것인 집적 회로 구조.
  5. 제1항에 있어서, 상기 실리사이드 영역은 상기 제2 실리콘 게르마늄 영역 내로 연장되는 것인 집적 회로 구조.
  6. 제1항에 있어서, 상기 실리콘 캡 내에 p-형 불순물을 더 포함하는 집적 회로 구조.
  7. 집적 회로 구조에 있어서,
    반도체 기판과,
    상기 반도체 기판 위의 게이트 스택으로서, 상기 게이트 스택은 금속-산화물-반도체(MOS) 소자에 포함되는, 상기 게이트 스택과,
    상기 반도체 기판 내로 연장되는, 상기 MOS 소자의 소스/드레인 영역으로서, 상기 소스/드레인 영역은, 제1 게르마늄 퍼센트를 갖는 제1 실리콘 게르마늄 영역과, 상기 제1 실리콘 게르마늄 영역 위에 있는 제2 실리콘 게르마늄 영역을 포함하며, 상기 제2 실리콘 게르마늄 영역은, 상기 제1 게르마늄 퍼센트보다 더 큰 제2 게르마늄 퍼센트를 가지며, 상기 소스/드레인 영역 중에서 가장 높은 게르마늄 퍼센트를 갖는 상부 부분을 구비하는, 상기 MOS 소자의 소스/드레인 영역과,
    상기 제2 실리콘 게르마늄 영역의 상부 부분 위에 있고, 상기 제2 실리콘 게르마늄 영역의 상부 부분과 접촉하는 실리콘 캡과,
    상기 실리콘 캡 내로 연장되는 실리사이드 영역을 포함하며, 상기 실리콘 캡은 상기 실리사이드 영역의 측면과 접촉하되 상기 실리사이드 영역과 동일한 레벨에 있는 제1 부분을 포함하고, 상기 실리사이드 영역은 상기 실리콘 캡보다 높은 게르마늄 퍼센트를 갖는 것인, 집적 회로 구조.
  8. 집적 회로 구조를 형성하기 위한 방법에 있어서,
    반도체 기판 위에 게이트 스택을 형성하는 단계와,
    상기 반도체 기판 내로 연장되며, 상기 게이트 스택에 인접한 개구를 형성하는 단계와,
    상기 개구 내에 제1 실리콘 게르마늄 영역을 성장시키기 위하여 제1 에피택시를 수행하는 단계로서, 상기 제1 실리콘 게르마늄 영역은 제1 게르마늄 퍼센트를 갖는, 상기 제1 에피택시를 수행하는 단계와,
    상기 제1 실리콘 게르마늄 영역 위에 제2 실리콘 게르마늄 영역을 성장시키기 위하여 제2 에피택시를 수행하는 단계로서, 상기 제2 실리콘 게르마늄 영역은 상기 제1 게르마늄 퍼센트보다 더 큰 제2 게르마늄 퍼센트를 갖는, 상기 제2 에피택시를 수행하는 단계와,
    상기 제2 실리콘 게르마늄 영역 위에, 게르마늄이 없는 실리콘 캡을 성장시키기 위하여 제3 에피택시를 수행하는 단계와,
    상기 실리콘 캡 내로 연장하는 실리사이드 영역을 형성하는 단계를 포함하고, 상기 실리콘 캡은 상기 실리사이드 영역의 측면과 접촉하되 상기 실리사이드 영역과 동일한 레벨에 있는 제1 부분을 포함하며, 상기 실리사이드 영역은 상기 실리콘 캡보다 높은 게르마늄 퍼센트를 갖는 것인, 집적 회로 구조 형성 방법.
  9. 제8항에 있어서, 상기 제3 에피택시 동안에, p-형 불순물을 인-시튜(in-situ) 도핑하는 단계를 더 포함하는 집적 회로 구조 형성 방법.
  10. 제8항에 있어서, 상기 실리사이드 영역을 형성하는 단계는,
    상기 실리콘 캡을 형성한 이후에, 상기 게이트 스택과 상기 실리콘 캡 위에 ILD(Inter-Layer Dielectric)를 형성하는 단계와,
    상기 ILD 내에 콘택 개구를 형성하는 단계로서, 상기 실리콘 캡은 상기 콘택 개구에 노출되는, 상기 콘택 개구를 형성하는 단계와,
    상기 콘택 개구를 형성한 이후에, 상기 실리사이드 영역을 형성하기 위해 상기 실리콘 캡 상에 실리사이드화를 수행하는 단계를 포함하는 것인, 집적 회로 구조 형성 방법.
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