KR101612611B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

팬 아웃 패키지는 몰딩 화합물, 도전성 플러그 및 응력 완충부를 포함한다. 도전성 플러그는 몰딩 화합물 내에 있다. 응력 완충부는 도전성 플러그와 몰딩 화합물 사이에 있다. 응력 완충층은 열팽창 계수(CTE)를 갖는다. 응력 완충층의 CTE는 몰딩 화합물의 CTE와 도전성 플러그의 CTE의 사이에 있다. 3차원 반도체 구조물을 제조하는 방법은 기판 위에 포스트를 도금하는 단계와, 포스트의 측벽 상에 응력 완충부를 배치하는 단계를 포함한다. 본 방법은 몰딩 화합물로 상기 응력 완충부를 둘러싸는 단계를 더 포함한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 개시는 반도체 장치에 관한 것이며, 더 구체적으로는 3차원 집적형 팬 아웃 패키지(fan out package)에 관한 것이다.
반도체 장치는 다양한 용도로 광범위하게 채용되고 있다. 그 기하학적 구조가 성능 및 기능성에 대한 사용자의 요구 상승에 따라 급속하게 축소되는 경향이 있다. 예를 들어, 출시된 3G 모바일 폰은 전기통신, 이미지 캡처 및 하이 스트림 데이터(high stream data) 처리가 가능한 것이 기대되고 있다. 그 요건을 충족시키기 위해서, 3G 모바일 폰은 한정된 공간에 프로세서, 메모리 및 이미지 센서 등의 상이한 장치들이 장착되어야 한다.
하나의 패키지에 여러 개의 반도체 장치들을 조합하는 것은 다양한 기능을 갖는 장치들을 단일 컴포넌트에 통합함으로써 성능을 향상시키는 방법이다. 그 분야의 로드맵은 우수한 소형의 반도체 컴포넌트를 위해 멀티 레벨 구조를 구비한 3차원 패키지를 보여준다.
3차원 집적형 반도체 패키지는 여러 개의 상이한 하부구조물(sub-structure)을 포함한다. 하부구조물들은 적층 방식으로 배열되며 서로 접촉하거나 아니면 상호접속부(interconnect)에 의해 연결된다. 그러나, 한편 설계자에게는 하부구조물들의 상이한 특성이 해결해야 할 과제이다. 2차원 반도체 패키지와 비교해서, 상당히 복잡한 3차원 집적형 반도체 패키지에서는 고장 모드가 증가한다. 이처럼, 3차원 반도체 패키지의 구조 및 방법에 있어서 계속적으로 개선이 요구되고 있다.
본 개시의 양태들은 첨부 도면을 참조한 이하의 상세한 설명으로부터 가장 잘 이해된다. 해당 산업계의 표준적 실무에 따라, 다양한 특징부(feature)를 실측으로 도시하지 않는다. 사실상, 다양한 특징부의 치수는 설명의 편의상 임의대로 확대 또는 축소될 수 있다.
도 1은 3차원 반도체 구조물의 개략도이다.
도 2는 몰딩 화합물(200)과 도전성 플러그 사이에 복합 응력 완충부를 갖는 3D 반도체 구조물을 도시하는 도면이다.
도 3은 응력 완충부로서 라이너를 포함하는 반도체 구조물을 도시하는 도면이다.
도 4는 응력 완충부로서 라이너를 포함하는 반도체 구조물을 도시하는 도면이며, 라이너는 몰딩 화합물의 바닥면 아래에 있다.
도 5는 도전성 플러그의 상단 코너부 위에 오목부를 포함하는 반도체 구조물을 도시하는 도면이다.
도 6은 도전성 플러그의 상단 코너부 위에 오목부를 포함하는 반도체 구조물을 도시하는 도면이다.
도 7a 내지 도 7m은 3차원 반도체 구조물을 제조하는 방법의 작업을 나타내는 도면이다.
도 8a 내지 도 8d는 3차원 반도체 구조물을 제조하는 방법의 작업을 나타내는 도면이다.
도 9는 본 개시에 따른 집적형 3D IC 패키지(600)를 도시하는 도면이다.
본 개시에 있어서, 3차원(3D, three dimensional) 반도체 구조물은 그 구조물 내의 장소로부터 발생하는 결함(crack)을 방지하도록 설계되어 있다. 3D 반도체 구조물은 반도체 칩의 패키지를 제공한다. 반도체 칩은 3D 반도체 구조물 내부에 포위되어 있고 구조물 내의 상호접속부를 통해 외부 회로에 전기적으로 접속된다. 일부 실시형태에 있어서, 3D 반도체 구조물은 팬 아웃 패키지(fan out package)이다. 일부 실시형태에 있어서, 3D 반도체 구조물은 집적형 팬 아웃 POP(package-on-package) 장치이다.
3D 반도체 구조물은 2개 이상의 상이한 하부구조물들로 구성된다. 일부 실시형태애 있어서, 하부구조물은 유전체, 성형 재료, 전기적 상호접속부, 충전된 비아 또는 플러그, 및 컨택 패드이다. 일부 실시형태에 있어서, 유전체는 2개의 도전층 사이에 배치되고, 에폭시, 폴리이미드, 폴리벤즈옥사졸(PBO) 등으로 형성된다. 일부 실시형태에 있어서, 유전체는 3D 반도체 구조물 내에 위치한 반도체 칩 위에 배치된다. 또한, 유전체는 스핀 코팅 또는 증착 등의 임의의 적절한 방법에 의해, 스핀온글래스(spin-on glass, SOG), 산화실리콘, 산질화실리콘 등을 포함한다.
성형 재료는 화합물이며, 에폭시 수지, 페놀 경화제, 실리카, 촉매, 안료 및 이형제를 포함하는 복합 재료로 형성된다. 몰딩 화합물을 형성하기 위한 재료는 기판 실장 온도에서 높은 열 전도성, 낮은 흡습률, 높은 굽힘 강도, 또는 이들의 조합을 갖는다.
전기적 상호접속부는 3D 반도체 구조물 내부에 경로 지정된 도전성 라인 또는 막이다. 일부 실시형태에 있어서, 전기적 상호접속부는 RDL(redistribution layer)이다. RDL은 팬인(fan-in) 또는 팬아웃(fan-out) 공정에 이용된다. 일부 실시형태에 있어서, 전기적 상호접속부는 금, 은, 구리, 니켈, 텅스텐, 알루미늄 및/또는 이들의 합금 등의 도전성 재료로 형성된다.
일부 실시형태에 있어서, 본 개시의 충전 비아 또는 도전성 비아는 도전성 포스트이다. 충전 비아 또는 플러그는 도전성이며, 캐리어, 기판, 또는 몰딩 화합물 등의 하부구조물 내에 배치된다. 도전성 충전 비아 또는 플러그는 하부구조물을 통해 연장되도록 구성되며, 기판의 상면과 하면 사이에 통전(electrical communication)을 제공한다.
일부 실시형태에 있어서, 컨택 패드는 3D 반도체 구조물의 상면 위에 배치된다. 컨택 패드의 상면은 납땜 볼 또는 납땜 페이스트를 수용하고 3D 반도체 구조물을 외부 회로에 접속하기 위한 단자로서 역할한다. 컨택 패드의 하면은 RDL 등의 상호접속부에 접속된다. 일부 실시형태에 있어서, 컨택 패드는 UBM(under bump metallization)이다. 납땜 볼 또는 납땜 페이스트는 3D 구조가 외부 장치에 전기 접속될 수 있게 UBM의 상면 위에 배치된다. 일부 실시형태에 있어서, UBM은 금, 은 구리, 니켈, 텅스텐, 알루미늄 및/또는 이들의 합금 등의 도전성 재료로 형성된다.
일부 실시형태에 있어서, 3D 반도체 구조물은 반도체 칩 상에 배치된 도전성 기둥(pillar)을 갖는다. 반도체 칩은 3D 반도체 구조물 내에 배치된다. 도전성 기둥은 일단이 반도체의 접합 패드와 전기 접속된다. 도전성 기둥은 타단이 RDL 등의 상호접속부와 전기 접속된다. 일부 실시형태에 있어서, 도전성 기둥은 도전성 범프이다. 도전성 기둥은 금, 은, 구리, 니켈, 텅스텐, 알루미늄, 주석 및/또는 이들의 합금 등의 도전성 재료로 형성된다. 도전성 기둥은 증발, 전기도금, 증착, 스퍼터링 또는 스크린 프린트 등의 공정에 의해 형성될 수 있다.
일부 실시형태에 있어서, 3D 반도체 구조물은 웨이퍼 스케일 패키지(wafer scale package, WSP) 작업을 이용해서 제조된다. 일부 실시형태에 있어서, 3D 반도체 구조물은 칩 레벨 패키지 작업을 이용해서 제조된다. 일부 실시형태에 있어서, 3D 반도체 구조물은 플립 칩 작업을 이용해서 제조된다.
3D 반도체 구조물은 2개의 상이한 하부구조물들 사이에 배치된 층을 갖는다. 그 층은 라이너(liner)라고도 불리는 응력 완충부(stress buffer)이다. 응력 완충부 또는 라이너는 내부 응력에 의해 야기되는 결함을 피하기 위해 설계된다. 일부 실시형태에 있어서, 내부 응력은 2개의 상이한 하부구조물들 간의 열팽창차로부터 발생한다. 열팽창차는 2개의 상이한 하부구조물들 간의 하부구조물 재료의 열팽창 계수(CTE, coefficient of thermal expansion)의 차이 때문이다.
본 개시에 있어서 용어 "CTE"는 가열 또는 냉각 시의 대상물의 특성이다. 대상물의 길이는 원래의 길이 및 온도의 변화에 비례한 양만큼 변한다. CTE의 단위는 ppm/K이며, 10-6 m/m K를 나타낸다. CTE 단위를 줄여서 이하에서는 "ppm"이라고 한다. 본 개시에서는, 순수 구리의 CTE가 16.6 ppm이고, 순수 실리콘의 CTE가 3 ppm이다. 각 재료의 CTE는 재료 내 불순물의 농도에 따른 범위 내에 있을 수 있다. 몰딩 화합물 재료의 경우, CTE는 몰딩 화합물의 조성에 종속되며, 최대 백 ppm 이상 넓은 범위일 수 있다.
일부 실시형태에 있어서, 3D 반도체 구조물은 적어도 2개의 하부구조물들 사이에 응력 완충부 또는 라이너를 갖는다. 응력 완충부 또는 라이너는 하나의 하부구조물의 CTE와 다른 하부구조물의 CTE 사이에 있는 CTE를 갖는다. 응력 완충부 또는 라이너는 전기 도전성 또는 전기 절연성 재료로 형성될 수 있다. 본 개시에 있어서, 응력 완충부 또는 라이너는 무전해 주석, 무전해 니켈 무전해 팔라듐 무전해 금(ENEPIG), 무전해 니켈 무전해 팔라듐(ENEP), 폴리벤즈옥사졸(PBO), 폴리이미드 등이나, 이에 한정되지는 않는다. 일부 실시형태에 있어서, 응력 완충부 또는 라이너는 적어도 2개의 상이한 막을 포함하는 복합막(composite film)이다.
도 1은 3D 반도체 구조물(12)을 나타내는 도면이다. 3D 반도체 구조물(12)은 반도체 칩(100)을 갖는다. 반도체 칩(100)은 구조물(12)의 바닥에 배치된다. 소정의 실시형태에 있어서, 반도체 칩(100)은 다이 부착 막(die attached film, DAF) 상에 있다. 반도체 구조물(12)은 반도체 칩(100)의 패키지이다. 반도체 칩(100)은 앞면과 뒷면을 갖는다. 앞면에는 반도체 칩(100)의 접합 패드(154)가 배치된다. 일부 실시형태에 있어서, 반도체의 뒷면은 방열층, 접착층 또는 완충층과 접합된다. 반도체 칩(100)은 앞면에 접합 패드(154) 주위에 패시베이션(152)을 갖는다. 패시베이션(152)은 스핀온글래스(spin-on glass, SOG), 산화실리콘, 산질화실리콘, 질화실리콘 등의 유전체 재료로 형성된다. 패시베이션(152)은 반도체 칩(100)에 전기 절연 및 습기 방지를 제공한다. 패시베이션은 증착 또는 스핀 코팅 공정으로 형성된다.
몰딩 화합물(200)은 반도체 칩(100)의 측벽을 둘러싸도록 형성된다. 몰딩 화합물(200)은 상면(202) 및 바닥면(204)을 갖는다. 일부 실시형태에 있어서, 바닥면(204)과 반도체 칩(100)의 뒷면이 반도체 구조물(12)의 표면을 형성한다. 반도체 칩 아래에 DAF를 갖는 실시형태에서는 바닥면(204)과 DAF가 반도체 구조물(12)의 표면을 형성한다. 몰딩 화합물(200)은 단일층막 또는 복합막 스택일 수 있다. 소정의 실시형태에 있어서, 3D 반도체 구조물(12)은 반도체 칩(100)과 몰딩 화합물(200) 아래에 베이스 완충부를 갖는다.
3D 반도체 구조물(12)은 몰딩 화합물(200) 내에 도전성 충전 비아 또는 플러그(300)를 갖는다. 일부 실시형태에 있어서, 도전성 충전 비아 또는 플러그(300)는 몰딩 화합물(200)의 상면(202)으로부터 몰딩 화합물(200)의 바닥면(204)까지 연장된다. 도전성 충전 비아 또는 플러그(300)는 그 도전성 충전 비아 또는 플러그(300)의 일단이 상호접속부(472)와 접속된다. 도전성 충전 비아 또는 플러그(300)의 타단의 경우, 도전성 충전 비아 또는 플러그(300)는 3D 반도체 구조물(12)가 3D 반도체 구조물의 뒷면에 배치된 외부 회로와 전기적으로 접속되게 하는 단자로서 이용될 수 있다. 소정의 실시형태에 있어서, 충전 비아(300)의 타단은 커버(40)에 접속되고 그 타단은 완충층에 위치한 외부 회로와 접속된다. 완충층은 반도체 구조물(12)의 바닥면 상에 배치된다.
접합 패드(154)의 상면 위에는 도전성 기둥(410)이 배치된다. 도전성 기둥(410)은 일단이 반도체 칩(100)의 접합 패드(154)에 전기 접속된다. 도전성 기둥(410)은 타단이 상호접속부(471)에 전기 접속된다. 반도체 칩(100) 위에는 제1 유전체(501)가 배치된다. 제1 유전체(501)는 도전성 기둥(410)을 둘러싼다. 일부 실시형태에 있어서, 제1 유전체(501)는 패시베이션(152)과, 제1 유전체(501) 위에 있는 다른 유전체층 간의 완충부이다.
도면부호 471 및 472 등의 상호접속부는 반도체 구조물(12) 내에 포함된다. 같은 도면에서 같은 번호가 붙여진 상호접속부는 같은 작업중에 형성된다. 상호접속부(471, 472)는 반도체 칩(100)과 외부 회로에 대한 및/또는 반도체 칩(100)과 외부 회로 사이의 전기 접속부이다. 도 1에서, 제1 유전체(501) 위의 상호접속부(471)는 일단이 도전성 기둥(410)에 전기 접속된다. 상호접속부(471)는 타단이 상호접속부(472)와 전기 접속된다. 도 1에서와 같은 소정의 실시형태에 있어서, 상호접속부(471, 472)는 시드층(475)을 갖는다.
UBM(480)은 반도체 구조물(12)의 상면 위에 배치된다. UBM(480)은 RDL(472)와 접속된 바닥부를 갖는다. UBM(480)은 납땜 볼 또는 납땜 페이스트를 수용하는 상면(482)을 갖는다.
도 1에 있어서, 3D 반도체 구조물(12)은 제2 유전체(502) 및 제3 유전체(503)를 갖는다. 제2 유전체(502)는 도전성 충전 비아 또는 플러그(300) 및 몰딩 화합물(200) 위에 있다. 제2 유전체(502)는 RDL(471) 및 RDL(472) 사이에 절연을 제공한다. 제2 유전체(502)는 상호접속부(472) 및 제3 유전체(503)로 충전된 도통 구조물(through structure)(512)를 갖는다. RDL(472)는 도통 홀(512)에서 RDL(471)과 전기 접속된다. 제3 유전체(503)는 제2 유전체(502) 및 RDL(472) 위에 형성된다. 제3 유전체(503)는 RDL(472)이 주위 환경에 노출되는 것을 보호한다. 제3 유전체(503)는 UBM(480)로 충전된 도통 구조물(513)을 갖는다. UBM(480)은 도통 구조물(513) 내에 형성되고, RDL(472)와 전기 접속된다.
3D 반도체 구조물(12)은 몰딩 화합물(200)과 도전성 플러그(300) 사이에 개재된 라이너(50)를 갖는다. 라이너(50)는 몰딩 화합물(200)과 도전성 충전 비아 또는 플러그(300) 사이에서 응력 완충부로서 역할한다. 라이너(50)는 몰딩 화합물(200)의 CTE와 도전성 플러그(300)의 CTE 사이에 있는 CTE를 갖는다. 3D 반도체 구조물(12)에 열 공정(가열 또는 냉각)이 가해질 경우, 몰딩 화합물(200)의 치수 변화가 도전성 플러그(300)의 치수 변화보다 커진다. 예를 들어, 일부 실시형태에 있어서, 3D 반도체 구조물은 CTE가 55 ppm인 에폭시로 이루어진 몰딩 화합물과 CTE가 16 ppm인 구리로 이루어진 도전성 플러그를 갖는다. 몰딩 화합물과 도전성 충전 비아 또는 플러그 사이의 CTE 미스매치가 크면(3배 이상), 반도체 구조물 내에, 구체적으로 몰딩 화합물과 도전성 플러그 사이의 계면에 내부 응력이 발생한다. 몰딩 화합물과 도전성 플러그 사이에, 주석(CTE가 약 23.4 ppm) 등의 응력 완충층을 배치하면, 그 계면에 걸쳐 CTE의 구배(gradient)가 감소한다. 응력 완충층의 CTE가 몰딩 화합물과 도전성 플러그 사이의 값이기 때문에, 응력 완충층의 치수 변화가 몰딩 화합물과 도전성 플러그 치수 변화 사이에 있다. 인접한 막들 간의 CTE 미스매치가 줄어들기 때문에 내부 응력이 감소한다. 일부 실시형태에 있어서, 응력 완충층의 CTE는 약 9 ppm과 약 90 ppm 사이에 있다. 일부 실시형태에 있어서, 응력 완충층의 CTE는 약 25 ppm과 약 70 ppm 사이에 있다.
일부 실시형태에 있어서, 몰딩 화합물과 도전성 충전 비아 또는 플러그 사이의 응력 완충층인 라이너는 복합막(composite film)이다. 복합 응력 완충부는 2개 이상의 응력 완충층을 갖는다. 일부 실시형태에 있어서, 도전성 충전 비아 또는 플러그에 가장 인접 배치된 응력 완충층은 모든 응력 완충층 중에서도 최소 CTE를 갖는다. 도 2에 있어서, 3D 반도체 구조물(12)은 몰딩 화합물(200)과 도전성 플러그(300) 사이에 복합 응력 완충부를 갖는다. 복합 응력 완충부는 제1 응력 완충층(51)과 제2 응력 완충층(52)을 갖는다. 제2 응력 완충층(52)은 몰딩 화합물(200)과 제1 응력 완충층(51) 사이에 있다. 제1 응력 완충층(51)은 제2 응력 완충층(52)과 도전성 플러그(300) 사이에 있다. 제2 응력 완충층(52)은 몰딩 화합물(200)의 CTE와 제1 응력 완충층(51)의 CTE 사이에 있는 CTE를 갖는다. 제1 응력 완충층(51)은 제2 응력 완충층(52)의 CTE와 도전성 충전 비아 또는 플러그(300)의 CTE 사이에 있는 CTE를 갖는다.
일부 실시형태에 있어서, 제2 응력 완충층(52)은 약 37 ppm의 CTE를 갖는 텔루륨이다. 제1 응력 완충층(51)은 약 22.5 ppm의 CTE를 갖는 스트론튬이다. 일부 실시형태에 있어서, 제1 응력 완충층은 니켈이고, 제2 응력 완충층은 무전해 금, 팔라듐, 또는 이들의 조합이다. 몰딩 화합물(200)은 약 75 ppm의 CTE를 갖는 에폭시이고, 도전성 플러그(300)은 약 16.6 ppm의 CTE를 갖는 구리이다. 몰딩 화합물(200)과 도전성 플러그(300) 사이의 CTE 변화의 구배는 복합 응력 완충부의 설계에 의해 더욱 감소된다. 일부 실시형태에 있어서, 복합 응력 완충부는 몰딩 화합물로부터 도전성 충전 비아 또는 플러그까지 CTE의 구배를 변화시키기 위해 몰딩 화합물과 도전성 플러그 사이에 2보다 큰 수의 상이한 응력 완충층들을 갖는다.
일부 실시형태에 있어서, 3D 반도체 구조물은 복합 응력 완충부를 갖고 복합 응력 완충부는 전기 도전성 재료로 형성된 하나의 응력 완충층과, 전기 절연성 재료로 형성된 다른 하나의 응력 완충층을 갖는다. 예를 들어, 일부 실시형태에 있어서, 복합 응력 완충부는 폴리프로필렌으로 이루어진 응력 완충층과 은으로 이루어진 또다른 응력 완충층을 갖는다. 소정의 일부 실시형태에 있어서, 3D 반도체 구조물은 복합 응력 완충부를 갖고 복합 응력 완충부는 전부 전기 절연성 재료로 형성된 응력 완충층을 갖는다.
일부 실시형태에 있어서, 몰딩 화합물과 도전성 플러그 사이에 배치된 라이너 또는 응력 완충부는 연속층이 아니다. 라이너 또는 응력 완충부는 여러 개의 분리된 섹션을 가질 수 있다. 도 3에 있어서, 3D 반도체 구조물(12)은 몰딩 화합물(200), 도전성 플러그(300), 및 라이너(50)를 갖는다. 라이너(50)는 몰딩 화합물(200)와 도전성 플러그(300) 사이에 있다. 라이너(50)는 각 측마다 2개의 분리된 섹션을 갖는다. 일부 실시형태에 있어서, 라이너(50)는 몰딩 화합물(200)의 상면(202)으로 연장되는 적어도 하나의 섹션을 갖는다. 일부 실시형태에 있어서, 라이너는 각 측마다 적어도 3개의 분리된 섹션을 갖는다.
다양한 실시형태에 있어서, 몰딩 화합물과 도전성 플러그 사이에는 라이너 또는 응력 완충부가 배치된다. 라이너 또는 응력 완충부는 몰딩 화합물과 도전성 플러그 사이의 계면의 일부를 덮지 않는다. 그러므로, 도전성 플러그의 일부는 몰딩 화합물과 접촉한다.
일부 실시형태에 있어서, 응력 완충부인 라이너는 몰딩 화합물의 바닥면에도 추가 배치된다. 도 4에 있어서, 라이너(50)는 몰딩 화합물(200)와 도전성 플러그(300) 사이에 있다. 라이너(50)는 몰딩 화합물(200)의 바닥면(204)과 다이(100)의 바닥에 추가 배치되어 있다. 소정의 실시형태에 있어서, 라이너(50)는 DAF의 후면 위에 배치된다. 다른 실시형태에 있어서, 라이너(50)는 베이스 완충부 위에 배치된다. 베이스 완충부는 몰딩 화합물의 후면과 DAF의 후면 위에 배치된다.
일부 실시형태에 있어서, 라이너 또는 응력 완충부의 두께는 0.2 ㎛과 5 ㎛ 사이에 있다. 일부 실시형태에 있어서, 라이너 또는 응력 완충부의 두께는 1 ㎛과 4 ㎛ 사이에 있다. 일부 실시형태에 있어서, 라이너 또는 응력 완충부의 두께는 1.5 ㎛과 3.5 ㎛ 사이에 있다.
도 5에서와 같은 일부 실시형태의 경우, 3D 반도체 구조물(12)은 몰딩 화합물(200)과 도전성 충전 비아 또는 플러그(300) 사이에 응력 완충부(50)를 갖는다. 도전성 비아 또는 플러그(300)의 상면은 몰딩 화합물(200)의 상면 아래로 리세싱되어 있다. 도전성 비아 또는 플러그(300)의 상면은 몰딩 화합물(200)의 상면 아래에 있다. 소정의 실시형태에 있어서, 도전성 충전 비아 또는 플러그(300)는 그 도전성 충전 비아 또는 플러그(300)의 상단 코너부 주위에 오목한 상면(310)을 갖는다. 오목한 상면(300)은 제2 유전체(502)로 충전된다. 일부 실시형태에 있어서, 오목한 상면(310)은 평면에서 볼 때에 링 형상으로 되어 있다. 소정의 실시형태에 있어서, 라이너 또는 응력 완충부(50)의 상면은 몰딩 화합물(200)의 상면과 동일 평면 상에 있다. 소정의 실시형태에 있어서, 라이너 또는 응력 완충부(50)의 상면은 도전성 플러그(300)의 오목한 상면과 동일 평면 상에 있다. 소정의 실시형태에 있어서, 라이너 또는 응력 완충부(50)의 상면은 몰딩 화합물(200)의 상면과 도전성 플러그(300)의 오목한 상면 사이에 있다. 도 5에서와 같은 소정의 실시형태에 있어서, 도전성 기둥(410)의 상면은 리세싱되어 있다. 도전성 기둥(410)의 상면은 제1 유전체(501)의 상면보다 낮다.
도 6에서와 같은 일부 실시형태의 경우, 3D 반도체 구조물(12)은 몰딩 화합물(200)과 도전성 충전 비아 또는 플러그(300) 사이에 라이너 또는 응력 완충부(50)를 갖는다. 반도체 다이(100)는 3D 반도체 구조물(12)의 바닥에 배치된다. 라이너 또는 응력 완충부(50)는 몰딩 화합물(200)의 바닥면과 반도체 다이(100)의 바닥에 추가 배치되어 있다. 도전성 비아 또는 플러그(300)의 상면은 몰딩 화합물(200)의 상면 아래로 리세싱되어 있다. 도전성 비아 또는 플러그(300)의 상면은 몰딩 화합물(200)의 상면 아래에 있다. 도전성 플러그(300)는 그 도전성 플러그(300)의 상단 코너부 주위에 오목한 상면(310)을 갖는다. 오목한 상면(310)은 제2 유전체(502)로 충전된다. 일부 실시형태에 있어서, 오목한 상면(310)은 평면에서 볼 때에 링 형상으로 되어 있다. 소정의 실시형태에 있어서, 라이너 또는 응력 완충부(50)의 상면은 몰딩 화합물(200)의 상면(202)과 동일 평면 상에 있다. 소정의 실시형태에 있어서, 라이너 또는 응력 완충부(50)의 상면은 몰딩 화합물(300)의 오목한 상면과 동일 평면 상에 있다. 소정의 실시형태에 있어서, 라이너 또는 응력 완충부(50)의 상면은 몰딩 화합물(200)의 상면과 도전성 플러그(300)의 오목한 상면 사이에 있다.
3D 반도체 구조물을 제조하는 방법에 있어서, 그 반도체 구조물은 2개의 상이한 하부구조물들 사이에 응력 완충부로서 설계된 라이너를 갖는다. 본 방법은 다수의 작업을 포함하며, 그 설명과 도시는 작업 순서처럼 제한적인 것으로서 간주되지 않는다.
"패터닝(patterning)" 또는 "패턴(patterned)"의 용어는 표면 위에 미리 정해진 패턴을 형성하는 작업을 기술하기 위해 본 개시에서 이용된다. 패터닝 작업은 다양한 단계 및 공정을 포함하며, 실시형태의 특징에 따라 변한다. 일부 실시형태에 있어서, 패터닝 작업은 존재하는 막 또는 층을 패터닝하는 데에 채택된다. 패터닝 작업은 존재하는 막 또는 층 위에 마스크를 형성하는 단계와, 마스킹되지 않은 막 또는 층을 에칭 또는 기타 제거 공정으로 제거하는 단계를 포함한다. 마스크는 포토 레지스트 또는 하드마스크이다. 일부 실시형태에 있어서, 패터닝 작업은 표면 상에 직접 패턴층을 형성하는 데에 채택된다. 패터닝 작업은 표면 상에 감광성 막을 형성하는 단계와, 포토리소그래피 공정을 수행하는 단계와, 현상 공정을 포함한다. 남아있는 감광성 막은 유지되어 3D 반도체 구조물 내에 포함된다.
"도금(plating)" 또는 "도금된(plated)"의 용어는 표면 위에 막 또는 층을 형성하는 작업을 기술하기 위해 본 개시에서 이용된다. 도금 작업은 다양한 단계 및 공정을 포함하며, 실시형태의 특징에 따라 변한다. 표면 위에서 도금된 막 또는 층은 단일 막 또는 복합 스택이다. 일부 실시형태에 있어서, 도금 작업은 금속성 막을 형성하는 데에 채택된다. 일부 실시형태에 있어서, 도금 작업은 시드층을 형성하는 단계와, 시드층 위에 금속성 막을 전기도금하는 단계를 포함한다. 일부 실시형태에 있어서, 도금 작업은 증착 공정이다. 일부 실시형태에 있어서, 도금 작업은 스퍼터링 공정이다.
"충전(filling)" 또는 "충전된(filled)"의 용어는 홀 내에 재료를 형성하는 작업을 기술하기 위해 본 개시에서 이용된다. 충전 작업은 다양한 단계 및 공정을 포함하며, 실시형태의 특징에 따라 변한다. 일부 실시형태에 있어서, 충전 작업은 홀 내에 도전성 재료를 형성하는 단계를 포함한다. 일부 실시형태에 있어서, 충전 작업은 홀의 측벽 상에 라이너를 형성하는 단계와, 라이너 위에 도전성 막을 형성하는 단계를 포함한다. 일부 실시형태에 있어서, 충전 작업은 전기도금 공정을 포함한다. 일부 실시형태에 있어서, 충전 작업은 증착 공정을 포함한다. 일부 실시형태에 있어서, 충전 작업은 스퍼터링 공정을 포함한다.
도 7a에 있어서, 캐리어(700)를 준비하여 그 위에 3D 반도체 구조물을 형성한다. 캐리어(700)는 그 위에 3D 반도체 구조물을 형성하도록 설계된 기판이다. 캐리어의 형상은 설계에 따라 달라질 수 있다. 일부 실시형태에 있어서, 캐리어의 형상은 라운드형이다. 일부 실시형태에 있어서, 캐리어는 실리콘 또는 산화실리콘이다. 일부 실시형태에 있어서, 3D 반도체 구조물이 형성된 후에 캐리어는 제거된다. 도 7a에서와 같은 일부 실시형태에 있어서, 캐리어(700) 위에 점착층(702)을 배치한다. 점착층(702)은 막 또는 구조를 캐리어(700)에 접합하기 위한 착탈식 접합층으로서 역할한다. 점착층(702)을 열화시킴으로써 위에 부착된 구조물로부터 캐리어(700)가 제거될 수 있다. 점착층(702) 위에는 베이스 완충부(704)가 배치된다. 베이스 완충부(704)는 폴리이미드, PBO, SR, 광-열 변환막(light to heat conversion film, LTHC), 웨이퍼 후면 코팅 테이프, 및 ABF 등의 재료로 형성된다. 일부 실시형태에 있어서, 베이스 완충부(704)는 상이한 재료로 된 적어도 2개 층을 포함한다.
도 7b에 있어서, 캐리어(700)의 상면 위에 시드층(705)을 형성한다. 시드층(705)은 단일층 또는 복합 스택이고, 구리, 탄탈, 주석, 티타늄/구리, 주석/구리, 탄탈/구리 등의 재료로 형성된다. 시드층(705)은 전기도금 작업을 증진시키기 위한 성장 사이트를 제공한다. 일부 실시형태에 있어서, 캐리어(700) 위에 시드층을 형성하기 위해 스퍼터링 또는 증착 공정이 채용된다.
도 7c는 시드층(705) 위에 패턴층(708)을 형성하는 작업을 나타내는 도면이다. 일부 실시형태에 있어서, 패턴층(708)은 폴리이미드 등의 포토레지스트로 스핀 코팅 공정에 의해 형성된다. 패턴층(708)은 2개 이상의 도통 구조물(718)을 갖는다.
도 7d에 있어서, 도통 구조물(718)은 전기 도전성 재료(710)로 충전된다. 도통 구조물 내에 도전성 재료를 형성하기 위해 전기도금 또는 스퍼터 공정이 채택된다.
도 7e는 시드층(705)의 상면으로부터 패턴층을 박리하는 작업을 나타내는 도면이다. 박리 작업은 전기 도전성 재료를 손상시키지 않고 패턴층만 제거하기 위한 선택적 세정 공정이다. 박리 작업 후에 포스트형의 전기 도전성 재료(710)가 보존된다. 도 7f는 도전성 포스트 사이에 위치하는 시드층을 제거하는 작업을 나타내며, 도전성 포스트 아래의 부분만이 여전히 남아 있다. 일부 실시형태에 있어서, 시드층은 금속이며, 도전성 플러그들 사이에 시드층을 제거함으로써 도전성 플러그들 사이의 통전을 방지할 수 있다. 남아 있는 시드층과 도전성 포스트는 베이스 완충부(704) 상의 여러 개의 도전성 플러그(300)를 형성한다.
도 7g는 도전성 플러그(300)와 베이스 완충부(704) 위에 라이너 또는 응력 완충부(50)을 형성하는 작업을 나타내는 도면이다. 라이너 또는 응력 완충부(50)가 응력 완충층이다. 일부 실시형태에 있어서, 라이너 또는 응력 완충부(50)는 무전해 도금 공정으로 형성된다. 라이너 또는 응력 완충부(50)를 무전해 도금하기 전에 도전성 플러그(300)와 베이스 완충부(704) 상에 금속층이 형성된다. 일부 실시형태에 있어서, 금속층은 주석이다. 일부 실시형태에 있어서, 라이너 또는 응력 완충부(50)는 증착 공정으로 형성된다. 일부 실시형태에 있어서, 라이너 또는 응력 완충부(50)는 폴리머이다. 일부 실시형태의 경우, 도전성 플러그 상에 라이너를 형성하기 위해 스핀 코팅이 채용된다. 라이너를 형성하기 위해 스핀온글래스 또는 폴리이미드 등의 재료가 채택된다.
일부 실시형태에 있어서, 라이너는 적어도 2개의 상이한 막을 포함하는 응력 완충부로서 설계된다. 도 7h에서와 같이, 라이너는 제1 응력 완충층(51)과 제2 응력 완충층(52)을 포함하는 복합막이다. 제1 응력 완충층(51)은 도전성 플러그(300)와, 베이스 완충부(704)의 상면 위에 배치된다. 제2 응력 완충층(52)은 제1 응력 완충층(51) 위에 배치된다. 일부 실시형태에 있어서, 상이한 공정들에 의해 각각의 응력 완충층이 형성된다. 예를 들어, 제1 응력 완충층은 도전성 플러그와 베이스 완충부 상에 주석층을 무전해 도금함으로써 형성된다. 제2 응력 완충층은 제1 응력 완충층 위에 PBO층을 스핀 코팅함으로써 형성된다. 일부 실시형태에 있어서, 제1 응력 완충층과 제2 응력 완충층은 동일한 공정에서 형성된다. 예를 들어, 제1 응력 완충층과 제2 응력 완충층은 증착에 의해 형성된다. 제1 응력 완충층은 도전성 플러그와 베이스 완충부 상에 티타늄을 배치함으로써 형성된다. 제2 응력 완충층은 제1 응력 완충층 위에 질화티타늄을 배치함으로써 형성된다. 일부 실시형태에서는 동일한 제조 장비에서 2개의 상이한 완충층을 형성하도록 인시츄 레시피(in-situ recipe)를 설계한다.
전기 도전성 라이너 또는 응력 완충부를 이용한 실시형태의 경우, 도전성 플러그 간의 쇼트 회로를 방지하기 위해 추가 제거 작업이 필요하다. 예를 들어, 라이너가 주석막이라면, 도 7i에서와 같은 작업을 도입하여, 도전성 플러그(300) 사이에 배치된 라이너 또는 응력 완충부의 일부를 제거한다. 이 작업은 라이너(50)의 일부를 제거하기 전에 도전성 플러그(300)를 마스킹하는 단계를 포함한다. PBO 라이너 등의 전기 절연성 라이너를 이용하는 실시형태의 경우, 도 7i에서와 같은 제거 작업은 선택적이다.
소정의 실시형태의 경우, 캐리어(700) 상에 배치된 시드층 없이 도전성 플러그(300) 위에 라이너 또는 응력 완충부가 형성된다. 라이너 또는 응력 완충부는 무전해 도금에 의해 도전성 플러그(300) 위에 형성된다. 라이너 또는 응력 완충부는 도전성 플러그(300) 위에 선택적으로 형성된다. 이에, 도 7i에서와 같은 제거 작업은 생략된다.
도 7j에 있어서, 반도체 칩(100)을 캐리어(700) 위에 두고 도전성 플러그(300) 사이에 배치시킨다. 소정의 실시형태에 있어서, 반도체 칩(100)과 베이스 완충부(704) 사이에, 다이 부착 막(die attached film, DAF)이 배치된다. 반도체 칩(100)은 제1 유전체(501)에 의해 덮인다. 상호접속부와의 통전을 위해 반도체 칩(100) 위에 도전성 기둥(410)이 배치된다. 일부 실시형태에 있어서, 반도체 칩을 캐리어(700) 위에 배치한 후에, 반도체 칩(100) 위에 제1 유전체(501)를 형성한다. 일부 실시형태에 있어서, 반도체 칩(100)을 캐리어(700) 위에 배치하기 전에, 반도체 칩(100) 위에 제1 유전체(501)를 미리 형성한다.
도 7k는 캐리어 위에 몰딩 화합물을 배치하는 작업을 나타내고 있다. 몰딩 화합물(200)은 코팅, 주입(injection), 또는 컴프레스(compress)에 의해 형성되어 캐리어(700) 위에 배치된다. 몰딩 화합물(200)은 또한 도전성 플러그(300)를 덮는다. 일부 실시형태의 경우, 도전성 플러그가 소 피치(small pitch)로 되어 있다면, 소형의 갭을 충전하기 위해 액체 몰딩 화합물(liquid molding compound, LMC)을 선택한다. 몰딩 화합물을 경화하기 위해 몰딩 화합물을 형성하기 전에 경화 공정이 실시될 수 있다.
3D 반도체 구조물을 제조하는 방법은 도전성 기둥을 노출시키기 위해 도 7l에서와 같은 연마 공정을 포함한다. 연마 공정은 몰딩 화합물(200), 도전성 플러그(300)를 도전성 기둥(410)과 같은 높이로 연마하는 블랭킷 제거 공정(blanket removal process)이다.
소정의 실시형태에 있어서, 도전성 플러그(300)는 몰딩 화합물(200)보다 연질의 재료로 이루어진다. 제거된 도전성 충전 비아 또는 플러그(300)의 잔해는 몰딩 화합물(200) 내에 갇힌다. 전기 도전성 잔여물이 몰딩 화합물(200)에 매립되지 않는 것을 확실하게 하기 위해 소정량의 도전성 플러그를 선택적으로 제거하도록 세정 작업이 채택된다. 도 7m에서와 같이, 도전성 충전 비아 또는 플러그(300)의 상면이 몰딩 화합물(200)의 상면 아래로 리세싱되어 있다.
도 8a는 본 개시에 따른 3D 반도체 구조물을 도시하고 있다. 3D 반도체 구조물은 여러 개의 도전성 충전 비아 또는 플러그(300)를 갖고 각각의 도전성 플러그는 오목한 상면을 갖는다. 제2 유전체(502)가 몰딩 화합물(200) 및 제1 유전체(501) 위에 형성된다. 제2 유전체(502)는 또한 도전성 플러그(300)의 오목부 내에 충전된다. 소정의 실시형태에 있어서, 제2 유전체(502)는 제1 유전체(501)와 같은 재료로 형성된다. 소정의 실시형태에 있어서, 제2 유전체(502)의 재료는 제1 유전체(501)와 상이하다.
도 8b에 있어서, 제2 유전체(502)는 여러 개의 도통 구조물(512)을 갖도록 패터닝된다. 도전성 비아 또는 플러그(300)의 상면은 도통 구조물(512)의 바닥 개구에 노출되어 있다. 도 8c에 있어서, 제2 유전체(502), 도전성 충전 비아 또는 플러그(300) 위에 그리고 도통 구조물(512) 내에 도전성막(725)이 형성된다. 도전성 플러그(300)는 그 도전성 플러그(300)의 상단 코너부에 오목부(310)을 포함한다. 오목부(310)는 제2 유전체(502)로 충전된다. 오목부(310)는 링 형상을 갖는다.
도전성막은 도 8d에서와 같이 RDL(571)이 되게 패터닝된다. 일부 실시형태에 있어서, 3D 반도체 구조물은 상이한 층들에 분포된 RDL를 포함한다.
도 9는 집적형 3D IC 패키지(600)를 도시하고 있다. 집적형 3D IC 패키지(600)는 도 1에서와 같은 3D 반도체 구조물(12)와, 메모리 칩(11)을 포함한다. 3D 반도체 구조물(12)은 라이너 또는 응력 완충부(50)을 갖는다. 메모리 칩(11)은 3D 반도체 구조물(12)와 전기 접속된다.
팬 아웃 패키지는 몰딩 화합물, 도전성 플러그 및 응력 완충부를 포함한다. 도전성 플러그는 몰딩 화합물 내에 있다. 응력 완충부는 도전성 플러그와 몰딩 화합물 사이에 있다. 응력 완충부는 열팽창 계수(CTE)를 갖는다. 응력 완충부의 CTE는 몰딩 화합물의 CTE와 도전성 플러그의 CTE의 사이에 있다. 3차원 반도체 구조물을 제조하는 방법은 기판 위에 포스트를 도금하는 단계와, 포스트의 측벽 상에 응력 완충부를 배치하는 단계를 포함한다. 본 방법은 몰딩 화합물로 상기 응력 완충부를 둘러싸는 단계를 더 포함한다.
반도체 구조물은 몰딩 화합물, 충전 비아 및 라이너를 포함한다. 충전 비아는 몰딩 화합물 내에 있다. 라이너는 몰딩 화합물과 충전 비아 사이에 있다. 라이너는 주석, 텅스텐, 지르코늄, 금, 팔라듐, 폴리이미드, ENEPIG, ENEP, 또는 PBO이다.
3차원 반도체 패키지를 제조하는 방법은 기판 위에 포스트를 도금하는 단계와, 포스트의 측벽 상에 응력 완충부를 배치하는 단계를 포함한다. 본 방법은 몰딩 화합물로 상기 응력 완충부를 둘러싸는 단계를 더 포함한다.
본 발명의 방법 및 특징에 대해서는 이상의 기재에서 충분히 설명하였다. 본 발명의 사상으로부터 벗어나는 일없이 임의의 변형 또는 변경이 본 발명의 보호 범위 내에 포함되는 것은 자명하다.

Claims (10)

  1. 팬 아웃 패키지(fan out package)에 있어서,
    몰딩 화합물과,
    상기 몰딩 화합물 내의 도전성 플러그와,
    상기 도전성 플러그와 상기 몰딩 화합물 사이의 응력 완충부를 포함하고, 상기 응력 완충부의 열팽창 계수(coefficient of thermal expansion, CTE)는 상기 몰딩 화합물의 CTE와 상기 도전성 플러그의 CTE 사이에 있고,
    상기 응력 완충부는 복합막(composite film)이고, 상기 복합막의 응력 완충층들은 상기 도전성 플러그로부터 떨어져 있을수록 CTE가 상승하는 것인 팬 아웃 패키지.
  2. 삭제
  3. 제1항에 있어서, 상기 도전성 플러그의 상면은 상기 몰딩 화합물의 상면 아래에 있는 것인 팬 아웃 패키지.
  4. 제1항에 있어서, 상기 도전성 플러그의 일부는 상기 몰딩 화합물과 접촉하는 것인 팬 아웃 패키지.
  5. 반도체 구조물에 있어서,
    몰딩 화합물과,
    상기 몰딩 화합물 내의 충전 비아와,
    상기 몰딩 화합물과 상기 충전 비아 사이의 라이너
    를 포함하고, 상기 라이너는 주석, 텅스텐, 지르코늄, 금, 팔라듐, 폴리이미드, ENEPIG, ENEP, 또는 PBO이고,
    상기 라이너는 복합막(composite film)이고, 상기 복합막의 라이너층들은 상기 충전 비아로부터 떨어져 있을수록 CTE가 상승하는 것인 반도체 구조물.
  6. 제5항에 있어서, 상기 라이너는 또한 상기 몰딩 화합물의 바닥면 상에 배치되는 것인 반도체 구조물.
  7. 제5항에 있어서, 상기 충전 비아는 상기 라이너의 상단 코너부에서 리세싱되어 있는 것인 반도체 구조물.
  8. 3차원 반도체 패키지를 제조하는 방법에 있어서,
    기판 위에 포스트를 도금하는 단계와,
    상기 포스트의 측벽 상에 제1 응력 완충층을 배치하는 단계와,
    상기 제1 응력 완충층을 몰딩 화합물로 둘러싸는 단계
    를 포함하고, 상기 제1 응력 완충층은 복합막(composite film)이고, 상기 복합막의 제1 응력 완충층들은 상기 포스트로부터 떨어져 있을수록 CTE가 상승하는 것인 3차원 반도체 패키지 제조 방법.
  9. 제8항에 있어서, 상기 제1 응력 완충층을 배치하는 단계는, 상기 기판을 상기 제1 응력 완충층으로 덮는 단계를 포함하는 것인 3차원 반도체 패키지 제조 방법.
  10. 제8항에 있어서, 상기 제1 응력 완충층을 배치하는 단계는, 상기 포스트의 측벽 상에 제1 응력 완충층을 스핀 코팅하거나 증착하는 단계를 포함하는 것인 3차원 반도체 패키지 제조 방법.
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