KR101592328B1 - 어레이 기판 및 이의 제조방법 - Google Patents
어레이 기판 및 이의 제조방법 Download PDFInfo
- Publication number
- KR101592328B1 KR101592328B1 KR1020120141797A KR20120141797A KR101592328B1 KR 101592328 B1 KR101592328 B1 KR 101592328B1 KR 1020120141797 A KR1020120141797 A KR 1020120141797A KR 20120141797 A KR20120141797 A KR 20120141797A KR 101592328 B1 KR101592328 B1 KR 101592328B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- oxide
- insulating film
- gate insulating
- oxide semiconductor
- Prior art date
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 106
- 238000004519 manufacturing process Methods 0.000 title abstract description 14
- 239000010410 layer Substances 0.000 claims abstract description 283
- 239000004065 semiconductor Substances 0.000 claims abstract description 170
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims abstract description 54
- 229910000449 hafnium oxide Inorganic materials 0.000 claims abstract description 41
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 claims abstract description 41
- 239000011241 protective layer Substances 0.000 claims abstract description 13
- 238000000034 method Methods 0.000 claims description 61
- 239000000463 material Substances 0.000 claims description 59
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 claims description 46
- 239000002904 solvent Substances 0.000 claims description 42
- 239000011810 insulating material Substances 0.000 claims description 38
- 239000011787 zinc oxide Substances 0.000 claims description 17
- 238000000576 coating method Methods 0.000 claims description 15
- 239000011248 coating agent Substances 0.000 claims description 14
- 238000001035 drying Methods 0.000 claims description 12
- 229960001296 zinc oxide Drugs 0.000 claims description 10
- 229910052738 indium Inorganic materials 0.000 claims description 9
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 claims description 8
- 229910052733 gallium Inorganic materials 0.000 claims description 8
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 claims description 8
- 238000007641 inkjet printing Methods 0.000 claims description 8
- 238000004528 spin coating Methods 0.000 claims description 8
- KYKLWYKWCAYAJY-UHFFFAOYSA-N oxotin;zinc Chemical compound [Zn].[Sn]=O KYKLWYKWCAYAJY-UHFFFAOYSA-N 0.000 claims description 6
- 238000002161 passivation Methods 0.000 claims description 6
- 238000005507 spraying Methods 0.000 claims description 5
- 239000010408 film Substances 0.000 description 83
- 239000010409 thin film Substances 0.000 description 49
- 230000008569 process Effects 0.000 description 36
- 229920002120 photoresistant polymer Polymers 0.000 description 17
- 238000012360 testing method Methods 0.000 description 14
- 239000002356 single layer Substances 0.000 description 10
- 229910052751 metal Inorganic materials 0.000 description 8
- 239000002184 metal Substances 0.000 description 8
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 description 6
- 238000001312 dry etching Methods 0.000 description 6
- 238000005530 etching Methods 0.000 description 5
- 239000004973 liquid crystal related substance Substances 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 229910021417 amorphous silicon Inorganic materials 0.000 description 4
- 239000010949 copper Substances 0.000 description 4
- 230000018044 dehydration Effects 0.000 description 4
- 238000006297 dehydration reaction Methods 0.000 description 4
- 230000009975 flexible effect Effects 0.000 description 4
- -1 for example Substances 0.000 description 4
- 239000011521 glass Substances 0.000 description 4
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 229910001928 zirconium oxide Inorganic materials 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- HCHKCACWOHOZIP-UHFFFAOYSA-N Zinc Chemical compound [Zn] HCHKCACWOHOZIP-UHFFFAOYSA-N 0.000 description 3
- 239000000470 constituent Substances 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 239000007769 metal material Substances 0.000 description 3
- 239000007921 spray Substances 0.000 description 3
- 229910052725 zinc Inorganic materials 0.000 description 3
- 239000011701 zinc Substances 0.000 description 3
- 229910000838 Al alloy Inorganic materials 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 229910000881 Cu alloy Inorganic materials 0.000 description 2
- 229910001182 Mo alloy Inorganic materials 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 239000011651 chromium Substances 0.000 description 2
- 230000000052 comparative effect Effects 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 230000002265 prevention Effects 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- 229910019142 PO4 Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- QAOWNCQODCNURD-UHFFFAOYSA-L Sulfate Chemical compound [O-]S([O-])(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-L 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 238000000354 decomposition reaction Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000004069 differentiation Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 229910052735 hafnium Inorganic materials 0.000 description 1
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- NBIIXXVUZAFLBC-UHFFFAOYSA-K phosphate Chemical compound [O-]P([O-])([O-])=O NBIIXXVUZAFLBC-UHFFFAOYSA-K 0.000 description 1
- 239000010452 phosphate Substances 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000004148 unit process Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
- H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Thin Film Transistor (AREA)
Abstract
본 발명은, 스위칭 영역을 갖는 화소영역이 정의된 기판 상의 상기 화소영역의 경계에 일방향으로 연장하며 형성된 게이트 배선과, 상기 스위칭 영역에 상기 게이트 배선과 연결되며 형성된 게이트 전극과; 상기 게이트 배선과 게이트 전극 위로 상기 기판 전면에 형성되며, 알루미늄 산화물로 이루어진 제 1 두께를 갖는 제 1 게이트 절연막과 이의 상부로 하프늄 산화물로 이루어진 제 2 두께를 갖는 제 2 게이트 절연막으로 구성된 이중층 구조의 게이트 절연막과; 상기 이중층 구조의 게이트 절연막 위로 상기 게이트 전극에 대응하여 형성된 산화물 반도체층과; 상기 이중층 구조의 게이트 절연막 위로 상기 게이트 배선과 교차하여 상기 화소영역을 정의하며 형성된 데이터 배선과; 상기 스위칭 영역에 상기 산화물 반도체층 상에서 서로 이격하며 형성된 소스 및 드레인 전극과; 상기 데이터 배선과 소스 및 드레인 전극 위로 상기 기판 전면에 상기 드레인 전극을 노출시키는 드레인 콘택홀을 가지며 형성된 보호층과; 상기 보호층 위로 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하며 상기 화소영역에 형성된 화소전극을 포함하는 어레이 기판 및 이의 제조방법을 제공한다.
Description
본 발명은 어레이 기판에 관한 것이며, 특히 소자 특성 안정성이 우수한 산화물 반도체층을 갖는 박막트랜지스터를 포함하는 어레이 기판 및 이의 제조방법에 관한 것이다.
근래에 들어 사회가 본격적인 정보화 시대로 접어듦에 따라 대량의 정보를 처리 및 표시하는 디스플레이(display) 분야가 급속도로 발전해 왔고, 최근에는 특히 박형화, 경량화, 저소비전력화의 우수한 성능을 지닌 평판표시장치로서 액정표시장치, 유기전계 발광소자 및 전기영동표시장치가 개발되어 기존의 브라운관(Cathode Ray Tube: CRT)을 대체하고 있다.
액정표시장치 중에서는 각 화소(pixel)별로 전압의 온(on), 오프(off)를 조절할 수 있는 스위칭 소자인 박막트랜지스터가 구비된 어레이 기판을 포함하는 액티브 매트릭스형 액정표시장치가 해상도 및 동영상 구현능력이 뛰어나 가장 주목받고 있다.
또한, 유기전계 발광소자는 높은 휘도와 낮은 동작 전압 특성을 가지며, 스스로 빛을 내는 자체발광형이기 때문에 명암대비(contrast ratio)가 크고, 초박형 디스플레이의 구현이 가능하며, 응답시간이 수 마이크로초(㎲) 정도로 동화상 구현이 쉽고, 시야각의 제한이 없으며 저온에서도 안정적이고, 직류 5 내지 15V의 낮은 전압으로 구동하므로 구동회로의 제작 및 설계가 용이하므로 최근 평판표시장치로서 주목 받고 있다.
또한, 전기영동 표시장치는 우수한 대조비와 시인성, 저가 및 휴대의 용이성을 장점으로 하는 차세대의 표시장치로 각광받고 있다.
이러한 액정표시장치와 유기전계 발광소자 및 전기영동 표시장치에 있어서 공통적으로 화소영역 각각을 온(on)/오프(off) 제거하기 위해서 필수적으로 스위칭 소자인 박막트랜지스터를 구비한 어레이 기판이 구성되고 있다.
한편, 이러한 액정표시장치와 유기전계 발광소자 및 전기영동 표시장치 등의 평판표시장치는 제조 공정 중 발생하는 높은 열을 견딜 수 있도록 유리기판을 사용하므로 경량 박형화 및 유연성을 부여하는데 한계가 있다.
따라서 최근 기존의 유연성이 없는 유리기판 대신에 플라스틱 등과 같이 유연성 있는 재료를 사용하여 종이처럼 휘어져도 표시성능을 그대로 유지할 수 있게 제조된 플렉서블(flexible) 표시장치가 차세대 평판표시장치로 급부상중이다.
이러한 플렉서블 특성을 갖는 표시장치를 위해서는 통상적으로 플라스틱 기판이 이용되고 있는데, 이러한 플라스틱 기판은 유기기판 보다 열적 안정성이 우수하지 못하므로 열에 의한 변형 등을 고려할 때, 통상 350℃ 이하에서 공정 진행이 실시되어야 하는 실정이다.
하지만, 통상 350℃보다 낮은 공정 온도에서 특히 실리콘 재질의 반도체 물질을 형성하게 되면 그 내부 밀도가 치밀하지 못하여 반도체층 특성이 저하됨으로써 이를 반도체층으로 한 박막트랜지스터의 경우 스위칭 소자로서 사용하기 힘든 상태이다.
따라서 이를 극복하기 위해 350℃ 이하의 공정 온도에서 진행되어도 반도체적 특성이 양호한 산화물 반도체 물질이 개발되었다. 이러한 산화물 반도체 물질을 이용하여 박막트랜지스터를 형성하는 경우 350℃ 이하의 공정 온도 분위기에서 안정적으로 산화물 반도체층을 형성할 수 있으며, 이러한 산화물 반도체층은 오믹콘택층을 형성하지 않아도 되므로 상기 산화물 반도체층이 건식식각에 노출되지 않으므로 건식식각 공정에 노출됨에 의한 박막트랜지스터의 특성 저하를 방지할 수 있다.
하지만 이러한 산화물 반도체 물질을 이용한 산화물 반도체층을 구비한 어레이 기판에 있어 박막트랜지스터는 상기 산화물 반도체층과 접촉하여 계면을 이루는 게이트 절연막의 막질에 의해 많은 영향을 받는다.
이러한 산화물 반도체층을 구비한 어레이 기판의 제조에 있어서, 상기 산화물 반도체층을 스퍼터링에 의해 형성하는 경우 상기 게이트 절연막은 화학기상증착(chemical vapor deposition) 통해 산화실리콘 또는 질화실리콘을 이용하고 있으며, 용액형의 산화물 반도체 물질을 이용하여 산화물 반도체층을 형성하는 경우는 특성 향상을 고려하여 용액형의 알루미늄 산화물을 이용하여 게이트 절연막을 형성하고 있다.
용액형의 알루미늄 산화물을 이용하여 게이트 절연막을 형성함에 있어서는 용액형의 알루미늄 산화물을 도포하여 알루미늄 산화물층을 형성하고, 알루미늄 산화물층이 형성된 기판을 350℃의 온도 분위기를 갖는 경화로에서 경화공정을 진행하고 있다.
하지만, 이러한 공정에 의해 용액형의 알루미늄 산화물로 이루어진 게이트 절연막과 산화물 반도체층을 구비한 어레이 기판의 경우, 신뢰성 테스트 일례로 PBTS(Positive Bias Temperature Stress) 테스트를 실시하면, 박막트랜지스터를 온(on)/오프(off)시키기 위한 문턱전압(Vth)이 음의 전압방향으로 이동되고 있으며, NBTS(Negative Bias Temperature Stress) 테스트를 실시하면 박막트랜지스터를 온(on)/오프(off)시키기 위한 문턱전압(Vth)이 양의 전압방향으로 이동하고 있다.
이러한 PBTS 또는 NBTS 테스트 시 박막트랜지스터의 문턱전압이 음 또는 양의 방향으로 이동되는 것은, 용액형의 알루미늄 산화물로 이루어진 게이트 절연막이 350℃의 분위기에 노출되는 경화공정에 의해 용액형 알루미늄 산화물 내에 포함되어 있는 솔벤트 등의 탈수가 충분히 이루어지지 않기 때문이다. 그 결과, 게이트 절연막의 내부 구성 밀도가 치밀하게 형성되지 않고 많은 국지결함(localized defect) 및 유동전하(mobile charge)가 게이트 절연막 내부에 존재한다. 따라서, 이러한 문턱전압의 쉬프트 현상에 의해 산화물 반도체 물질로 이루어진 반도체층이 구비됨에도 불구하고 박막트랜지스터의 스위칭 특성이 저하되고 있는 실정이다.
본 발명은 전술한 문제를 해결하기 위한 것으로, 산화물 반도체층이 구비되며 용액형의 알루미늄 산화물을 게이트 절연막으로 형성하면서도 PBTS(Positive Bias Temperature Stress) 테스트 시 문턱전압이 음의 전압방향으로 쉬프트가 발생하지 않고, NBTS(Negative Bias Temperature Stress) 테스트를 시는 양의 전압 방향으로 쉬프트가 거의 발생하지 않는 안정적인 스위칭 특성을 갖는 박막트랜지스터를 구비한 어레이 기판을 제공하는 것을 그 목적으로 한다.
나아가 350℃ 이하의 경화 공정 진행을 통해서도 우수한 전압 대 전류 특성을 갖는 산화물 반도체층을 구비한 박막트랜지스터를 형성할 수 있는 어레이 기판의 제조 방법을 제공하는 것을 또 다른 목적으로 한다.
상기 목적을 달성하기 위한 본 발명은, 기판과; 상기 기판 상부에 형성되는 게이트 배선과, 상기 게이트 배선과 연결되는 게이트 전극과; 상기 게이트 배선과 상기 게이트 전극 상부에 형성되며, 알루미늄 산화물로 이루어지고 제 1 두께를 갖는 제 1 게이트 절연막과 상기 제 1 게이트 절연막 상부에 하프늄 산화물로 이루어지고 제 2 두께를 갖는 제 2 게이트 절연막을 포함하는 이중층 구조의 게이트 절연막과; 상기 게이트 전극에 대응되는 상기 게이트 절연막 상부에 형성되는 산화물 반도체층과; 상기 게이트 절연막 상부에 형성되며, 상기 게이트 배선과 교차하여 화소영역을 정의하는 데이터 배선과; 상기 산화물 반도체층과 접촉하며 서로 이격되는 소스 및 드레인 전극과; 상기 데이터 배선과 상기 소스 및 드레인 전극 상부에 형성되며, 상기 드레인 전극을 노출하는 드레인 콘택홀을 가지는 보호층과; 상기 보호층 상부에 형성되며, 상기 드레인 콘택홀을 통해 상기 드레인 전극에 연결되는 화소전극을 포함하는 어레이 기판을 제공한다.
여기서, 상기 소스 및 드레인 전극은 상기 산화물 반도체층 상부에 형성되며, 상기 산화물 반도체층의 상면은 상기 소스 및 드레인 전극의 하면과 접촉할 수 있다.
그리고, 상기 어레이 기판은, 상기 소스 및 드레인 전극과 상기 산화물 반도체층 사이에 형성되며, 절연물질로 이루어지고 상기 산화물 반도체층의 중앙부에 대응하여 배치되는 식각 방지패턴을 더 포함할 수 있다.
또한, 상기 산화물 반도체층은 상기 소스 및 드레인 전극 상부에 형성되며, 상기 산화물 반도체층의 하면은 상기 소스 및 드레인 전극의 상면과 접촉할 수 있다.
그리고, 상기 게이트 절연막은 10nF/㎠ 내지 30nF/㎠의 용량 밀도를 가지며, 상기 제 1 게이트 절연막은 4 내지 6의 유전상수를 가지고 상기 제 2 게이트 절연막은 9 내지 12의 유전상수를 가질 수 있다.
또한, 상기 알루미늄 산화물은 Al2(PO4)2-xO3x/2(0≤x≤1.5)로 표시되는 물질일 수 있다.
그리고, 상기 하프늄 산화물은 HfO2-x(SO4)x(0.2≤x≤1)로 표시되는 물질일 수 있다.
또, 상기 제 1 두께는 100nm 내지 400nm이며, 상기 제 2 두께는 10nm 내지 70nm 일 수 있다.
그리고, 상기 산화물 반도체층은 징크 옥사이드(ZnO)) 계열의 산화물을 포함할 수 있다.
또한, 상기 징크 옥사이드(ZnO)) 계열의 산화물은 IGZO(Indium Gallium Zinc Oxide), ZTO(Zinc Tin Oxide), ZIO(Zinc Indium Oxide) 중 적어도 하나를 포함할 수 있다.
다른 한편, 본 발명은, 기판 상부에 게이트 배선과, 상기 게이트 배선과 연결되는 게이트 전극을 형성하는 단계와; 상기 게이트 배선과 상기 게이트 전극 상부에, 알루미늄 산화물로 이루어지고 제 1 두께를 갖는 제 1 게이트 절연막과 상기 제 1 게이트 절연막 상부에 하프늄 산화물로 이루어지고 제 2 두께를 갖는 제 2 게이트 절연막을 포함하는 이중층 구조의 게이트 절연막을 형성하는 단계와; 상기 게이트 전극에 대응되는 상기 게이트 절연막 상부에 산화물 반도체층을 형성하는 단계와; 상기 게이트 절연막 상부에, 상기 게이트 배선과 교차하여 화소영역을 정의하는 데이터 배선과, 상기 산화물 반도체층과 접촉하며 서로 이격되는 소스 및 드레인 전극을 형성하는 단계와; 상기 데이터 배선과 상기 소스 및 드레인 전극 상부에, 상기 드레인 전극을 노출시키는 드레인 콘택홀을 갖는 보호층을 형성하는 단계와; 상기 보호층 상부에 상기 드레인 콘택홀을 통해 상기 드레인 전극에 연결되는 화소전극을 형성하는 단계를 포함하는 어레이 기판의 제조 방법을 제공한다.
여기서, 상기 소스 및 드레인 전극은 상기 산화물 반도체층 상부에 형성되며, 상기 산화물 반도체층의 상면은 상기 소스 및 드레인 전극의 하면과 접촉할 수 있다.
그리고, 상기 어레이 기판의 제조 방법은, 상기 소스 및 드레인 전극과 상기 산화물 반도체층 사이에, 절연물질로 이루어지고 상기 산화물 반도체층의 중앙부에 대응하여 배치되는 식각 방지패턴을 형성하는 단계를 더 포함할 수 있다.
또한, 상기 산화물 반도체층은 상기 소스 및 드레인 전극 상부에 형성되며, 상기 산화물 반도체층의 하면은 상기 소스 및 드레인 전극의 상면과 접촉할 수 있다.
그리고, 상기 알루미늄 산화물은 Al2(PO4)2-xO3x/2(0≤x≤1.5)로 표시되는 물질이며, 상기 하프늄 산화물은 HfO2-x(SO4)x(0.2≤x≤1)로 표시되는 물질일 수 있다.
또한, 상기 제 1 두께는 100nm 내지 400nm이며, 상기 제 2 두께는 10nm 내지 70nm 일 수 있다.
그리고, 상기 게이트 절연막을 형성하는 단계는, 상기 게이트 배선과 게이트 전극 상부에 상기 알루미늄 산화물 및 제 1 솔벤트를 포함하는 제 1 용액을 도포하여 알루미늄 산화물층을 형성하는 단계와; 상기 알루미늄 산화물층 상부에 상기 하프늄 산화물 및 제 2 솔벤트를 포함하는 제 2 용액을 도포하여 하프늄 산화물층을 형성하는 단계와; 상기 알루미늄 산화물층 및 상기 하프늄 산화물층이 형성된 상기 기판을 300℃ 내지 350℃의 온도의 제 1 경화장치에 제 1 시간 동안 배치하여 상기 알루미늄 산화물층 및 상기 하프늄 산화물층으로부터 상기 제 1 및 제 2 솔벤트를 제거하는 단계를 포함할 수 있다.
또한, 상기 제 1 시간은 5분 내지 120분 일 수 있다.
그리고, 상기 알루미늄 산화물층 및 상기 하프늄 산화물층은 각각 스핀 코팅장치, 슬롯 코팅장치, 잉크 젯 프린팅 장치, 분무장치 중 하나를 이용하여 형성될 수 있다.
또한, 상기 게이트 절연막을 형성하는 단계는, 상기 알루미늄 산화물층이 형성된 상기 기판을 240℃ 내지 300℃의 온도의 제 1 건조장치에 배치하여 상기 알루미늄 산화물층으로부터 상기 제 1 솔벤트를 제거하는 단계와; 상기 하프늄 산화물층이 형성된 상기 기판을 240℃ 내지 300℃의 온도의 제 2 건조장치에 배치하여 상기 하프늄 산화물층으로부터 상기 제 2 솔벤트를 제거하는 단계를 포함할 수 있다.
그리고, 상기 산화물 반도체층은 징크 옥사이드(ZnO)) 계열의 산화물을 포함할 수 있다.
또한, 상기 징크 옥사이드(ZnO)) 계열의 산화물은 IGZO(Indium Gallium Zinc Oxide), ZTO(Zinc Tin Oxide), ZIO(Zinc Indium Oxide) 중 적어도 하나를 포함할 수 있다.
그리고, 상기 산화물 반도체층을 형성하는 단계는, 스핀 코팅장치, 슬롯 코팅장치, 잉크 젯 프린팅 장치, 분무장치 중 하나를 이용하여 산화물 반도체 물질 및 제 3 솔벤트를 포함하는 제 3 용액을 도포하여 상기 게이트 절연막 상부에 산화물 반도체 물질층을 형성하는 단계와; 상기 산화물 반도체 물질층이 형성된 기판을 240℃ 내지 300℃의 온도의 제 3 건조장치에 배치하여 상기 산화물 반도체 물질층으로부터 상기 제 3 솔벤트를 제거하는 단계와; 상기 산화물 반도체 물질층이 형성된 기판을 300℃ 내지 350℃의 온도의 제 2 경화장치에 5분 내지 120분 동안 배치하여 상기 산화물 반도체 물질층으로부터 상기 제 3 솔벤트를 제거하는 단계를 포함할 수 있다.
본 발명은 350℃ 이하의 경화공정 진행을 실시하여도 용액형 게이트 절연막을 이루는 하나의 구성요소인 솔벤트 등의 원활한 탈수가 이루어져 상기 게이트 절연막의 내부 구성 밀도가 치밀하게 이루어지며, 게이트 절연막 자체의 막질이 개선되어 산화물 반도체층과의 계면 특성이 향상됨으로써 전압 대 전류의 특성이 우수한 박막트랜지스터를 형성할 수 있으며, 나아가 PBTS(Positive Bias Temperature Stress) 테스트 후에 박막트랜지스터의 문턱전압의 음의 전압 방향으로의 쉬프트 현상이 억제되며, NBTS(Negative Bias Temperature Stress) 테스트 후에는 박막트랜지스터의 문턱전압의 양의 전압 방향으로의 쉬프트 현상이 억제되어 안정적인 구동이 가능한 어레이 기판을 형성할 수 있는 장점을 갖는다.
또한 350℃ 이하의 공정 온도에서 모든 공정이 진행됨으로써 산화반도체 물질로 이루어진 산화물 반도체층을 포함하는 박막트랜지스터의 열화를 방지하는 효과가 있으며, 이를 통해 수명을 연장시키는 효과가 있다.
350℃ 이하의 공정 진행이 가능하므로 플렉서플한 플라스틱 기판을 베이스 기판으로 이용할 수 있으므로 플렉서블한 표시장치를 안정적으로 제공할 수 있는 장점이 있다.
도 1은 본 발명의 제 1 실시예에 따른 산화물 반도체층을 갖는 박막트랜지스터를 포함하는 어레이 기판의 하나의 화소영역에 대한 단면도.
도 2는 본 발명의 제 2 실시예에 따른 산화물 반도체층을 갖는 박막트랜지스터를 포함하는 어레이 기판의 하나의 화소영역에 대한 단면도.
도 3a 내지 도 3k는 본 발명의 제 1 실시예에 따른 산화물 반도체층이 구비된 어레이 기판의 박막트랜지스터를 포함하는 하나의 화소영역에 대한 제조 단계별 공정 단면도.
도 4a 내지 도 4f는 본 발명의 제 2 실시예에 따른 산화물 반도체층이 구비된 어레이 기판의 박막트랜지스터를 포함하는 하나의 화소영역에 대한 제조 단계별 공정 단면도.
도 5a 내지 도 5e는 본 발명의 제 3 실시예에 따른 산화물 반도체층이 구비된 어레이 기판의 박막트랜지스터를 포함하는 하나의 화소영역에 대한 제조 단계별 공정 단면도.
도 6은 약 10nm 내지 약 70nm의 두께를 갖는 하프늄 산화물의 제 2 게이트 절연막를 포함하며 약 350℃에서 경화 공정을 진행한 본 발명의 제 1 및 제 2 실시예에 따른 어레이 기판을 PBTS(Positive Bias Temperature Stress) 테스트 전후의 박막트랜지스터의 전압 대 전류 특성을 나타낸 그래프.
도 7은 비교예로서 산화물 반도체층과 알루미늄 산화물 단일층의 게이트 절연막을 가지며 약 350℃에서 경화 공정을 진행한 어레이 기판에 있어 PBTS(Positive Bias Temperature Stress) 테스트 전후의 박막트랜지스터의 전압 대 전류 특성을 나타낸 그래프.
도 8은 본 발명의 제 4 실시예에 따른 산화물 반도체층을 갖는 박막트랜지스터를 포함하는 어레이 기판의 하나의 화소영역에 대한 단면도.
도 2는 본 발명의 제 2 실시예에 따른 산화물 반도체층을 갖는 박막트랜지스터를 포함하는 어레이 기판의 하나의 화소영역에 대한 단면도.
도 3a 내지 도 3k는 본 발명의 제 1 실시예에 따른 산화물 반도체층이 구비된 어레이 기판의 박막트랜지스터를 포함하는 하나의 화소영역에 대한 제조 단계별 공정 단면도.
도 4a 내지 도 4f는 본 발명의 제 2 실시예에 따른 산화물 반도체층이 구비된 어레이 기판의 박막트랜지스터를 포함하는 하나의 화소영역에 대한 제조 단계별 공정 단면도.
도 5a 내지 도 5e는 본 발명의 제 3 실시예에 따른 산화물 반도체층이 구비된 어레이 기판의 박막트랜지스터를 포함하는 하나의 화소영역에 대한 제조 단계별 공정 단면도.
도 6은 약 10nm 내지 약 70nm의 두께를 갖는 하프늄 산화물의 제 2 게이트 절연막를 포함하며 약 350℃에서 경화 공정을 진행한 본 발명의 제 1 및 제 2 실시예에 따른 어레이 기판을 PBTS(Positive Bias Temperature Stress) 테스트 전후의 박막트랜지스터의 전압 대 전류 특성을 나타낸 그래프.
도 7은 비교예로서 산화물 반도체층과 알루미늄 산화물 단일층의 게이트 절연막을 가지며 약 350℃에서 경화 공정을 진행한 어레이 기판에 있어 PBTS(Positive Bias Temperature Stress) 테스트 전후의 박막트랜지스터의 전압 대 전류 특성을 나타낸 그래프.
도 8은 본 발명의 제 4 실시예에 따른 산화물 반도체층을 갖는 박막트랜지스터를 포함하는 어레이 기판의 하나의 화소영역에 대한 단면도.
이하, 본 발명에 따른 바람직한 실시예를 도면을 참조하여 설명한다.
도 1은 본 발명의 제 1 실시예에 따른 산화물 반도체층을 갖는 박막트랜지스터를 포함하는 어레이 기판의 하나의 화소영역에 대한 단면도이다. 이때 설명의 편의를 위해 각 화소영역(P) 내에 박막트랜지스터(Tr)가 형성되는 영역을 스위칭 영역(TrA)이라 칭한다.
도시한 바와같이, 본 발명의 제 1 실시예에 따른 어레이 기판(101)은 투명한 절연기판(101), 예를 들어 유리기판 또는 플라스틱 기판 상에 화소영역(P)의 경계에 일방향으로 연장하는 게이트 배선(미도시)이 구비되고 있으며, 각 화소영역(P) 내의 스위칭 영역(TrA)에는 상기 게이트 배선(미도시)과 연결되며 게이트 전극(105)이 형성되고 있다.
또한, 상기 게이트 전극(105) 상부에는 이중층 구조를 갖는 게이트 절연막(110)이 형성되고 있다. 이때, 상기 이중층 구조를 이루는 게이트 절연막(110)은 그 용량 밀도가 약 10nF/㎠ 내지 약 30nF/㎠ 일 수 있다.
또한, 상기 이중층 구조를 이루는 상기 게이트 절연막(110) 중 하부의 제 1 게이트 절연막(112)은 알루미늄 산화물로 Al2(PO4)2-xO3x/2(0≤x≤1.5)로 표시되는 물질로 이루어지며, 약 100nm 내지 약 400nm의 두께와 약 4 내지 약 6의 유전상수를 갖는 것이 특징이다.
그리고, 상기 제 1 게이트 절연막(112) 상부에 위치하는 제 2 게이트 절연막(115)은 하프늄 산화물로 HfO2-x(SO4)x(0.2≤x≤1)로 표시되는 물질로 이루어지며, 약 10nm 내지 약 70nm의 두께의 두께와 약 9 내지 약 12의 유전상수를 갖는 것이 특징이다.
이와 같이 제 2 게이트 절연막(115)의 두께가 제 1 게이트 절연막(112)의 두께보다 훨씬 작으므로, 이중층 게이트 절연막(110)은 전체적으로 약 4 내지 약 6의 유전상수를 가질 수 있다.
이렇게 본 발명의 실시예에 따른 어레이 기판(101)에 있어서 상기 게이트 절연막(110)이 알루미늄 산화물의 제 1 게이트 절연막(112)과 하프늄 산화물의 제 2 게이트 절연막(115)의 이중층 구조를 이루는 이유에 대해서는 추후 제조 방법을 통해 상세히 설명한다.
한편, 상기 이중층 구조의 게이트 절연막(110) 위로 각 스위칭 영역(TrA)에는 상기 게이트 전극(105)에 대응하여 산화물 반도체 물질인 징크 옥사이드(ZnO)) 계열의 산화물, 예를 들어 IGZO(Indium Gallium Zinc Oxide), ZTO(Zinc Tin Oxide), ZIO(Zinc Indium Oxide) 중 어느 하나로 이루어진 산화물 반도체층(120)이 아일랜드 형태로 형성되고 있다.
또한, 상기 이중층 구조의 게이트 절연막(110) 위로 각 화소영역(P)의 경계에는 상기 게이트 배선(미도시)과 교차하여 화소영역(P)을 정의하는 데이터 배선(미도시)이 형성되고 있으며, 상기 스위칭 영역(TrA)에 있어 상기 산화물 반도체층(120) 상부에는 서로 이격하는 형태로 소스 전극(133)과 드레인 전극(136)이 형성되어 있다. 이때, 상기 소스 전극(133)의 일끝단은 상기 데이터 배선(미도시)과 연결되고 있다.
상기 스위칭 영역(TrA)에 순차 적층된 상기 게이트 전극(105)과 이중층 구조의 게이트 절연막(110)과 산화물 반도체층(120)과 서로 이격하는 소스 및 드레인 전극(133, 136)은 박막트랜지스터(Tr)를 이룬다.
이와 같이 산화물 반도체층(120)이 서로 이격하는 소스 및 드레인 전극(133, 136) 하부에 형성됨으로써 산화물 반도체층(120)의 상면이 소스 및 드레인 전극(133, 136)의 하면과 접촉하는 구조의 박막트랜지스터(Tr)를 이루게 된다. 이렇게 산화물 반도체층(120)의 상면이 소스 및 드레인 전극(133, 136)의 하면과 접촉하는 구조를 갖는 박막트랜지스터(Tr)를 탑 컨택 방식(Top contact type) 박막트랜지스터라 한다.
한편, 도 2는 본 발명의 제 2 실시예에 따른 산화물 반도체층을 갖는 박막트랜지스터를 포함하는 어레이 기판의 하나의 화소영역에 대한 단면도이다.
본 발명의 제 1 실시예에 있어서는 상기 소스 및 드레인 전극(133, 136)이 상기 산화물 반도체층(120) 상부에서 이격하는 형태로 형성되고 있지만, 도 2에서는, 상기 서로 이격하는 소스 및 드레인 전극(133, 136)과 상기 산화물 반도체층(120) 사이로 상기 산화물 반도체층(120)의 중앙부에는 상기 산화물 반도체층(120)과 접촉하며 아일랜드 형태로 절연물질로 이루어진 식각 방지패턴(etch stopper)(125)이 더욱 구비될 수도 있다.
이 경우, 소스 및 드레인 전극(133, 136)은 상기 식각 방지패턴(125) 상에서 서로 이격하는 형태를 이루며, 상기 식각 방지패턴(125)의 외측으로 노출된 상기 산화물 반도체층(120)의 일 테두리부와 각각 접촉하며 형성되는 것이 특징이다.
또한, 이러한 제 1 및 제 2 실시예에 따른 어레이 기판(101)에 있어서 상기 소스 및 드레인 전극(133, 136)과 데이터 배선(미도시) 상부에는 상기 드레인 전극을 노출시키는 드레인 콘택홀(143)을 갖는 보호층(140)이 형성되고 있으며, 상기 보호층(140) 위로 각 화소영역(P)에는 상기 드레인 콘택홀(143)을 통해 상기 드레인 전극(136)과 접촉하며 화소전극(150)이 형성되고 있다.
이러한 구성을 갖는 본 발명의 제 1 및 제 2 실시예에 따른 어레이 기판(101)은 박막트랜지스터(Tr)를 이루는 구성요소인 상기 산화물 반도체층(120)은 오믹콘택층을 필요로 하지 않으므로, 채널영역(CH)에 대응되는 오믹콘택물질층을 제거하여 서로 이격하는 형태의 오믹콘택층 형성을 위한 건식식각을 필요로 하지 않는 바, 건식식각 진행에 의한 반도체층 표면이 손상되는 일이 없으며, 따라서 이로 인해 반도체층의 표면 손상에 의해 박막트랜지스터(Tr)의 특성 저하 발생되지 않는 것이 특징이다.
또한, 상기 산화물 반도체 물질로 이루어진 산화물 반도체층(120)과 이의 하부에 구성된 이중층 구조의 게이트 절연막(110)과의 계면특성이 향상되며, 용액 형태의 절연물질로 코팅된 후 경화공정에 의해 형성되는 이중층 구조의 게이트 절연막(110)을 이루는 탈수 능력 향상에 의해 경화공정 진행 시 온도와 시간을 늘리지 않아도 솔벤트가 99%이상 거의 완벽히 제거됨으로써, 단일층 구조의 게이트 절연막을 사용하는 것에 비하여 더욱더 박막트랜지스터(Tr)의 전압 대 전류 특성 및 스위칭 특성이 향상되는 것이 특징이다.
이후에는 전술한 구성을 갖는 본 발명의 실시예 및 변형예에 따른 어레이 기판의 제조 방법에 대해 설명한다.
도 3a 내지 도 3k는 본 발명의 제 1 실시예에 따른 산화물 반도체층(120)이 구비된 어레이 기판의 박막트랜지스터(Tr)를 포함하는 하나의 화소영역(P)에 대한 제조 단계별 공정 단면도이다. 이때, 설명의 편의를 위해 각 화소영역(P) 내의 박막트랜지스터(Tr)가 형성될 부분을 스위칭 영역(TrA)이라 정의한다.
우선, 도 3a에 도시한 바와 같이, 투명한 절연기판(101) 예를 들어 유리 또는 플라스틱으로 이루어진 기판(101) 상에 제1금속물질, 예를 들어 구리(Cu), 구리 합금, 알루미늄(Al), 알루미늄 합금(AlNd), 몰리브덴(Mo) 및 몰리브덴 합금(MoTi) 중 선택된 하나 또는 둘 이상의 물질을 증착함으로써 단일층 또는 이중층 구조를 갖는 제 1 금속층(미도시)을 형성한다.
이후, 상기 제 1 금속층(미도시)을 포토레지스트의 도포, 노광 마스크를 이용한 노광, 노광된 포토레지스트의 현상 및 식각 등 일련의 단위 공정을 포함하는 마스크 공정을 진행하여 패터닝함으로써 화소영역(P)의 경계에 일방향으로 연장하는 게이트 배선(미도시)을 형성한다.
동시에 상기 스위칭 영역(TrA)에는 상기 게이트 배선(미도시)과 연결된 게이트 전극(105)을 형성한다. 이때, 도면에서는 일례로 상기 게이트 배선(미도시)과 게이트 전극(105)은 모두 단일층 구조로 이루어진 것을 도시하였다.
다음, 도 3b에 도시한 바와 같이, 제 1 솔벤트를 포함하는 용액 형태의 제 1 절연물질, 예를 들어 알루미늄 산화물(Al Oxide)을 일반적인 대기의 상온(약 24도℃) 분위기에서 제 1 코팅 장치(195), 예를 들어 스핀 코팅장치, 슬롯 코팅장치, 잉크 젯 프린팅 장치, 분무장치 중 어느 하나의 장치를 이용하여 상기 게이트 배선(미도시)과 게이트 전극(105) 위로 상기 기판(101) 전면에 코팅함으로써 제 1 절연물질층(111)을 형성한다. 이때, 상기 알루미늄 산화물은 더욱 정확히는 그 내부에 인산염(PO4 3-)을 더 포함할 수 있으며, Al2(PO4)2-xO3x/2(0≤x≤1.5)로 표시되는 물질인 것이 바람직하다.
다음, 3c에 도시한 바와같이, 전면에 코팅된 상태의 상기 제 1 절연물질층(111)이 형성된 기판(101)을 제 1 건조장치(미도시), 예를 들어 그 표면온도가 약 240℃ 내지 약 300℃인 핫 플레이트 상에 수 십초 내지 수백초간, 바람직하게는 약 30초 내지 약 500초간 위치시켜 상기 제 1 절연물질층(111) 내의 제 1 솔벤트 일부를 대기중으로 방출시키는 제 1 건조 공정을 진행하여 상기 제 1 절연물질층(111)을 건조시킨다.
다음, 도 3d에 도시한 바와같이, 상기 가건조된 상기 제 1 절연물질층(111) 위로 제 2 솔벤트를 포함하는 용액 형태의 제 2 절연물질, 예를 들어 하프늄(Hf) 산화물을 일반적인 대기의 상온(약 24도℃) 분위기에서 제 2 코팅장치(197), 예를 들어 스핀 코팅장치, 슬롯 코팅장치, 잉크 젯 프린팅 장치, 분무장치 중 어느 하나의 장치를 이용하여 코팅함으로써 제 2 절연물질층(113)을 형성한다. 이때, 상기 하프늄 산화물은 그 내부에 황산염(SO4 2-)을 더 포함할 수 있으며, HfO2-x(SO4)x(0.2≤x≤1)로 표시되는 물질인 것이 바람직하다.
다음, 도 3e에 도시한 바와같이, 전면에 코팅된 상태의 상기 제 2 절연물질층(113)이 형성된 기판(101)을 제 2 건조장치(미도시), 예를 들어 그 표면온도가 약 240℃ 내지 약 300℃인 핫 플레이트 상에 수 십초 내지 수 백초간, 바람직하게는 약 30초 내지 약 500초간 위치시켜 상기 제 2 절연물질층(113) 내의 제 2 솔벤트 일부를 대기중으로 방출시키는 제 2 건조 공정을 진행하여 상기 제 2 절연물질층(113)을 건조시킨다.
다음 도 3f에 도시한 바와 같이, 상기 건조된 상태의 제 2 절연물질층(도 3e의 113)과 제 2 절연물질층(도 3e의 111)이 형성된 상기 기판(101)을 경화장치(198), 예를 들어 퍼니스(furnace) 또는 오븐 내부에 위치시킨 후 약 300℃ 내지 약 350℃의 온도 분위기에 수분 내지 백 수십분, 바람직하게는 약 5분 내지 약 120분간 노출되도록 함으로써 상기 가건조된 제 2 절연물질층(113)과 그 하부의 제 1 절연물질층(111) 내에 위치하는 제 1 및 제 2 솔벤트를 99% 이상 거의 완전히 제거하는 제 1 경화공정을 진행한다.
이러한 제 1 경화공정 진행에 의해 상기 제 1 절연물질층 (111)은 경화됨으로써 약 100nm 내지 약 400nm 정도의 두께를 갖는 제 1 게이트 절연막(112)을 이루고, 상기 제 2 절연물질층(113) 또한 경화됨으로써 약 10nm 내지 약 70nm 정도의 두께를 갖는 제 2 게이트 절연막(115)을 이루고, 제 1 및 제 2 게이트 절연막(112, 115)은 이중층 구조의 게이트 절연막(110)을 이룬다.
이때, 이러한 제 1 경화공정 진행 시 상기 제 2 절연물질층(113)과 상기 제 1 절연물질층(111)은 그 계면에서 내부 반응이 발생하여 상기 제 1 절연물질층(111) 내부의 탈수 및 분해 능력을 극대화시킴으로써 제 1 절연물질층(111) 단독으로 형성된 것 대비 제 1 경화공정 진행시 비교적 낮은 온도에서 상대적으로 빠른 시간내에 솔벤트가 99%이상 제거될 수 있는 것이 특징이다.
즉, 상기 제 2 절연물질층(113)의 하프늄 산화물은 상기 제 1 절연물질층(111)의 알루미늄 산화물의 탈수 현상을 촉진시키는 역할을 함과 동시에, 약 300℃ 내지 약 350℃의 분위기에서의 제 1 경화 공정 시 제 1 절연물질층(111)의 알루미늄 산화물과 제 2 절연물질층(113)의 하프늄 산화물의 상호 확산이 발생하여 게이트 절연막(110)의 내부 밀도를 증가시켜 추후 공정에서 형성되는 산화물 반도체층(120)과의 계면 특성이 향상된다.
한편, 전술한 바와같이 알루미늄 산화물의 제 1 게이트 절연막(112)과 하프늄 산화물의 제 2 게이트 절연막(115)을 포함하는 이중층 구조의 게이트 절연막(110)은 그 용량 밀도가 약 10nF/㎠ 내지 약 30nF/㎠이며, 약 4 내지 약 6의 유전상수를 갖는 것이 특징이다.
실험결과, 약 350℃ 이하의 온도 분위기에서 약 60분 정도 경화공정을 진행한 하프늄 산화물의 제 2 게이트 절연막(115)과 알루미늄 산화물의 제 1 게이트 절연막(112)을 포함하는 이중층 구조의 게이트 절연막(110)은, 비교예로서 약 600℃ 온도 분위기에서 약 60분간 경화공정을 진행한 알루미늄 산화물만의 단일층 구조의 게이트 절연막과 동등한 수준의 솔벤트를 포함하고 있음을 알 수 있었다.
용액형의 절연물질을 이용하여 형성되는 게이트 절연막(110)의 경우 최종적으로 기판(101) 상에 남게되는 게이트 절연막(110) 내부에 솔벤트 물질이 완전히 제거될수록 이와 접촉하는 산화물 반도체 물질과의 계면 특성이 향상되고, 내부 치밀도가 증가되어 이를 구비한 박막트랜지스터의 스위칭 특성 및 전압 대 전류 특성이 향상됨을 실험적으로 알 수 있었다.
즉, 솔벤트가 게이트 절연막(110) 내부에 잔존하는 양이 많을수록 게이트 절연막(110)의 자체의 막질이 치밀하지 못하며, 이로 인해 그 내부에 국지 결함(localized defect)이 발생되며, 또한 이동전하(mobile charge)가 다수 남게 됨으로써 박막트랜지스터의 스위칭과 전압 대 전류 특성 및 신뢰성을 저하시키는 것이다.
본 발명의 제 1 실시예에 따른 어레이 기판(101)의 경우, 제 1 및 제 2 솔벤트의 탈수 촉진제 역할을 하는 하프늄 산화물로 이루어지고 약 10nm 내지 70nm 정도의 두께를 갖는 제 2 게이트 절연막(115)이 알루미늄 산화물의 제 1 게이트 절연막(112) 상부에 형성됨으로써, 경화공정 진행시 탈수 능력이 강화되어 제 1 및 제 2 솔벤트의 제거 능력이 향상되며 치밀한 내부 구조를 갖는 이중층 구조의 게이트 절연막(110)을 형성할 수 있는 것이 특징이다.
다음, 3g에 도시한 바와같이, 상기 이중층 구조의 게이트 절연막(110) 위로 제 3 솔벤트를 포함하는 용액형의 산화물 반도체 물질인 징크 옥사이드(ZnO)) 계열의 산화물, 예를 들면 IGZO(Indium Gallium Zinc Oxide), ZTO(Zinc Tin Oxide), ZIO(Zinc Indium Oxide) 중 어느 하나를 제 3 코팅 장치(미도시), 예를 들어 스핀 코팅장치, 슬롯 코팅장치, 잉크 젯 프린팅 장치, 분무장치 중 어느 하나의 장치를 이용하여 도포하여 산화물 반도체 물질층(미도시)을 형성한다.
이후, 상기 산화물 반도체 물질층(미도시)이 형성된 기판(101)을 제 3 건조장치, 예를 들어 그 표면온도가 240℃ 내지 300℃인 핫 플레이트 상에 수 십초 내지 수 백초간 바람직하게는 30초 내지 500초간 위치시켜 상기 산화물 반도체 물질층 내의 제 3 솔벤트 일부를 대기중으로 방출시키는 제 3 건조공정을 진행하여 산화물 반도체 물질층을 건조시킨다.
다음, 건조된 상태의 산화물 반도체 물질층(미도시)이 형성된 기판(101)을 제 2 경화장치(미도시), 예를 들어 퍼니스 또는 오븐 내부에 위치시킨 후 300℃ 내지 350℃의 온도 분위기에 수십분 내지 백 수십분 바람직하게는 약 5분 내지 약 120분간 노출되도록 함으로써 상기 건조된 산화물 반도체 물질층(미도시) 내에 존재하는 제 3 솔벤트를 99% 이상 거의 완전히 제거하는 제 2 경화공정을 진행함으로써 상기 기판(101) 전면에 제 3 솔벤트가 제거되어 경화된 상태의 산화물 반도체 물질층(119)을 형성한다.
다음, 도 3h에 도시한 바와 같이, 완전 경화된 상기 산화물 반도체 물질층(도 3g의 119)에 대해 마스크 공정을 진행하여 패터닝함으로써 상기 스위칭 영역(TrA)에 구비된 상기 게이트 전극(105)에 대응하여 이와 중첩하도록 아일랜드 형태의 산화물 반도체층(120)을 형성한다.
다음, 도 3i에 도시한 바와 같이, 상기 산화물 반도체층(120) 위로 제 2 금속물질, 예를 들어 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리합금, 크롬(Cr), 몰리브덴(Mo) 및 몰리브덴 합금(MoTi) 중 어느 하나 또는 둘 이상의 물질을 증착함으로써 단일층 구조 또는 다중층 구조의 제 2 금속층(미도시)을 형성한다.
다음, 상기 제 2 금속층(미도시) 위로 포토레지스트를 도포하고, 노광 마스크를 이용한 노광을 실시한 후, 현상 공정을 진행함으로써 추후 데이터 배선(미도시)이 형성될 영역과 스위칭 영역(TrA) 중 서로 이격하는 소스 및 드레인 전극(133, 136)이 형성될 부분에 대응하여 포토레지스트 패턴(미도시)을 형성한다.
이후, 상기 포토레지스트 패턴(미도시)을 식각 마스크로 하여 상기 포토레지스트 패턴(미도시) 외측으로 노출된 상기 제 2 금속층(미도시)을 식각액에 노출시켜 식각함으로써 상기 기판(101) 상에 상기 게이트 배선(미도시)과 교차하여 화소영역(P)을 정의하는 데이터 배선(미도시)을 형성하고, 동시에 상기 스위칭 영역(TrA)에는 상기 산화물 반도체층(120) 상에서 서로 이격하는 형태의 소스 및 드레인 전극(133, 136)을 형성한다. 이때, 상기 데이터 배선(미도시)과 상기 소스 전극(133)은 서로 연결된 상태가 된다. 도면에서는 단일층 구조의 제 2 금속층(미도시)이 형성됨으로써 상기 데이터 배선(미도시)과 소스 및 드레인 전극(133, 136)이 단일층 구조를 갖는 것을 일례로 나타내었다.
전술한 공정진행에 의해 상기 스위칭 영역(TrA)에 순차 적층된 상기 게이트 전극(105)과, 이중층 구조의 게이트 절연막(110)과, 산화물 반도체층(120)과, 서로 이격하는 소스 및 드레인 전극(133, 136)은 스위칭 소자인 박막트랜지스터(Tr)를 이룬다.
한편, 산화물 반도체층(120)은 그 자체로 상기 제 2 금속층의 금속물질과 오믹 접촉하는 특성을 가지므로 순수 비정질 실리콘으로 이루어진 반도체층과는 달리 불순물이 섞인 비정질 실리콘으로 이루어지는 오믹콘택층은 필요로 하지 않는다.
따라서 상기 산화물 반도체층(120)은 통상적으로 순수 비정질 실리콘의 액티브층과 불순물 비정질 실리콘의 서로 이격하는 오믹콘택층의 이중층 구조를 갖는 반도체층과는 달리 도시한 바와 같이 박막트랜지스터(Tr) 내부에서 단일층 구조를 이루는 것이 특징이다.
이러한 구성을 갖는 박막트랜지스터(Tr)는 단일층 구조의 산화물 반도체층(120)이 구비됨으로써 소스 및 드레인 전극(133, 136)을 형성 후 이들 두 전극(133, 136) 사이로 노출되는 오믹콘택층을 제거하기 위한 별도의 건식식각을 진행할 필요가 없다.
따라서 상기 산화물 반도체층(120)은 일반적인 실리콘 재질의 액티브층과 오믹콘택층으로 구성된 반도체층에 대해 반드시 진행해야 하는 건식식각이 생략됨으로써 이에 의한 반도체층 표면이 손상되는 일이 없으며, 이로 인해 반도체층의 표면 손상에 의해 박막트랜지스터(Tr)의 특성이 저하되는 것이 자연적으로 방지되는 것이 특징이다.
또한, 본 발명은 상기 산화물 반도체 물질로 이루어진 산화물 반도체층(120)과 이의 하부에 구성된 이중층 구조의 게이트 절연막(110)과의 계면특성이 상향되며, 경화공정 진행시 탈수 능력 향상에 의한 솔벤트의 제거력이 향상됨으로써 더욱더 박막트랜지스터(Tr)의 전압 대 전류 특성과 스위칭 특성 및 신뢰성이 향상되는 것이 특징이다.
이후, 상기 데이터 배선(미도시)과 소스 및 드레인 전극(133, 136) 상부에 남아있는 포토레지스트 패턴(미도시)을 스트립(strip)을 진행하여 제거함으로써 상기 데이터 배선(미도시)과 소스 및 드레인 전극(133, 136)을 노출시킨다.
다음, 도 3j에 도시한 바와 같이, 상기 데이터 배선(미도시)과 소스 및 드레인 전극(133, 136) 위로 유기절연물질, 예를 들어 벤조사이클로부텐(BCB) 또는 포토아크릴(photo acryl)을 코팅장치(미도시)를 이용하여 도포하거나, 또는 무기절연물질, 예를 들어 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착함으로써 상기 기판(101) 전면에 보호층(140)을 형성한다. 도면에 있어서는 유기절연물질로 이루어짐으로써 그 표면이 평탄한 상태를 갖는 보호층(140)이 형성된 것을 일례로 나타내었다.
이후, 상기 보호층(140)에 대해 마스크 공정을 진행하여 패터닝함으로써 상기 각 스위칭 영역(TrA)에 상기 드레인 전극(136)을 노출시키는 드레인 콘택홀(143)을 형성한다.
다음, 도 3k에 도시한 바와 같이, 상기 보호층(140) 위로 투명 도전성 물질, 예를 들어 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)를 증착하여 투명 도전성 물질층(미도시)을 형성하고, 이에 대해 마스크 공정을 진행하여 패터닝함으로써 각 화소영역(P)별로 분리되며 상기 드레인 콘택홀(143)을 통해 상기 드레인 전(136)극과 접촉하는 화소전극(150)을 형성함으로써 본 발명의 실시예에 따른 어레이 기판(101)을 완성한다.
도 4a 내지 4f는 본 발명의 제 2 실시예에 따른 어레이 기판의 하나의 화소영역(P)에 대한 공정 단면도이다. 본 발명의 제 2 실시예에 따른 어레이 기판의 제조 방법은 제 1 실시예 대비 반도체층 상부에 식각 방지패턴(125)을 형성하는 것만이 차이가 있으므로 제 1 실시예에 따른 어레이 기판의 제조 방법과 차별점이 있는 부분을 위주로 설명한다.
우선, 도 4a에 도시한 바와 같이, 제 1 실시예에 제시된 방법과 동일하게 기판(101) 상의 화소영역(P)의 경계에 일방향으로 연장하는 게이트 배선(미도시)과 이와 연결된 게이트 전극(105)을 형성하고, 이의 상부로 상기 기판(101) 전면에 알루미늄 산화물로 이루어진 제 1 게이트 절연막(112)과 하프늄 산화물로 이루어진 제 2 게이트 절연막(115)을 포함하는 이중층 구조의 게이트 절연막(110)을 형성한다.
다음, 상기 이중층 구조의 게이트 절연막(110) 위로 산화물 반도체 물질인 징크 옥사이드(ZnO)) 계열의 산화물, 예를 들어 IGZO(Indium Gallium Zinc Oxide), ZTO(Zinc Tin Oxide), ZIO(Zinc Indium Oxide) 중 어느 하나를 코팅 장치(미도시), 예를 들어 스핀 코팅장치, 슬롯 코팅장치, 잉크 젯 프린팅 장치, 분무장치 중 어느 하나의 장치를 이용하여 도포하여 산화물 반도체 물질층(미도시)을 형성한다.
이후, 상기 산화물 반도체 물질층(미도시)이 형성된 기판(101)을 그 표면온도가 240℃ 내지 300℃인 핫 플레이트 상에 수 십초 내지 수 백초간 바람직하게는 30초 내지 500초간 위치시켜 건조시키는 건조공정을 진행한다.
다음, 건조된 상태의 산화물 반도체 물질층(미도시)이 형성된 기판(101)을 경화장치(미도시), 예를 들어 퍼니스 또는 오븐 내부에 위치시킨 후 300℃ 내지 350℃의 온도 분위기에 수분 내지 백 수십분 바람직하게는 5분 내지 120분간 노출되도록 함으로써 상기 건조된 산화물 반도체 물질층(미도시) 내에 위치하는 솔벤트를 99% 이상 거의 완전히 제거하는 경화공정을 진행함으로써 상기 기판(101) 전면에 솔벤트가 제거되어 경화된 상태의 산화물 반도체 물질층(미도시)을 형성한다.
이후, 경화된 상태의 산화물 반도체 물질층(미도시)에 대해 마스크 공정을 진행하여 패터닝함으로써 상기 스위칭 영역(TrA)에 구비된 상기 게이트 전극(105)에 대응하여 이와 중첩하도록 아일랜드 형태의 산화물 반도체층(120)을 형성한다.
다음, 도 4b에 도시한 바와같이, 상기 산화물 반도체층(120) 위로 유기절연물질, 예를 들어 벤조사이클로부텐(BCB) 또는 포토아크릴(photo acryl)을 도포하거나, 또는 무기절연물질, 예를 들어 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착하여 버퍼층(123)을 형성한다.
다음, 도 4c에 도시한 바와같이, 상기 버퍼층(도 4b의 123)을 패터닝하여 상기 산화물 반도체층(120) 위로 그 중앙부에 대응하여 아일랜드 형태의 식각 방지패턴(125)을 형성한다.
한편, 본 발명의 제 2 실시예에 있어서는 상기 산화물 반도체층(120)과 상기 식각 방지패턴(125)을 서로 다른 마스크 공정 진행에 의해 형성함을 보이고 있지만, 이들 두 구성요소는 동시에 하나의 마스크 공정을 진행하여 형성될 수도 있다.
다음, 도 4d에 도시한 바와같이, 전술한 제 1 및 제 2 변형예와 같이 산화물 반도체층(120) 위로 식각 방지패턴(125)이 형성된 기판(101) 상에 실시예에서 제시된 동일한 방법을 진행하여 데이터 배선(미도시)과 상기 식각 방지패턴(125) 상부에서 서로 이격하는 소스 및 드레인 전극(133, 136)을 형성한다.
다음, 도 4e에 도시한 바와같이, 하고, 상기 드레인 전극(136)을 노출시키는 드레인 콘택홀(143)을 갖는 보호층(140)을 형성한 후, 도 4f에 도시한 바와같이, 상기 보호층(140) 위로 상기 드레인 콘택홀(143)을 통해 상기 드레인 전극(136)과 접촉하는 화소전극(150)을 각 화소영역(P)에 형성함으로써 본 발명의 제 1 및 제 2 변형예에 따른 어레이 기판(101)을 완성한다.
이러한 본 발명의 제 1 및 제 2 실시예에 따른 어레이 기판(101)은, 식각 방지패턴(125)이 상기 산화물 반도체층(120) 상부에 위치함으로써 상기 소스 및 드레인 전극(133, 136)을 형성하는 단계에서 이를 이루는 제 2 금속층의 식각 시 상기 산화물 반도체층(120)은 상기 제 2 금속층을 패터닝하기 위한 식각액에 노출되지 않으므로 더욱더 채널이 형성되는 산화물 반도체층(120)의 표면 손상을 방지할 수 있는 것이다.
도 5a 내지 5e는 본 발명의 제 3 실시예에 따른 어레이 기판의 하나의 화소영역(P)에 대한 공정 단면도이다.본 발명의 제 3 실시예의 경우, 도 5a에 도시한 바와 같이, 이중층 구조의 게이트 절연막(110) 위로 산화물 반도체 물질층(119)을 형성하고, 연속하여 상기 산화물 반도체 물질층(119) 위로 유기절연물질, 예를 들어 벤조사이클로부텐(BCB) 또는 포토아크릴(photo acryl)을 도포하거나, 또는 무기절연물질, 예를 들어 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착하여 버퍼층(123)을 형성한다.
이후, 상기 버퍼층(123) 위로 전면에 포토레지스트층을 형성하고, 이에 대해 회절노광 또는 하프톤 노광을 실시하고 현상함으로써 1 두께를 갖는 제 1 포토레지스트 패턴(191a)과 제 1 두께보다 두꺼운 제 2 두께를 갖는 제 2 포토레지스트 패턴(191b)을 형성한다.
다음, 도 5b에 도시한 바와같이, 상기 제 1 및 제 2 포토레지스트 패턴(191a, 191b) 외측으로 노출된 상기 버퍼층(도 5a의 123)과 그 하부의 산화물 반도체 물질층(도 5a의 119)을 연속적으로 식각함으로써 상기 이중층 구조의 게이트 절연막(110) 위로 동일한 평면 형태를 가지며 아일랜드 형상으로 적층된 산화물 반도체층(120)과 버퍼패턴(124)을 형성한다.
이후, 도 5c에 도시한 바와같이, 애싱(ashing)을 진행하여 상기 버퍼패턴(124) 상부에 위치하는 제 1 두께의 제 1 포토레지스트 패턴(도 5a의 191a)을 제거함으로써 상기 버퍼패턴(124)의 중앙부에 남아있는 상기 제 2 포토레지스트 패턴(191b) 외측으로 상기 버퍼패턴의 테두리부를 노출시킨다.
다음, 도 5d에 도시한 바와같이, 상기 제 2 포토레지스트 패턴(191b) 외측으로 노출된 상기 버퍼패턴(도 5b의 124)의 테두리부를 식각을 진행하여 제거함으로써 상기 산화물 반도체층(120)의 테두리부를 노출시키는 식각 방지패턴(125)을 형성한다.
이후, 도 5e에 도시한 바와같이, 상기 식각 방지패턴(125) 상부에 남아있는 상기 제 2 포토레지스트 패턴(도 5c의 191b)을 스트립(strip)을 진행하여 제거함으로써, 전술한 제 2 실시예와 동일한 구성을 갖는 산화물 반도체층(120)과 식각 방지패턴(125)을 형성할 수 있다.
이러한 제 3 실시예에 따른 어레이 기판의 제조에 있어 상기 식각 방지패턴 형성 이후 공정은 제 2 실시예에 따른 어레이 기판의 제조 방법과 동일하므로 설명을 생략한다.
도 6은 약 10nm 내지 약 70nm의 두께를 갖는 하프늄 산화물의 제 2 게이트 절연막를 포함하며 약 350℃에서 경화 공정을 진행한 본 발명의 제 1 및 제 2 실시예에 따른 어레이 기판을 PBTS(Positive Bias Temperature Stress) 테스트 전후의 박막트랜지스터의 전압 대 전류 특성을 나타낸 그래프이며, 도 7은 비교예로서 산화물 반도체층과 알루미늄 산화물 단일층의 게이트 절연막을 가지며 약 350℃에서 경화 공정을 진행한 어레이 기판에 있어 PBTS(Positive Bias Temperature Stress) 테스트 전후의 박막트랜지스터의 전압 대 전류 특성을 나타낸 그래프이다. 이때, 도 6 및 도 7은 PBTS(Positive Bias Temperature Stress) 테스트의 진행 시간별 그래프를 도시한 것으로, x축은 박막트랜지스터의 게이트전극 및 소스전극 사이의 전압을 나타내고, y축은 박막트랜지스터의 드레인전극 및 소스전극 사이의 전류를 나타낸다.
도 6을 참조하면 본 발명의 제 1 및 제 2 실시예에 따른 어레이 기판의 경우, 산화물 반도체층과 알루미늄 산화물의 제 1 게이트 절연막과 약 10nm 내지 약 70nm의 두께를 갖는 하프늄 산화물의 제 2 게이트 절연막을 포함하는 어레이 기판의 경우 약 350℃ 경화공정을 진행했음에도 불구하고, 게이트절연막의 솔벤트가 거의 완전히 제거되어 PBTS(Positive Bias Temperature Stress) 테스트 전후에 있어 문턱전압의 쉬프트 현상은 거의 발생되지 않았음을 알 수 있다.
하지만, 도 7을 참조하면, 알루미늄 산화물 단일층의 게이트 절연막을 갖는 비교예의 경우, 약 350℃에서의 경화 공정 진행 시 솔벤트 등이 거의 완전히 제거되지는 않음으로써 PBTS(Positive Bias Temperature Stress) 테스트 전 대비 PBTS(Positive Bias Temperature Stress) 테스트 후 문턱전압이 음의 전극 방향으로 쉬프트 되고 있음을 보이고 있다.
도 8은 본 발명의 제 4 실시예에 따른 산화물 반도체층을 갖는 박막트랜지스터를 포함하는 어레이 기판의 하나의 화소영역에 대한 단면도이다. 이때, 설명의 편의를 위해 각 화소영역(P) 내에 박막트랜지스터(Tr)가 형성되는 영역을 스위칭 영역(TrA)이라 칭한다.
도시한 바와같이, 본 발명의 제 4 실시예에 따른 어레이 기판(201)은 투명한 절연기판(201), 예를 들어 유리기판 또는 플라스틱 기판 상에 화소영역(P)의 경계에 일방향으로 연장하는 게이트 배선(미도시)이 구비되고 있으며, 각 화소영역(P) 내의 스위칭 영역(TrA)에는 상기 게이트 배선(미도시)과 연결되며 게이트 전극(205)이 형성되고 있다.
또한, 상기 게이트 전극(205) 상부에는 이중층 구조를 갖는 게이트 절연막(210)이 형성되고 있다. 이때, 상기 이중층 구조를 이루는 게이트 절연막(210)은 그 용량 밀도가 약 10nF/㎠ 내지 약 30nF/㎠이며, 약 4 내지 약 6의 유전상수를 갖는 것이 특징이다.
또한, 상기 이중층 구조를 이루는 상기 게이트 절연막(210) 중 하부의 제 1 게이트 절연막(212)은 알루미늄 산화물로 Al2(PO4)2-xO3x/2(0≤x≤1.5)로 표시되는 물질로 이루어지며, 100nm 내지 400nm 정도의 두께를 갖는 것이 특징이다.
그리고, 상기 제 1 게이트 절연막(212) 상부에 위치하는 제 2 게이트 절연막(215)은 하프늄 산화물로 HfO2-x(SO4)x(0.2≤x≤1)로 표시되는 물질로 이루어지며, 약 10nm 내지 약 70nm 정도의 두께의 두께를 갖는 것이 특징이다.
한편, 상기 이중층 구조의 게이트 절연막(210) 위로 각 화소영역(P)의 경계에는 상기 게이트 배선(미도시)과 교차하여 화소영역(P)을 정의하는 데이터 배선(미도시)이 형성되고 있으며, 상기 스위칭 영역(TrA)에는 상기 이중층 구조의 게이트 절연막 위로 서로 이격하는 형태로 소스 전극(233)과 드레인 전극(236)이 형성되어 있다. 이때, 상기 소스 전극(233)의 일끝단은 상기 데이터 배선(미도시)과 연결되고 있다.
또한, 상기 스위칭 영역에는 상기 서로 이격하는 소스 전극과 드레인 전극과 동시에 접촉하며 상기 게이트 전극(205)에 대응하여 산화물 반도체 물질인 징크 옥사이드(ZnO)) 계열의 산화물, 예를 들어 IGZO(Indium Gallium Zinc Oxide), ZTO(Zinc Tin Oxide), ZIO(Zinc Indium Oxide) 중 어느 하나로 이루어진 산화물 반도체층(220)이 아일랜드 형태로 형성되고 있다.
이때, 상기 스위칭 영역(TrA)에 순차 적층된 상기 게이트 전극(205)과 이중층 구조의 게이트 절연막(210)과 서로 이격하는 소스 및 드레인 전극(233, 236)과 산화물 반도체층(220)은 박막트랜지스터(Tr)를 이룬다.
이러한 구조를 갖는 본 발명의 제 4 실시예에 따른 어레이 기판(201)에 구비된 박막트랜지스터(Tr)는 산화물 반도체층의 저면이 서로 마주하는 상기 소스 및 드레인 전극의 상면과 접촉함으로서 보텀 컨택 방식이 되는 것이 특징이다.
한편, 본 발명의 제 4 실시예에 따른 어레이 기판(201)에 있어서 상기 산화물 반도체층과 데이터 배선(미도시) 상부에는 상기 산화물 반도체층 외측으로 노출된 상기 드레인 전극의 타 끝단 일부를 노출시키는 드레인 콘택홀(243)을 갖는 보호층(240)이 형성되고 있으며, 상기 보호층(240) 위로 각 화소영역(P)에는 상기 드레인 콘택홀(243)을 통해 상기 드레인 전극(236)과 접촉하며 화소전극(250)이 형성됨으로써 본 발명의 제 4 실시예에 따른 어레이 기판이 완성되고 있다.
이러한 구성을 갖는 본 발명의 제 4 실시예에 따른 어레이 기판(201) 또한 박막트랜지스터(Tr)를 이루는 구성요소인 상기 산화물 반도체층(220)은 오믹콘택층을 필요로 하지 않으므로, 산화물 반도체층(220)의 채널영역(CH)에 대응되는 오믹콘택물질층을 제거하여 서로 이격하는 형태의 오믹콘택층을 형성하기 위한 건식식각을 필요로 하지 않는 바, 건식식각 진행에 의한 반도체층 표면이 손상되는 일이 없으며, 따라서 이로 인해 반도체층의 표면 손상에 의해 박막트랜지스터(Tr)의 특성즉, 전압 대 전류 특성, 스위칭 특성 및 신뢰성 등의 저하 발생되지 않는 것이 특징이다.
또한, 서로 마주하며 이격하는 상기 소스 및 드레인 전극 사이의 영역에서 상기 산화물 반도체 물질로 이루어진 산화물 반도체층(220)과 이의 하부에 구성된 이중층 구조의 게이트 절연막(210)과의 계면 특성이 향상되며, 용액 형태의 절연물질로 코팅된 후 경화공정에 의해 형성되는 이중층 구조의 게이트 절연막(210)을 이루는 탈수 및 분해 능력 향상에 의해 경화공정 진행 시 온도와 시간을 늘리지 않아도 솔벤트가 99% 이상 거의 완벽하게 제거됨으로써, 게이트 절연막(210)이 치밀해지고 게이트 절연막(210) 내에 국지결함이나 이동전하가 거의 존재하지 않게 된다. 따라서, 더욱 더 박막트랜지스터(Tr)의 전압 대 전류 특성과 스위칭 특성 및 신뢰성이 향상될 수 있는 것이 특징이다.
이러한 구성을 갖는 본 발명의 제 4 실시예에 따른 어레이 기판의 제조 방법은, 전술한 본 발명의 제 1 실시예에 따른 어레이 기판의 제조 방법에 제시된 방법 대비 상기 산화물 반도체층을 형성하는 단계와, 상기 데이터 배선과 소스 및 드레인 전극을 형성하는 단계를 바꾸어 진행하는 것만이 차이가 있으며, 그 나머지 공정을 동일하므로 그 설명은 생략한다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
101: 기판 105: 게이트 전극
110: 게이트 절연막 112: 제 1 게이트 절연막
115: 제 2 게이트 절연막 198: 경화장치
P: 화소영역 TrA: 스위칭 영역
110: 게이트 절연막 112: 제 1 게이트 절연막
115: 제 2 게이트 절연막 198: 경화장치
P: 화소영역 TrA: 스위칭 영역
Claims (23)
- 기판과;
상기 기판 상부에 형성되는 게이트 배선과, 상기 게이트 배선과 연결되는 게이트 전극과;
상기 게이트 배선과 상기 게이트 전극 상부에 형성되며, 알루미늄 산화물로 이루어지고 제 1 두께를 갖는 제 1 게이트 절연막과 상기 제 1 게이트 절연막 상부에 하프늄 산화물로 이루어지고 제 2 두께를 갖는 제 2 게이트 절연막을 포함하는 이중층 구조의 게이트 절연막과;
상기 게이트 전극에 대응되는 상기 게이트 절연막 상부에 형성되는 산화물 반도체층과;
상기 게이트 절연막 상부에 형성되며, 상기 게이트 배선과 교차하여 화소영역을 정의하는 데이터 배선과;
상기 산화물 반도체층과 접촉하며 서로 이격되는 소스 및 드레인 전극과;
상기 데이터 배선과 상기 소스 및 드레인 전극 상부에 형성되며, 상기 드레인 전극을 노출하는 드레인 콘택홀을 가지는 보호층과;
상기 보호층 상부에 형성되며, 상기 드레인 콘택홀을 통해 상기 드레인 전극에 연결되는 화소전극
을 포함하고,
상기 게이트 절연막은, 상기 게이트 배선과 게이트 전극 상부에 상기 알루미늄 산화물 및 제 1 솔벤트를 포함하는 제 1 용액을 도포하여 알루미늄 산화물층을 형성하고, 상기 알루미늄 산화물층 상부에 상기 하프늄 산화물 및 제 2 솔벤트를 포함하는 제 2 용액을 도포하여 하프늄 산화물층을 형성하고, 상기 알루미늄 산화물층 및 상기 하프늄 산화물층으로부터 상기 제 1 및 제 2 솔벤트를 제거하여 형성되는 어레이 기판.
- 제 1 항에 있어서,
상기 소스 및 드레인 전극은 상기 산화물 반도체층 상부에 형성되며, 상기 산화물 반도체층의 상면은 상기 소스 및 드레인 전극의 하면과 접촉하는 것이 특징인 어레이 기판.
- 제 2 항에 있어서,
상기 소스 및 드레인 전극과 상기 산화물 반도체층 사이에 형성되며, 절연물질로 이루어지고 상기 산화물 반도체층의 중앙부에 대응하여 배치되는 식각 방지패턴을 더 포함하는 것이 특징인 어레이 기판.
- 제 1 항에 있어서,
상기 산화물 반도체층은 상기 소스 및 드레인 전극 상부에 형성되며, 상기 산화물 반도체층의 하면은 상기 소스 및 드레인 전극의 상면과 접촉하는 것이 특징인 어레이 기판.
- 제 1 항에 있어서,
상기 게이트 절연막은 10nF/㎠ 내지 30nF/㎠의 용량 밀도를 가지며, 상기 제 1 게이트 절연막은 4 내지 6의 유전상수를 가지고 상기 제 2 게이트 절연막은 9 내지 12의 유전상수를 가지는 것이 특징인 어레이 기판.
- 제 1 항에 있어서,
상기 알루미늄 산화물은 Al2(PO4)2-xO3x/2(0≤x≤1.5)로 표시되는 물질인 것이 특징인 어레이 기판.
- 제 1 항에 있어서,
상기 하프늄 산화물은 HfO2-x(SO4)x(0.2≤x≤1)로 표시되는 물질인 것이 특징인 어레이 기판.
- 제 1 항에 있어서,
상기 제 1 두께는 100nm 내지 400nm이며, 상기 제 2 두께는 10nm 내지 70nm인 것이 특징인 어레이 기판.
- 제 1 항에 있어서,
상기 산화물 반도체층은 징크 옥사이드(ZnO) 계열의 산화물을 포함하는 것이 특징인 어레이 기판.
- 제 9 항에 있어서,
상기 징크 옥사이드(ZnO) 계열의 산화물은 IGZO(Indium Gallium Zinc Oxide), ZTO(Zinc Tin Oxide), ZIO(Zinc Indium Oxide) 중 적어도 하나를 포함하는 것이 특징인 어레이 기판.
- 기판 상부에 게이트 배선과, 상기 게이트 배선과 연결되는 게이트 전극을 형성하는 단계와;
상기 게이트 배선과 상기 게이트 전극 상부에, 알루미늄 산화물로 이루어지고 제 1 두께를 갖는 제 1 게이트 절연막과 상기 제 1 게이트 절연막 상부에 하프늄 산화물로 이루어지고 제 2 두께를 갖는 제 2 게이트 절연막을 포함하는 이중층 구조의 게이트 절연막을 형성하는 단계와;
상기 게이트 전극에 대응되는 상기 게이트 절연막 상부에 산화물 반도체층을 형성하는 단계와;
상기 게이트 절연막 상부에, 상기 게이트 배선과 교차하여 화소영역을 정의하는 데이터 배선과, 상기 산화물 반도체층과 접촉하며 서로 이격되는 소스 및 드레인 전극을 형성하는 단계와;
상기 데이터 배선과 상기 소스 및 드레인 전극 상부에, 상기 드레인 전극을 노출시키는 드레인 콘택홀을 갖는 보호층을 형성하는 단계와;
상기 보호층 상부에 상기 드레인 콘택홀을 통해 상기 드레인 전극에 연결되는 화소전극을 형성하는 단계
를 포함하고,
상기 게이트 절연막을 형성하는 단계는,
상기 게이트 배선과 게이트 전극 상부에 상기 알루미늄 산화물 및 제 1 솔벤트를 포함하는 제 1 용액을 도포하여 알루미늄 산화물층을 형성하는 단계와;
상기 알루미늄 산화물층 상부에 상기 하프늄 산화물 및 제 2 솔벤트를 포함하는 제 2 용액을 도포하여 하프늄 산화물층을 형성하는 단계와;
상기 알루미늄 산화물층 및 상기 하프늄 산화물층이 형성된 상기 기판을 300℃ 내지 350℃의 온도의 제 1 경화장치에 제 1 시간 동안 배치하여 상기 알루미늄 산화물층 및 상기 하프늄 산화물층으로부터 상기 제 1 및 제 2 솔벤트를 제거하는 단계
를 포함하는 어레이 기판의 제조 방법.
- 제 11 항에 있어서,
상기 소스 및 드레인 전극은 상기 산화물 반도체층 상부에 형성되며, 상기 산화물 반도체층의 상면은 상기 소스 및 드레인 전극의 하면과 접촉하는 것이 특징인 어레이 기판의 제조 방법.
- 제 12 항에 있어서,
상기 소스 및 드레인 전극과 상기 산화물 반도체층 사이에, 절연물질로 이루어지고 상기 산화물 반도체층의 중앙부에 대응하여 배치되는 식각 방지패턴을 형성하는 단계를 더 포함하는 어레이 기판의 제조 방법.
- 제 11 항에 있어서,
상기 산화물 반도체층은 상기 소스 및 드레인 전극 상부에 형성되며, 상기 산화물 반도체층의 하면은 상기 소스 및 드레인 전극의 상면과 접촉하는 것이 특징인 어레이 기판의 제조 방법.
- 제 11 항에 있어서,
상기 알루미늄 산화물은 Al2(PO4)2-xO3x/2(0≤x≤1.5)로 표시되는 물질이며,
상기 하프늄 산화물은 HfO2-x(SO4)x(0.2≤x≤1)로 표시되는 물질인 것이 특징인 어레이 기판의 제조 방법.
- 제 11 항에 있어서,
상기 제 1 두께는 100nm 내지 400nm이며, 상기 제 2 두께는 10nm 내지 70nm인 것이 특징인 어레이 기판의 제조 방법.
- 삭제
- 제 11 항에 있어서,
상기 제 1 시간은 5분 내지 120분인 것이 특징인 어레이 기판의 제조 방법.
- 제 11 항에 있어서,
상기 알루미늄 산화물층 및 상기 하프늄 산화물층은 각각 스핀 코팅장치, 슬롯 코팅장치, 잉크 젯 프린팅 장치, 분무장치 중 하나를 이용하여 형성되는 것이 특징인 어레이 기판의 제조 방법.
- 제 11 항에 있어서,
상기 게이트 절연막을 형성하는 단계는,
상기 알루미늄 산화물층이 형성된 상기 기판을 240℃ 내지 300℃의 온도의 제 1 건조장치에 배치하여 상기 알루미늄 산화물층으로부터 상기 제 1 솔벤트를 제거하는 단계와;
상기 하프늄 산화물층이 형성된 상기 기판을 240℃ 내지 300℃의 온도의 제 2 건조장치에 배치하여 상기 하프늄 산화물층으로부터 상기 제 2 솔벤트를 제거하는 단계
를 포함하는 어레이 기판의 제조 방법.
- 제 11 항에 있어서,
상기 산화물 반도체층은 징크 옥사이드(ZnO) 계열의 산화물을 포함하는 것이 특징인 어레이 기판의 제조 방법.
- 제 21 항에 있어서,
상기 징크 옥사이드(ZnO) 계열의 산화물은 IGZO(Indium Gallium Zinc Oxide), ZTO(Zinc Tin Oxide), ZIO(Zinc Indium Oxide) 중 적어도 하나를 포함하는 것이 특징인 어레이 기판의 제조 방법.
- 기판 상부에 게이트 배선과, 상기 게이트 배선과 연결되는 게이트 전극을 형성하는 단계와;
상기 게이트 배선과 상기 게이트 전극 상부에, 알루미늄 산화물로 이루어지고 제 1 두께를 갖는 제 1 게이트 절연막과 상기 제 1 게이트 절연막 상부에 하프늄 산화물로 이루어지고 제 2 두께를 갖는 제 2 게이트 절연막을 포함하는 이중층 구조의 게이트 절연막을 형성하는 단계와;
상기 게이트 전극에 대응되는 상기 게이트 절연막 상부에 산화물 반도체층을 형성하는 단계와;
상기 게이트 절연막 상부에, 상기 게이트 배선과 교차하여 화소영역을 정의하는 데이터 배선과, 상기 산화물 반도체층과 접촉하며 서로 이격되는 소스 및 드레인 전극을 형성하는 단계와;
상기 데이터 배선과 상기 소스 및 드레인 전극 상부에, 상기 드레인 전극을 노출시키는 드레인 콘택홀을 갖는 보호층을 형성하는 단계와;
상기 보호층 상부에 상기 드레인 콘택홀을 통해 상기 드레인 전극에 연결되는 화소전극을 형성하는 단계
를 포함하고,
상기 산화물 반도체층을 형성하는 단계는,
스핀 코팅장치, 슬롯 코팅장치, 잉크 젯 프린팅 장치, 분무장치 중 하나를 이용하여 산화물 반도체 물질 및 제 3 솔벤트를 포함하는 제 3 용액을 도포하여 상기 게이트 절연막 상부에 산화물 반도체 물질층을 형성하는 단계와;
상기 산화물 반도체 물질층이 형성된 기판을 240℃ 내지 300℃의 온도의 제 3 건조장치에 배치하여 상기 산화물 반도체 물질층으로부터 상기 제 3 솔벤트를 제거하는 단계와;
상기 산화물 반도체 물질층이 형성된 기판을 300℃ 내지 350℃의 온도의 제 2 경화장치에 5분 내지 120분 동안 배치하여 상기 산화물 반도체 물질층으로부터 상기 제 3 솔벤트를 제거하는 단계
를 포함하는 어레이 기판의 제조 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US13/315,049 | 2011-12-08 | ||
| US13/315,049 US8710497B2 (en) | 2011-12-08 | 2011-12-08 | Array substrate including thin film transistor and method of fabricating the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20130066513A KR20130066513A (ko) | 2013-06-20 |
| KR101592328B1 true KR101592328B1 (ko) | 2016-02-05 |
Family
ID=48571148
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020120141797A KR101592328B1 (ko) | 2011-12-08 | 2012-12-07 | 어레이 기판 및 이의 제조방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US8710497B2 (ko) |
| KR (1) | KR101592328B1 (ko) |
| CN (1) | CN103165598B (ko) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011043206A1 (en) * | 2009-10-09 | 2011-04-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| CN103299429B (zh) * | 2010-12-27 | 2016-08-10 | 夏普株式会社 | 有源矩阵基板及其制造方法以及显示面板 |
| KR20130133289A (ko) * | 2012-01-20 | 2013-12-06 | 파나소닉 주식회사 | 박막 트랜지스터 |
| US9166054B2 (en) * | 2012-04-13 | 2015-10-20 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| CN103094354B (zh) * | 2013-01-28 | 2015-08-12 | 合肥京东方光电科技有限公司 | 阵列基板及其制造方法、显示装置 |
| CN103474355A (zh) * | 2013-09-16 | 2013-12-25 | 上海大学 | 一种薄膜晶体管的制造方法 |
| KR102091400B1 (ko) * | 2013-09-24 | 2020-03-20 | 엘지디스플레이 주식회사 | 금속배선 형성 방법 및 이를 적용한 어레이 기판 및 이의 제조방법 |
| CN106233437A (zh) * | 2014-05-01 | 2016-12-14 | 瑞萨电子株式会社 | 半导体器件及半导体器件的制造方法 |
| KR102291463B1 (ko) * | 2015-01-22 | 2021-08-19 | 삼성디스플레이 주식회사 | 박막 트랜지스터 표시판 및 그 제조 방법 |
| TWI561894B (en) * | 2015-05-29 | 2016-12-11 | Hon Hai Prec Ind Co Ltd | Manufacturing method of making electronic connection structure, tft substrate, and insulation layer |
| WO2017018416A1 (ja) * | 2015-07-27 | 2017-02-02 | シャープ株式会社 | 半導体装置およびその製造方法 |
| CN105226015B (zh) * | 2015-09-28 | 2018-03-13 | 深圳市华星光电技术有限公司 | 一种tft阵列基板及其制作方法 |
| KR102494732B1 (ko) * | 2015-10-16 | 2023-02-01 | 삼성디스플레이 주식회사 | 박막 트랜지스터 표시판 및 그 제조 방법 |
| TWI694521B (zh) | 2019-03-22 | 2020-05-21 | 友達光電股份有限公司 | 半導體結構及其製作方法 |
| US11327398B2 (en) | 2019-04-30 | 2022-05-10 | Samsung Electronics Co., Ltd. | Photoresist compositions and methods for fabricating semiconductor devices using the same |
| CN111785656B (zh) * | 2020-07-28 | 2023-08-15 | 哈尔滨工业大学 | 电子器件氧化层中固定负电荷陷阱的检测方法 |
| WO2023189487A1 (ja) * | 2022-03-30 | 2023-10-05 | 株式会社ジャパンディスプレイ | 半導体装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6325974A (ja) * | 1986-07-18 | 1988-02-03 | Hitachi Ltd | 半導体装置 |
| US7773365B2 (en) * | 2004-04-30 | 2010-08-10 | Hewlett-Packard Development Company, L.P. | Dielectric material |
| JP2010056541A (ja) * | 2008-07-31 | 2010-03-11 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| KR101681483B1 (ko) * | 2008-09-12 | 2016-12-02 | 삼성디스플레이 주식회사 | 박막 트랜지스터 기판 및 그 제조 방법 |
| JP2010205987A (ja) * | 2009-03-04 | 2010-09-16 | Sony Corp | 薄膜トランジスタおよびその製造方法並びに表示装置 |
| KR20110093113A (ko) * | 2010-02-11 | 2011-08-18 | 삼성전자주식회사 | 박막 트랜지스터 기판 및 이의 제조 방법 |
| KR20110133251A (ko) * | 2010-06-04 | 2011-12-12 | 삼성전자주식회사 | 박막 트랜지스터 표시판 및 그 제조 방법 |
-
2011
- 2011-12-08 US US13/315,049 patent/US8710497B2/en active Active
-
2012
- 2012-12-07 KR KR1020120141797A patent/KR101592328B1/ko active IP Right Grant
- 2012-12-07 CN CN201210526067.XA patent/CN103165598B/zh active Active
Non-Patent Citations (1)
| Title |
|---|
| Matti Alemayehu et. al. Tunable dielectric thin films by aqueous, inorganic solution-based processing. Solid State Sciences. 2011. 11., Vol. 13, 2037-2040* |
Also Published As
| Publication number | Publication date |
|---|---|
| CN103165598A (zh) | 2013-06-19 |
| KR20130066513A (ko) | 2013-06-20 |
| CN103165598B (zh) | 2016-04-20 |
| US8710497B2 (en) | 2014-04-29 |
| US20130146862A1 (en) | 2013-06-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101592328B1 (ko) | 어레이 기판 및 이의 제조방법 | |
| KR101213708B1 (ko) | 어레이 기판 및 이의 제조방법 | |
| KR101593443B1 (ko) | 어레이 기판의 제조방법 | |
| KR101280827B1 (ko) | 어레이 기판 및 이의 제조방법 | |
| US9627461B2 (en) | Array substrate, its manufacturing method and display device | |
| CN102263111B (zh) | 阵列基板及制造该阵列基板的方法 | |
| US10205027B2 (en) | Coplanar double gate electrode oxide thin film transistor and manufacture method thereof | |
| US20160370621A1 (en) | Array substrate, manufacturing method thereof and liquid crystal display | |
| WO2016023294A1 (zh) | 阵列基板及制备方法和显示装置 | |
| KR101019048B1 (ko) | 어레이 기판 및 이의 제조방법 | |
| US20100289023A1 (en) | Array substrate for dislay device and method of fabricating the same | |
| US9842915B2 (en) | Array substrate for liquid crystal display device and method of manufacturing the same | |
| WO2014166176A1 (zh) | 薄膜晶体管及其制作方法、阵列基板和显示装置 | |
| TWI427784B (zh) | 畫素結構的製造方法及有機發光元件的製造方法 | |
| US9214476B1 (en) | Pixel structure | |
| US11114630B2 (en) | Display panel, manufacturing method thereof, display device | |
| US9711602B2 (en) | Method of making thin film transistor array and source/drain contact via-interconnect structures formed thereby | |
| US9269637B2 (en) | Thin film transistor substrate | |
| CN210403734U (zh) | 一种显示基板、显示装置 | |
| CN110998857A (zh) | 一种薄膜晶体管及其制备方法与薄膜晶体管阵列 | |
| KR101257928B1 (ko) | 박막 트랜지스터 및 그 제조방법 | |
| US8465994B2 (en) | Method for fabricating active-matrix display device | |
| KR102104361B1 (ko) | 유기전계 발광소자 및 이의 제조 방법 | |
| KR20120130981A (ko) | 어레이 기판 및 이의 제조방법 | |
| JP5422972B2 (ja) | 有機薄膜トランジスタアレイの製造方法、及び有機薄膜トランジスタアレイ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20190114 Year of fee payment: 4 |