KR101584477B1 - 다중 채널을 위한 클럭 복원 장치, 수신 장치, 및 통신 시스템 - Google Patents

다중 채널을 위한 클럭 복원 장치, 수신 장치, 및 통신 시스템 Download PDF

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Abstract

다중 데이터 채널들의 클럭 신호들을 복원하기 위한 클럭 복원 장치의 다양한 실시예들이 개시된다. 일실시예에 따른 복수의 데이터 채널들에 대한 클럭 복원 장치는 복수의 채널 블록들을 포함하고, 상기 각 채널 블록은, 각각의 데이터 채널로부터 수신된 각각의 데이터 신호(data signal)와 글로벌 신호(global signal)에 기초하여 중간 신호를 생성하는 주파수 검출 블록(frequency detection block), 및 상기 글로벌 신호 및 상기 각각의 데이터 신호에 대응하는 각각의 데이터 채널(data channel)에 대한 클럭 신호(clock signal)를 복원하는 복원 블록(recovery block)을 포함할 수 있다. 또한, 상기 장치는, 상기 복수의 채널 블록들로부터 중간 신호들을 수신하여 결합함에 따라 상기 글로벌 신호를 생성하는 글로벌 신호 생성 블록(global signal generation block)을 포함할 수도 있다.

Description

다중 채널을 위한 클럭 복원 장치, 수신 장치, 및 통신 시스템{CLOCK RECOVERY, RECEIVER AND COMMUNICATION SYSTEM FOR MULTIPLE CHANNELS}
본 발명의 다양한 실시예들은 디지털 데이터 처리에 관한 것으로서, 보다 상세하게는, 클럭 복원, 클럭 및 데이터 복원(CDR), 수신 장치(receiver) 및 다중 데이터 채널들에 대한 통신 시스템에 관한 것이다.
여기서 다른 명시적인 지시가 없는 한, 이 항목에 기재된 사항들은 이 출원에 개시된 기술적 사상에 대한 필수적인 선행 기술이 아니며, 따라서, 그 사항들은 본 출원의 개시 사항에 대한 인정된 선행 기술로서 간주되어서는 안 된다.
클럭 복원 또는 CDR(Clock and Data Recovery) 기법은 입출력 인터페이스, 수신 장치, 및 통신 시스템과 같은 다양한 디지털 데이터 처리에서 이용되고 있다. 예를 들어, 디지털 데이터 스트림이 클럭 신호(clock signal) 없이 수신 장치로 전송된 경우, 수신 장치는 참조 주파수의 근사값에 기초하여 클럭을 생성하는 CDR 기법을 이용할 수 있다. 데이터를 복원할 수 있는 클럭 신호를 찾을 수 있다. 그러나, 기존의 CDR 기법에는 몇 가지 문제점이 존재한다. 예를 들어, 대부분의 CDR 기술은 각 채널 데이터 스트림의 위상 고정을 필요로한다. 이는 위상이 고정된 데이터 스트림에 나머지 스트림들의 동작을 구속시키는 효과를 가져올 수 있다.
또한, 병렬 통신 기술은 고속 전송을 제공하기 위해 복수의 데이터 채널들을 동시에 이용하여 데이터를 전송하기 위해 개발되었다.
따라서, 다수의 데이터 스트림들에 대한 보다 효율적인 CDR 기술이 요구되고 있다.
본 발명은 상기한 문제점을 해소하고자 안출된 것으로, 복수의 데이터 채널들에 대한 클럭 복원 장치를 제공할 수 있다.
클럭 복원 장치는, 복수의 채널 블록들을 포함하고, 각 채널 블록은, 각각의 데이터 채널로부터 수신된 각각의 데이터 신호(data signal)와 글로벌 신호(global signal)에 기초하여 중간 신호를 생성하는 주파수 검출 블록(frequency detection block), 및 상기 글로벌 신호 및 상기 각각의 데이터 신호에 대응하는 각각의 데이터 채널(data channel)에 대한 클럭 신호(clock signal)를 복원하는 복원 블록(recovery block)을 포함할 수 있다. 클럭 복원 장치는 상기 복수의 채널 블록들로부터 중간 신호들을 수신하여 결합함에 따라 상기 글로벌 신호를 생성하는 글로벌 신호 생성 블록(global signal generation block)을 더 포함할 수 있다.
또 다른 실시예에 따르면, 상기 각 채널 블록 내 주파수 검출 블록은, 상기 각각의 데이터 신호에 기초하여 참조 신호를 생성하는 참조 신호 생성부(reference signal generator), 상기 글로벌 신호에 기초하여 피드백 신호를 생성하는 피드백 신호 생성부(feedback signal generator), 및 상기 피드백 신호 및 참조 신호 간의 주파수 차이를 나타내는 상기 중간 신호를 생성하는 주파수 검출부(frequency detector)를 포함할 수 있다.
본 발명의 일실시예에 있어서, 복수의 데이터 채널들에 대한 클럭 복원 장치는, 복수의 데이터 채널들로부터 데이터 신호들을 수신하고, 상기 복수의 데이터 채널들 중 하나 이상의 활성 채널(active channel)로부터 수신된 적어도 하나의 데이터 신호에 기초하여 글로벌 신호를 생성하는 주파수 획득 블록(frequency acquisition block)을 포함하고, 상기 글로벌 신호는, 상기 하나 이상의 활성 채널에서 사용된 주파수와 실질적으로 동일한 주파수를 가질 수 있다. 상기 클럭 복원 장치는 해당 데이터 신호에 기초하여 상기 글로벌 신호의 위상을 회전함에 따라 데이터 신호에 대응하는 클럭 신호를 복원하며, 상기 복수의 데이터 채널들 각각에 대응하는 복수의 복원 블록들을 더 포함할 수 있다.
본 발명의 다른 실시예 따르면 복수의 데이터 채널들에 대한 수신 장치를 제공할 수 있다. 상기 수신 장치는, 복수의 채널 블록들을 포함하고, 각 채널 블록은, 각각의 데이터 채널로부터 수신된 각각의 데이터 신호(data signal)와 글로벌 신호(global signal)에 대한 응답으로 중간 신호를 생성하는 주파수 검출 블록(frequency detection block), 및 상기 글로벌 신호 및 각각의 데이터 신호에 대응하는 각각의 데이터 채널에 대한 데이터와 클럭 신호(clock signal)를 복원하는 복원 블록(recovery block)을 포함할 수 있다. 상기 수신 장치는, 상기 채널 블록들로부터 중간 신호들을 수신하여 결합함에 따라 상기 글로벌 신호를 생성하는 글로벌 신호 생성 블록(global signal generation block)를 더 포함할 수 있다.
일부 실시예에서는 상술한 수신 장치를 포함하는 통신 시스템을 제공할 수 있다.
일부 실시예에서는 복수의 데이터 채널들에 대한 클럭 복원 방법을 제공할 수 있다. 상기 방법은, 적어도 두 개의 채널 블록들 및 글로벌 신호 생성 블록을 포함하는 장치에서 수행되고, 각 채널 블록에서 주파수 검출 블록을 이용하여, 글로벌 신호 및 각각의 데이터 채널로부터 수신된 각각의 데이터 신호에 기초하여 중간 신호를 생성하는 단계, 각 채널 블록에서 복원 블록을 이용하여, 상기 글로벌 신호 및 상기 각각의 데이터 신호에 대응하는 각각의 데이터 채널에 대한 클럭 신호를 복원하는 단계, 및 글로벌 신호 생성 블록에서 상기 글로벌 신호를 생성하도록 각각의 채널 블록으로부터의 중간 신호들을 수신 및 결합하는 단계를 포함할 수 있다.
본 발명의 일실시예에서는 명령어를 포함하는 컴퓨터로 판독 가능한 기록 매체를 제공할 수도 있다. 상기 명령어가 적어도 하나의 프로세서, 적어도 두 개의 채널 블록들, 및 글로벌 신호 생성 블록을 포함하는 장치에 의해 실행될 때, 복수의 데이터 채널들에 대한 클럭 복원을 수행하는 방법은, 각 채널 블록에서 주파수 검출 블록을 이용하여, 글로벌 신호 및 각각의 데이터 채널로부터 수신된 각각의 데이터 신호에 기초하여 중간 신호를 생성하는 단계, 각 채널 블록에서 복원 블록을 이용하여, 상기 글로벌 신호 및 상기 각각의 데이터 신호에 대응하는 각각의 데이터 채널에 대한 클럭 신호를 복원하는 단계, 및 글로벌 신호 생성 블록을 이용하여 상기 글로벌 신호를 생성하도록 각각의 채널 블록으로부터의 중간 신호들을 수신 및 결합하는 단계를 포함할 수 있다.
본 발명의 추가적인 목적 및 효과는 후술하는 기재의 일부로서 기재될 수 있으며, 후술하는 기재의 일부는 본 명세서의 설명으로부터 자명하게 도출될 수 있고, 또한 본 발명의 실제 활용에 의하여 학습될 수 있다. 본 발명의 목적 및 효과들은 첨부된 청구항들에서 밝히고 있는 구성 요소들의 수단들과 그 결합에 의하여 구현될 수 있으며, 획득될 수 있을 것이다.
따라서, 앞선 본 발명에 관한 일반적인 설명과 후술하는 상세한 기재는 단지 예시적이고 설명을 위한 것일 뿐이며, 청구항에 기재된 발명을 제한하는 것으로 해석되어서는 안된다.
첨부된 도면은 본 발명의 일부로서 삽입되는 것이고, 본 발명의 다양한 실시예들을 설명하는 것이며, 그것들은 본 발명의 상세한 설명과 함께 본 발명의 원리를 설명하기 위한 것이다.
도 1은 VCO 기반 CDR 구조의 예시를 도시한 도면이다.
도 2는 회전기 기반 CDR 구조의 예시를 도시한 도면이다.
도 3은 본 발명의 일실시예에 있어서, 클럭 복원 장치의 블록도를 도시한 도면이다.
도 4는 본 발명의 다른 실시예에 있어서, 클럭 복원 장치의 블록도를 도시한 도면이다.
도 5는 본 발명의 또 다른 실시예에 있어서, 클럭 복원 장치의 블록도를 도시한 도면이다.
도 6은 본 발명의 일실시예에 있어서, 마스터리스(master-less) 및 레퍼런스리스(reference-less) 회전기 기반의 병렬 CDR 구조를 도시한 도면이다.
도 7은 본 발명의 일실시예에 있어서, 지터 허용 마스크와 FLL의 위상 잡음 간의 비교를 도시한 도면이다.
도 8은 본 발명의 일실시예에 있어서, 지터 누적이 제거된 경우에 FLL 및 SRCG의 위상 잡음의 변화를 도시한 도면이다.
도 9는 본 발명의 일실시예에 있어서, 지터 억제 루프의 수학적 모델을 도시한 도면이다.
도 10은 본 발명의 일실시예에 있어서, 지터 억제 방식과 SRCG의 위상 잡음의 시뮬레이션 결과를 도시한 도면이다.
도 11은 본 발명의 일실시예에 있어서, 수신 장치의 블록도를 도시한 도면이다.
도 12는 본 발명의 다른 실시예에 있어서, 수신 장치의 블록도를 도시한 도면이다.
이하의 상세한 설명은 첨부된 도면을 참조하여 상세하게 설명하며, 동일한 참조 부호는 문맥이 달리 지시하지 않는 한, 동일 또는 같은 부분을 참조하도록 도면 전반에 걸쳐서 사용한다.
개시된 기술은 컴퓨터들, 수신 장치들, 및 통신 장치들을 위한 입/출력 인터페이스와 같은 다양한 시스템에 적용될 수 있다. 개시된 실시예들은 주로 클럭 복원 구조(clock recovery architecture)에 대해 설명하기로 한다. 그러나, 개시된 실시예들은 이러한 유형의 구조에 한정되지 않으며, 이는 당업자에게 명백할 것이다.
도 1은 VCO(Voltage-Controlled oscillator) 기반 CDR 구조의 예시를 도시한 도면이고, 도 2는 회전기 기반 CDR 구조의 예시를 도시한 도면이다.
전력 사용량 및 면적 효율을 고려하면, 도 1에 도시된 회전기 기반 CDR 구조가 도 2에 도시된 VC0 기반 CDR 구조보다 병렬 입출력 어플리케이션(I/O application)에 더 적합할 수 있다. 참조 클럭 신호(reference clock signal)이 존재하지 않는 경우, VCO는 채널들 중 하나(예를 들어, 마스터 채널)의 데이터 스트림에 위상을 고정할 필요가 있으며, 나머지 회전기 기반 채널들(rotator-based channels)에 대한 CDR 동작은 위상이 고정된 VCO 클럭 신호의 존재에 구속될 수 있다.
도 3은 본 발명의 일실시예에 있어서, 클럭 복원 장치(300)의 블록도를 도시한 도면이다. 클럭 복원 장치(300)는 주파수 획득 블록(310) 및 복수의 복원 블록들(350_1, 350_2, 350_3, 350_4)을 포함할 수 있다. 주파수 획득 블록(Frequency acquisition block, 310)은 각 데이터 채널에 각각 대응하는 복수의 주파수 검출 블록들(320_1, 320_2, 320_3, 320_4), 및 글로벌 신호 생성 블록(global signal generation block , 330)을 포함할 수 있다.
본원에서 사용되는 용어 "블록(block)"은 개시된 실시예들을 구현하기 위한 다수의 기술들(technologies)을 포함할 수 있다. 예를 들어, 상세한 설명에 개시된 다양한 "블록들(blocks)"은 집적회로(Integrated Circuit: IC), VLSI(Very Large Scale Interation-based chip), ASIC(Application-Specific Integrated Circuit), 또는 하드웨어, 펌웨어, 소프트웨어, 또는 이들의 조합을 포함할 수 있다.
도 3을 참조하면, 주파수 획득 블록 310은 복수의 데이터 채널들로부터 데이터 신호들 RD_1, RD_2, RD_3, 및 RD_4을 수신하고, 하나 이상의 활성 데이터 채널들로부터 수신된 적어도 하나의 데이터 신호 RD_1, RD_2, RD_3, 및 RD_4에 기초하여 글로벌 신호(global signal) G_SIG를 생성할 수 있다.
예를 들어, 복수의 주파수 검출 블록들 320_1, 320_2, 320_3, 및 320_4 각각은 중간 신호(intermediate signal) I_1, I_2, I_3, 또는 I_4를 생성하기 위해 대응하는 데이터 신호 RD_1, RD_2, RD_3, 또는 RD_4를 처리하도록 구성될 수 있다. 그리고, 글로벌 신호 생성 블록(global signal generation block, 330)은 글로벌 신호 G_SIG를 생성하도록 중간 신호들 I_1, I_2, I_3, 및 I_4를 결합할 수 있다. 활성 데이터 채널들(active data channels)은 NRZ(non-return-to-zero) 신호와 같이 유효 데이터 신호들을 수신하는 채널들을 포함할 수 있다. 글로벌 신호 G_SIG은 하나 이상의 활성 채널들에서 이용된 주파수와 실질적으로 동일한 주파수를 가질 수 있다.
글로벌 신호 생성 블록 330은 오실레이터 제어부(oscillator controller, 340) 및 오실레이터(oscillator, 346)를 포함할 수 있다. 오실레이터 제어부 340는 오실레이터 제어 신호 OC를 생성하기 위해 중간 신호들 I_1, I_2, I_3, 및 I_4를 결합할 수 있다. 오실레이터 346는 오실레이터 제어 신호 OC에 기초하여 글로벌 클럭 신호(global clock signal) G_SIG를 생성할 수 있다. 일례로, 오실레이터 346는 오실레이터 제어 신호 OC에 의해 결정된 주파수를 가지는 글로벌 클럭 신호 G_SIG를 생성할 수 있다.
복수의 복원 블록들 350_1, 350_2, 350_3, 350_4은, 복수의 데이터 채널들 각각에 대응하며, 해당 데이터 채널들로부터 수신된 각각의 데이터 신호들 RD_1, RD_2, RD_3, RD_4과 주파수 획득 블록 310으로부터 수신된 글로벌 신호 G_SIG에 기초하여 해당 데이터 채널들에 대한 클럭 신호들 C_1, C_2, C_3, 또는 C_4을 복원할 수 있다.
복원 블록들 350_1, 350_2, 350_3, 350_4 각각은 회전 제어부(rotation controller) 360_1, 360_2, 360_3, 또는 360_4와, 위상 회전부(phase rotator) 370_1, 370_2, 370_3, 또는 370_4를 포함할 수 있다. 회전 제어부 360_1, 360_2, 360_3, 또는 360_4는 해당 클럭 신호 C_1, C_2, C_3, 또는 C_4와 해당 데이터 신호 RD_1, RD_2, RD_3, 또는 RD_4에 기초하여 회전 제어 신호 RC_1, RC_2, RC_3, 또는 RC_4를 생성할 수 있다.
예를 들어, 회전 제어부 360_1, 360_2, 360_3, 또는 360_4는 위상 검출부 362_1, 362_2, 362_3, 또는 362_4와, 루프 필터(loop filter) 364_1, 364_2, 364_3, or 364_4를 포함할 수 있다. 위상 검출부 362_1, 362_2, 362_3, 또는 362_4는 해당 클럭 신호 C_1, C_2, C_3, 또는 C_4 와 데이터 신호 RD_1, RD_2, RD_3, 또는 RD_4간의 위상 차이를 나타내는 신호를 생성할 수 있다. 루프 필터 364_1,364_2, 354_3, 364_4는 회전 제어 신호 RC_1, RC_2, RC_3, 또는 RC_4를 생성하기 위해 각각의 위상 검출부 362_1, 362_2, 362_3, 또는 362_4의 출력을 필터링할 수 있다.
위상 회전부 370_1, 370_2, 370_3, 또는 370_4는, 클럭 신호 C_1, C_2, C_3, 또는 C_4를 생성하기 위해 해당 회전 제어부 360_1, 360_2, 360_3, 또는 360_4 로부터 생성된 회전 제어 신호 RC_1, RC_2, RC_3, 또는 RC_4에 따라 글로벌 신호 G_SIG의 위상을 회전할 수 있다.
도 4는 본 발명의 다른 실시예에 있어서, 클럭 복원 장치 300' 블록도를 도시한 도면이다. 클럭 복원 장치 300'는 복수의 주파수 검출 블록들 320_1, 320_2, 320_3, 320_4, 복수의 복원 블록들 350_1, 350_2, 350_3, 350_4, 오실레이터 제어부 340 및 오실레이터 346를 포함할 수 있다.
각각의 주파수 검출 블록 320_1, 320_2, 320_3, 또는 320_4은 참조 신호 생성부(reference signal generator) 322_1, 322_2, 322_3, 또는 322_4, 피드백 신호 생성부(feedback signal generator) 334_1, 334_2, 334_3, 또는 334_4, 및 주파수 검출부 330_1, 330_2, 330_3, 또는 330_4를 포함할 수 있다.
참조 신호 생성부 322_1, 322_2, 322_3, 또는 322_4는, 해당 데이터 신호 RD_1, RD_2, RD_3, 또는 RD_4에 기초하여 참조 신호 RS_1, RS_2, RS_3, 또는 RS_4 를 생성할 수 있다. 일례로, 참조 신호 생성부 322_1, 322_2, 322_3, 또는 322_4는, 참조 신호 RS_1, RS_2, RS_3, 또는 RS_4를 생성하기 위해 제1 분할 비율로 해당 데이터 신호 RD_1, RD_2, RD_3, 또는 RD_4의 주파수를 분할할 수 있다. 예를 들어, 제1 분할 비율은, 512일 수 있다
피드백 신호 생성부 334_1, 334_2, 334_3, 또는 334_4는 오실레이터 346에서 생성된 글로벌 신호 G_SIG에 기초하여 피드백 신호 FS_1, FS_2, FS_3, 또는 FS_4를 생성할 수 있다. 예를 들면, 피드백 신호 생성부 334_1, 334_2, 334_3, 또는 334_4는 피드백 신호 FS_1, FS_2, FS_3, 또는 FS_4를 생성하기 위해 제2 분할 비율로 글로벌 클럭 신호 G_SIG의 주파수를 분할하는 주파수 분할부(frequency divider)일 수 있다. 예를 들어, 제2 분할 비율은, 512일 수 있다.
일례로, 오실레이터 제어부 340는 결합부(combiner, 342), 및 루프 필터(loop filter, 344)를 포함할 수 있다. 결합부 342는 복수의 주파수 검출 블록들 320_1, 320_2, 320_3, 320_4로부터 수신된 중간 신호들 I_1, I_2, I_3, I_4을 결합할 수 있다. 루프 필터 344는 오실레이터 제어 신호 OC를 생성하기 위해 결합부 342의 출력을 필터링할 수 있다. 다른 예로, 루프 필터 344는 각 주파수 검출부 330_1, 330_2, 330_3, 또는 330_4와 결합부 342 사이에 위치할 수 있다.
도 5는 본 발명의 또 다른 실시예에 있어서, 클럭 복원 장치 300?의 블록도를 도시한 도면이다.
클럭 복원 장치 300?는 복수의 주파수 검출 블록들 320_1, 320_2, 320_3, 320_4, 복수의 복원 블록들 350_1, 350_2, 350_3, 350_4, 오실레이터 제어부 340, 그리고 오실레이터 346를 포함할 수 있다.
주파수 검출 블록들 320_1, 320_2, 320_3, 320_4 각각은 해당 데이터 신호 RD_1, RD_2, RD_3, 또는 RD_4, 글로벌 클럭 신호 G_SIG, 및 클럭 신호 C_1, C_2, C_3, 또는 C_4에 기초하여 중간 신호 I_1, I_2, I_3, 또는 I_4를 생성할 수 있다. 참조 신호 생성부 322_1, 322_2, 322_3, 또는 322_4는 클럭 신호 C_1, C_2, C_3, 또는 C_4에 기초하여 제1 분할 비율로 해당 데이터 신호 RD_1, RD_2, RD_3, 또는 RD_4의 주파수를 분할할 수 있다. 피드백 신호 생성부 334_1, 334_2, 334_3, 또는 334_4는 제2 분할 비율로 글로벌 클럭 신호 G_SIG의 주파수를 분할할 수 있다.
참조 신호 생성부 322_1, 322_2, 322_3, 또는 322_4는 각각의 SRCG(stochastic reference clock generator) 324_1, 324_2, 324_3, 또는 324_4, 위상 검출부 326_1, 326_2, 326_3, 또는 326_4, 주파수 분할부 328_1, 328_2, 328_3, 또는 328_4를 포함할 수 있다. SRCG 324_1, 324_2, 324_3, 또는 324_4는 뱅뱅 위상 검출기(bang-bang phase detector)와 같은 각각의 위상 검출부 326_1, 326_2, 326_3, 또는 326_4의 출력에 기초하여 제어된 제1 분할 비율로 해당 데이터 신호 RD_1, RD_2, RD_3, 또는 RD_4를 분할할 수 있다.
도 6은 본 발명의 일실시예에 있어서, 마스터리스(master-less) 및 레퍼런스리스(reference-less) 회전기 기반의 병렬 CDR 구조를 도시한 도면이다. 일례로, 각각의 채널 블록은 SRCG(stochastic reference clock generator), CID 내성 카운터 기반의 주파수 검출부(Frequency Detector: FD), 및 지터 억제 루프(jitter suppression loop)를 포함할 수 있다. SRCG는 데이터 신호인 랜덤 입력 데이터의 분할을 통해 준-주기적 신호를 생성할 수 있다. 각 채널 블록에서 FD의 출력은 결합되어, 글로벌 VCO를 제어하는 디지털 영역에 누적될 수 있다. 이에 따라, VCO는 주파수를 고정할 수 있으며, 입력 신호는 마스터리스(master-less) 및 레퍼런스리스(reference-less) 동작을 부여하는 데이터 채널들 중 어느 하나에 존재하도록 제공될 수 있다. 전체 데이터 채널들은 낮은 전력 및 면적 오버헤드를 만족하면서 마스터 채널(master channel)을 요구하지 않고 독립적으로 동작할 수 있다.
도 7은 본 발명의 일실시예에 있어서, 지터 허용 마스크와 FLL의 위상 잡음 간의 비교를 도시한 도면이다. 종래의 이중 루프 PLL과 달리, 주파수 고정 루프들(FLLs)은 오직 시작 시에만 동작할 수 있으며, 개시된 FLL은 연속적으로 동작할 수 있다. SRCG 기반 주파수 획득 방식은, 하나의 회선 속도의 D 플립플롭(D flip-flop)을 필요로하고, 나머지 블록들 전체는 분할된 속도로 동작하기 때문에 종래의 설계 방식에 비해 훨씬 적은 전력을 소비할 수 있다. 그러나, SRCG로부터 큰 누적 지터는 VCO 클럭 신호의 품질을 저하시키고, 결국, 각 데이터 채널에서 BER(bit-error-rate) 패널티를 증가시킬 수 있다. 이에 따라, 일부 실시예들에서, 주파수 분할부를 조정할 수 있는 추가적인 지터 억제 루프는, VCO로부터 지터를 억제하고, SRCG에 의해 누적된 지터를 억제하기 위해 각각의 채널에서 사용될 수 있다.
SRCG에 고정된 VCO 신호의 주파수는 각 CDR 채널로 분배되고, 위상 회전부는 입력 데이터 신호와 클럭 신호 사이의 위상차가 최소화되도록 제어될 수 있다. SRCG의 누적 지터는 무제한이며, 20dB의 기울기로 증가/주파수가 감소할 수 있다. SRCG의 고주파 위상 잡음은 FLL에 의해 거의 필터링되는 반면, 저주파 위상 잡음은 FLL에 의해 거의 영향받지 않으며, 각각의 채널에서 CDR의 최대 허용 지터를 초과할 수 있다.
도 8은 본 발명의 일실시예에 있어서, 지터 누적이 제거된 경우에 FLL 및 SRCG의 위상 잡음의 변화를 도시한 도면이다. SRCG의 큰 저주파 위상 잡음은 주기 지터의 누적을 방지함에 따라 감소될 수 있다. SRCG에서 지터 누적을 억제하기 위해 SRCG의 순시 위상은 참조 클럭 신호의 순시 위상과 비교될 수 있다. SRCG에서 분할 비율은 동적으로 조정될 수 있다. 이처럼 다양한 주파수 분할 개념은 일반적으로 주파수 합성기(frequency synthesizers)에 적용될 수 있다. SRCG 출력의 클럭 에지(clock edge)가 타겟 에지(target edge)보다 느린 경우, SRCG의 분할 비율은 다음 SRCG 출력의 주기를 단축하기 위해 감소될 수 있다. 반대로, 분할 비율은 SRCG의 클럭 에지가 타겟 에지보다 앞선 경우에 증가될 수 있다. 뱅뱅 위상 검출부는 SRCG의 분할 비율을 제어하기 위해 이용될 수 있다. 가변 분할 비율의 양은 SRCG의 자가-지터(self-jitter) 생성 및 지터 누적의 균형을 위해 선택될 수 있다.
도 9는 본 발명의 일실시예에 있어서, 지터 억제 루프 및 누적 지터를 모델링한 개념적인 블록도를 도시한 도면이다. 누적 지터(accumulation jitter)는 랜덤 워크 프로세서(random walk process)에 의해 모델링되었으며, 가변 주파수 분할부는 위상 영역에 추가적으로 나타날 수 있다. 상기 루프의 출력 지터는 아래와 같을 수 있다.
Figure 112014097083477-pct00001
여기서, Φperiod, Φref, 및 Φout은 SRCG의 지터 주기, 참조 클럭 지터, 및 출력 지터를 각각 나타내고, Kbpd는 BBPD의 선형 이득을 나타낼 수 있다. 간단하게 상기 방정식을 쌍선형변환(bi-linear transformation)함에 따라, 출력 지터는 다음과 같이 표현될 수 있다.
Figure 112014097083477-pct00002
지터가 없고, Φref =0인 참조 클럭 신호가 제공되며, 위의 전달 함수는 다음과 같이 간략화될 수 있다.
Figure 112014097083477-pct00003
상기 루프의 DC 이득은 1/Kbpd이고, 극(pole)과 제로(zero)는
Figure 112014097083477-pct00004
및
Figure 112014097083477-pct00005
에 각각 위치할 수 있다. Kbpd가 1보다 작은 경우, 지터는 출력에서 누적할 수 있으며, 저주파 출력 위상 잡음은 입력에서보다 클 수 있다. 누적된 지터는, SRCG의 평균 주기 지터와 동일한 분할 비율로 △N이 가변하도록 설정됨에 따라, Kbpd=1인 경우에 최적으로 제거될 수 있다.
SRCG의 두 인접한 천이 에지(transition edge) 사이의 시간 차이의 평균과 분산은 다음과 같을 수 있다.
Figure 112014097083477-pct00006
여기서, N은 분할 비율, p는 천이 밀도, Tunit은 유닛 간격(unit interval)이다.
주기의 평군과 분산은 각각 2μ와 2σN이다. 분할 비율이 △N으로 변경한 경우, 클럭 주기는
Figure 112014097083477-pct00007
로 변경한다.
주기 지터의 표준 편차를 갖는 △N으로부터 주기의 변화를 동일시함에 따라,
Figure 112014097083477-pct00008
주기 △N은 아래와 같이 표현될 수 있다.
Figure 112014097083477-pct00009
도 10은 본 발명의 일실시예에 있어서, p=0.5, N=1024인 경우에 SRCG의 위상 잡음의 시뮬레이션 결과를 도시한 도면이다. 최적의 경우, △N은 16이다. 이값 뿐만 아니라, 다른 값들이 △N으로 이용될 수 있다.
위상 회전부의 출력은 지터 억제 루프에서 참조 클럭으로 이용될 수 있다. FLL 필터링된 SRCG 신호는 회전기 루프(rotator loop)에 의해 하이패스(high-pass) 필터링되기 때문에, 상기 회전기의 출력 클럭은 FLL의 저주파 위상 잡음보다 낮은 저주파 위상 잡음을 가질 수 있다. SRCG의 누적된 지터의 감소는 FLL의 저주파 위상 잡음을 억제시킬 수 있으며, 결국 회전기의 출력 클럭을 심지어 클리너(cleaner)로 만들 수 있다. 이러한 부트스트랩(bootstrapping) 동작은 FLL과 PLL 양쪽의 위상 잡음을 서서히 감소시킨다. 지터 억제 루프 없이 SRCG 및 FLL의 시뮬레이션된 위상 잡음은 제안된 구성의 효과를 분명하게 나타낸다.
이상의 실시예들은, 유선, 광, 또는 무선 통신을 위한 장치들을 포함하는 다양한 수신 장치들에 적용될 수 있다. 상기 장치는 네트워크 장비, 퍼스널 장치, 컴퓨터, 및 컴퓨터의 버스 인터페이스와 같은 모듈(module)을 포함할 수 있다.
도 11은 본 발명의 일실시예에 있어서, 수신 장치의 블록도를 도시한 도면이다. 수신 장치 400는 주파수 획득 블록 310, 및 복수의 복원 블록들 350_1, 350_2, 350_3, 350_4을 포함할 수 있다. 수신 장치 400는 데이터 처리 블록(data processing block, 395)을 더 포함할 수 있다.
데이터 처리 블록 395은 데이터 신호들 RD_1, RD_2, RD_3, RD_4 및 복원된 클럭 신호 RD_1, RD_2, RD_3, RD_4에 기초하여 데이터를 복원할 수 있다. 예를 들어, 데이터 처리 블록 395은 복원된 데이터를 생성하기 위해 복원된 클럭 신호 RD_1, RD_2, RD_3, RD_4를 갖는 데이터 신호들 RD_1, RD_2, RD_3, RD_4에 하드 또는 소프트 디시젼(hard or soft decision)을 적용할 수 있다. 데이터 처리 블록 395은 복원된 데이터에 대한 추가적인 처리를 적용하도록 구성될 수 있다. 상기 처리는 앞에서 예를 들어 설명한 다양한 수신 장치에서의 수행되는 다양한 처리를 포함할 수 있다.
도 12는 본 발명의 다른 실시예에 있어서, 수신 장치 400' 블록도를 도시한 도면이다.
수신 장치 400'는 주파수 획득 블록 310 및 복수의 복원 블록들 350_1, 350_2, 350_3, 350_4을 포함할 수 있다. 위상 검출부 362_1', 362_2', 362_3', 362_4'는 복수의 복원 블록들 350_1, 350_2, 350_3, 350_4 각각에 포함되며, 앞에서 예를 들어 설명한 방식과 유사한 방식으로 위상을 검출할 수 있을 뿐만 아니라, 데이터 복원을 수행할 수 있다. 예를 들어, 각각의 위상 검출부 362_1', 362_2', 362_3', 또는 362_4'는 데이터 D_1, D_2, D_3, 또는 D_4를 복원하기 위해 복원된 클럭들 C_1, C_2, C_3, 또는 C_4 각각의 각 데이터 신호 RD_1, RD_2, RD_3, 또는 RD_4 에 대해 소프트 디시젼 또는 하드 디시젼을 적용할 수 있다.
데이터 처리 블록 395'은 복원된 데이터에 대해 추가 처리를 적용하도록 구성될 수 있다. 예를 들면, 데이터 처리 블록 395'은 상기 수신 장치의 다양한 형태에 대해 상술한 바와 같이 복원된 데이터를 처리하도록 구성될 수 있다.
이상에서 설명한 다양한 실시예들은 다양한 통신 시스템들에 적용될 수 있으며, 광학, 무선, 또는 유선 통신, 및 버스 인터페이스와 같은 장치에서 매체를 이용하여 통신을 수행하는 장치(예를 들어, 컴퓨터)의 모듈들에서 모듈간 통신을 수행하는 원격 송신 장치 및 수신 장치를 포함할 수 있다.
이상의 실시예들에서, 동작, 프로세스, 및 단계는 임의의 유형의 컴퓨터 판독 가능 매체에 저장된 컴퓨터 판독 가능 명령어로서 구현될 수 있다. 컴퓨터 판독 가능 명령어들은 모바일 기기, 네트워크 요소들, 및/또는 임의의 다른 컴퓨팅 장치의 프로세서에 의해 실행될 수 있다.
이상에서 설명한 상세한 설명은, 블록도와 예의 사용을 통해 장치 및/또는 프로세스의 다양한 실시예를 기재하고 있다. 블록도 및 실시예는 하나 이상의 기능 및/또는 동작을 포함하는 것이므로, 하드웨어, 소프트웨어, 펌웨어, 또는 이들의 조합을 통해 블록도, 흐름도, 또는 예에서 설명한 각 기능 및 또는 동작이 개별적으로 실시될 수 있다는 것은 해당 기술 분야에서 통상의 지식을 가진 자라면 이해될 것이다. 일실시예에서, 본원에 기재된 요지의 몇몇 부분들은 ASIC, FPGA, DSP 또는 다른 집적된 포맷을 통해 구현될 수 있다. 하나 이상의 컴퓨터에서 실행되는 하나 이상의 프로그램(예를 들어, 하나 이상의 컴퓨터 시스템에서 실행되는 하나 이상의 컴퓨터 프로그램), 하나 이상의 프로세서들에서 실행되는 하나 이상의 프로그램들(하나 이상의 마이크로프로세서들에서 실행되는 하나 이상의 프로그램들), 펌웨어, 또는 이들의 임의의 조합, 그리고 회로 설계, 및/또는 하드웨어, 소프트웨어, 및/또는 펌웨어를 위한 코드를 기록 및/또는 전기회로망(circuitry)을 설계하는 것은 본원에 전체적으로 또는 부분적으로 등가의 집적회로로 구현이 가능하며, 상기 개시된 내용으로부터 당업자가 수정 및 변경이 가능함을 인식할 수 있다.
당업자는 본원에서 제시된 방식으로 장치 및/또는 프로세스를 설명하기 위해 본 기술 분야에서 공통됨을 알 수 있으며, 이후, 데이터 처리 시스템으로 앞에서 설명한 장치 및/또는 프로세스들을 통합하는 엔지니어링 기법을 사용할 것이다. 즉, 상기 장치들 중 적어도 일부 및/또는 본원에 기재된 프로세스들은 적절한 실험치를 통해 데이터 처리 시스템에 통합될 수 있다.
해당 분야에서 통상적인 데이터 처리 시스템이 일반적으로 하나 이상의 시스템 유닛 하우징, 비디오 디스플레이 장치, 휘발성 및 비휘발성과 같은 메모리, 마이크로 프로세서들, 디지털 신호 프로세서들과 같은 프로세서들, 운영 시스템, 드라이버, 그래픽 사용자 인터페이스와 같은 연산 개체(computational entities), 및 어플레이케이션 프로그램들, 터치패드, 또는 스크린과 같은 하나 이상의 인터랙션 장치들을 포함하며, 및/또는 제어 시스템들은 피드백 루프 및 제어 모터들(예를 들어, 위치 및/또는 속도를 감지하는 피드백; 수량 및/또는 구성요소들을 조정 및/또는 조정하기 위한 제어 모터들)을 포함함은 당업자에게 자명할 것이다. 통상적인 데이터 처리 시스템은 일반적으로 데이터 컴퓨팅/통신 및/또는 네트워크 컴퓨팅/통신 시스템들에서 발견되는 것과 같은 임의의 적절하게 상업적으로 이용가능한 부품을 이용하여 구현될 수 있다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 발명의 범위 내에서 기능적으로 동등한 방법들 및 장치는, 본 명세서에 열거된 것들 이외에 상기 설명으로부터 수정 및 변형이 가능함이 당업자에게 명백할 것이다. 이러한 수정 및 변형은 후술하는 특허청구범위에 속한다. 본 발명은 특허청구범위가 권리가되는 균등물의 전체 범위와 함께 후술되는 특허청구범위에 의해서만 제한되어야할 것이다.
본 발명의 다양한 실시예는 디지털 데이터 처리에 적용될 수 있으며, 보다 구체적으로, 클럭 복원, CDR, 수신 장치, 및 복수의 데이터 채널들에 대한 통신 시스템에 적용될 수 있다.

Claims (22)

  1. 복수의 데이터 채널들에 대한 클럭 복원 장치에 있어서,
    복수의 채널 블록들을 포함하고,
    각 채널 블록은,
    각각의 데이터 채널로부터 수신된 각각의 데이터 신호(data signal)와 글로벌 신호(global signal)에 기초하여 중간 신호를 생성하는 주파수 검출 블록(frequency detection block);
    상기 글로벌 신호 및 상기 각각의 데이터 신호에 대응하는 각각의 데이터 채널(data channel)에 대한 클럭 신호(clock signal)를 복원하는 복원 블록(recovery block); 및
    상기 복수의 채널 블록들로부터 중간 신호들을 수신하여 결합함에 따라 상기 글로벌 신호를 생성하는 글로벌 신호 생성 블록(global signal generation block)
    을 포함하고,
    상기 각 채널 블록 내 주파수 검출 블록은,
    상기 각각의 데이터 신호에 기초하여 참조 신호를 생성하는 참조 신호 생성부(reference signal generator);
    상기 글로벌 신호에 기초하여 피드백 신호를 생성하는 피드백 신호 생성부(feedback signal generator); 및
    상기 피드백 신호 및 참조 신호 간의 주파수 차이를 나타내는 상기 중간 신호를 생성하는 주파수 검출부(frequency detector)
    를 포함하는 클럭 복원 장치.
  2. 삭제
  3. 제1항에 있어서,
    상기 각 채널 블록 내 참조 신호 생성부는,
    상기 각각의 데이터 신호의 주파수를 분할함에 따라 상기 참조 신호를 생성하고,
    상기 각 채널 블록 내 피드백 신호 생성부는,
    글로벌 클럭 신호(global clock signal)의 주파수를 분할하여 상기 피드백 신호를 생성하는 주파수 분할부(frequency divider)를 포함하는 클럭 복원 장치.
  4. 제1항에 있어서,
    상기 각 채널 블록 내 주파수 검출 블록은,
    상기 각각의 데이터 신호, 글로벌 신호, 및 상기 각각의 데이터 채널에 대해 복원된 클럭 신호에 기초하여 상기 중간 신호를 생성하는 클럭 복원 장치.
  5. 복수의 데이터 채널들에 대한 클럭 복원 장치에 있어서,
    복수의 채널 블록들을 포함하고,
    각 채널 블록은,
    각각의 데이터 채널로부터 수신된 각각의 데이터 신호(data signal)와 글로벌 신호(global signal)에 기초하여 중간 신호를 생성하는 주파수 검출 블록(frequency detection block);
    상기 글로벌 신호 및 상기 각각의 데이터 신호에 대응하는 각각의 데이터 채널(data channel)에 대한 클럭 신호(clock signal)를 복원하는 복원 블록(recovery block); 및
    상기 복수의 채널 블록들로부터 중간 신호들을 수신하여 결합함에 따라 상기 글로벌 신호를 생성하는 글로벌 신호 생성 블록(global signal generation block)
    을 포함하고,
    상기 각 채널 블록 내 주파수 검출 블록은,
    상기 각각의 데이터 신호, 글로벌 신호, 및 상기 각각의 데이터 채널에 대해 복원된 클럭 신호에 기초하여 상기 중간 신호를 생성하고,
    상기 각 채널 블록 내 주파수 검출 블록은,
    상기 각각의 데이터 채널에 대해 복원된 클럭 신호와 상기 각각의 데이터 신호에 기초하여 참조 신호를 생성하는 참조 신호 생성부;
    상기 글로벌 신호에 기초하여 피드백 신호를 생성하는 피드백 신호 생성부; 및
    상기 피드백 신호 및 상기 참조 신호 간의 주파수 차이를 나타내는 상기 중간 신호를 생성하는 주파수 검출부
    를 포함하는 클럭 복원 장치.
  6. 제5항에 있어서,
    상기 각 채널 블록 내 참조 신호 생성부는,
    상기 각각의 데이터 신호의 주파수를 분할함에 따라 상기 참조 신호를 생성하고,
    상기 각 채널 블록 내 피드백 신호 생성부는,
    글로벌 클럭 신호(global clock signal)의 주파수를 분할하여 상기 피드백 신호를 생성하는 주파수 분할부(frequency divider)를 포함하고,
    상기 각 채널 블록 내 참조 신호 생성부에 의해 이용되는 분할 비율(division ratio)은, 상기 각각의 데이터 채널에 대해 복원된 클럭 신호에 기초하여 제어되는 클럭 복원 장치.
  7. 복수의 데이터 채널들에 대한 클럭 복원 장치에 있어서,
    복수의 채널 블록들을 포함하고,
    각 채널 블록은,
    각각의 데이터 채널로부터 수신된 각각의 데이터 신호(data signal)와 글로벌 신호(global signal)에 기초하여 중간 신호를 생성하는 주파수 검출 블록(frequency detection block);
    상기 글로벌 신호 및 상기 각각의 데이터 신호에 대응하는 각각의 데이터 채널(data channel)에 대한 클럭 신호(clock signal)를 복원하는 복원 블록(recovery block); 및
    상기 복수의 채널 블록들로부터 중간 신호들을 수신하여 결합함에 따라 상기 글로벌 신호를 생성하는 글로벌 신호 생성 블록(global signal generation block)
    을 포함하고,
    상기 글로벌 신호 생성 블록은,
    상기 중간 신호들을 결합하여 오실레이터 제어 신호를 생성하는 오실레이터 제어부(oscillator controller); 및
    상기 오실레이터 제어 신호에 기초하여 글로벌 클럭 신호를 생성하는 오실레이터(oscillator)
    를 포함하는 클럭 복원 장치.
  8. 제7항에 있어서,
    상기 오실레이터 제어부는,
    상기 중간 신호들을 결합하는 결합부(combiner); 및
    상기 결합부의 출력 신호(output)를 필터링함에 따라 상기 오실레이터 제어 신호를 생성하는 필터(filter)
    를 포함하는 클럭 복원 장치.
  9. 복수의 데이터 채널들에 대한 클럭 복원 장치에 있어서,
    복수의 채널 블록들을 포함하고,
    각 채널 블록은,
    각각의 데이터 채널로부터 수신된 각각의 데이터 신호(data signal)와 글로벌 신호(global signal)에 기초하여 중간 신호를 생성하는 주파수 검출 블록(frequency detection block);
    상기 글로벌 신호 및 상기 각각의 데이터 신호에 대응하는 각각의 데이터 채널(data channel)에 대한 클럭 신호(clock signal)를 복원하는 복원 블록(recovery block); 및
    상기 복수의 채널 블록들로부터 중간 신호들을 수신하여 결합함에 따라 상기 글로벌 신호를 생성하는 글로벌 신호 생성 블록(global signal generation block)
    을 포함하고,
    상기 각 채널 블록 내 복원 블록은,
    회전 제어 신호(rotation control signal)에 기초하여 상기 글로벌 신호의 위상을 회전함에 따라, 상기 각각의 데이터 채널에 대한 클럭 신호를 생성하는 위상 회전부(phase rotator); 및
    상기 위상 회전부에 의해 공급된 클럭 신호 및 상기 각각의 데이터 신호에 기초하여 상기 회전 제어 신호를 생성하는 회전 제어부(rotation controller)
    를 포함하는 클럭 복원 장치.
  10. 제9항에 있어서,
    상기 각 채널 블록 내 회전 제어부는,
    상기 위상 회전부에 의해 공급된 클럭 신호와 상기 각각의 데이터 신호 간의 위상 차이를 나타내는 신호를 생성하는 위상 검출부(phase detector);
    상기 위상 차이를 나타내는 신호를 필터링함에 따라 상기 회전 제어 신호를 생성하는 필터(filter)
    를 포함하는 클럭 복원 장치.
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  21. 글로벌 신호 생성 블록 및 적어도 두 개의 채널 블록들을 포함하는 장치가 수행하는 복수의 데이터 채널들에 대한 클럭 복원 방법에 있어서,
    각 채널 블록에서 주파수 검출 블록을 이용하여, 글로벌 신호 및 각각의 데이터 채널로부터 수신된 각각의 데이터 신호에 기초하여 중간 신호를 생성하는 단계;
    각 채널 블록에서 복원 블록을 이용하여, 상기 글로벌 신호 및 상기 각각의 데이터 신호에 대응하는 각각의 데이터 채널에 대한 클럭 신호를 복원하는 단계; 및
    글로벌 신호 생성 블록에서 상기 글로벌 신호를 생성하도록 각각의 채널 블록으로부터의 중간 신호들을 수신 및 결합하는 단계
    를 포함하고,
    상기 주파수 검출 블록을 이용하여 중간 신호를 생성하는 단계는,
    상기 각각의 데이터 신호에 기초하여 참조 신호를 생성하는 단계;
    상기 글로벌 신호에 기초하여 피드백 신호를 생성하는 단계; 및
    상기 피드백 신호 및 참조 신호 간의 주파수 차이를 나타내는 상기 중간 신호를 생성하는 단계
    를 포함하는 클럭 복원 방법.
  22. 명령어들을 포함하는 유형의(tangible) 컴퓨터로 판독 가능한 기록 매체로서, 그 명령어들은 적어도 하나의 프로세서를 포함하는 장치, 적어도 두 개의 채널 블록들 및 글로벌 신호 생성 블록에 의해 실행되는 경우에, 복수의 데이터 채널들에 대한 클록 복원 방법을 수행하기 위한 것이며,
    상기 방법은
    각 채널 블록에서 주파수 검출 블록을 이용하여, 글로벌 신호 및 각각의 데이터 채널로부터 수신된 각각의 데이터 신호에 기초하여 중간 신호를 생성하는 단계;
    각 채널 블록에서 복원 블록을 이용하여, 상기 글로벌 신호 및 상기 각각의 데이터 신호에 대응하는 각각의 데이터 채널에 대한 클럭 신호를 복원하는 단계; 및
    글로벌 신호 생성 블록을 이용하여 상기 글로벌 신호를 생성하도록 각각의 채널 블록으로부터의 중간 신호들을 수신 및 결합하는 단계
    를 포함하고,
    상기 주파수 검출 블록을 이용하여 중간 신호를 생성하는 단계는,
    상기 각각의 데이터 신호에 기초하여 참조 신호를 생성하는 단계;
    상기 글로벌 신호에 기초하여 피드백 신호를 생성하는 단계; 및
    상기 피드백 신호 및 참조 신호 간의 주파수 차이를 나타내는 상기 중간 신호를 생성하는 단계
    를 포함하는 컴퓨터로 판독 가능한 기록 매체.
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