JP3781704B2 - クロックデータリカバリ回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、入力データ信号とクロック信号との間の位相差を合わせるクロックデータリカバリ（Clock Data Recovery : ＣＤＲ）回路に関する。
【０００２】
【従来の技術】
図６は、従来のＣＤＲ回路のブロック図を示す。図６において、符号１３０は従来のＣＤＲ回路、１３１は入力データ信号Ｄｉｎの入力端子、１３３は入力端子１３１から入力した入力データ信号Ｄｉｎと後述の電圧制御発振回路（Voltage Controlled Oscillator : ＶＣＯ）から出力されたクロック信号ｃｋｖとを入力して、位相を比較する位相比較回路（Phase Comparator : ＰＣ）または位相差を検出する位相差検出回路（Phase Detector : ＰＤ）または位相周波数比較回路（Phase Frequency Detector : ＰＦＤ）である（以下、符号１３３の回路を「位相比較回路ＰＤ」と言う）。続いて、符号１３５は位相比較回路ＰＤ（１３３）から出力された基準信号ｒｅｆと位相差を示すエラー信号ｅｒｒｏｒとを入力して、充電電流または放電電流を出力するチャージポンプ回路（Charging Pump : ＣＰ）、１３７は抵抗Ｒ３（１３９）とキャパシタＣ２（１４１）と抵抗Ｒ４（１４３）とを直列に接続して構成したループフィルタ（破線で囲んで示す）であって、チャージポンプ回路ＣＰ（１３５）から出力された充電電流または放電電流の直流成分の取り出しを行う。ループフィルタ１３７は上記充電電流または放電電流を時間的に平均化しｖｃｏｎｔ＋とｖｃｏｎｔ−との間の電位差として現す。符号１４５はループフィルタ１３７により取り出された上記直流成分を所望の電圧ｖｃｏｎｔへ変換する両相単相電圧変換回路（ＤＳＣ）、１４７は両相単相電圧変換回路ＤＳＣ（１４５）から出力された所望の電圧ｖｃｏｎｔに応じてクロック信号ｃｋｖを出力し、位相比較回路ＰＤ（１３３）の入力とする電圧制御発振回路ＶＣＯである。
本従来例は、チャージポンプ回路１３５の出力が差動信号であり、ループフィルタ１３７も差動構成を示しているが、単相出力のチャージポンプ回路と単相用のループフィルタを使用する構成も一般に見られる。単相の構成では、両相単相電圧変換回路１４５ではなく、ボルテージフォロワ回路等の回路を使用する。
【０００３】
次に、従来のＣＤＲ回路１３０の動作を説明する。図６に示されるように、従来のＣＤＲ回路１３０は、入力端子１３１から入力される入力データ信号Ｄｉｎ（周波数ｆ（ｂｉｔｓ／ｓｅｃまたはＨｚ））に対し、電圧制御発振回路ＶＣＯ（１４７）から出力するクロック信号ｃｋｖの周波数と位相を合わせる回路である。すなわち、データ入力信号Ｄｉｎとクロック信号ｃｋｖとの位相差を電圧制御発振回路ＶＣＯ（１４７）の発振周波数にフィードバックして、クロック信号ｃｋｖの位相を入力データ信号Ｄｉｎに合わせる動作を行う。入力データ信号Ｄｉｎの時間幅（周期Ｔ＝１／ｆ）の中心（周期Ｔの１／２の時刻）にクロック信号ｃｋｖの立ち上がりエッジが位置した時に両信号が合ったロック状態となる。ロック状態では、位相比較回路ＰＤ（１３３）の内部のフリップフロップ回路（不図示）において入力データ信号Ｄｉｎがクロック信号ｃｋｖでラッチされ整形されて、ＣＤＲ回路１３０の出力であるＤｏｕｔ信号として出力端子１４８から出力される。ロック状態におけるクロック信号ｃｋｖはＣｋｏｕｔ信号として出力端子１４９から出力される。
【０００４】
【発明が解決しようとする課題】
上述のように、従来のＣＤＲ回路１３０は周波数ｆ（ｂｉｔｓ／ｓｅｃまたはＨｚ）の入力データ信号Ｄｉｎに対して、周波数ｆ（Ｈｚ）またはｆ／２（Ｈｚ）を発振する電圧制御発振回路ＶＣＯ（１４７）を用いていた。このため、位相比較回路ＣＰ（１３３）の出力であるエラー信号ｅｒｒｏｒのパルス幅がＴ／２以下となる場合があり、エラー信号ｅｒｒｏｒおよび基準信号ｒｅｆが高速のパルスとなってしまう場合があった。この結果、位相比較回路ＰＤ（１３３）およびチャージポンプ回路ＣＰ１３５の応答が律速化してしまい、ＣＤＲ回路１３０全体として最速動作ができなくなるという問題があった。
【０００５】
そこで、本発明の目的は、上記問題を解決するためになされたものであり、データ入力信号Ｄｉｎとクロック信号ｃｋｖとの位相差を位相比較回路ＰＤで検出し、この位相差を電圧制御発振回路ＶＣＯの発振周波数にフィードバックしてクロック信号ｃｋｖの位相を入力データ信号Ｄｉｎに合わせる動作を行うＣＤＲ回路において、位相比較回路ＰＤの出力であるエラー信号ｅｒｒｏｒおよび基準信号ｒｅｆを高速のパルスとさせず、最速動作を可能とするＣＤＲ回路を提供することにある。
【０００６】
【課題を解決するための手段】
この発明の該クロックデータリカバリ回路は、入力データ信号とクロック信号との間の位相差を合せるクロックデータリカバリ回路であって、該入力データ信号は周期がＴであり、該クロック信号は周波数がｆ／ｍ（ｆ＝１／Ｔ、ｍ＝２ｎ、ｎは２以上の自然数）であって位相が２π／ｍずつ異なるｍ本のクロック信号であり、該クロックデータリカバリ回路は、前記入力データ信号と前記ｍ本のクロック信号とを入力して、該入力データ信号の遷移エッジと各クロック信号の遷移エッジとの間の位相差を示し最小パルス幅が（ｍ／２−１）×Ｔ以上のｍ本のエラー信号を出力し、パルス幅が（ｍ／２）×Ｔのｍ本の基準信号を出力する位相比較回路と、前記位相比較回路から出力されたｍ本のエラー信号の中の所定の１本のエラー信号とｍ本の基準信号の中の所定の１本の基準信号とを入力して、充電電流または放電電流を出力するチャージポンプ回路をｍ個有するチャージポンプ回路群と、前記チャージポンプ回路群のｍ個の各チャージポンプ回路と共通に接続され、該チャージポンプ回路群から出力された充電電流または放電電流を時間的に平均化して直流電圧成分を出力するループフィルタと、前記ループフィルタから出力された直流電圧成分を所定の電圧へ変換する電圧変換回路と、前記電圧変換回路から出力された所定の電圧を入力し、前記ｍ本のクロック信号を生成する電圧制御発振回路とを備え、前記電圧制御発振回路は生成したｍ本のクロック信号を前記位相比較回路へ出力するものであり、前記位相比較回路は、所定のロック状態になった場合に、前記入力データ信号に所定の整形処理を施したｍ本のデータ信号と１本以上のクロック信号とを出力することを特徴とする。
【０００７】
ここで、この発明のクロックデータリカバリ回路において、前記位相比較回路は、前記入力データ信号を前記各クロック信号の立ち上がりエッジで各々並列にラッチするラッチ部と、前記ラッチ部からの各出力信号と前記各クロック信号とに基づいて、入力データ信号の遷移エッジと各クロック信号の遷移エッジとの間の位相差を示し、最小パルス幅が（ｍ／２−１）×Ｔ以上のｍ本のエラー信号を出力するエラー信号出力部と、前記ラッチ部からの各出力信号を前記各クロック信号の立ち上がりエッジで各々並列に入力する入力部と、前記入力部からの出力信号と前記各クロック信号とに基づいて、パルス幅が（ｍ／２）×Ｔのｍ本の基準信号を出力する基準信号出力部と、所定のロック状態になった場合に、前記入力データ信号に所定の整形処理を施したｍ本のデータ信号と１本以上のクロック信号とを出力する出力部とを備えることができる。
【０００８】
ここで、この発明のクロックデータリカバリ回路において、前記ループフィルタと前記電圧変換回路との間に直列に接続されたローパスフィルタをさらに備えることができる。
【０００９】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００１０】
図１は、本発明の実施の形態におけるＣＤＲ回路のブロック図を示す。図１において、符号１０は入力データ信号とクロック信号との間の位相差を合わせる本発明の実施の形態におけるＣＤＲ回路、１は入力データ信号Ｄｉｎ（周期Ｔ）の入力端子である。符号２は入力データ信号Ｄｉｎとｍ本のクロック信号ｃｋｖ＿ｋ（ｋ＝１〜ｍ）とを入力する位相比較回路ＰＤｍ（またはＰＦＤｍ）である。位相比較回路ＰＤｍ（２）は入力データ信号Ｄｉｎの遷移エッジと各クロック信号ｃｋｖ＿ｋ（ｋ＝１〜ｍ）の遷移エッジとの間の位相差を示し最小パルス幅が（ｍ／２−１）×Ｔ以上のｍ本のエラー信号ｅｒｒｏｒ＿ｋ（ｋ＝１〜ｍ）を出力し、パルス幅が（ｍ／２）×Ｔのｍ本の基準信号（または位相比較基準信号）ｒｅｆ＿ｋ（ｋ＝１〜ｍ）を出力する。ここで、クロック信号ｃｋｖ＿ｋ（ｋ＝１〜ｍ）は、周波数がｆ／ｍ（ｆ＝１／Ｔ、ｍ＝２ｎ、ｎは２以上の自然数）であって位相が２π／ｍずつ異なるｍ本のクロック信号である。位相比較回路ＰＤｍ（２）は、所定のロック状態になった場合に、入力データ信号Ｄｉｎに所定の整形処理を施したｍ本のデータ信号Ｄｏｕｔ＿ｋ（ｋ＝１〜ｍ）を符号１３ないし１５で示される出力端子から出力し、ロック状態におけるクロック信号ＣＫｏｕｔを出力端子１６から出力する。
【００１１】
続いて図１において、符号３は位相比較回路ＰＤｍ（２）から出力されたｍ本のエラー信号ｅｒｒｏｒ＿ｋ（ｋ＝１〜ｍ）の中の所定の１本のエラー信号ｅｒｒｏｒ＿１とｍ本の位相比較基準信号ｒｅｆ＿ｋ（ｋ＝１〜ｍ）の中の所定の１本の位相比較基準信号ｒｅｆ＿１とを入力して、充電電流または放電電流を出力するチャージポンプ回路ＣＰ＿１である。チャージポンプ回路ＣＰ＿１（３）と同様に、チャージポンプ回路ＣＰ＿２（４）はエラー信号ｅｒｒｏｒ＿２と位相比較基準信号ｒｅｆ＿２とを入力して、充電電流または放電電流を出力する。同様に、チャージポンプ回路ＣＰ＿ｍ（５）はエラー信号ｅｒｒｏｒ＿ｍと位相比較基準信号ｒｅｆ＿ｍとを入力して、充電電流または放電電流を出力する。ｍ個のチャージポンプ回路ＣＰ＿１（３）ないしＣＰ＿ｍ（５）によりチャージポンプ回路群が構成されている。
【００１２】
図１において、符号６は上述のチャージポンプ回路群のｍ個の各チャージポンプ回路ＣＰ＿ｋ（ｋ＝１〜ｍ）と共通に接続され、このチャージポンプ回路群から出力された充電電流または放電電流を時間的に平均化して直流電圧成分を出力するループフィルタ（破線で囲んで示す）である。ループフィルタ６は抵抗Ｒ１（７）とキャパシタＣ１（８）と抵抗Ｒ２（９）とを直列に接続して構成されており、上記充電電流または放電電流を時間的に平均化しｖｃｏｎｔ＋とｖｃｏｎｔ−との間の電位差として現す。符号１１はループフィルタ６により取り出された上記直流成分を所定の電圧ｖｃｏｎｔへ変換する両相単相電圧変換回路（ＤＳＣ）、１２は両相単相電圧変換回路ＤＳＣ（１１）から出力された所定の電圧ｖｃｏｎｔを入力し、上述のｍ本のクロック信号ｃｋｖ＿ｋ（ｋ＝１〜ｍ）を生成する電圧制御発振回路ＶＣＯｍである。電圧制御発振回路ＶＣＯｍ（１２）は生成したｍ本のクロック信号ｃｋｖ＿ｋ（ｋ＝１〜ｍ）を位相比較回路ＰＤｍ（２）へ出力する。
以上、チャージポンプ回路およびループフィルタは差動型を使用し、両相単相電圧変換回路を使用する場合を説明したが、チャージポンプ回路およびループフィルタに単相型を使用し、両相単相電圧変換回路の替わりにボルテージフォロワ回路等を使用することも可能であることは言うまでもない。
【００１３】
次に、本発明の実施の形態のＣＤＲ回路１０の動作を説明する。図１に示されるように、ＣＤＲ回路１０は、入力端子１から入力される入力データ信号Ｄｉｎ（周波数ｆ（ｂｉｔｓ／ｓｅｃまたはＨｚ））に対し、電圧制御発振回路ＶＣＯｍ（１２）から出力する周波数がｆ／ｍ（ｆ＝１／Ｔ、ｍ＝２ｎ、ｎは２以上の自然数）であって位相が２π／ｍずつ異なるｍ本のクロック信号ｃｋｖ＿ｋ（ｋ＝１〜ｍ）と位相を合わせる回路である。ＣＤＲ回路１０は、データ入力信号Ｄｉｎとクロック信号ｃｋｖ＿ｋ（ｋ＝１〜ｍ）との位相差を電圧制御発振回路ＶＣＯｍ（１２）の発振周波数にフィードバックして、クロック信号ｃｋｖ＿ｋ（ｋ＝１〜ｍ）の位相を入力データ信号Ｄｉｎに合わせる動作を行う。ロック状態では、位相比較回路ＰＤ（１３３）の内部のフリップフロップ回路（後述の図２で示す）において入力データ信号Ｄｉｎがクロック信号ｃｋｖ＿ｋ（ｋ＝１〜ｍ）でラッチされ整形されて、ＣＤＲ回路１０の出力であるＤｏｕｔ＿ｋ（ｋ＝１〜ｍ）信号として出力端子１３ないし１５から出力される。ロック状態におけるクロック信号Ｃｋｏｕｔは出力端子１６から出力される。以上のように、周波数がｆ／ｍ（Ｈｚ）であり位相が２π／ｍずつ異なるｍ本のクロック信号ｃｋｖ＿ｋ（ｋ＝１〜ｍ）を用いることにより、位相比較信号であるエラー信号ｅｒｒｏｒ＿ｋ（ｋ＝１〜ｍ）の速度を従来の２×ｆ（Ｈｚ。周波数換算）より遅い２×ｆ／ｍ（Ｈｚ）に低減することができる。この効果は位相比較基準信号ｒｅｆ＿ｋ（ｋ＝１〜ｍ）に関しても比例的に働く。
【００１４】
図１に示されるように、位相比較回路ＰＤｍ（２）は位相比較信号であるエラー信号ｅｒｒｏｒ＿ｋ（ｋ＝１〜ｍ）と位相比較基準信号ｒｅｆ＿ｋ（ｋ＝１〜ｍ）とを出力する。エラー信号ｅｒｒｏｒ＿ｋ（ｋ＝１〜ｍ）と位相比較基準信号ｒｅｆ＿ｋ（ｋ＝１〜ｍ）とは、各々１本ずつチャージポンプ回路群のチャージポンプ回路ＣＰ＿ｋ（ｋ＝１〜ｍ）に入力される。チャージポンプ回路ＣＰ＿ｋ（ｋ＝１〜ｍ）は１回路として見ると従来のチャージポンプ回路ＣＰ（１３５）と同様の動作を行う。但し、充電電流と放電電流との電流比は適宜変更可能である。チャージポンプ回路ＣＰ＿ｋ（ｋ＝１〜ｍ）の充電電流および放電電流は、共通に接続されたループフィルタ６で時間的に平均化される。このため、位相比較回路ＰＤｍ（２）から出力されたｍ個の位相情報（エラー信号ｅｒｒｏｒ＿ｋまたは位相比較基準信号ｒｅｆ＿ｋ、ｋ＝１〜ｍ）は、チャージポンプ回路ＣＰ＿ｋ（ｋ＝１〜ｍ）を通してループフィルタ６で時間的に平均化され、ｖｃｏｎｔ＋とｖｃｏｎｔ−との間の電位差として現れる。両相単相電圧変換回路ＤＳＣ（１１）は、従来のＣＤＲ回路１３０における両相単相電圧変換回路ＤＳＣ（１４５）と同様に、ｖｃｏｎｔ＋とｖｃｏｎｔ−との間の電位差を、所定の電圧、例えばＧＮＤからの電位ｖｃｏｎｔへ変換し、電圧制御発振回路ＶＣＯｍ（１２）の発振周波数にフィードバックする。このフィードバックにより、本発明の実施の形態におけるＣＤＲ回路１０は、電圧制御発振回路ＶＣＯｍ（１２）の発振クロック信号ｃｋｖ＿ｋ（ｋ＝１〜ｍ）の周波数をＣＤＲ回路１０の入力である入力データ信号Ｄｉｎと位相が一致するように動作する。
【００１５】
図２は、本発明の位相比較回路ＰＤｍ（２）の一例（ｍ＝４の場合）をブロック図で示す。ここで、ｍ＝２ｎ、ｎは２以上の自然数であり、図２にはｍ＝４の場合について例示する。他のｍ＝８、１６、３２等であってもよいことはもちろんである。図２において、符号２０は本発明の位相比較回路ＰＤｍ（２）の一例（ｍ＝４の場合）、２１はクロック信号ｃｋｖ＿１の入力端子、２２クロック信号ｃｋｖ＿２の入力端子、２３はクロック信号ｃｋｖ＿３の入力端子、２４はクロック信号ｃｋｖ＿４の入力端子、２５は入力データ信号Ｄｉｎの入力端子である。符号３１、３２、３３および３４は各々データ入力のＤ端子とクロック入力のＣ端子とＱ出力（ｑ１等）とを有するラッチ回路Ｌ１、Ｌ２、Ｌ３およびＬ４、符号４１、４２、４３および４４は各々データ入力のＤ端子とクロック入力のＣ端子とＱ出力（ｑｆ１等）とを有するＤ型フリップフロップ回路ＦＦ１、ＦＦ２、ＦＦ３およびＦＦ４、符号５１ないし５８は排他的論理和回路ＸＯＲ１ないしＸＯＲ８、符号６１ないし６８は論理積回路ＡＮＤ１ないしＡＮＤ８、符号７１はエラー信号（ｅｒｒｏｒ＿１）の出力端子、７２はエラー信号（ｅｒｒｏｒ＿２）の出力端子、７３はエラー信号（ｅｒｒｏｒ＿３）の出力端子、７４はエラー信号（ｅｒｒｏｒ＿４）の出力端子、７５は基準信号（ｒｅｆ＿１）の出力端子、７６は基準信号（ｒｅｆ＿２）の出力端子、７７は基準信号（ｒｅｆ＿３）の出力端子、７８は基準信号（ｒｅｆ＿４）の出力端子である。
【００１６】
本発明の位相比較回路ＰＤｍ（２０）は、入力データ信号Ｄｉｎの遷移エッジとクロック信号ｃｋｖ＿ｋ（ｋ＝１〜ｍ）の遷移エッジとの間の位相差を比較する位相比較回路である。入力データ信号Ｄｉｎは周期がＴであり、クロック信号ｃｋｖ＿ｋ（ｋ＝１〜ｍ）は周波数がｆ／ｍ（ｆ＝１／Ｔ）であって位相が２π／ｍずつ異なるｍ本のクロック信号である。図２に示されるように、本発明の位相比較回路ＰＤｍ（２０）は、入力データ信号Ｄｉｎを各クロック信号ｃｋｖ＿ｋの立ち上がりエッジで各々並列にラッチするラッチ部３０と、ラッチ部３０からの各出力信号（ｑ１等）と各クロック信号ｃｋｖ＿ｋとに基づいて、入力データ信号Ｄｉｎの遷移エッジと各クロック信号ｃｋｖ＿ｋの遷移エッジとの間の位相差を示し、最小パルス幅が（ｍ／２−１）×Ｔ以上のｍ本のエラー信号（ｅｒｒｏｒ＿１等）を出力するエラー信号出力部５０と、ラッチ部３０からの各出力信号（ｑ１等）を各クロック信号ｃｋｖ＿ｋの立ち上がりエッジで各々並列に入力する入力部４０と、入力部４０からの出力信号（ｑｆ１等）と各クロック信号ｃｋｖ＿ｋとに基づいて、パルス幅が（ｍ／２）×Ｔのｍ本の基準信号（ｒｅｆ＿１等）を出力する基準信号出力部６０とを有している。さらに、所定のロック状態になった場合に、入力データ信号Ｄｉｎに所定の整形処理を施したｍ本のデータ信号Ｄｏｕｔ＿ｋ（ｋ＝１〜ｍ）を出力し、１本以上のクロック信号ＣＫｏｕｔを出力する出力部（不図示）を有している。
【００１７】
ラッチ部３０は、入力データ信号Ｄｉｎをクロック信号ｃｋｖ＿ｋの立ち上がりエッジでラッチするラッチ回路Ｌｉ（ｉ＝１〜ｍ）を並列に有している。図２に示されるように、ラッチ回路Ｌ１（３１）はＣ端子に入力したクロック信号ｃｋｖ＿ｋの立ち上がりエッジでＤ端子に入力する入力データ信号Ｄｉｎをラッチし、Ｑ出力（ｑ１）にそのＤｉｎを出力する。Ｃ端子に入力したクロック信号ｃｋｖ＿１がＨｉｇｈ（論理１）である間は、Ｑ出力（ｑ１）をそのままホールドする。一方、Ｃ端子に入力したクロック信号ｃｋｖ＿１がＬｏｗ（論理０）である間は、入力データ信号ＤｉｎをそのままＱ出力（ｑ１）に出力する。したがって、Ｃ端子に入力したクロック信号ｃｋｖ＿１がＬｏｗ（論理０）である間、途中で入力データ信号Ｄｉｎが変化すると当該変化に応じてＱ出力（ｑ１）も変化する。
【００１８】
ラッチ回路Ｌ２（３２）はＣ端子に入力したクロック信号ｃｋｖ＿２の立ち上がりエッジでＤ端子に入力する入力データ信号Ｄｉｎをラッチし、Ｑ出力（ｑ２）にそのＤｉｎを出力する。Ｃ端子に入力したクロック信号ｃｋｖ＿２がＨｉｇｈ（論理１）である間は、Ｑ出力（ｑ２）をそのままホールドする。一方、Ｃ端子に入力したクロック信号ｃｋｖ＿２がＬｏｗ（論理０）である間は、入力データ信号ＤｉｎをそのままＱ出力（ｑ２）に出力する。したがって、Ｃ端子に入力したクロック信号ｃｋｖ＿２がＬｏｗ（論理０）である間、途中で入力データ信号Ｄｉｎが変化すると当該変化に応じてＱ出力（ｑ２）も変化する。
【００１９】
ラッチ回路Ｌ３（３３）はＣ端子に入力したクロック信号ｃｋｖ＿３の立ち上がりエッジでＤ端子に入力する入力データ信号Ｄｉｎをラッチし、Ｑ出力（ｑ３）にそのＤｉｎを出力する。Ｃ端子に入力したクロック信号ｃｋｖ＿３がＨｉｇｈ（論理１）である間は、Ｑ出力（ｑ３）をそのままホールドする。一方、Ｃ端子に入力したクロック信号ｃｋｖ＿３がＬｏｗ（論理０）である間は、入力データ信号ＤｉｎをそのままＱ出力（ｑ３）に出力する。したがって、Ｃ端子に入力したクロック信号ｃｋｖ＿３がＬｏｗ（論理０）である間、途中で入力データ信号Ｄｉｎが変化すると当該変化に応じてＱ出力（ｑ３）も変化する。
【００２０】
ラッチ回路Ｌ４（３４）はＣ端子に入力したクロック信号ｃｋｖ＿４の立ち上がりエッジでＤ端子に入力する入力データ信号Ｄｉｎをラッチし、Ｑ出力（ｑ４）にそのＤｉｎを出力する。Ｃ端子に入力したクロック信号ｃｋｖ＿４がＨｉｇｈ（論理１）である間は、Ｑ出力（ｑ４）をそのままホールドする。一方、Ｃ端子に入力したクロック信号ｃｋｖ＿４がＬｏｗ（論理０）である間は、入力データ信号ＤｉｎをそのままＱ出力（ｑ４）に出力する。したがって、Ｃ端子に入力したクロック信号ｃｋｖ＿４がＬｏｗ（論理０）である間、途中で入力データ信号Ｄｉｎが変化すると当該変化に応じてＱ出力（ｑ４）も変化する。
【００２１】
エラー信号出力部５０は、ラッチ部３０のラッチ回路Ｌｉの出力信号ｑｉおよびラッチ回路Ｌｋ＋１の出力信号ｑｋ＋１（ｋ＋１＝ｍ＋１の場合はラッチ回路Ｌ１の出力信号ｑ１）の排他的論理和の出力と、クロック信号ｃｋｖ＿ｋとの論理積をエラー信号ｅｒｒｏｒ＿ｋ（ｋ＝１〜ｍ）として出力する。図２に示されるように、ラッチ回路Ｌ１（３１）のＱ出力（ｑ１）とラッチ回路Ｌ２（３２）のＱ出力（ｑ２）とは排他的論理和回路ＸＯＲ１（５１）に入力され、さらにその出力ｑ１ｘｏｒｑ２とクロック信号ｃｋｖ＿１とが論理積回路ＡＮＤ１（６１）に入力されて、その出力（ｑ１ｘｏｒｑ２）＊ｃｋｖ＿１がエラー信号（ｅｒｒｏｒ＿１）として出力端子７１から出力される。ここで記号「＊」は論理積を意味する。
【００２２】
ラッチ回路Ｌ２（３２）のＱ出力（ｑ２）とラッチ回路Ｌ３（３３）のＱ出力（ｑ３）とは排他的論理和回路ＸＯＲ２（５２）に入力され、さらにその出力ｑ２ｘｏｒｑ３とクロック信号ｃｋｖ＿２とが論理積回路ＡＮＤ２（６２）に入力されて、その出力（ｑ２ｘｏｒｑ３）＊ｃｋｖ＿２がエラー信号（ｅｒｒｏｒ＿２）として出力端子７２から出力される。
【００２３】
ラッチ回路Ｌ３（３３）のＱ出力（ｑ３）とラッチ回路Ｌ４（３４）のＱ出力（ｑ４）とは排他的論理和回路ＸＯＲ３（５３）に入力され、さらにその出力ｑ３ｘｏｒｑ４とクロック信号ｃｋｖ＿３とが論理積回路ＡＮＤ３（６３）に入力されて、その出力（ｑ３ｘｏｒｑ４）＊ｃｋｖ＿３がエラー信号（ｅｒｒｏｒ＿３）として出力端子７３から出力される。
【００２４】
ラッチ回路Ｌ４（３４）のＱ出力（ｑ４）とラッチ回路Ｌ１（３１）のＱ出力（ｑ１）とは排他的論理和回路ＸＯＲ４（５４）に入力され、さらにその出力ｑ４ｘｏｒｑ１とクロック信号ｃｋｖ＿４とが論理積回路ＡＮＤ３（６４）に入力されて、その出力（ｑ４ｘｏｒｑ１）＊ｃｋｖ＿４がエラー信号（ｅｒｒｏｒ＿４）として出力端子７４から出力される。このようにｍ＝４の場合に、ｋ＋１＝ｍ＋１＝５と最大数４を越えた場合は、ラッチ回路Ｌｋ＋１（＝Ｌ５）の出力信号ｑｋ＋１（＝ｑ５）は元に戻って出力信号ｑ１とする。
【００２５】
入力部４０は、ラッチ部３０のラッチ回路Ｌｉの出力信号ｑｉをクロック信号ｃｋｖ＿ｋ＋１（ｋ＋１＝ｍ＋１の場合はクロック信号ｃｋｖ＿１）の立ち上がりエッジで入力するＤ型フリップフロップＦＦｋ（ｋ＝１〜ｍ）を並列に有している。図２に示されるように、Ｄ型フリップフロップＦＦ１（４１）はＣ端子に入力したクロック信号ｃｋｖ＿２の立ち上がりエッジでＤ端子に入力するラッチ回路Ｌ１（３１）の出力信号ｑ１をラッチし、Ｑ出力（ｑｆ１）にその信号ｑ１を出力する。次のクロック信号ｃｋｖ＿２の立ち上がりエッジまでの間、Ｑ出力（ｑｆ１）をそのままホールドする。したがって、この間に途中でＤ端子ｑ１が変化した場合であっても当該変化に応じてＱ出力（ｑｆ１）が変化することはない。
【００２６】
Ｄ型フリップフロップＦＦ２（４２）はＣ端子に入力したクロック信号ｃｋｖ＿３の立ち上がりエッジでＤ端子に入力するラッチ回路Ｌ２（３２）の出力信号ｑ２をラッチし、Ｑ出力（ｑｆ２）にその信号ｑ２を出力する。次のクロック信号ｃｋｖ＿３の立ち上がりエッジまでの間、Ｑ出力（ｑｆ２）をそのままホールドする。したがって、この間に途中でＤ端子ｑ２が変化した場合であっても当該変化に応じてＱ出力（ｑｆ２）が変化することはない。
【００２７】
Ｄ型フリップフロップＦＦ３（４３）はＣ端子に入力したクロック信号ｃｋｖ＿４の立ち上がりエッジでＤ端子に入力するラッチ回路Ｌ３（３３）の出力信号ｑ３をラッチし、Ｑ出力（ｑｆ３）にその信号ｑ３を出力する。次のクロック信号ｃｋｖ＿４の立ち上がりエッジまでの間、Ｑ出力（ｑｆ３）をそのままホールドする。したがって、この間に途中でＤ端子ｑ３が変化した場合であっても当該変化に応じてＱ出力（ｑｆ３）が変化することはない。
【００２８】
Ｄ型フリップフロップＦＦ４（４４）はＣ端子に入力したクロック信号ｃｋｖ＿１の立ち上がりエッジでＤ端子に入力するラッチ回路Ｌ４（３４）の出力信号ｑ４をラッチし、Ｑ出力（ｑｆ４）にその信号ｑ４を出力する。次のクロック信号ｃｋｖ＿１の立ち上がりエッジまでの間、Ｑ出力（ｑｆ４）をそのままホールドする。したがって、この間に途中でＤ端子ｑ４が変化した場合であっても当該変化に応じてＱ出力（ｑｆ４）が変化することはない。このようにｍ＝４の場合に、ｋ＋１＝ｍ＋１＝５と最大数４を越えた場合は、Ｄ型フリップフロップＦＦｋ＋１（＝ＦＦ５）のクロック信号ｃｋｖ＿ｋ＋１（＝ｃｋｖ＿５）は元に戻ってクロック信号ｃｋｖ＿１とする。
【００２９】
基準信号出力部６０は、入力部４０のＤ型フリップフロップＦＦｋの出力信号ｑｆｋおよびＤ型フリップフロップＦＦｋ＋１の出力信号ｑｆｋ＋１（ｋ＋１＝ｍ＋１の場合はＤ型フリップフロップＦＦ１の出力信号ｑｆ１）の排他的論理和の出力と、クロック信号ｃｋｖ＿ｋ＋２（ｋ＋２＝ｍ＋１の場合はクロック信号ｃｋｖ＿１、ｋ＋２＝ｍ＋２の場合はクロック信号ｃｋｖ＿２）との論理積を基準信号ｒｅｆ＿ｋ（ｋ＝１〜ｍ）として出力する。図２に示されるように、Ｄ型フリップフロップＦＦ１（４１）のＱ出力（ｑｆ１）とＤ型フリップフロップＦＦ２（４２）のＱ出力（ｑｆ２）とは排他的論理和回路ＸＯＲ５（５５）に入力され、さらにその出力ｑｆ１ｘｏｒｑｆ２とクロック信号ｃｋｖ＿３とが論理積回路ＡＮＤ５（６５）に入力されて、その出力（ｑｆ１ｘｏｒｑｆ２）＊ｃｋｖ＿３が基準信号（ｒｅｆ＿１）として出力端子７５から出力される。
【００３０】
Ｄ型フリップフロップＦＦ２（４２）のＱ出力（ｑｆ２）とＤ型フリップフロップＦＦ３（４３）のＱ出力（ｑｆ３）とは排他的論理和回路ＸＯＲ６（５６）に入力され、さらにその出力ｑｆ２ｘｏｒｑｆ３とクロック信号ｃｋｖ＿４とが論理積回路ＡＮＤ６（６６）に入力されて、その出力（ｑｆ２ｘｏｒｑｆ３）＊ｃｋｖ＿４が基準信号（ｒｅｆ＿２）として出力端子７６から出力される。
【００３１】
Ｄ型フリップフロップＦＦ３（４３）のＱ出力（ｑｆ３）とＤ型フリップフロップＦＦ４（４４）のＱ出力（ｑｆ４）とは排他的論理和回路ＸＯＲ７（５７）に入力され、さらにその出力ｑｆ３ｘｏｒｑｆ４とクロック信号ｃｋｖ＿１とが論理積回路ＡＮＤ７（６７）に入力されて、その出力（ｑｆ３ｘｏｒｑｆ４）＊ｃｋｖ＿１が基準信号（ｒｅｆ＿３）として出力端子７７から出力される。このようにｍ＝４の場合に、ｋ＋１＝ｍ＋１＝５と最大数４を越えた場合は、論理積回路ＡＮＤ７（６７）に入力するクロック信号ｃｋｖ＿ｋ＋１（＝ｃｋｖ＿５）は元に戻ってクロック信号ｃｋｖ＿１とする。
【００３２】
Ｄ型フリップフロップＦＦ４（４４）のＱ出力（ｑｆ４）とＤ型フリップフロップＦＦ１（４１）のＱ出力（ｑｆ１）とは排他的論理和回路ＸＯＲ８（５８）に入力され、さらにその出力ｑｆ４ｘｏｒｑｆ１とクロック信号ｃｋｖ＿２とが論理積回路ＡＮＤ８（６８）に入力されて、その出力（ｑｆ４ｘｏｒｑｆ１）＊ｃｋｖ＿２が基準信号（ｒｅｆ＿４）として出力端子７８から出力される。このようにｍ＝４の場合に、ｋ＋１＝ｍ＋１＝５と最大数４を越えた場合は、Ｄ型フリップフロップ回路ＦＦｋ＋１（＝ＦＦ５）の出力信号ｑｆｋ＋１（＝ｑｆ５）は元に戻って出力信号ｑｆ１とする。さらに、論理積回路ＡＮＤ８（６８）に入力するクロック信号ｃｋｖ＿ｋ＋２（＝ｃｋｖ＿６）は出力信号ｃｋｖ＿１から１つ進めてｃｋｖ＿２とする。
【００３３】
図３（Ａ）ないし（Ｕ）は、図２に示された本発明の位相比較回路ＰＤｍ（２）のタイムチャートを示す。図３（Ａ）ないし（Ｕ）で図２と同じ符号が付された箇所は同じ部分を示すため説明は省略する。図３（Ａ）に示される信号は、信号名が入力データ信号Ｄｉｎ、信号速度（Ｈｚ換算。以下同様）がｆ／２（データ周期はＴ（＝１／ｆ））であり、周期Ｔごとにデータ０、データ１等と示されている。図３（Ｂ）に示される信号は、信号名がクロック信号ｃｋｖ＿１、論理式がｃｋｖ＿１、信号速度がｆ／４であり、入力データ信号Ｄｉｎがデータ０の間に立ち上がり、入力データ信号Ｄｉｎがデータ２の間に立ち下がっていることが示されている。図３（Ｃ）に示される信号は、信号名がクロック信号ｃｋｖ＿２、論理式がｃｋｖ＿２、信号速度がｆ／４であり、入力データ信号Ｄｉｎがデータ１の間に立ち上がり、入力データ信号Ｄｉｎがデータ３の間に立ち下がっていることが示されている。図３（Ｄ）に示される信号は、信号名がクロック信号ｃｋｖ＿３、論理式がｃｋｖ＿３、信号速度がｆ／４であり、入力データ信号Ｄｉｎがデータ２の間に立ち上がり、入力データ信号Ｄｉｎがデータ４の間に立ち下がっていることが示されている。図３（Ｅ）に示される信号は、信号名がクロック信号ｃｋｖ＿４、論理式がｃｋｖ＿４、信号速度がｆ／４であり、入力データ信号Ｄｉｎがデータ３の間に立ち上がり、入力データ信号Ｄｉｎがデータ５の間に立ち下がっていることが示されている。
【００３４】
図３（Ｆ）に示される信号は、信号名がラッチ回路Ｌ１（３１）の出力ｑ１、ラッチ回路Ｌ１（３１）のＤ端子における取り込みエッジがクロック信号ｃｋｖ＿１の立ち上がり（↑ｃｋｖ＿１）、利用する信号（０、４、８、．．．等）の速度がｆ／３である。図３（Ｇ）に示される信号は、信号名がラッチ回路Ｌ２（３２）の出力ｑ２、ラッチ回路Ｌ２（３２）のＤ端子における取り込みエッジがクロック信号ｃｋｖ＿２の立ち上がり（↑ｃｋｖ＿２）、利用する信号（１、５、９、．．．等）の速度がｆ／３である。図３（Ｈ）に示される信号は、信号名がラッチ回路Ｌ３（３３）の出力ｑ３、ラッチ回路Ｌ３（３３）のＤ端子における取り込みエッジがクロック信号ｃｋｖ＿３の立ち上がり（↑ｃｋｖ＿３）、利用する信号（２、６、．．．等）の速度がｆ／３である。図３（Ｉ）に示される信号は、信号名がラッチ回路Ｌ４（３４）の出力ｑ４、ラッチ回路Ｌ４（３４）のＤ端子における取り込みエッジがクロック信号ｃｋｖ＿４の立ち上がり（↑ｃｋｖ＿４）、利用する信号（３、７、．．．等）の速度がｆ／３である。
【００３５】
図３（Ｊ）に示される信号は、信号名が論理積回路６１のエラー信号（Ｅｒｒｏｒ１）、論理積回路６１の出力を示す論理式が（ｑ１ｘｏｒｑ２）＊ｃｋｖ＿１、信号速度はｆ／２より遅い。図３（Ｋ）に示される信号は、信号名が論理積回路６２のエラー信号（Ｅｒｒｏｒ２）、論理積回路６２の出力を示す論理式が（ｑ２ｘｏｒｑ３）＊ｃｋｖ＿２、信号速度はｆ／２より遅い。図３（Ｌ）に示される信号は、信号名が論理積回路６３のエラー信号（Ｅｒｒｏｒ３）、論理積回路６３の出力を示す論理式が（ｑ３ｘｏｒｑ４）＊ｃｋｖ＿３、信号速度はｆ／２より遅い。図３（Ｍ）に示される信号は、信号名が論理積回路６４のエラー信号（Ｅｒｒｏｒ４）、論理積回路６４の出力を示す論理式が（ｑ４ｘｏｒｑ１）＊ｃｋｖ＿４、信号速度はｆ／２より遅い。上述のように、ｍ個のラッチ回路Ｌｉに周波数がｆ／ｍ（Ｈｚ）であって位相が２π／ｍずつ異なるｍ本のクロック信号ｃｋｖ＿ｉを入力することにより、エラー信号（Ｅｒｒｏｒi）の速度をｆ（Ｈｚ）より遅い２ｆ／ｍ（Ｈｚ）に低減することができる。
【００３６】
図３（Ｎ）に示される信号は、信号名がＤ型フリップフロップ回路ＦＦ１（４１）の出力ｑｆ１、Ｄ型フリップフロップ回路ＦＦ１（４１）のＤ端子における取り込みエッジがクロック信号ｃｋｖ＿２の立ち上がり（↑ｃｋｖ＿２）、信号速度がｆ／３である。図３（Ｏ）に示される信号は、信号名がＤ型フリップフロップ回路ＦＦ２（４２）の出力ｑｆ２、Ｄ型フリップフロップ回路ＦＦ２（４２）のＤ端子における取り込みエッジがクロック信号ｃｋｖ＿３の立ち上がり（↑ｃｋｖ＿３）、信号速度がｆ／３である。図３（Ｐ）に示される信号は、信号名がＤ型フリップフロップ回路ＦＦ３（４３）の出力ｑｆ３、Ｄ型フリップフロップ回路ＦＦ３（４３）のＤ端子における取り込みエッジがクロック信号ｃｋｖ＿４の立ち上がり（↑ｃｋｖ＿４）、信号速度がｆ／３である。図３（Ｑ）に示される信号は、信号名がＤ型フリップフロップ回路ＦＦ４（４４）の出力ｑｆ４、Ｄ型フリップフロップ回路ＦＦ４（４４）のＤ端子における取り込みエッジがクロック信号ｃｋｖ＿１の立ち上がり（↑ｃｋｖ＿１）、信号速度がｆ／３である。
【００３７】
図３（Ｒ）に示される信号は、信号名が論理積回路６６の基準信号（ｒｅｆ＿１）、論理積回路６５の出力を示す論理式が（ｑｆ１ｘｏｒｑｆ２）＊ｃｋｖ＿３、信号速度はｆ／４より遅い。図３（Ｓ）に示される信号は、信号名が論理積回路６６の基準信号（ｒｅｆ＿２）、論理積回路６６の出力を示す論理式が（ｑｆ２ｘｏｒｑｆ３）＊ｃｋｖ＿４、信号速度はｆ／４より遅い。図３（Ｔ）に示される信号は、信号名が論理積回路６７の基準信号（ｒｅｆ＿３）、論理積回路６７の出力を示す論理式が（ｑｆ３ｘｏｒｑｆ４）＊ｃｋｖ＿１、信号速度はｆ／４より遅い。図３（Ｕ）に示される信号は、信号名が論理積回路６８の基準信号（ｒｅｆ＿４）、論理積回路６８の出力を示す論理式が（ｑｆ４ｘｏｒｑｆ１）＊ｃｋｖ＿２、信号速度はｆ／４より遅い。上述のように、ｍ個のＤ型フリップフロップ回路ＦＦｉに周波数がｆ／ｍ（Ｈｚ）であって位相が２π／ｍずつ均等に異なるｍ本のクロック信号ｃｋｖ＿ｉを入力することにより、基準信号（ｒｅｆ_ｉ）の速度をｆ／２（Ｈｚ）より遅いｆ／ｍ（Ｈｚ）に低減することができる。
【００３８】
図３（Ａ）、（Ｂ）および（Ｆ）に示されるように、ラッチ回路Ｌ１（３１）は、クロック信号ｃｋｖ＿１の立ち上がりで入力データ信号Ｄｉｎ（データ０）を取り込んでｑ１出力に出力する。入力データ信号がデータ０からデータ１へ遷移しても、クロック信号ｃｋｖ＿１がＨｉｇｈであるためｑ１出力はデータ０をホールドする。クロック信号ｃｋｖ＿１がＬｏｗになっている間、入力データ信号Ｄｉｎのデータ２がそのまま出力ｑ１に現れ、入力データ信号Ｄｉｎがデータ３、４へ遷移するとデータ３、４がそのまま出力ｑ１に現れる。次に、データ入力信号Ｄｉｎがデータ４の間にクロック信号ｃｋｖ＿１が立ち上がると、このデータ４を取り込んでｑ１出力に出力する。入力データ信号がデータ４からデータ５、６へ遷移しても、クロック信号ｃｋｖ＿１がＨｉｇｈであるためｑ１出力はデータ４をホールドする。以下同様であるため説明は省略する。
【００３９】
図３（Ａ）、（Ｃ）および（Ｇ）に示されるように、ラッチ回路Ｌ２（３２）は、クロック信号ｃｋｖ＿２がＬｏｗの間、入力データ信号Ｄｉｎ（データ０、１）を順次ｑ２出力に出力する。クロック信号ｃｋｖ＿２の立ち上がりで入力データ信号Ｄｉｎ（データ１）を取り込んでｑ２出力に出力する。入力データ信号がデータ１からデータ２、３へ遷移しても、クロック信号ｃｋｖ＿２がＨｉｇｈであるためｑ２出力はデータ１をホールドする。クロック信号ｃｋｖ＿２がＬｏｗになっている間、入力データ信号Ｄｉｎのデータ３、４、５がそのまま出力ｑ２に現れる。次に、データ入力信号Ｄｉｎがデータ５の間にクロック信号ｃｋｖ＿２が立ち上がると、このデータ５を取り込んでｑ２出力に出力する。以下同様であるため説明は省略する。
【００４０】
図３（Ａ）、（Ｄ）および（Ｈ）に示されるように、ラッチ回路Ｌ３（３３）は、クロック信号ｃｋｖ＿３がＬｏｗの間、入力データ信号Ｄｉｎ（データ０、１、２）を順次ｑ３出力に出力する。クロック信号ｃｋｖ＿３の立ち上がりで入力データ信号Ｄｉｎ（データ２）を取り込んでｑ３出力に出力する。入力データ信号がデータ２からデータ３、４へ遷移しても、クロック信号ｃｋｖ＿３がＨｉｇｈであるためｑ３出力はデータ２をホールドする。クロック信号ｃｋｖ＿３がＬｏｗになっている間、入力データ信号Ｄｉｎのデータ４、５、６がそのまま出力ｑ３に現れる。次に、データ入力信号Ｄｉｎがデータ６の間にクロック信号ｃｋｖ＿３が立ち上がると、このデータ６を取り込んでｑ３出力に出力する。以下同様であるため説明は省略する。
【００４１】
図３（Ａ）、（Ｅ）および（Ｉ）に示されるように、ラッチ回路Ｌ４（３４）は、クロック信号ｃｋｖ＿４がＬｏｗの間、入力データ信号Ｄｉｎ（データ１、２、３）を順次ｑ４出力に出力する。クロック信号ｃｋｖ＿４の立ち上がりで入力データ信号Ｄｉｎ（データ３）を取り込んでｑ４出力に出力する。入力データ信号がデータ３からデータ４、５へ遷移しても、クロック信号ｃｋｖ＿４がＨｉｇｈであるためｑ４出力はデータ３をホールドする。クロック信号ｃｋｖ＿４がＬｏｗになっている間、入力データ信号Ｄｉｎのデータ５、６、７がそのまま出力ｑ４に現れる。次に、データ入力信号Ｄｉｎがデータ７の間にクロック信号ｃｋｖ＿４が立ち上がると、このデータ７を取り込んでｑ４出力に出力する。以下同様であるため説明は省略する。
【００４２】
図３（Ｂ）、（Ｆ）、（Ｇ）および（Ｊ）に示されるように、例えばクロック信号ｃｋｖ＿１がＨｉｇｈ（論理１）であり、かつ出力ｑ１がデータ０で出力ｑ２がデータ１である場合、エラー信号（Ｅｒｒｏｒ１）の出力は「０ｘｏｒ１」となる。クロック信号ｃｋｖ＿１がＨｉｇｈ（論理１）でない場合は、出力ｑ１と出力ｑ２とが異なるデータの場合であっても、エラー信号（Ｅｒｒｏｒ１）の出力は０となる。このため、出力ｑ１がデータ２で出力ｑ２がデータ１である場合、または出力ｑ１がデータ３で出力ｑ２がデータ１である場合のように、エラー信号（Ｅｒｒｏｒ１）として位相比較に関係の無いパルスを出力しないですむ。この結果、位相比較精度の低下または誤動作の発生を起こさないですませることができる。すなわち、出力ｑ１および出力ｑ２の排他的論理和（回路５１）の出力とクロック信号ｃｋｖ＿１との論理積（回路６１）をとることにより、位相比較に関係するパルス「０ｘｏｒ１」、「４ｘｏｒ５」等のみをエラー信号（Ｅｒｒｏｒ１）として出力することができる。
【００４３】
図３（Ｊ）に示されるように、エラー信号（Ｅｒｒｏｒ１）のパルス幅は入力データ信号Ｄｉｎの周期Ｔに対しクロック信号ｃｋｖ＿１の立ち上がりエッジが中央に位置すると（ｍ／２−０．５）×Ｔの長さのパルスとなる。クロック信号ｃｋｖ＿１の立ち上がりエッジが入力データ信号Ｄｉｎの中央よりΔｔだけ前に位置した場合、Δｔだけ少ないパルス幅のエラー信号（Ｅｒｒｏｒ１）が出力される。一方、クロック信号ｃｋｖ＿１の立ち上がりエッジが入力データ信号Ｄｉｎの中央よりΔｔだけ後に位置した場合、Δｔだけ多いパルス幅のエラー信号（Ｅｒｒｏｒ１）が出力される。ｍ＝４、Δｔ＝０．５×Ｔの場合、図３（Ｊ）に示されるように、±０．５×Ｔに対して、エラー信号（Ｅｒｒｏｒ１）のパルス幅は１．５×Ｔ±０．５×Ｔとなる。以下に説明される他のエラー信号（Ｅｒｒｏｒi）についても同様である。
【００４４】
図３（Ｃ）、（Ｇ）、（Ｈ）および（Ｋ）に示されるように、例えばクロック信号ｃｋｖ＿２がＨｉｇｈ（論理１）であり、かつ出力ｑ２がデータ１で出力ｑ３がデータ２である場合、エラー信号（Ｅｒｒｏｒ２）の出力は「１ｘｏｒ２」となる。クロック信号ｃｋｖ＿２がＨｉｇｈ（論理１）でない場合は、出力ｑ２と出力ｑ３とが異なるデータの場合であっても、エラー信号（Ｅｒｒｏｒ２）の出力は０となる。すなわち上述と同様に、出力ｑ２および出力ｑ３の排他的論理和（回路５２）の出力とクロック信号ｃｋｖ＿２との論理積（回路６２）をとることにより、位相比較に関係するパルス「１ｘｏｒ２」、「５ｘｏｒ６」等のみをエラー信号（Ｅｒｒｏｒ２）として出力することができる。
【００４５】
図３（Ｄ）、（Ｈ）、（Ｉ）および（Ｌ）に示されるように、例えばクロック信号ｃｋｖ＿３がＨｉｇｈ（論理１）であり、かつ出力ｑ３がデータ２で出力ｑ４がデータ３である場合、エラー信号（Ｅｒｒｏｒ３）の出力は「２ｘｏｒ３」となる。クロック信号ｃｋｖ＿３がＨｉｇｈ（論理１）でない場合は、出力ｑ３と出力ｑ４とが異なるデータの場合であっても、エラー信号（Ｅｒｒｏｒ３）の出力は０となる。すなわち上述と同様に、出力ｑ３および出力ｑ４の排他的論理和（回路５３）の出力とクロック信号ｃｋｖ＿３との論理積（回路６３）をとることにより、位相比較に関係するパルス「２ｘｏｒ３」、「６ｘｏｒ７」等のみをエラー信号（Ｅｒｒｏｒ３）として出力することができる。
【００４６】
図３（Ｅ）、（Ｆ）、（Ｉ）および（Ｍ）に示されるように、例えばクロック信号ｃｋｖ＿４がＨｉｇｈ（論理１）であり、かつ出力ｑ４がデータ３で出力ｑ１がデータ４である場合、エラー信号（Ｅｒｒｏｒ４）の出力は「３ｘｏｒ４」となる。クロック信号ｃｋｖ＿４がＨｉｇｈ（論理１）でない場合は、出力ｑ４と出力ｑ１とが異なるデータの場合であっても、エラー信号（Ｅｒｒｏｒ４）の出力は０となる。すなわち上述と同様に、出力ｑ４および出力ｑ１の排他的論理和（回路５４）の出力とクロック信号ｃｋｖ＿４との論理積（回路６４）をとることにより、位相比較に関係するパルス「３ｘｏｒ４」、「７ｘｏｒ８」等のみをエラー信号（Ｅｒｒｏｒ４）として出力することができる。
【００４７】
図３（Ｎ）、（Ｏ）および（Ｒ）に示されるように、例えばクロック信号ｃｋｖ＿３がＨｉｇｈ（論理１）であり、かつ出力ｑｆ１がデータ０で出力ｑｆ２がデータ１である場合、基準信号（ｒｅｆ＿１）の出力は「０ｘｏｒ１」となる。クロック信号ｃｋｖ＿３がＨｉｇｈ（論理１）でない場合は、出力ｑｆ１と出力ｑｆ２とが異なるデータの場合であっても、基準信号（ｒｅｆ＿１）の出力は０となる。従来の位相比較回路でラッチ回路を用いていたのに対して、本発明の位相比較回路ではＤ型フリップフロップ回路を用いることにより、位相比較に関係の無いパルスを排除することができる。さらに、出力ｑｆ１および出力ｑｆ２の排他的論理和（回路５５）の出力とクロック信号ｃｋｖ＿３との論理積（回路６５）をとることにより、出力ｑｆ１がデータ４で出力ｑｆ２がデータ１である場合のように、位相比較精度の低下または誤動作の発生を引き起こすような位相比較に不要なパルスを排除することができる。この結果、位相比較に関係するパルス「０ｘｏｒ１」、「４ｘｏｒ５」等のみを基準信号（ｒｅｆ＿１）として出力することができる。図３（Ｒ）に示されるように、基準信号（ｒｅｆ＿１）は入力データ信号Ｄｉｎの遷移があった場合、ｍ＝４では常にデータ周期Ｔの２倍の長さ幅（＝２．０×Ｔ、一般的には（ｍ／２）×Ｔ）のパルスとして出力される。以下に説明される他の基準信号においても同様である。
【００４８】
図３（Ｏ）、（Ｐ）、（Ｓ）に示されるように、例えばクロック信号ｃｋｖ＿４がＨｉｇｈ（論理１）であり、かつ出力ｑｆ２がデータ１で出力ｑｆ３がデータ２である場合、基準信号（ｒｅｆ＿２）の出力は「１ｘｏｒ２」となる。クロック信号ｃｋｖ＿４がＨｉｇｈ（論理１）でない場合は、出力ｑｆ２と出力ｑｆ３とが異なるデータの場合であっても、基準信号（ｒｅｆ＿２）の出力は０となる。すなわち上述したように、位相比較精度の低下または誤動作の発生を引き起こすような位相比較に不要なパルスを排除することができ、位相比較に関係するパルス「１ｘｏｒ２」、「５ｘｏｒ６」等のみを基準信号（ｒｅｆ＿２）として出力することができる。
【００４９】
図３（Ｐ）、（Ｑ）、（Ｔ）に示されるように、例えばクロック信号ｃｋｖ＿１がＨｉｇｈ（論理１）であり、かつ出力ｑｆ３がデータ２で出力ｑｆ４がデータ３である場合、基準信号（ｒｅｆ＿３）の出力は「２ｘｏｒ３」となる。クロック信号ｃｋｖ＿１がＨｉｇｈ（論理１）でない場合は、出力ｑｆ３と出力ｑｆ４とが異なるデータの場合であっても、基準信号（ｒｅｆ＿３）の出力は０となる。すなわち上述したように、位相比較精度の低下または誤動作の発生を引き起こすような位相比較に不要なパルスを排除することができ、位相比較に関係するパルス「２ｘｏｒ３」、「６ｘｏｒ７」等のみを基準信号（ｒｅｆ＿３）として出力することができる。
【００５０】
図３（Ｑ）、（Ｎ）、（Ｕ）に示されるように、例えばクロック信号ｃｋｖ＿２がＨｉｇｈ（論理１）であり、かつ出力ｑｆ４がデータ３で出力ｑｆ１がデータ４である場合、基準信号（ｒｅｆ＿４）の出力は「３ｘｏｒ４」となる。クロック信号ｃｋｖ＿２がＨｉｇｈ（論理１）でない場合は、出力ｑｆ４と出力ｑｆ１とが異なるデータの場合であっても、基準信号（ｒｅｆ＿４）の出力は０となる。すなわち上述したように、位相比較精度の低下または誤動作の発生を引き起こすような位相比較に不要なパルスを排除することができ、位相比較に関係するパルス「３ｘｏｒ４」、「７ｘｏｒ８」等のみを基準信号（ｒｅｆ＿４）として出力することができる。
【００５１】
以上より、本発明の位相比較回路ＰＤｍ（２）によれば、ｍ個のラッチ回路Ｌｋに周波数がｆ／ｍ（Ｈｚ）であって位相が２π／ｍずつ異なるｍ本のクロック信号ｃｋｖ＿ｋを入力することにより、エラー信号ｅｒｒｏｒ＿ｋ（ｋ＝１〜ｍ）の速度をｆ（Ｈｚ）より遅い２ｆ／ｍ（Ｈｚ）に低減することができる。位相比較基準信号ｒｅｆ＿ｋ（ｋ＝１〜ｍ）の速度も同様にｆ／ｍ（Ｈｚ）に低減することができる。すなわち、本発明の位相比較回路ＰＤｍ（２）により入力データ信号Ｄｉｎとｆ／ｍ（Ｈｚ）の速度のクロック信号ｃｋｖ＿ｋ（ｋ＝１〜ｍ）との位相比較を、最高でも２ｆ／ｍ（Ｈｚ）という従来より極めて低速なエラー信号ｅｒｒｏｒ＿ｋ（ｋ＝１〜ｍ）と、ｆ／ｍ（Ｈｚ）の位相比較基準信号ｒｅｆ＿ｋ（ｋ＝１〜ｍ）とを用いて行うことができる。
【００５２】
さらに本発明の位相比較回路ＰＤｍ（２）によれば、出力ｑｋおよび出力ｑｋ＋１の排他的論理和の出力とクロック信号ｃｋｖ＿ｋ（ｋ＝１〜ｍ）との論理積をとることにより、位相比較に関係するパルスのみをエラー信号ｅｒｒｏｒ＿ｋ（ｋ＝１〜ｍ）として出力することができる。すなわち、エラー信号ｅｒｒｏｒ＿ｋ（ｋ＝１〜ｍ）として位相比較に関係の無いパルスを出力しないですみ、位相比較精度の低下または誤動作の発生を起こさないですませることができる。位相比較基準信号ｒｅｆ＿ｋ（ｋ＝１〜ｍ）においても出力ｑｆｋおよび出力ｑｆｋ +1の排他的論理和の出力とクロック信号ｃｋｖ＿ｋ＋２との論理積をとることにより、位相比較精度の低下または誤動作の発生を引き起こすような位相比較に不要なパルスを排除することができる。この結果、位相比較に関係するパルスのみを位相比較基準信号ｒｅｆ＿ｋ（ｋ＝１〜ｍ）として出力することができる。
【００５３】
本発明のＣＤＲ回路１０におけるチャージポンプ回路ＣＰ＿ｋの例としては、例えば“A 10-Gb/s CMOS Clock and Data Recovery Circuit with a Half-Rate Linear Phase Detector”, J. Savoj, et al. ,IEEE Journal of Solid-State circuits, Vol. 36, No. 5, May 2001, p.765, Fig.10に示されるチャージポンプ回路を利用することができる。図４は、上記チャージポンプ回路を示すブロック図である。図４において、符号８０は本発明のＣＤＲ回路１０におけるチャージポンプ回路ＣＰ＿ｋの例、８１は電源電圧Ｖｄｄ端子、８２は基準電圧Ｖｒｅｆ端子、８３ないし８７はトランジスタである。同様に符号９１は電源電圧Ｖｄｄ端子、９２は上述のエラー信号ｅｒｒｏｒ＿ｋの入力端子、９３は上述の位相比較基準信号ｒｅｆ＿ｋの入力端子、９４ないし９７はトランジスタである。符号９８、９９はチャージポンプ回路ＣＰ＿ｋの出力端子であり、各々電位ｖｃｏｎｔ＋とｖｃｏｎｔ−とを示す。出力端子９８と９９とがループフィルタ６へと接続されている。回路全体の動作に関しては上述したため省略する。
【００５４】
本発明のＣＤＲ回路１０における電圧制御発振回路ＶＣＯｍ（１２）の例としては、例えば“Low-Power Low-Phase-Noise Differentially Tuned Quadrature VCO Design in Standard CMOS”, M. Tiebout, IEEE Journal of Solid-State circuits, Vol. 36, No. 7, July 2001, p.1023, Fig.11に示される電圧制御発振回路を利用することができる。図５は、上記電圧制御発振回路を示すブロック図である。図５において、符号１００は本発明のＣＤＲ回路１０における電圧制御発振回路ＶＣＯｍ（１２）の例（ｍ＝４の場合）、１０１は電源電圧Ｖｄｄ端子、１０２ないし１２１はトランジスタ、１２２は上述の両相単相電圧変換回路ＤＳＣ（１１）から出力された電圧ｖｃｏｎｔの入力端子、１２３ないし１２６は各々上述のクロック信号ｃｋｖ＿１ないしｃｋｖ＿３の出力端子である。回路全体の動作に関しては上述したため省略する。
【００５５】
上述の実施の形態において、複数のチャージポンプＣＰ＿ｋ（ｋ＝１〜ｍ）からの位相の異なるチャージポンプ電流により、ｖｃｏｎｔ＋とｖｃｏｎｔ−との間の電位差にノイズが発生する場合は、ループフィルタ６と両相単相電圧変換回路ＤＳＣ（１１）との間に直列にローパスフィルタ（不図示）を設けることにより、ノイズをＣＤＲ回路１０の回路動作に影響しない程度に低減することが可能である。
【００５６】
図１等を用いて説明した上述の実施の形態は、各信号に対して１本の信号を用いて例示している。各信号に対して差動信号を使用し、回路の動作速度やノイズマージンを改善することは、容易に類推可能である。また、差動信号を使用する場合、クロック信号ｃｋｖ＿３にクロック信号ｃｋｖ＿１の反転信号を使用し、クロック信号ｃｋｖ＿４にクロック信号ｃｋｖ＿２の反転信号を使用すること、並びにラッチ回路Ｌ３（３３）およびラッチ回路Ｌ４（３４）とＤ型フリップフロップＦＦ２（４２）およびＤ型フリップフロップＦＦ３（４３）とにクロック信号の立下りエッジでラッチする回路を使用することも、容易に類推可能である。
【００５７】
【発明の効果】
以上説明したように、本発明のＣＤＲ回路によれば、周波数がｆ／ｍ（Ｈｚ）であって位相が２π／ｍずつ異なるｍ本のクロック信号ｃｋｖ＿ｋ（ｋ＝１〜ｍ）を用いることにより、データ入力信号Ｄｉｎとクロック信号ｃｋｖ＿ｋ（ｋ＝１〜ｍ）との位相差を電圧制御発振回路ＶＣＯｍ（１２）の発振周波数にフィードバックして、クロック信号ｃｋｖ＿ｋ（ｋ＝１〜ｍ）の位相を入力データ信号Ｄｉｎに合わせる動作を行うことができる。本発明のＣＤＲ回路の回路動作において、位相比較回路ＰＤｍ（２）とチャージポンプ回路ＣＰ＿ｋ（ｋ＝１〜ｍ）の動作速度を律速するエラー信号ｅｒｒｏｒ＿ｋ（ｋ＝１〜ｍ）の速度と位相比較基準信号ｒｅｆ＿ｋ（ｋ＝１〜ｍ）の速度とを１／ｍ程度に緩和することができる。このため、エラー信号ｅｒｒｏｒ＿ｋ（ｋ＝１〜ｍ）および位相比較基準信号ｒｅｆ＿ｋ（ｋ＝１〜ｍ）を高速のパルスとさせず、最速動作を可能とするＣＤＲ回路を提供することができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態におけるＣＤＲ回路のブロック図である。
【図２】 本発明の位相比較回路ＰＤｍ（２）の一例（ｍ＝４の場合）のブロック図である。
【図３】 本発明の位相比較回路ＰＤｍ（２）のタイムチャートである。
【図４】 本発明のチャージポンプ回路ＣＰ＿ｋの一例を示すブロック図である図である。
【図５】 本発明の電圧制御発振回路ＶＣＯｍ（１２）の一例（ｍ＝４の場合）を示すブロック図である。
【図６】 従来のＣＤＲ回路のブロック図である。
【符号の説明】
１，２１，２２，２３，２４，２５，９２，９３，１２２，１３１ 入力端子、２ 位相比較回路ＰＤｍ（またはＰＦＤｍ）、 ３ チャージポンプ回路ＣＰ＿１、 ４ チャージポンプ回路ＣＰ＿２、 ５ チャージポンプ回路ＣＰ＿ｍ、 ６，１３７ ループフィルタ、 ７，９，１３９，１４３ 抵抗、 ８，１４１ キャパシタ、 １１，１４５ 両相単相電圧変換回路ＤＳＣ、 １２ 電圧制御発振回路ＶＣＯｍ、 １３，１４，１５，１６，７１，７２，７３，７４，７５，７６，７７，７８，９８，９９，１２３，１２４，１２５，１２６，１４８，１４９ 出力端子、 ３０ ラッチ部、 ３１，３２，３３，３４ ラッチ回路、 ４１，４２，４３，４４ Ｄ型フリップフロップ回路、 ５１、５２，５３，５４，５５，５６，５７，５８ 排他的論理和回路、 ６１，６２，６３，６４，６５，６６，６７，６８ 論理積回路、 ８０ チャージポンプＣＰ＿ｋの回路例、 ８１，９１，１０１ 電源電圧Ｖｄｄ端子、８２ 基準電圧Ｖｒｅｆ端子、 ８３〜８７，９４〜９７、１０２〜１２１ トランジスタ、 １００ 電圧制御発振回路ＶＣＯｍの回路例、 １３３ 位相比較回路ＰＤ、 １３５ チャージポンプ回路ＣＰ、 １４７ 電圧制御発振回路ＶＣＯ。
【発明の属する技術分野】
本発明は、入力データ信号とクロック信号との間の位相差を合わせるクロックデータリカバリ（Clock Data Recovery : ＣＤＲ）回路に関する。
【０００２】
【従来の技術】
図６は、従来のＣＤＲ回路のブロック図を示す。図６において、符号１３０は従来のＣＤＲ回路、１３１は入力データ信号Ｄｉｎの入力端子、１３３は入力端子１３１から入力した入力データ信号Ｄｉｎと後述の電圧制御発振回路（Voltage Controlled Oscillator : ＶＣＯ）から出力されたクロック信号ｃｋｖとを入力して、位相を比較する位相比較回路（Phase Comparator : ＰＣ）または位相差を検出する位相差検出回路（Phase Detector : ＰＤ）または位相周波数比較回路（Phase Frequency Detector : ＰＦＤ）である（以下、符号１３３の回路を「位相比較回路ＰＤ」と言う）。続いて、符号１３５は位相比較回路ＰＤ（１３３）から出力された基準信号ｒｅｆと位相差を示すエラー信号ｅｒｒｏｒとを入力して、充電電流または放電電流を出力するチャージポンプ回路（Charging Pump : ＣＰ）、１３７は抵抗Ｒ３（１３９）とキャパシタＣ２（１４１）と抵抗Ｒ４（１４３）とを直列に接続して構成したループフィルタ（破線で囲んで示す）であって、チャージポンプ回路ＣＰ（１３５）から出力された充電電流または放電電流の直流成分の取り出しを行う。ループフィルタ１３７は上記充電電流または放電電流を時間的に平均化しｖｃｏｎｔ＋とｖｃｏｎｔ−との間の電位差として現す。符号１４５はループフィルタ１３７により取り出された上記直流成分を所望の電圧ｖｃｏｎｔへ変換する両相単相電圧変換回路（ＤＳＣ）、１４７は両相単相電圧変換回路ＤＳＣ（１４５）から出力された所望の電圧ｖｃｏｎｔに応じてクロック信号ｃｋｖを出力し、位相比較回路ＰＤ（１３３）の入力とする電圧制御発振回路ＶＣＯである。
本従来例は、チャージポンプ回路１３５の出力が差動信号であり、ループフィルタ１３７も差動構成を示しているが、単相出力のチャージポンプ回路と単相用のループフィルタを使用する構成も一般に見られる。単相の構成では、両相単相電圧変換回路１４５ではなく、ボルテージフォロワ回路等の回路を使用する。
【０００３】
次に、従来のＣＤＲ回路１３０の動作を説明する。図６に示されるように、従来のＣＤＲ回路１３０は、入力端子１３１から入力される入力データ信号Ｄｉｎ（周波数ｆ（ｂｉｔｓ／ｓｅｃまたはＨｚ））に対し、電圧制御発振回路ＶＣＯ（１４７）から出力するクロック信号ｃｋｖの周波数と位相を合わせる回路である。すなわち、データ入力信号Ｄｉｎとクロック信号ｃｋｖとの位相差を電圧制御発振回路ＶＣＯ（１４７）の発振周波数にフィードバックして、クロック信号ｃｋｖの位相を入力データ信号Ｄｉｎに合わせる動作を行う。入力データ信号Ｄｉｎの時間幅（周期Ｔ＝１／ｆ）の中心（周期Ｔの１／２の時刻）にクロック信号ｃｋｖの立ち上がりエッジが位置した時に両信号が合ったロック状態となる。ロック状態では、位相比較回路ＰＤ（１３３）の内部のフリップフロップ回路（不図示）において入力データ信号Ｄｉｎがクロック信号ｃｋｖでラッチされ整形されて、ＣＤＲ回路１３０の出力であるＤｏｕｔ信号として出力端子１４８から出力される。ロック状態におけるクロック信号ｃｋｖはＣｋｏｕｔ信号として出力端子１４９から出力される。
【０００４】
【発明が解決しようとする課題】
上述のように、従来のＣＤＲ回路１３０は周波数ｆ（ｂｉｔｓ／ｓｅｃまたはＨｚ）の入力データ信号Ｄｉｎに対して、周波数ｆ（Ｈｚ）またはｆ／２（Ｈｚ）を発振する電圧制御発振回路ＶＣＯ（１４７）を用いていた。このため、位相比較回路ＣＰ（１３３）の出力であるエラー信号ｅｒｒｏｒのパルス幅がＴ／２以下となる場合があり、エラー信号ｅｒｒｏｒおよび基準信号ｒｅｆが高速のパルスとなってしまう場合があった。この結果、位相比較回路ＰＤ（１３３）およびチャージポンプ回路ＣＰ１３５の応答が律速化してしまい、ＣＤＲ回路１３０全体として最速動作ができなくなるという問題があった。
【０００５】
そこで、本発明の目的は、上記問題を解決するためになされたものであり、データ入力信号Ｄｉｎとクロック信号ｃｋｖとの位相差を位相比較回路ＰＤで検出し、この位相差を電圧制御発振回路ＶＣＯの発振周波数にフィードバックしてクロック信号ｃｋｖの位相を入力データ信号Ｄｉｎに合わせる動作を行うＣＤＲ回路において、位相比較回路ＰＤの出力であるエラー信号ｅｒｒｏｒおよび基準信号ｒｅｆを高速のパルスとさせず、最速動作を可能とするＣＤＲ回路を提供することにある。
【０００６】
【課題を解決するための手段】
この発明の該クロックデータリカバリ回路は、入力データ信号とクロック信号との間の位相差を合せるクロックデータリカバリ回路であって、該入力データ信号は周期がＴであり、該クロック信号は周波数がｆ／ｍ（ｆ＝１／Ｔ、ｍ＝２ｎ、ｎは２以上の自然数）であって位相が２π／ｍずつ異なるｍ本のクロック信号であり、該クロックデータリカバリ回路は、前記入力データ信号と前記ｍ本のクロック信号とを入力して、該入力データ信号の遷移エッジと各クロック信号の遷移エッジとの間の位相差を示し最小パルス幅が（ｍ／２−１）×Ｔ以上のｍ本のエラー信号を出力し、パルス幅が（ｍ／２）×Ｔのｍ本の基準信号を出力する位相比較回路と、前記位相比較回路から出力されたｍ本のエラー信号の中の所定の１本のエラー信号とｍ本の基準信号の中の所定の１本の基準信号とを入力して、充電電流または放電電流を出力するチャージポンプ回路をｍ個有するチャージポンプ回路群と、前記チャージポンプ回路群のｍ個の各チャージポンプ回路と共通に接続され、該チャージポンプ回路群から出力された充電電流または放電電流を時間的に平均化して直流電圧成分を出力するループフィルタと、前記ループフィルタから出力された直流電圧成分を所定の電圧へ変換する電圧変換回路と、前記電圧変換回路から出力された所定の電圧を入力し、前記ｍ本のクロック信号を生成する電圧制御発振回路とを備え、前記電圧制御発振回路は生成したｍ本のクロック信号を前記位相比較回路へ出力するものであり、前記位相比較回路は、所定のロック状態になった場合に、前記入力データ信号に所定の整形処理を施したｍ本のデータ信号と１本以上のクロック信号とを出力することを特徴とする。
【０００７】
ここで、この発明のクロックデータリカバリ回路において、前記位相比較回路は、前記入力データ信号を前記各クロック信号の立ち上がりエッジで各々並列にラッチするラッチ部と、前記ラッチ部からの各出力信号と前記各クロック信号とに基づいて、入力データ信号の遷移エッジと各クロック信号の遷移エッジとの間の位相差を示し、最小パルス幅が（ｍ／２−１）×Ｔ以上のｍ本のエラー信号を出力するエラー信号出力部と、前記ラッチ部からの各出力信号を前記各クロック信号の立ち上がりエッジで各々並列に入力する入力部と、前記入力部からの出力信号と前記各クロック信号とに基づいて、パルス幅が（ｍ／２）×Ｔのｍ本の基準信号を出力する基準信号出力部と、所定のロック状態になった場合に、前記入力データ信号に所定の整形処理を施したｍ本のデータ信号と１本以上のクロック信号とを出力する出力部とを備えることができる。
【０００８】
ここで、この発明のクロックデータリカバリ回路において、前記ループフィルタと前記電圧変換回路との間に直列に接続されたローパスフィルタをさらに備えることができる。
【０００９】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００１０】
図１は、本発明の実施の形態におけるＣＤＲ回路のブロック図を示す。図１において、符号１０は入力データ信号とクロック信号との間の位相差を合わせる本発明の実施の形態におけるＣＤＲ回路、１は入力データ信号Ｄｉｎ（周期Ｔ）の入力端子である。符号２は入力データ信号Ｄｉｎとｍ本のクロック信号ｃｋｖ＿ｋ（ｋ＝１〜ｍ）とを入力する位相比較回路ＰＤｍ（またはＰＦＤｍ）である。位相比較回路ＰＤｍ（２）は入力データ信号Ｄｉｎの遷移エッジと各クロック信号ｃｋｖ＿ｋ（ｋ＝１〜ｍ）の遷移エッジとの間の位相差を示し最小パルス幅が（ｍ／２−１）×Ｔ以上のｍ本のエラー信号ｅｒｒｏｒ＿ｋ（ｋ＝１〜ｍ）を出力し、パルス幅が（ｍ／２）×Ｔのｍ本の基準信号（または位相比較基準信号）ｒｅｆ＿ｋ（ｋ＝１〜ｍ）を出力する。ここで、クロック信号ｃｋｖ＿ｋ（ｋ＝１〜ｍ）は、周波数がｆ／ｍ（ｆ＝１／Ｔ、ｍ＝２ｎ、ｎは２以上の自然数）であって位相が２π／ｍずつ異なるｍ本のクロック信号である。位相比較回路ＰＤｍ（２）は、所定のロック状態になった場合に、入力データ信号Ｄｉｎに所定の整形処理を施したｍ本のデータ信号Ｄｏｕｔ＿ｋ（ｋ＝１〜ｍ）を符号１３ないし１５で示される出力端子から出力し、ロック状態におけるクロック信号ＣＫｏｕｔを出力端子１６から出力する。
【００１１】
続いて図１において、符号３は位相比較回路ＰＤｍ（２）から出力されたｍ本のエラー信号ｅｒｒｏｒ＿ｋ（ｋ＝１〜ｍ）の中の所定の１本のエラー信号ｅｒｒｏｒ＿１とｍ本の位相比較基準信号ｒｅｆ＿ｋ（ｋ＝１〜ｍ）の中の所定の１本の位相比較基準信号ｒｅｆ＿１とを入力して、充電電流または放電電流を出力するチャージポンプ回路ＣＰ＿１である。チャージポンプ回路ＣＰ＿１（３）と同様に、チャージポンプ回路ＣＰ＿２（４）はエラー信号ｅｒｒｏｒ＿２と位相比較基準信号ｒｅｆ＿２とを入力して、充電電流または放電電流を出力する。同様に、チャージポンプ回路ＣＰ＿ｍ（５）はエラー信号ｅｒｒｏｒ＿ｍと位相比較基準信号ｒｅｆ＿ｍとを入力して、充電電流または放電電流を出力する。ｍ個のチャージポンプ回路ＣＰ＿１（３）ないしＣＰ＿ｍ（５）によりチャージポンプ回路群が構成されている。
【００１２】
図１において、符号６は上述のチャージポンプ回路群のｍ個の各チャージポンプ回路ＣＰ＿ｋ（ｋ＝１〜ｍ）と共通に接続され、このチャージポンプ回路群から出力された充電電流または放電電流を時間的に平均化して直流電圧成分を出力するループフィルタ（破線で囲んで示す）である。ループフィルタ６は抵抗Ｒ１（７）とキャパシタＣ１（８）と抵抗Ｒ２（９）とを直列に接続して構成されており、上記充電電流または放電電流を時間的に平均化しｖｃｏｎｔ＋とｖｃｏｎｔ−との間の電位差として現す。符号１１はループフィルタ６により取り出された上記直流成分を所定の電圧ｖｃｏｎｔへ変換する両相単相電圧変換回路（ＤＳＣ）、１２は両相単相電圧変換回路ＤＳＣ（１１）から出力された所定の電圧ｖｃｏｎｔを入力し、上述のｍ本のクロック信号ｃｋｖ＿ｋ（ｋ＝１〜ｍ）を生成する電圧制御発振回路ＶＣＯｍである。電圧制御発振回路ＶＣＯｍ（１２）は生成したｍ本のクロック信号ｃｋｖ＿ｋ（ｋ＝１〜ｍ）を位相比較回路ＰＤｍ（２）へ出力する。
以上、チャージポンプ回路およびループフィルタは差動型を使用し、両相単相電圧変換回路を使用する場合を説明したが、チャージポンプ回路およびループフィルタに単相型を使用し、両相単相電圧変換回路の替わりにボルテージフォロワ回路等を使用することも可能であることは言うまでもない。
【００１３】
次に、本発明の実施の形態のＣＤＲ回路１０の動作を説明する。図１に示されるように、ＣＤＲ回路１０は、入力端子１から入力される入力データ信号Ｄｉｎ（周波数ｆ（ｂｉｔｓ／ｓｅｃまたはＨｚ））に対し、電圧制御発振回路ＶＣＯｍ（１２）から出力する周波数がｆ／ｍ（ｆ＝１／Ｔ、ｍ＝２ｎ、ｎは２以上の自然数）であって位相が２π／ｍずつ異なるｍ本のクロック信号ｃｋｖ＿ｋ（ｋ＝１〜ｍ）と位相を合わせる回路である。ＣＤＲ回路１０は、データ入力信号Ｄｉｎとクロック信号ｃｋｖ＿ｋ（ｋ＝１〜ｍ）との位相差を電圧制御発振回路ＶＣＯｍ（１２）の発振周波数にフィードバックして、クロック信号ｃｋｖ＿ｋ（ｋ＝１〜ｍ）の位相を入力データ信号Ｄｉｎに合わせる動作を行う。ロック状態では、位相比較回路ＰＤ（１３３）の内部のフリップフロップ回路（後述の図２で示す）において入力データ信号Ｄｉｎがクロック信号ｃｋｖ＿ｋ（ｋ＝１〜ｍ）でラッチされ整形されて、ＣＤＲ回路１０の出力であるＤｏｕｔ＿ｋ（ｋ＝１〜ｍ）信号として出力端子１３ないし１５から出力される。ロック状態におけるクロック信号Ｃｋｏｕｔは出力端子１６から出力される。以上のように、周波数がｆ／ｍ（Ｈｚ）であり位相が２π／ｍずつ異なるｍ本のクロック信号ｃｋｖ＿ｋ（ｋ＝１〜ｍ）を用いることにより、位相比較信号であるエラー信号ｅｒｒｏｒ＿ｋ（ｋ＝１〜ｍ）の速度を従来の２×ｆ（Ｈｚ。周波数換算）より遅い２×ｆ／ｍ（Ｈｚ）に低減することができる。この効果は位相比較基準信号ｒｅｆ＿ｋ（ｋ＝１〜ｍ）に関しても比例的に働く。
【００１４】
図１に示されるように、位相比較回路ＰＤｍ（２）は位相比較信号であるエラー信号ｅｒｒｏｒ＿ｋ（ｋ＝１〜ｍ）と位相比較基準信号ｒｅｆ＿ｋ（ｋ＝１〜ｍ）とを出力する。エラー信号ｅｒｒｏｒ＿ｋ（ｋ＝１〜ｍ）と位相比較基準信号ｒｅｆ＿ｋ（ｋ＝１〜ｍ）とは、各々１本ずつチャージポンプ回路群のチャージポンプ回路ＣＰ＿ｋ（ｋ＝１〜ｍ）に入力される。チャージポンプ回路ＣＰ＿ｋ（ｋ＝１〜ｍ）は１回路として見ると従来のチャージポンプ回路ＣＰ（１３５）と同様の動作を行う。但し、充電電流と放電電流との電流比は適宜変更可能である。チャージポンプ回路ＣＰ＿ｋ（ｋ＝１〜ｍ）の充電電流および放電電流は、共通に接続されたループフィルタ６で時間的に平均化される。このため、位相比較回路ＰＤｍ（２）から出力されたｍ個の位相情報（エラー信号ｅｒｒｏｒ＿ｋまたは位相比較基準信号ｒｅｆ＿ｋ、ｋ＝１〜ｍ）は、チャージポンプ回路ＣＰ＿ｋ（ｋ＝１〜ｍ）を通してループフィルタ６で時間的に平均化され、ｖｃｏｎｔ＋とｖｃｏｎｔ−との間の電位差として現れる。両相単相電圧変換回路ＤＳＣ（１１）は、従来のＣＤＲ回路１３０における両相単相電圧変換回路ＤＳＣ（１４５）と同様に、ｖｃｏｎｔ＋とｖｃｏｎｔ−との間の電位差を、所定の電圧、例えばＧＮＤからの電位ｖｃｏｎｔへ変換し、電圧制御発振回路ＶＣＯｍ（１２）の発振周波数にフィードバックする。このフィードバックにより、本発明の実施の形態におけるＣＤＲ回路１０は、電圧制御発振回路ＶＣＯｍ（１２）の発振クロック信号ｃｋｖ＿ｋ（ｋ＝１〜ｍ）の周波数をＣＤＲ回路１０の入力である入力データ信号Ｄｉｎと位相が一致するように動作する。
【００１５】
図２は、本発明の位相比較回路ＰＤｍ（２）の一例（ｍ＝４の場合）をブロック図で示す。ここで、ｍ＝２ｎ、ｎは２以上の自然数であり、図２にはｍ＝４の場合について例示する。他のｍ＝８、１６、３２等であってもよいことはもちろんである。図２において、符号２０は本発明の位相比較回路ＰＤｍ（２）の一例（ｍ＝４の場合）、２１はクロック信号ｃｋｖ＿１の入力端子、２２クロック信号ｃｋｖ＿２の入力端子、２３はクロック信号ｃｋｖ＿３の入力端子、２４はクロック信号ｃｋｖ＿４の入力端子、２５は入力データ信号Ｄｉｎの入力端子である。符号３１、３２、３３および３４は各々データ入力のＤ端子とクロック入力のＣ端子とＱ出力（ｑ１等）とを有するラッチ回路Ｌ１、Ｌ２、Ｌ３およびＬ４、符号４１、４２、４３および４４は各々データ入力のＤ端子とクロック入力のＣ端子とＱ出力（ｑｆ１等）とを有するＤ型フリップフロップ回路ＦＦ１、ＦＦ２、ＦＦ３およびＦＦ４、符号５１ないし５８は排他的論理和回路ＸＯＲ１ないしＸＯＲ８、符号６１ないし６８は論理積回路ＡＮＤ１ないしＡＮＤ８、符号７１はエラー信号（ｅｒｒｏｒ＿１）の出力端子、７２はエラー信号（ｅｒｒｏｒ＿２）の出力端子、７３はエラー信号（ｅｒｒｏｒ＿３）の出力端子、７４はエラー信号（ｅｒｒｏｒ＿４）の出力端子、７５は基準信号（ｒｅｆ＿１）の出力端子、７６は基準信号（ｒｅｆ＿２）の出力端子、７７は基準信号（ｒｅｆ＿３）の出力端子、７８は基準信号（ｒｅｆ＿４）の出力端子である。
【００１６】
本発明の位相比較回路ＰＤｍ（２０）は、入力データ信号Ｄｉｎの遷移エッジとクロック信号ｃｋｖ＿ｋ（ｋ＝１〜ｍ）の遷移エッジとの間の位相差を比較する位相比較回路である。入力データ信号Ｄｉｎは周期がＴであり、クロック信号ｃｋｖ＿ｋ（ｋ＝１〜ｍ）は周波数がｆ／ｍ（ｆ＝１／Ｔ）であって位相が２π／ｍずつ異なるｍ本のクロック信号である。図２に示されるように、本発明の位相比較回路ＰＤｍ（２０）は、入力データ信号Ｄｉｎを各クロック信号ｃｋｖ＿ｋの立ち上がりエッジで各々並列にラッチするラッチ部３０と、ラッチ部３０からの各出力信号（ｑ１等）と各クロック信号ｃｋｖ＿ｋとに基づいて、入力データ信号Ｄｉｎの遷移エッジと各クロック信号ｃｋｖ＿ｋの遷移エッジとの間の位相差を示し、最小パルス幅が（ｍ／２−１）×Ｔ以上のｍ本のエラー信号（ｅｒｒｏｒ＿１等）を出力するエラー信号出力部５０と、ラッチ部３０からの各出力信号（ｑ１等）を各クロック信号ｃｋｖ＿ｋの立ち上がりエッジで各々並列に入力する入力部４０と、入力部４０からの出力信号（ｑｆ１等）と各クロック信号ｃｋｖ＿ｋとに基づいて、パルス幅が（ｍ／２）×Ｔのｍ本の基準信号（ｒｅｆ＿１等）を出力する基準信号出力部６０とを有している。さらに、所定のロック状態になった場合に、入力データ信号Ｄｉｎに所定の整形処理を施したｍ本のデータ信号Ｄｏｕｔ＿ｋ（ｋ＝１〜ｍ）を出力し、１本以上のクロック信号ＣＫｏｕｔを出力する出力部（不図示）を有している。
【００１７】
ラッチ部３０は、入力データ信号Ｄｉｎをクロック信号ｃｋｖ＿ｋの立ち上がりエッジでラッチするラッチ回路Ｌｉ（ｉ＝１〜ｍ）を並列に有している。図２に示されるように、ラッチ回路Ｌ１（３１）はＣ端子に入力したクロック信号ｃｋｖ＿ｋの立ち上がりエッジでＤ端子に入力する入力データ信号Ｄｉｎをラッチし、Ｑ出力（ｑ１）にそのＤｉｎを出力する。Ｃ端子に入力したクロック信号ｃｋｖ＿１がＨｉｇｈ（論理１）である間は、Ｑ出力（ｑ１）をそのままホールドする。一方、Ｃ端子に入力したクロック信号ｃｋｖ＿１がＬｏｗ（論理０）である間は、入力データ信号ＤｉｎをそのままＱ出力（ｑ１）に出力する。したがって、Ｃ端子に入力したクロック信号ｃｋｖ＿１がＬｏｗ（論理０）である間、途中で入力データ信号Ｄｉｎが変化すると当該変化に応じてＱ出力（ｑ１）も変化する。
【００１８】
ラッチ回路Ｌ２（３２）はＣ端子に入力したクロック信号ｃｋｖ＿２の立ち上がりエッジでＤ端子に入力する入力データ信号Ｄｉｎをラッチし、Ｑ出力（ｑ２）にそのＤｉｎを出力する。Ｃ端子に入力したクロック信号ｃｋｖ＿２がＨｉｇｈ（論理１）である間は、Ｑ出力（ｑ２）をそのままホールドする。一方、Ｃ端子に入力したクロック信号ｃｋｖ＿２がＬｏｗ（論理０）である間は、入力データ信号ＤｉｎをそのままＱ出力（ｑ２）に出力する。したがって、Ｃ端子に入力したクロック信号ｃｋｖ＿２がＬｏｗ（論理０）である間、途中で入力データ信号Ｄｉｎが変化すると当該変化に応じてＱ出力（ｑ２）も変化する。
【００１９】
ラッチ回路Ｌ３（３３）はＣ端子に入力したクロック信号ｃｋｖ＿３の立ち上がりエッジでＤ端子に入力する入力データ信号Ｄｉｎをラッチし、Ｑ出力（ｑ３）にそのＤｉｎを出力する。Ｃ端子に入力したクロック信号ｃｋｖ＿３がＨｉｇｈ（論理１）である間は、Ｑ出力（ｑ３）をそのままホールドする。一方、Ｃ端子に入力したクロック信号ｃｋｖ＿３がＬｏｗ（論理０）である間は、入力データ信号ＤｉｎをそのままＱ出力（ｑ３）に出力する。したがって、Ｃ端子に入力したクロック信号ｃｋｖ＿３がＬｏｗ（論理０）である間、途中で入力データ信号Ｄｉｎが変化すると当該変化に応じてＱ出力（ｑ３）も変化する。
【００２０】
ラッチ回路Ｌ４（３４）はＣ端子に入力したクロック信号ｃｋｖ＿４の立ち上がりエッジでＤ端子に入力する入力データ信号Ｄｉｎをラッチし、Ｑ出力（ｑ４）にそのＤｉｎを出力する。Ｃ端子に入力したクロック信号ｃｋｖ＿４がＨｉｇｈ（論理１）である間は、Ｑ出力（ｑ４）をそのままホールドする。一方、Ｃ端子に入力したクロック信号ｃｋｖ＿４がＬｏｗ（論理０）である間は、入力データ信号ＤｉｎをそのままＱ出力（ｑ４）に出力する。したがって、Ｃ端子に入力したクロック信号ｃｋｖ＿４がＬｏｗ（論理０）である間、途中で入力データ信号Ｄｉｎが変化すると当該変化に応じてＱ出力（ｑ４）も変化する。
【００２１】
エラー信号出力部５０は、ラッチ部３０のラッチ回路Ｌｉの出力信号ｑｉおよびラッチ回路Ｌｋ＋１の出力信号ｑｋ＋１（ｋ＋１＝ｍ＋１の場合はラッチ回路Ｌ１の出力信号ｑ１）の排他的論理和の出力と、クロック信号ｃｋｖ＿ｋとの論理積をエラー信号ｅｒｒｏｒ＿ｋ（ｋ＝１〜ｍ）として出力する。図２に示されるように、ラッチ回路Ｌ１（３１）のＱ出力（ｑ１）とラッチ回路Ｌ２（３２）のＱ出力（ｑ２）とは排他的論理和回路ＸＯＲ１（５１）に入力され、さらにその出力ｑ１ｘｏｒｑ２とクロック信号ｃｋｖ＿１とが論理積回路ＡＮＤ１（６１）に入力されて、その出力（ｑ１ｘｏｒｑ２）＊ｃｋｖ＿１がエラー信号（ｅｒｒｏｒ＿１）として出力端子７１から出力される。ここで記号「＊」は論理積を意味する。
【００２２】
ラッチ回路Ｌ２（３２）のＱ出力（ｑ２）とラッチ回路Ｌ３（３３）のＱ出力（ｑ３）とは排他的論理和回路ＸＯＲ２（５２）に入力され、さらにその出力ｑ２ｘｏｒｑ３とクロック信号ｃｋｖ＿２とが論理積回路ＡＮＤ２（６２）に入力されて、その出力（ｑ２ｘｏｒｑ３）＊ｃｋｖ＿２がエラー信号（ｅｒｒｏｒ＿２）として出力端子７２から出力される。
【００２３】
ラッチ回路Ｌ３（３３）のＱ出力（ｑ３）とラッチ回路Ｌ４（３４）のＱ出力（ｑ４）とは排他的論理和回路ＸＯＲ３（５３）に入力され、さらにその出力ｑ３ｘｏｒｑ４とクロック信号ｃｋｖ＿３とが論理積回路ＡＮＤ３（６３）に入力されて、その出力（ｑ３ｘｏｒｑ４）＊ｃｋｖ＿３がエラー信号（ｅｒｒｏｒ＿３）として出力端子７３から出力される。
【００２４】
ラッチ回路Ｌ４（３４）のＱ出力（ｑ４）とラッチ回路Ｌ１（３１）のＱ出力（ｑ１）とは排他的論理和回路ＸＯＲ４（５４）に入力され、さらにその出力ｑ４ｘｏｒｑ１とクロック信号ｃｋｖ＿４とが論理積回路ＡＮＤ３（６４）に入力されて、その出力（ｑ４ｘｏｒｑ１）＊ｃｋｖ＿４がエラー信号（ｅｒｒｏｒ＿４）として出力端子７４から出力される。このようにｍ＝４の場合に、ｋ＋１＝ｍ＋１＝５と最大数４を越えた場合は、ラッチ回路Ｌｋ＋１（＝Ｌ５）の出力信号ｑｋ＋１（＝ｑ５）は元に戻って出力信号ｑ１とする。
【００２５】
入力部４０は、ラッチ部３０のラッチ回路Ｌｉの出力信号ｑｉをクロック信号ｃｋｖ＿ｋ＋１（ｋ＋１＝ｍ＋１の場合はクロック信号ｃｋｖ＿１）の立ち上がりエッジで入力するＤ型フリップフロップＦＦｋ（ｋ＝１〜ｍ）を並列に有している。図２に示されるように、Ｄ型フリップフロップＦＦ１（４１）はＣ端子に入力したクロック信号ｃｋｖ＿２の立ち上がりエッジでＤ端子に入力するラッチ回路Ｌ１（３１）の出力信号ｑ１をラッチし、Ｑ出力（ｑｆ１）にその信号ｑ１を出力する。次のクロック信号ｃｋｖ＿２の立ち上がりエッジまでの間、Ｑ出力（ｑｆ１）をそのままホールドする。したがって、この間に途中でＤ端子ｑ１が変化した場合であっても当該変化に応じてＱ出力（ｑｆ１）が変化することはない。
【００２６】
Ｄ型フリップフロップＦＦ２（４２）はＣ端子に入力したクロック信号ｃｋｖ＿３の立ち上がりエッジでＤ端子に入力するラッチ回路Ｌ２（３２）の出力信号ｑ２をラッチし、Ｑ出力（ｑｆ２）にその信号ｑ２を出力する。次のクロック信号ｃｋｖ＿３の立ち上がりエッジまでの間、Ｑ出力（ｑｆ２）をそのままホールドする。したがって、この間に途中でＤ端子ｑ２が変化した場合であっても当該変化に応じてＱ出力（ｑｆ２）が変化することはない。
【００２７】
Ｄ型フリップフロップＦＦ３（４３）はＣ端子に入力したクロック信号ｃｋｖ＿４の立ち上がりエッジでＤ端子に入力するラッチ回路Ｌ３（３３）の出力信号ｑ３をラッチし、Ｑ出力（ｑｆ３）にその信号ｑ３を出力する。次のクロック信号ｃｋｖ＿４の立ち上がりエッジまでの間、Ｑ出力（ｑｆ３）をそのままホールドする。したがって、この間に途中でＤ端子ｑ３が変化した場合であっても当該変化に応じてＱ出力（ｑｆ３）が変化することはない。
【００２８】
Ｄ型フリップフロップＦＦ４（４４）はＣ端子に入力したクロック信号ｃｋｖ＿１の立ち上がりエッジでＤ端子に入力するラッチ回路Ｌ４（３４）の出力信号ｑ４をラッチし、Ｑ出力（ｑｆ４）にその信号ｑ４を出力する。次のクロック信号ｃｋｖ＿１の立ち上がりエッジまでの間、Ｑ出力（ｑｆ４）をそのままホールドする。したがって、この間に途中でＤ端子ｑ４が変化した場合であっても当該変化に応じてＱ出力（ｑｆ４）が変化することはない。このようにｍ＝４の場合に、ｋ＋１＝ｍ＋１＝５と最大数４を越えた場合は、Ｄ型フリップフロップＦＦｋ＋１（＝ＦＦ５）のクロック信号ｃｋｖ＿ｋ＋１（＝ｃｋｖ＿５）は元に戻ってクロック信号ｃｋｖ＿１とする。
【００２９】
基準信号出力部６０は、入力部４０のＤ型フリップフロップＦＦｋの出力信号ｑｆｋおよびＤ型フリップフロップＦＦｋ＋１の出力信号ｑｆｋ＋１（ｋ＋１＝ｍ＋１の場合はＤ型フリップフロップＦＦ１の出力信号ｑｆ１）の排他的論理和の出力と、クロック信号ｃｋｖ＿ｋ＋２（ｋ＋２＝ｍ＋１の場合はクロック信号ｃｋｖ＿１、ｋ＋２＝ｍ＋２の場合はクロック信号ｃｋｖ＿２）との論理積を基準信号ｒｅｆ＿ｋ（ｋ＝１〜ｍ）として出力する。図２に示されるように、Ｄ型フリップフロップＦＦ１（４１）のＱ出力（ｑｆ１）とＤ型フリップフロップＦＦ２（４２）のＱ出力（ｑｆ２）とは排他的論理和回路ＸＯＲ５（５５）に入力され、さらにその出力ｑｆ１ｘｏｒｑｆ２とクロック信号ｃｋｖ＿３とが論理積回路ＡＮＤ５（６５）に入力されて、その出力（ｑｆ１ｘｏｒｑｆ２）＊ｃｋｖ＿３が基準信号（ｒｅｆ＿１）として出力端子７５から出力される。
【００３０】
Ｄ型フリップフロップＦＦ２（４２）のＱ出力（ｑｆ２）とＤ型フリップフロップＦＦ３（４３）のＱ出力（ｑｆ３）とは排他的論理和回路ＸＯＲ６（５６）に入力され、さらにその出力ｑｆ２ｘｏｒｑｆ３とクロック信号ｃｋｖ＿４とが論理積回路ＡＮＤ６（６６）に入力されて、その出力（ｑｆ２ｘｏｒｑｆ３）＊ｃｋｖ＿４が基準信号（ｒｅｆ＿２）として出力端子７６から出力される。
【００３１】
Ｄ型フリップフロップＦＦ３（４３）のＱ出力（ｑｆ３）とＤ型フリップフロップＦＦ４（４４）のＱ出力（ｑｆ４）とは排他的論理和回路ＸＯＲ７（５７）に入力され、さらにその出力ｑｆ３ｘｏｒｑｆ４とクロック信号ｃｋｖ＿１とが論理積回路ＡＮＤ７（６７）に入力されて、その出力（ｑｆ３ｘｏｒｑｆ４）＊ｃｋｖ＿１が基準信号（ｒｅｆ＿３）として出力端子７７から出力される。このようにｍ＝４の場合に、ｋ＋１＝ｍ＋１＝５と最大数４を越えた場合は、論理積回路ＡＮＤ７（６７）に入力するクロック信号ｃｋｖ＿ｋ＋１（＝ｃｋｖ＿５）は元に戻ってクロック信号ｃｋｖ＿１とする。
【００３２】
Ｄ型フリップフロップＦＦ４（４４）のＱ出力（ｑｆ４）とＤ型フリップフロップＦＦ１（４１）のＱ出力（ｑｆ１）とは排他的論理和回路ＸＯＲ８（５８）に入力され、さらにその出力ｑｆ４ｘｏｒｑｆ１とクロック信号ｃｋｖ＿２とが論理積回路ＡＮＤ８（６８）に入力されて、その出力（ｑｆ４ｘｏｒｑｆ１）＊ｃｋｖ＿２が基準信号（ｒｅｆ＿４）として出力端子７８から出力される。このようにｍ＝４の場合に、ｋ＋１＝ｍ＋１＝５と最大数４を越えた場合は、Ｄ型フリップフロップ回路ＦＦｋ＋１（＝ＦＦ５）の出力信号ｑｆｋ＋１（＝ｑｆ５）は元に戻って出力信号ｑｆ１とする。さらに、論理積回路ＡＮＤ８（６８）に入力するクロック信号ｃｋｖ＿ｋ＋２（＝ｃｋｖ＿６）は出力信号ｃｋｖ＿１から１つ進めてｃｋｖ＿２とする。
【００３３】
図３（Ａ）ないし（Ｕ）は、図２に示された本発明の位相比較回路ＰＤｍ（２）のタイムチャートを示す。図３（Ａ）ないし（Ｕ）で図２と同じ符号が付された箇所は同じ部分を示すため説明は省略する。図３（Ａ）に示される信号は、信号名が入力データ信号Ｄｉｎ、信号速度（Ｈｚ換算。以下同様）がｆ／２（データ周期はＴ（＝１／ｆ））であり、周期Ｔごとにデータ０、データ１等と示されている。図３（Ｂ）に示される信号は、信号名がクロック信号ｃｋｖ＿１、論理式がｃｋｖ＿１、信号速度がｆ／４であり、入力データ信号Ｄｉｎがデータ０の間に立ち上がり、入力データ信号Ｄｉｎがデータ２の間に立ち下がっていることが示されている。図３（Ｃ）に示される信号は、信号名がクロック信号ｃｋｖ＿２、論理式がｃｋｖ＿２、信号速度がｆ／４であり、入力データ信号Ｄｉｎがデータ１の間に立ち上がり、入力データ信号Ｄｉｎがデータ３の間に立ち下がっていることが示されている。図３（Ｄ）に示される信号は、信号名がクロック信号ｃｋｖ＿３、論理式がｃｋｖ＿３、信号速度がｆ／４であり、入力データ信号Ｄｉｎがデータ２の間に立ち上がり、入力データ信号Ｄｉｎがデータ４の間に立ち下がっていることが示されている。図３（Ｅ）に示される信号は、信号名がクロック信号ｃｋｖ＿４、論理式がｃｋｖ＿４、信号速度がｆ／４であり、入力データ信号Ｄｉｎがデータ３の間に立ち上がり、入力データ信号Ｄｉｎがデータ５の間に立ち下がっていることが示されている。
【００３４】
図３（Ｆ）に示される信号は、信号名がラッチ回路Ｌ１（３１）の出力ｑ１、ラッチ回路Ｌ１（３１）のＤ端子における取り込みエッジがクロック信号ｃｋｖ＿１の立ち上がり（↑ｃｋｖ＿１）、利用する信号（０、４、８、．．．等）の速度がｆ／３である。図３（Ｇ）に示される信号は、信号名がラッチ回路Ｌ２（３２）の出力ｑ２、ラッチ回路Ｌ２（３２）のＤ端子における取り込みエッジがクロック信号ｃｋｖ＿２の立ち上がり（↑ｃｋｖ＿２）、利用する信号（１、５、９、．．．等）の速度がｆ／３である。図３（Ｈ）に示される信号は、信号名がラッチ回路Ｌ３（３３）の出力ｑ３、ラッチ回路Ｌ３（３３）のＤ端子における取り込みエッジがクロック信号ｃｋｖ＿３の立ち上がり（↑ｃｋｖ＿３）、利用する信号（２、６、．．．等）の速度がｆ／３である。図３（Ｉ）に示される信号は、信号名がラッチ回路Ｌ４（３４）の出力ｑ４、ラッチ回路Ｌ４（３４）のＤ端子における取り込みエッジがクロック信号ｃｋｖ＿４の立ち上がり（↑ｃｋｖ＿４）、利用する信号（３、７、．．．等）の速度がｆ／３である。
【００３５】
図３（Ｊ）に示される信号は、信号名が論理積回路６１のエラー信号（Ｅｒｒｏｒ１）、論理積回路６１の出力を示す論理式が（ｑ１ｘｏｒｑ２）＊ｃｋｖ＿１、信号速度はｆ／２より遅い。図３（Ｋ）に示される信号は、信号名が論理積回路６２のエラー信号（Ｅｒｒｏｒ２）、論理積回路６２の出力を示す論理式が（ｑ２ｘｏｒｑ３）＊ｃｋｖ＿２、信号速度はｆ／２より遅い。図３（Ｌ）に示される信号は、信号名が論理積回路６３のエラー信号（Ｅｒｒｏｒ３）、論理積回路６３の出力を示す論理式が（ｑ３ｘｏｒｑ４）＊ｃｋｖ＿３、信号速度はｆ／２より遅い。図３（Ｍ）に示される信号は、信号名が論理積回路６４のエラー信号（Ｅｒｒｏｒ４）、論理積回路６４の出力を示す論理式が（ｑ４ｘｏｒｑ１）＊ｃｋｖ＿４、信号速度はｆ／２より遅い。上述のように、ｍ個のラッチ回路Ｌｉに周波数がｆ／ｍ（Ｈｚ）であって位相が２π／ｍずつ異なるｍ本のクロック信号ｃｋｖ＿ｉを入力することにより、エラー信号（Ｅｒｒｏｒi）の速度をｆ（Ｈｚ）より遅い２ｆ／ｍ（Ｈｚ）に低減することができる。
【００３６】
図３（Ｎ）に示される信号は、信号名がＤ型フリップフロップ回路ＦＦ１（４１）の出力ｑｆ１、Ｄ型フリップフロップ回路ＦＦ１（４１）のＤ端子における取り込みエッジがクロック信号ｃｋｖ＿２の立ち上がり（↑ｃｋｖ＿２）、信号速度がｆ／３である。図３（Ｏ）に示される信号は、信号名がＤ型フリップフロップ回路ＦＦ２（４２）の出力ｑｆ２、Ｄ型フリップフロップ回路ＦＦ２（４２）のＤ端子における取り込みエッジがクロック信号ｃｋｖ＿３の立ち上がり（↑ｃｋｖ＿３）、信号速度がｆ／３である。図３（Ｐ）に示される信号は、信号名がＤ型フリップフロップ回路ＦＦ３（４３）の出力ｑｆ３、Ｄ型フリップフロップ回路ＦＦ３（４３）のＤ端子における取り込みエッジがクロック信号ｃｋｖ＿４の立ち上がり（↑ｃｋｖ＿４）、信号速度がｆ／３である。図３（Ｑ）に示される信号は、信号名がＤ型フリップフロップ回路ＦＦ４（４４）の出力ｑｆ４、Ｄ型フリップフロップ回路ＦＦ４（４４）のＤ端子における取り込みエッジがクロック信号ｃｋｖ＿１の立ち上がり（↑ｃｋｖ＿１）、信号速度がｆ／３である。
【００３７】
図３（Ｒ）に示される信号は、信号名が論理積回路６６の基準信号（ｒｅｆ＿１）、論理積回路６５の出力を示す論理式が（ｑｆ１ｘｏｒｑｆ２）＊ｃｋｖ＿３、信号速度はｆ／４より遅い。図３（Ｓ）に示される信号は、信号名が論理積回路６６の基準信号（ｒｅｆ＿２）、論理積回路６６の出力を示す論理式が（ｑｆ２ｘｏｒｑｆ３）＊ｃｋｖ＿４、信号速度はｆ／４より遅い。図３（Ｔ）に示される信号は、信号名が論理積回路６７の基準信号（ｒｅｆ＿３）、論理積回路６７の出力を示す論理式が（ｑｆ３ｘｏｒｑｆ４）＊ｃｋｖ＿１、信号速度はｆ／４より遅い。図３（Ｕ）に示される信号は、信号名が論理積回路６８の基準信号（ｒｅｆ＿４）、論理積回路６８の出力を示す論理式が（ｑｆ４ｘｏｒｑｆ１）＊ｃｋｖ＿２、信号速度はｆ／４より遅い。上述のように、ｍ個のＤ型フリップフロップ回路ＦＦｉに周波数がｆ／ｍ（Ｈｚ）であって位相が２π／ｍずつ均等に異なるｍ本のクロック信号ｃｋｖ＿ｉを入力することにより、基準信号（ｒｅｆ_ｉ）の速度をｆ／２（Ｈｚ）より遅いｆ／ｍ（Ｈｚ）に低減することができる。
【００３８】
図３（Ａ）、（Ｂ）および（Ｆ）に示されるように、ラッチ回路Ｌ１（３１）は、クロック信号ｃｋｖ＿１の立ち上がりで入力データ信号Ｄｉｎ（データ０）を取り込んでｑ１出力に出力する。入力データ信号がデータ０からデータ１へ遷移しても、クロック信号ｃｋｖ＿１がＨｉｇｈであるためｑ１出力はデータ０をホールドする。クロック信号ｃｋｖ＿１がＬｏｗになっている間、入力データ信号Ｄｉｎのデータ２がそのまま出力ｑ１に現れ、入力データ信号Ｄｉｎがデータ３、４へ遷移するとデータ３、４がそのまま出力ｑ１に現れる。次に、データ入力信号Ｄｉｎがデータ４の間にクロック信号ｃｋｖ＿１が立ち上がると、このデータ４を取り込んでｑ１出力に出力する。入力データ信号がデータ４からデータ５、６へ遷移しても、クロック信号ｃｋｖ＿１がＨｉｇｈであるためｑ１出力はデータ４をホールドする。以下同様であるため説明は省略する。
【００３９】
図３（Ａ）、（Ｃ）および（Ｇ）に示されるように、ラッチ回路Ｌ２（３２）は、クロック信号ｃｋｖ＿２がＬｏｗの間、入力データ信号Ｄｉｎ（データ０、１）を順次ｑ２出力に出力する。クロック信号ｃｋｖ＿２の立ち上がりで入力データ信号Ｄｉｎ（データ１）を取り込んでｑ２出力に出力する。入力データ信号がデータ１からデータ２、３へ遷移しても、クロック信号ｃｋｖ＿２がＨｉｇｈであるためｑ２出力はデータ１をホールドする。クロック信号ｃｋｖ＿２がＬｏｗになっている間、入力データ信号Ｄｉｎのデータ３、４、５がそのまま出力ｑ２に現れる。次に、データ入力信号Ｄｉｎがデータ５の間にクロック信号ｃｋｖ＿２が立ち上がると、このデータ５を取り込んでｑ２出力に出力する。以下同様であるため説明は省略する。
【００４０】
図３（Ａ）、（Ｄ）および（Ｈ）に示されるように、ラッチ回路Ｌ３（３３）は、クロック信号ｃｋｖ＿３がＬｏｗの間、入力データ信号Ｄｉｎ（データ０、１、２）を順次ｑ３出力に出力する。クロック信号ｃｋｖ＿３の立ち上がりで入力データ信号Ｄｉｎ（データ２）を取り込んでｑ３出力に出力する。入力データ信号がデータ２からデータ３、４へ遷移しても、クロック信号ｃｋｖ＿３がＨｉｇｈであるためｑ３出力はデータ２をホールドする。クロック信号ｃｋｖ＿３がＬｏｗになっている間、入力データ信号Ｄｉｎのデータ４、５、６がそのまま出力ｑ３に現れる。次に、データ入力信号Ｄｉｎがデータ６の間にクロック信号ｃｋｖ＿３が立ち上がると、このデータ６を取り込んでｑ３出力に出力する。以下同様であるため説明は省略する。
【００４１】
図３（Ａ）、（Ｅ）および（Ｉ）に示されるように、ラッチ回路Ｌ４（３４）は、クロック信号ｃｋｖ＿４がＬｏｗの間、入力データ信号Ｄｉｎ（データ１、２、３）を順次ｑ４出力に出力する。クロック信号ｃｋｖ＿４の立ち上がりで入力データ信号Ｄｉｎ（データ３）を取り込んでｑ４出力に出力する。入力データ信号がデータ３からデータ４、５へ遷移しても、クロック信号ｃｋｖ＿４がＨｉｇｈであるためｑ４出力はデータ３をホールドする。クロック信号ｃｋｖ＿４がＬｏｗになっている間、入力データ信号Ｄｉｎのデータ５、６、７がそのまま出力ｑ４に現れる。次に、データ入力信号Ｄｉｎがデータ７の間にクロック信号ｃｋｖ＿４が立ち上がると、このデータ７を取り込んでｑ４出力に出力する。以下同様であるため説明は省略する。
【００４２】
図３（Ｂ）、（Ｆ）、（Ｇ）および（Ｊ）に示されるように、例えばクロック信号ｃｋｖ＿１がＨｉｇｈ（論理１）であり、かつ出力ｑ１がデータ０で出力ｑ２がデータ１である場合、エラー信号（Ｅｒｒｏｒ１）の出力は「０ｘｏｒ１」となる。クロック信号ｃｋｖ＿１がＨｉｇｈ（論理１）でない場合は、出力ｑ１と出力ｑ２とが異なるデータの場合であっても、エラー信号（Ｅｒｒｏｒ１）の出力は０となる。このため、出力ｑ１がデータ２で出力ｑ２がデータ１である場合、または出力ｑ１がデータ３で出力ｑ２がデータ１である場合のように、エラー信号（Ｅｒｒｏｒ１）として位相比較に関係の無いパルスを出力しないですむ。この結果、位相比較精度の低下または誤動作の発生を起こさないですませることができる。すなわち、出力ｑ１および出力ｑ２の排他的論理和（回路５１）の出力とクロック信号ｃｋｖ＿１との論理積（回路６１）をとることにより、位相比較に関係するパルス「０ｘｏｒ１」、「４ｘｏｒ５」等のみをエラー信号（Ｅｒｒｏｒ１）として出力することができる。
【００４３】
図３（Ｊ）に示されるように、エラー信号（Ｅｒｒｏｒ１）のパルス幅は入力データ信号Ｄｉｎの周期Ｔに対しクロック信号ｃｋｖ＿１の立ち上がりエッジが中央に位置すると（ｍ／２−０．５）×Ｔの長さのパルスとなる。クロック信号ｃｋｖ＿１の立ち上がりエッジが入力データ信号Ｄｉｎの中央よりΔｔだけ前に位置した場合、Δｔだけ少ないパルス幅のエラー信号（Ｅｒｒｏｒ１）が出力される。一方、クロック信号ｃｋｖ＿１の立ち上がりエッジが入力データ信号Ｄｉｎの中央よりΔｔだけ後に位置した場合、Δｔだけ多いパルス幅のエラー信号（Ｅｒｒｏｒ１）が出力される。ｍ＝４、Δｔ＝０．５×Ｔの場合、図３（Ｊ）に示されるように、±０．５×Ｔに対して、エラー信号（Ｅｒｒｏｒ１）のパルス幅は１．５×Ｔ±０．５×Ｔとなる。以下に説明される他のエラー信号（Ｅｒｒｏｒi）についても同様である。
【００４４】
図３（Ｃ）、（Ｇ）、（Ｈ）および（Ｋ）に示されるように、例えばクロック信号ｃｋｖ＿２がＨｉｇｈ（論理１）であり、かつ出力ｑ２がデータ１で出力ｑ３がデータ２である場合、エラー信号（Ｅｒｒｏｒ２）の出力は「１ｘｏｒ２」となる。クロック信号ｃｋｖ＿２がＨｉｇｈ（論理１）でない場合は、出力ｑ２と出力ｑ３とが異なるデータの場合であっても、エラー信号（Ｅｒｒｏｒ２）の出力は０となる。すなわち上述と同様に、出力ｑ２および出力ｑ３の排他的論理和（回路５２）の出力とクロック信号ｃｋｖ＿２との論理積（回路６２）をとることにより、位相比較に関係するパルス「１ｘｏｒ２」、「５ｘｏｒ６」等のみをエラー信号（Ｅｒｒｏｒ２）として出力することができる。
【００４５】
図３（Ｄ）、（Ｈ）、（Ｉ）および（Ｌ）に示されるように、例えばクロック信号ｃｋｖ＿３がＨｉｇｈ（論理１）であり、かつ出力ｑ３がデータ２で出力ｑ４がデータ３である場合、エラー信号（Ｅｒｒｏｒ３）の出力は「２ｘｏｒ３」となる。クロック信号ｃｋｖ＿３がＨｉｇｈ（論理１）でない場合は、出力ｑ３と出力ｑ４とが異なるデータの場合であっても、エラー信号（Ｅｒｒｏｒ３）の出力は０となる。すなわち上述と同様に、出力ｑ３および出力ｑ４の排他的論理和（回路５３）の出力とクロック信号ｃｋｖ＿３との論理積（回路６３）をとることにより、位相比較に関係するパルス「２ｘｏｒ３」、「６ｘｏｒ７」等のみをエラー信号（Ｅｒｒｏｒ３）として出力することができる。
【００４６】
図３（Ｅ）、（Ｆ）、（Ｉ）および（Ｍ）に示されるように、例えばクロック信号ｃｋｖ＿４がＨｉｇｈ（論理１）であり、かつ出力ｑ４がデータ３で出力ｑ１がデータ４である場合、エラー信号（Ｅｒｒｏｒ４）の出力は「３ｘｏｒ４」となる。クロック信号ｃｋｖ＿４がＨｉｇｈ（論理１）でない場合は、出力ｑ４と出力ｑ１とが異なるデータの場合であっても、エラー信号（Ｅｒｒｏｒ４）の出力は０となる。すなわち上述と同様に、出力ｑ４および出力ｑ１の排他的論理和（回路５４）の出力とクロック信号ｃｋｖ＿４との論理積（回路６４）をとることにより、位相比較に関係するパルス「３ｘｏｒ４」、「７ｘｏｒ８」等のみをエラー信号（Ｅｒｒｏｒ４）として出力することができる。
【００４７】
図３（Ｎ）、（Ｏ）および（Ｒ）に示されるように、例えばクロック信号ｃｋｖ＿３がＨｉｇｈ（論理１）であり、かつ出力ｑｆ１がデータ０で出力ｑｆ２がデータ１である場合、基準信号（ｒｅｆ＿１）の出力は「０ｘｏｒ１」となる。クロック信号ｃｋｖ＿３がＨｉｇｈ（論理１）でない場合は、出力ｑｆ１と出力ｑｆ２とが異なるデータの場合であっても、基準信号（ｒｅｆ＿１）の出力は０となる。従来の位相比較回路でラッチ回路を用いていたのに対して、本発明の位相比較回路ではＤ型フリップフロップ回路を用いることにより、位相比較に関係の無いパルスを排除することができる。さらに、出力ｑｆ１および出力ｑｆ２の排他的論理和（回路５５）の出力とクロック信号ｃｋｖ＿３との論理積（回路６５）をとることにより、出力ｑｆ１がデータ４で出力ｑｆ２がデータ１である場合のように、位相比較精度の低下または誤動作の発生を引き起こすような位相比較に不要なパルスを排除することができる。この結果、位相比較に関係するパルス「０ｘｏｒ１」、「４ｘｏｒ５」等のみを基準信号（ｒｅｆ＿１）として出力することができる。図３（Ｒ）に示されるように、基準信号（ｒｅｆ＿１）は入力データ信号Ｄｉｎの遷移があった場合、ｍ＝４では常にデータ周期Ｔの２倍の長さ幅（＝２．０×Ｔ、一般的には（ｍ／２）×Ｔ）のパルスとして出力される。以下に説明される他の基準信号においても同様である。
【００４８】
図３（Ｏ）、（Ｐ）、（Ｓ）に示されるように、例えばクロック信号ｃｋｖ＿４がＨｉｇｈ（論理１）であり、かつ出力ｑｆ２がデータ１で出力ｑｆ３がデータ２である場合、基準信号（ｒｅｆ＿２）の出力は「１ｘｏｒ２」となる。クロック信号ｃｋｖ＿４がＨｉｇｈ（論理１）でない場合は、出力ｑｆ２と出力ｑｆ３とが異なるデータの場合であっても、基準信号（ｒｅｆ＿２）の出力は０となる。すなわち上述したように、位相比較精度の低下または誤動作の発生を引き起こすような位相比較に不要なパルスを排除することができ、位相比較に関係するパルス「１ｘｏｒ２」、「５ｘｏｒ６」等のみを基準信号（ｒｅｆ＿２）として出力することができる。
【００４９】
図３（Ｐ）、（Ｑ）、（Ｔ）に示されるように、例えばクロック信号ｃｋｖ＿１がＨｉｇｈ（論理１）であり、かつ出力ｑｆ３がデータ２で出力ｑｆ４がデータ３である場合、基準信号（ｒｅｆ＿３）の出力は「２ｘｏｒ３」となる。クロック信号ｃｋｖ＿１がＨｉｇｈ（論理１）でない場合は、出力ｑｆ３と出力ｑｆ４とが異なるデータの場合であっても、基準信号（ｒｅｆ＿３）の出力は０となる。すなわち上述したように、位相比較精度の低下または誤動作の発生を引き起こすような位相比較に不要なパルスを排除することができ、位相比較に関係するパルス「２ｘｏｒ３」、「６ｘｏｒ７」等のみを基準信号（ｒｅｆ＿３）として出力することができる。
【００５０】
図３（Ｑ）、（Ｎ）、（Ｕ）に示されるように、例えばクロック信号ｃｋｖ＿２がＨｉｇｈ（論理１）であり、かつ出力ｑｆ４がデータ３で出力ｑｆ１がデータ４である場合、基準信号（ｒｅｆ＿４）の出力は「３ｘｏｒ４」となる。クロック信号ｃｋｖ＿２がＨｉｇｈ（論理１）でない場合は、出力ｑｆ４と出力ｑｆ１とが異なるデータの場合であっても、基準信号（ｒｅｆ＿４）の出力は０となる。すなわち上述したように、位相比較精度の低下または誤動作の発生を引き起こすような位相比較に不要なパルスを排除することができ、位相比較に関係するパルス「３ｘｏｒ４」、「７ｘｏｒ８」等のみを基準信号（ｒｅｆ＿４）として出力することができる。
【００５１】
以上より、本発明の位相比較回路ＰＤｍ（２）によれば、ｍ個のラッチ回路Ｌｋに周波数がｆ／ｍ（Ｈｚ）であって位相が２π／ｍずつ異なるｍ本のクロック信号ｃｋｖ＿ｋを入力することにより、エラー信号ｅｒｒｏｒ＿ｋ（ｋ＝１〜ｍ）の速度をｆ（Ｈｚ）より遅い２ｆ／ｍ（Ｈｚ）に低減することができる。位相比較基準信号ｒｅｆ＿ｋ（ｋ＝１〜ｍ）の速度も同様にｆ／ｍ（Ｈｚ）に低減することができる。すなわち、本発明の位相比較回路ＰＤｍ（２）により入力データ信号Ｄｉｎとｆ／ｍ（Ｈｚ）の速度のクロック信号ｃｋｖ＿ｋ（ｋ＝１〜ｍ）との位相比較を、最高でも２ｆ／ｍ（Ｈｚ）という従来より極めて低速なエラー信号ｅｒｒｏｒ＿ｋ（ｋ＝１〜ｍ）と、ｆ／ｍ（Ｈｚ）の位相比較基準信号ｒｅｆ＿ｋ（ｋ＝１〜ｍ）とを用いて行うことができる。
【００５２】
さらに本発明の位相比較回路ＰＤｍ（２）によれば、出力ｑｋおよび出力ｑｋ＋１の排他的論理和の出力とクロック信号ｃｋｖ＿ｋ（ｋ＝１〜ｍ）との論理積をとることにより、位相比較に関係するパルスのみをエラー信号ｅｒｒｏｒ＿ｋ（ｋ＝１〜ｍ）として出力することができる。すなわち、エラー信号ｅｒｒｏｒ＿ｋ（ｋ＝１〜ｍ）として位相比較に関係の無いパルスを出力しないですみ、位相比較精度の低下または誤動作の発生を起こさないですませることができる。位相比較基準信号ｒｅｆ＿ｋ（ｋ＝１〜ｍ）においても出力ｑｆｋおよび出力ｑｆｋ +1の排他的論理和の出力とクロック信号ｃｋｖ＿ｋ＋２との論理積をとることにより、位相比較精度の低下または誤動作の発生を引き起こすような位相比較に不要なパルスを排除することができる。この結果、位相比較に関係するパルスのみを位相比較基準信号ｒｅｆ＿ｋ（ｋ＝１〜ｍ）として出力することができる。
【００５３】
本発明のＣＤＲ回路１０におけるチャージポンプ回路ＣＰ＿ｋの例としては、例えば“A 10-Gb/s CMOS Clock and Data Recovery Circuit with a Half-Rate Linear Phase Detector”, J. Savoj, et al. ,IEEE Journal of Solid-State circuits, Vol. 36, No. 5, May 2001, p.765, Fig.10に示されるチャージポンプ回路を利用することができる。図４は、上記チャージポンプ回路を示すブロック図である。図４において、符号８０は本発明のＣＤＲ回路１０におけるチャージポンプ回路ＣＰ＿ｋの例、８１は電源電圧Ｖｄｄ端子、８２は基準電圧Ｖｒｅｆ端子、８３ないし８７はトランジスタである。同様に符号９１は電源電圧Ｖｄｄ端子、９２は上述のエラー信号ｅｒｒｏｒ＿ｋの入力端子、９３は上述の位相比較基準信号ｒｅｆ＿ｋの入力端子、９４ないし９７はトランジスタである。符号９８、９９はチャージポンプ回路ＣＰ＿ｋの出力端子であり、各々電位ｖｃｏｎｔ＋とｖｃｏｎｔ−とを示す。出力端子９８と９９とがループフィルタ６へと接続されている。回路全体の動作に関しては上述したため省略する。
【００５４】
本発明のＣＤＲ回路１０における電圧制御発振回路ＶＣＯｍ（１２）の例としては、例えば“Low-Power Low-Phase-Noise Differentially Tuned Quadrature VCO Design in Standard CMOS”, M. Tiebout, IEEE Journal of Solid-State circuits, Vol. 36, No. 7, July 2001, p.1023, Fig.11に示される電圧制御発振回路を利用することができる。図５は、上記電圧制御発振回路を示すブロック図である。図５において、符号１００は本発明のＣＤＲ回路１０における電圧制御発振回路ＶＣＯｍ（１２）の例（ｍ＝４の場合）、１０１は電源電圧Ｖｄｄ端子、１０２ないし１２１はトランジスタ、１２２は上述の両相単相電圧変換回路ＤＳＣ（１１）から出力された電圧ｖｃｏｎｔの入力端子、１２３ないし１２６は各々上述のクロック信号ｃｋｖ＿１ないしｃｋｖ＿３の出力端子である。回路全体の動作に関しては上述したため省略する。
【００５５】
上述の実施の形態において、複数のチャージポンプＣＰ＿ｋ（ｋ＝１〜ｍ）からの位相の異なるチャージポンプ電流により、ｖｃｏｎｔ＋とｖｃｏｎｔ−との間の電位差にノイズが発生する場合は、ループフィルタ６と両相単相電圧変換回路ＤＳＣ（１１）との間に直列にローパスフィルタ（不図示）を設けることにより、ノイズをＣＤＲ回路１０の回路動作に影響しない程度に低減することが可能である。
【００５６】
図１等を用いて説明した上述の実施の形態は、各信号に対して１本の信号を用いて例示している。各信号に対して差動信号を使用し、回路の動作速度やノイズマージンを改善することは、容易に類推可能である。また、差動信号を使用する場合、クロック信号ｃｋｖ＿３にクロック信号ｃｋｖ＿１の反転信号を使用し、クロック信号ｃｋｖ＿４にクロック信号ｃｋｖ＿２の反転信号を使用すること、並びにラッチ回路Ｌ３（３３）およびラッチ回路Ｌ４（３４）とＤ型フリップフロップＦＦ２（４２）およびＤ型フリップフロップＦＦ３（４３）とにクロック信号の立下りエッジでラッチする回路を使用することも、容易に類推可能である。
【００５７】
【発明の効果】
以上説明したように、本発明のＣＤＲ回路によれば、周波数がｆ／ｍ（Ｈｚ）であって位相が２π／ｍずつ異なるｍ本のクロック信号ｃｋｖ＿ｋ（ｋ＝１〜ｍ）を用いることにより、データ入力信号Ｄｉｎとクロック信号ｃｋｖ＿ｋ（ｋ＝１〜ｍ）との位相差を電圧制御発振回路ＶＣＯｍ（１２）の発振周波数にフィードバックして、クロック信号ｃｋｖ＿ｋ（ｋ＝１〜ｍ）の位相を入力データ信号Ｄｉｎに合わせる動作を行うことができる。本発明のＣＤＲ回路の回路動作において、位相比較回路ＰＤｍ（２）とチャージポンプ回路ＣＰ＿ｋ（ｋ＝１〜ｍ）の動作速度を律速するエラー信号ｅｒｒｏｒ＿ｋ（ｋ＝１〜ｍ）の速度と位相比較基準信号ｒｅｆ＿ｋ（ｋ＝１〜ｍ）の速度とを１／ｍ程度に緩和することができる。このため、エラー信号ｅｒｒｏｒ＿ｋ（ｋ＝１〜ｍ）および位相比較基準信号ｒｅｆ＿ｋ（ｋ＝１〜ｍ）を高速のパルスとさせず、最速動作を可能とするＣＤＲ回路を提供することができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態におけるＣＤＲ回路のブロック図である。
【図２】 本発明の位相比較回路ＰＤｍ（２）の一例（ｍ＝４の場合）のブロック図である。
【図３】 本発明の位相比較回路ＰＤｍ（２）のタイムチャートである。
【図４】 本発明のチャージポンプ回路ＣＰ＿ｋの一例を示すブロック図である図である。
【図５】 本発明の電圧制御発振回路ＶＣＯｍ（１２）の一例（ｍ＝４の場合）を示すブロック図である。
【図６】 従来のＣＤＲ回路のブロック図である。
【符号の説明】
１，２１，２２，２３，２４，２５，９２，９３，１２２，１３１ 入力端子、２ 位相比較回路ＰＤｍ（またはＰＦＤｍ）、 ３ チャージポンプ回路ＣＰ＿１、 ４ チャージポンプ回路ＣＰ＿２、 ５ チャージポンプ回路ＣＰ＿ｍ、 ６，１３７ ループフィルタ、 ７，９，１３９，１４３ 抵抗、 ８，１４１ キャパシタ、 １１，１４５ 両相単相電圧変換回路ＤＳＣ、 １２ 電圧制御発振回路ＶＣＯｍ、 １３，１４，１５，１６，７１，７２，７３，７４，７５，７６，７７，７８，９８，９９，１２３，１２４，１２５，１２６，１４８，１４９ 出力端子、 ３０ ラッチ部、 ３１，３２，３３，３４ ラッチ回路、 ４１，４２，４３，４４ Ｄ型フリップフロップ回路、 ５１、５２，５３，５４，５５，５６，５７，５８ 排他的論理和回路、 ６１，６２，６３，６４，６５，６６，６７，６８ 論理積回路、 ８０ チャージポンプＣＰ＿ｋの回路例、 ８１，９１，１０１ 電源電圧Ｖｄｄ端子、８２ 基準電圧Ｖｒｅｆ端子、 ８３〜８７，９４〜９７、１０２〜１２１ トランジスタ、 １００ 電圧制御発振回路ＶＣＯｍの回路例、 １３３ 位相比較回路ＰＤ、 １３５ チャージポンプ回路ＣＰ、 １４７ 電圧制御発振回路ＶＣＯ。
Claims (3)
- 入力データ信号とクロック信号との間の位相差を合わせるクロックデータリカバリ回路であって、該入力データ信号は周期がＴであり、該クロック信号は周波数がｆ／ｍ（ｆ＝１／Ｔ、ｍ＝２ｎ、ｎは２以上の自然数）であって位相が２π／ｍずつ異なるｍ本のクロック信号であり、該クロックデータリカバリ回路は、
前記入力データ信号と前記ｍ本のクロック信号とを入力して、該入力データ信号の遷移エッジと各クロック信号の遷移エッジとの間の位相差を示し最小パルス幅が（ｍ／２−１）×Ｔ以上のｍ本のエラー信号を出力し、パルス幅が（ｍ／２）×Ｔのｍ本の基準信号を出力する位相比較回路と、
前記位相比較回路から出力されたｍ本のエラー信号の中の所定の１本のエラー信号とｍ本の基準信号の中の所定の１本の基準信号とを入力して、充電電流または放電電流を出力するチャージポンプ回路をｍ個有するチャージポンプ回路群と、
前記チャージポンプ回路群のｍ個の各チャージポンプ回路と共通に接続され、該チャージポンプ回路群から出力された充電電流または放電電流を時間的に平均化して直流電圧成分を出力するループフィルタと、
前記ループフィルタから出力された直流電圧成分を所定の電圧へ変換する電圧変換回路と、
前記電圧変換回路から出力された所定の電圧を入力し、前記ｍ本のクロック信号を生成する電圧制御発振回路と
を備え、
前記電圧制御発振回路は生成したｍ本のクロック信号を前記位相比較回路へ出力するものであり、
前記位相比較回路は、所定のロック状態になった場合に、前記入力データ信号に所定の整形処理を施したｍ本のデータ信号と１本以上のクロック信号とを出力することを特徴とするクロックデータリカバリ回路。 - 請求項１記載のクロックデータリカバリ回路において、前記位相比較回路は、
前記入力データ信号を前記各クロック信号の立ち上がりエッジで各々並列にラッチするラッチ部と、
前記ラッチ部からの各出力信号と前記各クロック信号とに基づいて、入力データ信号の遷移エッジと各クロック信号の遷移エッジとの間の位相差を示し、最小パルス幅が（ｍ／２−１）×Ｔ以上のｍ本のエラー信号を出力するエラー信号出力部と、
前記ラッチ部からの各出力信号を前記各クロック信号の立ち上がりエッジで各々並列に入力する入力部と、
前記入力部からの出力信号と前記各クロック信号とに基づいて、パルス幅が（ｍ／２）×Ｔのｍ本の基準信号を出力する基準信号出力部と、
所定のロック状態になった場合に、前記入力データ信号に所定の整形処理を施したｍ本のデータ信号と１本以上のクロック信号とを出力する出力部と
を備えたことを特徴とするクロックデータリカバリ回路。 - 請求項１または２記載のクロックデータリカバリ回路において、前記ループフィルタと前記電圧変換回路との間に直列に接続されたローパスフィルタをさらに備えたことを特徴とするクロックデータリカバリ回路。
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