KR101578828B1 - 광 도파로 및 그 제조 방법 - Google Patents

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Abstract

광 도파로는 2개의 대향하는 측면들을 갖는 실리콘 웨이퍼를 포함한다. 실리콘 웨이퍼가 헤드부 및 제1 스템부를 포함하도록 2개의 대향하는 측면들 각각에 제1 노치가 규정된다.

Description

광 도파로 및 그 제조 방법{OPTICAL WAVEGUIDES AND METHODS OF MAKING THE SAME}
관련 출원에 대한 상호 참조
본 출원은, 2008년 5월 6일에 출원된 가출원 번호 제61/050,682호 및 2008년 10월 31일에 출원된 정규출원 번호 제12/263400호의 우선권을 주장하며, 이것들의 내용들은 본 명세서에 그 전체가 참조로서 포함된다.
본 명세서는 일반적으로 광 도파로 및 그 제조 방법에 관한 것이다.
마이크로전자공학의 개시 이래로, 수동 및 능동 광전자 디바이스들의 개발이 일관된 추세가 되어왔다. 이것은, 적어도 부분적으로는, 광전자 디바이스들이 일반적인 전자 디바이스들에 비해, 예를 들어, (다수의 차수의 크기 만큼) 매우 큰 대역폭 등의 장점들을 제공할 수 있다는 점에 기인한 것일 수 있다. 이러한 광전자 디바이스들은 종종 광 신호들의 송신, 및 이러한 광 신호들을 전자 신호들로 상호 변환하는 것을 포함한다.
이하의 상세한 설명 및 도면들을 참조하여 본 명세서의 실시예들의 특징들 및 장점들이 명확해질 것이며, 유사한 참조 번호들은, 아마도 동일하진 않지만, 동일하거나 또는 유사한 구성요소들에 대응한다. 간략화를 위해, 이전에 기술된 기능을 갖는 참조 번호들은, 그것들이 나타나는 후속하는 도면들과 관련하여 기술될 수 있거나 또는 기술되지 않을 수 있다.
도 1a 및 도 1b는 광 도파로의 실시예의 형태의 개략적인 흐름도를 함께 도시하며, 도 1b는 광 도파로의 개략적인 프로파일이다.
도 2a 내지 도 2k는 도 1b의 광 도파로를 형성하는데 사용되는 에칭 시퀀스의 개략적인 흐름도를 함께 도시한다.
도 2l은, 완전히 산화된 후의, 도 1b 및 도 2k의 광 도파로의 개략적인 프로파일이다.
도 3은 광 도파로의 다른 실시예의 개략적인 프로파일이다.
본 명세서에 개시된 광 도파로의 실시예들은 베어(bare) 실리콘 웨이퍼들로 형성된다. 실리콘 광 도파로들은, 디바이스의 효율적인 쿨링(cooling)을 가능하게 하는 하부의 벌크 실리콘(bulk silicon)에 열적으로 잘 접속된다. 또한, 이것은, 도파로들이, 산화층이 열 장벽(thermal barrier)으로서 작용하며 열 발산에 해롭게 영향을 미칠 수 있는 실리콘 온 인슐레이터(silicon-on-insulator) 웨이퍼들에 형성된 디바이스들에 흔히 나타나는 온도 변화로부터 영향을 덜 받게 하는 것으로 알려져 있다. 또한, 본 명세서에 개시된 광 도파로들은 수동 또는 능동 실리콘 광전자 디바이스들에 유리하게 사용될 수 있다.
이하, 도 1a 및 도 1b를 참조하면, 광 도파로(10)를 포함하는 구조물(100)(도 1b에 도시된 프로파일)은 (도 1a에 도시된) 2개의 대향하는 측면들(S1, S2)을 갖는 베어 실리콘 웨이퍼(12)로부터 형성된다. 광 도파로(10)는, 결과적인 구조물(100)이 원래의 실리콘 웨이퍼(12)의 남아있는 부분(12')에 개설된 광 도파로(10)를 포함하도록 실리콘 웨이퍼(12)에 규정된다.
등방성 에칭 및 이방성 에칭의 시퀀스는, 2개의 대향하는 측면들(S1, S2) 각각에 노치들(notches)(14, 16)을 형성하는데 사용된다. 에칭 시퀀스의 비제한적인 예시는 단일 보쉬(Bosch) 에칭 시퀀스이다. 도 2a 내지 도 2l을 참조하여 에칭 시퀀스를 이하에서 더 논의한다.
노치들(14, 16)은, 결과적인 도파로(10)가 헤드부(head portion) H 및 제1 병목(bottleneck) 또는 스템(stem) 부분 B1을 포함하도록 구성된다. 도파로(10)의 구성요소들(H, B1)은 실리콘 웨이퍼(12)의 일부분(12')에 개설된다. 도 1b에 도시된 바와 같이, 노치(14, 16)들 각각은 헤드부 H를 언더컷(undercut)하고, 둥근 에지(rounded edge) RE 및 곧은 에지(straight edge) SE를 포함한다. 둥근 에지들 RE는 도파로(10)의 스템부(stem portion) B1을 규정하고, 또한, 곧은 에지들 SE는 실리콘 웨이퍼 부분(12')의 각각의 표면들이다. 헤드부 H는, 아래측을 둥글게 하여 제1 스템부 B1으로 끌어들인 상태로, 일반적으로, 정사각형, 직사각형, 타원, 원형 또는 임의의 그외의 바람직한 도형의 횡단면 형상을 갖는다. 스템부 B1은 헤드부 H의 모드 제한을 허용하는 광 배리어를 제공하는 것으로 알려져 있다. 일 실시예에서, 도파로(10)의 TE(transverse electric) 모드는 실질적으로 헤드부 H 내에 한정된다.
제1 스템부 B1은 부분적으로 또는 완전히 산화될 수 있다는 것을 이해해야 한다. 이러한 산화는 표준 산화 로(standard oxidation furnace)에서 실현될 수 있다. 가열 시간은, 부분적인 또는 완전한 산화를 희망하는지의 여부에 따라 변경될 수 있다. 이러한 산화는, 도파로(10)와 하부의 실리콘 웨이퍼 부분(12') 사이의 광학적인 분리를 향상시키는 한편, 제1 스템부 B1이 도파로(10)에 적절한 구조적인 지지물을 제공할 수 있게 하는 것으로 알려져 있다.
도 2a 내지 도 2k는 도 1b 및 도 2k에 도시된 구조물(100)의 실시예를 형성하는데 사용되는 에칭 시퀀스의 비제한적인 예시를 도시한다. 이러한 시퀀스는 도 3에 도시된 구조물(100')의 실시예를 형성하는데 사용될 수도 있다는 것을 이해해야 한다.
도 2a에 도시된 바와 같이, 실리콘 웨이퍼(12)는 산화층(oxide layer)(26) 및 그 위에 개설된 레지스트층(resist layer)(28)을 구비한다. 산화층(26)은 임의의 적절한 성장 또는 성막 기술을 통해 구현될 수 있다. 열 산화 절연층(thermal oxide insulator layer)은 실리콘 이산화물을 형성하는 실리콘의 산화에 의해 형성될 수 있다. 또한, 산화층(26)은, LPCVD(low-pressure chemical vapor deposition), PECVD(plasma enhanced chemical vapor deposition), APCVD(atmospheric pressure chemical vapor deposition), 또는 임의의 그외의 적절한 화학적인 또는 물리적인 증착 기술들을 포함하지만 이에 한정되는 것은 아닌 비제한적인 예시들인, 임의의 등각(conformal) 성막 기술을 통해 구현될 수 있다. 또한, 레지스트층(28)은 임의의 적절한 화학적인 또는 물리적인 증착 기술들을 통해 산화층(26) 위에 구현될 수 있다.
다음으로, 도 2b에 도시된 바와 같이, 전자 빔(e-beam) 또는 포토 리소그래피를 사용하여 레지스트층(28)을 패터닝하고 산화층(26)의 일부를 노광한다. 패턴은, 궁극적으로, 구조물(100)(또는 100')의 헤드부 H(또는, 도 3의 실시예를 형성하는 경우, 상부 T)을 형성하는데 사용된다는 것을 이해해야 한다.
도 2c에 도시된 바와 같이, 금속층(30)은 레지스트층(28)의 남아있는 부분들 및 산화층(26)의 새롭게 노광된 부분들에 구현된다. 금속층(30)의 비제한적인 예시들은 알루미늄, 티타늄, 크롬 또는 그외의 동등한 금속들을 포함한다. 이러한 층(30)은, 스퍼터링(sputtering), CVD(chemical vapor deposition), ALD(atomic layer deposition), 증발(예를 들어, 열 또는 전자 빔), 잉크젯 성막, 및/또는 스핀 코팅을 통해 성막될 수 있다.
다음으로, 리프트 오프(lift-off)를 사용하여, 남아있는 레지스트층(28)에 구현된 금속층(30)의 일부분들을 제거함으로써, 산화층(26)의 그외의 부분들을 노광할 수 있다. 리프트 오프 후에, 산화층(26) 위에 직접 구현된 금속층(30)의 일부분이 남게 된다는 것을 이해해야 한다. 다음으로, 건식 에칭 프로세스(dry etching process)(예를 들어, CF4)를 사용하여 이 노광된 산화층(26) 부분들을 제거할 수 있다. 이 프로세스들은 도 2d 및 도 2e에 각각 도시된다. 도 2e에 도시된 바와 같이, 노광된 산화층(26) 부분들이 제거되면, 실리콘 웨이퍼(12)의 일부분들이 노출된다.
다음으로, (예를 들어, HBr을 사용하는) 이방성 에칭 프로세스를 수행하여 바람직한 양의 실리콘 웨이퍼(12)의 노출된 부분들을 제거할 수 있다. 이것은 도 2f에 도시된다. 도시된 바와 같이, 남아있는 금속층 및 산화층(30, 26)은 이 에칭 프로세스중에 마스크로서 기능하므로, 이 층들(30, 26) 아래의 실리콘 웨이퍼(12)는 실질적으로 에칭되지 않은 상태로 남게 된다.
도 2g는 실질적으로 전체 구조물 위에 다른 산화층(32)을 성막하는 것을 도시한다. 일반적으로, 이 층(32)은, PECVD(plasma enhanced chemical vapor deposition)를 통해, 산화층(26)에 인접한 실리콘 웨이퍼(12)의 노출된 표면들 및 금속층(30) 위에 등각으로 성막된다. 도 2h는 산화층(32) 위에 수행된 건식 에칭 프로세스의 결과를 도시한다. 산화층(26)의 측벽들에 구현된 산화층(32), 금속층(30) 및 도 2f에서 노광된 실리콘 웨이퍼(12)의 부분들은 건식 에칭 후에도 원래대로 남아있다는 것을 이해해야 한다. 이 에칭 프로세스는, 도 2h에 도시된 바와 같이 실리콘 산화물 웨이퍼(12) 및 금속층(30)의 표면들을 노출시킨다.
도 2i에 도시된 바와 같이, 실리콘 웨이퍼(12) 위로 다른 이방성 건식 에칭 프로세스가 수행된다. 남아있는 산화층(32)은 마스크로서 기능하며, 이 층(32) 아래의 실리콘 웨이퍼(12)는 에칭되지 않은 상태로 남게 된다. 에칭 프로세스는 도파로(10)를 위한 바람직한 높이가 달성될 때까지 수행될 수 있으며, 실리콘 웨이퍼(12)의 일부분(12')이 남게 된다는 것을 이해해야 한다. 전술된 바와 같이, 실리콘 웨이퍼(12)의 이 부분(12')은, 궁극적으로 형성된 도파로(10)(도 2k 및 도 2l에 도시된 비제한적인 예시들)를 위한 지지물로서 기능한다.
다음으로, 노치들(14, 16)을 형성하기 위해 실리콘 웨이퍼(12) 위에 등방성 건식 에칭 프로세스가 수행된다. 등방성 건식 에칭 프로세스에는 SF6가 사용될 수 있다. 에칭 프로세스는, 산화층(32)이 웨이퍼(12)와 인접하는 영역에서 실리콘 웨이퍼(12)를 언더컷하도록 제어될 수 있다. 전술된 바와 같이, 결과적인 언더컷들은 노치들(14, 16)을 형성하여, 제1 스템부 B1을 규정한다.
추가의 노치들(18, 20)을 포함하는 (도 3에 도시된) 구조물(100')을 형성하는 경우, 프로세스는 다소 변화할 수 있다는 것을 이해해야 한다. 예를 들어, 도 2h 내지 도 2j에 도시된 이방성 및 등방성 에칭 프로세스들은, 상부 T 및 헤드부 H가 그것들 사이에 형성된 노치들(18, 20)과 함께 형성되도록 변경될 수 있다.
도파로(10)의 종횡비(aspect ratio)는, 이방성(예를 들어, HBr) 실리콘 에칭 및 등방성(예를 들어, SF6) 실리콘 에칭의 상대적인 기간을 변화시켜 제어될 수 있다는 것을 이해해야 한다.
도 2k는 도파로(10)를 포함하는 결과적인 구조물(100) 및 남아있는 산화층들(26, 32)의 제거를 도시한다. 산화물은, 예를 들어, HF 디핑(dipping) 프로세스를 통해 제거될 수 있다.
도 2l은 완전히 산화된 도파로를 갖는 구조물(100)을 도시한다. 도파로(10)의 표면들 각각에 산화물을 등각으로 구현하기 위해 추가의 산화물 성막 프로세스가 수행될 수 있다.
이하, 도 3을 참조하면, 구조물(100')의 다른 실시예는 광 도파로(10')의 다른 실시예를 포함한다. 이러한 구조물(100')을 형성하는 방법은, 이방성 에칭 프로세스 및 등방성 에칭 프로세스 중에 2개의 대향하는 측면들(S1, S2) 각각에 제2 노치들(18, 20)을 규정하는 것을 포함한다. 제2 노치들(18, 20)은 일반적으로 각각의 제1 노치들(14, 16)로부터 이격된 간격으로 형성된다. 일 실시예에서, 제1 노치들(14, 16)은 헤드부 H를 통해 제2 노치들(18, 20)과 분리된다.
제2 노치들(18, 20) 각각은 실질적으로 둥근 에지를 가지며, 노치들(18, 20)은 함께 광 도파로(10')의 제2 스템 B2를 규정한다. 제1 및 제2 스템부들(B1, B2)은 함께 헤드부 H의 모드 제한을 허용하는 광 배리어들을 제공하는 것으로 알려져 있다.
광 도파로(10')가 제2 스템 B2를 포함하는 경우, 실리콘 웨이퍼(12)의 상부 T가 제2 스템 B2에 인접하도록 에칭 프로세스들이 수행될 수 있다는 것을 이해해야 한다. 제1 전기 콘택트(22)는 상부 T에 동작적으로(operatively) 접속될 수 있다. 일부의 실시예들에서, 제2 전기 콘택트(24)는, 도 2에 도시된 비제한적인 예시인, 실리콘 웨이퍼 부분(12')에 동작적으로 접속될 수 있다. 제1 및 제2 전기 콘택트들(22, 24)의 비제한적인 예시들은 금속들(예를 들어, 알루미늄)을 포함한다.
고품질(오믹(Ohmic)) 콘택트들(22, 24)은 금속으로 이루어지고, 고도로 도핑된 반도체 재료에 구현된다는 것을 이해해야 한다. 그와 같이, 상부 T 및 전기 콘택트들(22, 24) 각각에 인접한 부분(12')의 영역은 바람직한 도전성을 나타내도록 도핑될 수 있다. 일 실시예에서, 상부 T는 p-형 또는 n-형으로 도핑되고, 전기 콘택트(24)에 인접한 부분(12')의 영역은 n-형 또는 p-형 중 다른 하나로 도핑된다. p-형 도전성을 도출하는 도펀트(dopant)들은 붕소(boron), 그외의 동등한 원소들, 또는 그 조합들을 포함하지만 이에 한정되는 것은 아니며, n-형 도전성을 도출하는 도펀트들은 인(phosphorus), 비소(arsenic), 안티몬(antimony), 그외의 동등한 원소들, 또는 그 조합들을 포함하지만 이에 한정되는 것은 아니다.
일부의 예시들에서, 전기 콘택트들(22, 24)은 전류가 구조물(100')로 용이하게 유입되고 구조물(100')을 통해 흐르는 것을 허용하며, 다른 예시들에서, 전기 콘택트들(22, 24)은 전하들이 구조물(100')로부터 용이하게 유출되는 것을 허용한다는 것을 이해해야 한다. 콘택트들(22, 24)의 기능은, 적어도 부분적으로는, 구조물(100')이 모듈레이터(modulator)에 또는 검출기 디바이스에 사용되는지의 여부에 의존한다.
제1 및 제2 스템부들(B1, B2) 중 하나 또는 모두는 부분적으로 또는 완전히 산화될 수 있다는 것을 이해해야 한다. 이러한 산화는 도파로(10')의 광학적 분리를 향상시키는 것으로 알려져 있다.
헤드부 H 및 스템부(들)(B1, B2)의 치수들은, 적어도 부분적으로는, 사용된 도파로, 및 도파로(10, 10')가 단일 모드(single-mode) 또는 다중 모드(multi-mode)인지의 여부에 의존한다. 비제한적인 예시들에서, 도파로(10, 10')의 높이 및 폭은 각각 약 100nm에서 약 1000nm의 범위이다.
스템부들(B1, B2) 모두를 포함하는 광 도파로(10')의 일 실시예에서, 전자 컴포넌트들(CMOS) 및 광 컴포넌트들은 동일한 구조물에 유리하게 집적될 수 있다. 전자 컴포넌트들은, 예를 들어, 상부 P에 동작적으로 위치할 수 있으며, 산화층과 분리될 수 있다. 광 컴포넌트들은, 전기 컴포넌트들이 배치된 단부에 대향하는 구조물의 단부에 배치되도록 실리콘 기판 부분(12')에 인접하여 배치될 수 있다. 전기 및 광 컴포넌트들은 실리콘 비아(via)들을 사용하여 동작적으로 접속될 수 있다.
몇몇의 실시예들을 상세하게 설명하였지만, 개시된 실시예들이 변형될 수 있음은 당업자에게 명확하다. 따라서, 전술한 설명은 제한적이기보다 예시적으로 간주되어야 한다.

Claims (15)

  1. 광 도파로(optical waveguide)로서,
    2개의 대향하는 측면들을 구비한 실리콘 웨이퍼; 및
    상기 실리콘 웨이퍼가 헤드부(head portion), 제1 스템부(stem portion), 및 하부(bottom portion)를 포함하도록 상기 2개의 대향하는 측면들 각각에 규정된 제1 노치(notch)
    를 포함하고,
    제1 노치 각각은 상기 헤드부를 언더컷(undercut)하고, 둥근 에지 및 실질적으로 곧은 에지를 포함하며,
    상기 둥근 에지는 상기 제1 스템부를 규정하고, 상기 실질적으로 곧은 에지는 상기 하부의 표면인,
    광 도파로.
  2. 제1항에 있어서,
    상기 제1 노치들 각각으로부터 구분된 간격으로 상기 2개의 대향하는 측면들 각각에 규정된 제2 노치를 더 포함하는 광 도파로.
  3. 제2항에 있어서,
    제2 노치 각각은 둥근 에지를 포함하는 광 도파로.
  4. 제2항에 있어서,
    상기 실리콘 웨이퍼는 상기 제2 노치들에 의해 규정된 제2 스템부를 더 포함하는 광 도파로.
  5. 제4항에 있어서,
    상기 제1 스템부 또는 상기 제2 스템부 중 적어도 하나는 부분적으로 또는 완전히 산화되는 광 도파로.
  6. 제4항에 있어서,
    상기 제2 스템부에 인접한 상기 실리콘 웨이퍼의 상부; 및
    상기 상부에 동작적으로(operatively) 접속된 전기 콘택트
    를 더 포함하는 광 도파로.
  7. 제4항에 있어서,
    상기 제2 스템부에 인접한 상기 실리콘 웨이퍼의 도핑된 상부;
    상기 도핑된 상부에 동작적으로 접속된 제1 전기 콘택트;
    상기 제1 스템부에 인접한 상기 실리콘 웨이퍼의 도핑된 하부; 및
    상기 도핑된 하부에 동작적으로 접속된 제2 전기 콘택트
    를 더 포함하는 광 도파로.
  8. 제7항에 있어서,
    상기 상부는 p-형 도전성 또는 n-형 도전성 중 하나를 갖도록 도핑되고, 상기 하부는 n-형 도전성 또는 p-형 도전성 중 다른 하나를 갖도록 도핑되는 광 도파로.
  9. 제1항에 있어서,
    광 도파로의 횡방향 전기 모드는 실질적으로 상기 헤드부에 한정되는 광 도파로.
  10. 제1항에 있어서,
    상기 제1 스템부는 부분적으로 또는 완전히 산화되는 광 도파로.
  11. 광 도파로의 제조 방법으로서,
    실리콘 웨이퍼의 2개의 대향하는 측면들을 이방성으로 및 등방성으로 순차적으로 에칭하여, 상기 2개의 대향하는 측면들 각각에 제1 노치를 형성하고, 상기 실리콘 웨이퍼의 헤드부, 제1 스템부 및 하부를 규정하는 단계를 포함하고,
    제1 노치 각각은 상기 헤드부를 언더컷하고, 둥근 에지 및 실질적으로 곧은 에지를 포함하며,
    상기 둥근 에지는 상기 제1 스템부를 규정하고, 상기 실질적으로 곧은 에지는 상기 하부의 표면인,
    광 도파로 제조 방법.
  12. 제11항에 있어서,
    순차적인 이방성 에칭 프로세스 및 등방성 에칭 프로세스 중에 상기 제1 노치들 각각으로부터 구분된 간격으로 상기 2개의 대향하는 측면들 각각에 제2 노치를 형성하는 단계를 더 포함하는 광 도파로 제조 방법.
  13. 제12항에 있어서,
    상기 제2 노치들은 상기 실리콘 웨이퍼의 제2 스템부를 규정하며, 상기 제1 스템부 또는 상기 제2 스템부 중 적어도 하나를 부분적으로 또는 완전히 산화시키는 단계를 더 포함하는 광 도파로 제조 방법.
  14. 제13항에 있어서,
    상기 제2 스템부에 인접한 상기 실리콘 웨이퍼의 상부를 규정하는 단계; 및
    상기 상부에 전기 콘택트를 동작적으로 접속하는 단계
    를 더 포함하는 광 도파로 제조 방법.
  15. 제14항에 있어서,
    상기 상부를 도핑하는 단계;
    상기 제1 스템부에 인접한 상기 실리콘 웨이퍼의 하부를 도핑하는 단계; 및
    상기 도핑된 하부에 제2 전기 콘택트를 동작적으로 접속하는 단계
    를 더 포함하는 광 도파로 제조 방법.
KR1020107027424A 2008-05-06 2009-04-29 광 도파로 및 그 제조 방법 KR101578828B1 (ko)

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