KR101573205B1 - 하이 유전 상수 막을 제조하기 위한 방법 - Google Patents

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Abstract

초-고순도 하프늄 함유 유기금속성 화합물을 이용하여 하이 K(유전 상수) 막을 제조하기 위한 프로세스들이 개시된다. 고순도 하프늄 함유 유기금속성 화합물들을 이용하여 제조된 하이 K 막들을 통합하는 소자들이 또한 제시된다.

Description

하이 유전 상수 막을 제조하기 위한 방법{METHODS FOR MANUFACTURING HIGH DIELECTRIC CONSTANT FILM}
본 발명의 실시예들은 일반적으로 기판들 상에 물질들을 증착하기 위한 방법들에 관한 것이고, 보다 구체적으로는 원자 층 증착 또는 화학적 기상 증착 프로세스들을 이용하여 하프늄 금속 산화물들, 금속 질화물들, 금속 산질화물들, 금속 실리케이트들 및 금속 실리콘 산질화물들을 증착하기 위한 방법들에 관한 것이다.
마이크로전자 소자들(devices)은 전자 신호들이 소자 내에서 전파되게 허용하도록 다양한 전도성 층들이 서로 상호연결되는 집적 회로들로서 반도체 기판 상에서 제조된다. 이러한 소자의 예로는 상보성 금속-산화물-반도체(CMOS) 전계 효과 트랜지스터(FET) 또는 MOSFET이 있다.
지난 수십년에 걸쳐, MOSFET은 크기가 계속하여 스케일다운(scale down)되어 왔고 현대 집적 회로들은 0.1 미크론 미만의 채널 길이들을 가진 MOSFET들을 통합하고 있다. 65nm 피처(feature) 크기를 갖는 소자들(채널이 훨씬 더 짧음)이 현재 제조 중에 있다. 피처 크기에 있어서의 감소는, 작은 MOSFET들이 더 큰 소자들보다 더 높은 누설 전류들 및 더 낮은 출력 저항을 나타내기 때문에, 특정한 도전적인 과제들을 야기시켰다. 하지만, 몇가지 이유들로 인해 더 작은 MOSFET들이 바람직할 수 있다. 트랜지스터들을 보다 작게 제조하는 주된 이유는 주어진 칩 영역에 더욱더 많은 소자들을 팩킹(pack)하여 칩당 가격을 감소시키기 위함이다. 부가적으로 트랜지스터 치수의 감소는 속도를 증가시키는데 도움이 될 수 있다.
작은 MOSFET 기하형상(geometry)들 때문에, 신뢰도를 유지하기 위해서는 게이트에 인가될 수 있는 전압이 감소되어야 한다. 성능을 유지하기 위해서는, MOSFET의 임계 전압도 마찬가지로 감소되어야 한다. 임계 전압이 감소됨에 따라, 이용가능한 제한된 스윙 전압으로 인해, 트랜지스터는 완전한 턴-오프로부터 완전한 턴-온으로 스위치될 수 없다. 과거에 무시되었던 서브임계(subthreshold) 누설이 지금은 소자 성능에 중요한 영향을 미칠 수 있다.
게이트 전극은 집적 회로의 일부이다. 예를 들어, CMOS 트랜지스터는 반도체 기판에 형성되는 소스 및 드레인 영역들 사이에 배치된 게이트 구조를 포함한다. 게이트 구조는 일반적으로 게이트 전극 및 게이트 유전체를 포함한다. 게이트 전극은 게이트 유전체 아래의 드레인 및 소스 영역들 사이에 형성되는 채널 영역에서 전하 캐리어들의 흐름을 제어하기 위해 게이트 유전체 위에 배치된다. 게이트 유전체는 전형적으로 약 4.0 또는 그 초과의 유전 상수를 갖는 박형(thin) 물질 층(예를 들어, 이산화실리콘(SiO2), 산질화 실리콘(SiON) 등과 같은 게이트 산화물들)을 포함한다. 실리콘 CMOS 소자들의 게이트 길이가 100nm 미만으로 스케일링 됨에 따라, 새로운 하이 유전 상수(K) 물질들이 실리콘 산화물을 대체할 가능성이 있다. 부가적으로, 금속 게이트들이 다결정질 실리콘(폴리실리콘) 게이트들을 대체할 가능성이 있다. 예를 들어, 몇몇 CMOS 트랜지스터들에서, 게이트 전극은 금속(예를 들어, 티타늄(Ti), 탄탈(Ta), 텅스텐(W) 등) 및 금속-함유 전도성 화합물(예를 들어, 티타늄 질화물(TiN), 탄탈 질화물(TaN), 텅스텐 질화물(WN) 등) 중 적어도 하나로부터 형성될 수 있다. 게이트 전극의 전통적인 물질로서의 폴리실리콘을 금속들 및 금속-함유 화합물들로 대체하는 것은 폴리실리콘 공핍(depletion) 효과와 연관된 바람직하지 않은 전압 강하(drop)들을 감소시킬 뿐만 아니라, CMOS 트랜지스터의 구동 전류 성능 및 동작 속도를 높인다.
게이트 및 채널 사이에서 절연체로 기능하는 게이트 산화물은, 트랜지스터가 온(on)될 때 채널 전도성 및 성능을 높이기 위해, 그리고 트랜지스터가 오프(off)될 때 서브임계 누설을 감소시키기 위해, 가능한 한 얇게 제조되어야 한다. 그러나 약 1.2 nm의 두께(이는 실리콘에서 5개까지의 원자들의 두께임)를 갖는 현재의 게이트 산화물에 있어서는, 게이트 및 채널 사이에서 전자 터널링의 양자 역학적 현상이 발생하여, 증가된 전력 소모를 유도한다.
IVb족 금속 실리케이트들, 예를 들어 하프늄 및 지르코늄 실리케이트들 및 산화물들과 같이, 이산화 실리콘보다 더 큰 유전 상수를 가지는 절연체들(하이-k 유전체들이라 지칭됨)이 게이트 누설을 감소시키기 위해 이용되고 있다. 게이트 유전체의 유전 상수를 증가시키는 것은 고정전용량(high capacitance)을 유지하면서 더 두꺼운 층을 허용한다. (정전용량은 유전 상수에 비례하고 유전체 두께에 반비례한다.) 일반적으로, 보다 높은(higher) 유전체 두께는 게이트 및 채널 사이의 유전체를 지나는 양자 터널링 전류를 감소시킨다. 그러나 반도체와 유전체 사이에서의 전도대 에너지의 차이 (및 가전자대 에너지의 대응하는 차이)는 누설 전류 레벨에 영향을 미친다. 전통적인 게이트 산화물인, 이산화 실리콘에 대해, 전도대 에너지의 배리어는 대략 8 eV이다. 많은 대안적인 유전체들에 대해, 이러한 값은 상당히 더 낮아, 터널링 전류를 증가시키는 경향이 있어, 더 높은(higher) 유전 상수의 장점을 다소 무효화시킨다.
위에서 언급된 것처럼, 대안적인 물질들, 특히 이산화 하프늄(HfO2) 및 하프늄-함유 실리케이트(HfxSiyO)와 같은 하프늄-함유 물질들이 게이트 유전체 물질들로서의 사용을 위해 제안되어 왔다. 대안적인 게이트 금속들 및 게이트 유전 물질들의 이용을 통해 반도체 게이트 전극들에 대한 개선들이 이루어졌지만, 집적 회로 소자들의 성능을 개선시키기 위해, 예를 들어 누설 전류 밀도를 감소시키기 위해서는 추가적인 개선들이 요구된다.
본 발명의 실시예들은 하이 K(유전 상수) 유전체 하프늄-함유 실리케이트 막을 생성하기 위한 방법들에 관한 것이다. 상기 방법은 처리 챔버에서의 초고순도 하프늄-함유 유기금속성 화합물의 반응을 포함한다. 유기금속성 화합물은 실질적으로 어떠한 금속 불순물들도 가지지 않는다. 증착후(post-deposition) 어닐링 프로세스가 기판 상에서 수행된다. 질소 원자들이 하프늄-함유 막으로 통합되고 기판의 질화후(post-nitridation) 어닐링이 수행된다. 하나 이상의 실시예들에서 막들은 MOSFET 구조의 일부이다.
본 명세서 및 첨부된 청구항들에서 사용될 때, 용어 "초고순도(ultra-high purity)"는 화합물이 적어도 약 99.995% 순도임을 의미한다. 용어 "실질적으로 어떠한 금속 불순물들도 없음"은, 하프늄 이외의 금속들이 약 500 ppm 미만의 전체 농도로 초고순도 유기금속성 화합물에 존재할 수 있음을 의미한다. 특정 실시예들에서, 금속 불순물들의 농도는 약 250 ppm 미만, 약 100 ppm 미만 또는 약 50 ppm 미만이다. 다른 특정 실시예들에서, 금속 불순물들은 약 250 ppm 미만의 지르코늄, 약 100 ppm 미만의 지르코늄 또는 약 50 ppm 미만의 지르코늄을 포함한다. 추가적인 상세한 실시예들에서, 금속 불순물들은 약 1 ppm 미만의 납, 약 0.5 ppm 미만의 납, 약 0.2 ppm 미만의 납 및 약 0.1 ppm 미만의 납을 포함한다. 다른 특정 실시예들은 약 0.15 ppm 미만, 약 0.1 ppm 미만 또는 약 0.05 ppm 미만의 농도로 나트륨을 포함하는 금속 불순물들을 가진다. 추가적인 특정 실시예들은 약 3 ppm 미만, 약 2 ppm 미만 또는 약 1 ppm 미만의 농도로 알루미늄을 포함하는 금속 불순물들을 가진다.
일반적으로, 상업적으로 이용가능한(표준 순도) 테트라키스디에틸-아미노하프늄(TDEAH)은 400 내지 3000 ppm(parts per million) 범위의 지르코늄 함량(content)을 나타낸다. 유기금속성 화합물에 내재하는 지르코늄 불순물들의 양을 약 50 ppm 미만의(below) 레벨들로 감소시키는 것은 하이 K 막들을 통합하는 결과적인 반도체 커패시터들에 놀라울 정도로 큰 영향력을 미친다고 밝혀졌다.
몇몇 상세한 실시예들에서, 하프늄-함유 유기금속성 화합물은 테트라키스디에틸아미노하프늄이다. 다른 상세한 실시예들에서, 하프늄-함유 실리케이트 막은 약 10 내지 약 100 Å 범위의 두께를 갖는다. 상세한 실시예들은 약 20 내지 약 50 Å 범위의 두께를 갖는다. 보다 상세한 실시예들은 약 30 Å의 두께를 갖는다.
추가적인 실시예들은 또한 실리콘 웨이퍼의 사전-세정(pre-cleaning)을 포함한다. 사전-세정은 기판 상에서 막의 형성 이전에 수행된다. 사전-세정은 플루오르화 수소산의 용액에 웨이퍼를 침지(soak)시킴으로써 수행된다. 침지 이후에, 잔존 HF는 실리콘 웨이퍼로부터 린스처리(rinse)되고 웨이퍼는 건조된다. 상세한 실시예들은 약 2 분의 침지 시간과 함께, 수중 HF의 1:100 용액(1:100 solution of HF in water)을 이용한다.
하나 이상의 실시예들에 따라, 막은 화학적 기상 증착 또는 원자 층 증착에 의해 처리된다. 다른 상세한 실시예들에서, 하이 K 유전체 막의 증착을 위해 이용되는 조건들은 초고순도 하프늄 함유 유기금속성 화합물에 대해 약 4 내지 약 6 torr범위의 압력 및 약 600 ℃ 내지 약 700 ℃ 범위의 온도를 포함한다.
증착후 어닐링은 약 4분 동안 약 500 ℃ 내지 약 650 ℃의 온도에서 행해질 수 있다. 처리 챔버 내의 압력은 주위비들(ambient ratios)의 질소 및 산소를 함유하는 가스의 약 25 내지 약 45 torr일 수 있다.
질화(nitridation) 프로세스는 약 3분 동안 약 900 와트에서 행해지는, 디커플링된(decoupled) 플라즈마 질화일 수 있다. 질화는 아르곤/질소 플라즈마 처리 챔버에서 수행될 수 있고, 여기서 상기 처리 챔버 압력은 약 5 내지 약 15 millitorr 범위이다. 상세한 실시예들은 약 10 millitorr 의 챔버 압력을 가진다. 하나 이상의 실시예들에서, 막은 막에 통합되는 약 10% 내지 약 25%의 질소를 포함한다. 추가적인 상세한 실시예들은 약 17%의 질소가 막에 통합되게 한다.
질화후 어닐링은 약 1분 미만 동안 약 900 ℃ 내지 약 1100 ℃에서 행해질 수 있다. 다른 상세한 실시예들은 약 1000 ℃에서 행해지는 질화후 어닐링을 포함한다. 보다 상세한 실시예들에서, 어닐링은 약 30초 동안 수행된다. 어닐링은 0.1% 미만의 산소를 포함하는 환경에서 행해질 수 있다.
본 발명의 추가적인 실시예들은, 초고순도 하프늄 함유 유기금속성 화합물을 이용하여 제조된 하이 K 막을 포함하는 금속 산화물 반도체 커패시터를 통합하는 MOSFET들에 관한 것이다. 상기 MOSFET은 약 -0.4 볼트의 동작 전압에서 표준 순도 화합물을 이용하여 형성된 하이 K 막을 가지는 금속 산화물 반도체 커패시터를 통합하는 MOSFET에 의해 나타나는 누설 전류 밀도의 약 50% 미만의 누설 전류 밀도를 나타낸다.
소자의 상세한 실시예들은 약 -0.5 내지 약 +0.5 볼트 범위의 동작 전압에서 10-4 A/㎠ 미만의 누설 전류 밀도를 나타낸다. 다른 실시예들은 약 -0.5 내지 약 +0.5 볼트 범위의 동작 전압에서 약 5×10-5 A/㎠ 미만의 누설 전류 밀도를 나타낸다. 추가적인 MOSFET 실시예들은 약 -0.4 내지 약 +0.5 볼트 범위의 동작 전압에서 약 10-5 A/㎠ 미만의 누설 전류 밀도를 나타낸다. 약 -0.4 볼트의 동작 전압에서의 다른 실시예들에 따른 MOSFET들의 누설 전류 밀도는 약 10-5 A/㎠ 미만이다.
도 1은 전계 효과 트랜지스터 쌍의 단면도이고;
도 2는 본 발명의 실시예에 따라 제조된 하이 K 막을 통합하는 소자에 대해 인가된 전위의 함수로서 누설 전류 밀도의 그래프를 도시한다.
본 발명의 여러 예시적인 실시예들을 기술하기 전에, 본 발명은 하기의 설명에서 제시되는 구성 또는 프로세스 단계들의 세부사항들에 제한되지 않음이 이해되어야 한다. 본 발명은 다른 실시예들이 가능하고 다양한 방식들로 실시 또는 수행될 수 있다.
본 명세서 및 첨부된 청구항들에서 사용될 때, 단수형 "하나의(a 또는 an)" 및 "상기(the)"는 문맥상 명백하게 달리 나타내지 않는 경우 복수의 지시 대상들을 포함한다. 따라서 예를 들어, "하나의 화합물"에 대한 참조는 둘 이상의 화합물들의 조합 등을 포함한다.
본 발명의 일 양상은 하이 K 유전체 막들을 제조하기 위한 방법들에 관한 것이고, 이러한 막들은 MOSFET들 및 하이 K 유전체 막들을 통합하는 다른 소자들의 제조에 이용될 수 있다. 본 발명의 또 다른 양상은 하이 K 유전체 막들 및 하이 K 유전체 막들을 포함하는 소자들을 포함하는 제조 물품들(articles of manufacture)에 관한 것이지만 이에 제한되지 않는다.
본 발명의 하나 이상의 실시예들은 상보성 금속-산화물-반도체(CMOS) 집적 회로 소자들을 형성하는데 특히 유용한 방법들을 제공하고 그러한 문맥에서 기술될 것이다. 다른 소자들 및 응용들 또한 본 발명의 범위 내에 있다. 도 1은 전형적인 CMOS 소자에서의 FET 쌍의 단면도의 부분들을 도시한다. 도시된 FET 쌍은 NMOS FET 및 PMOS FET를 포함하나, CMOS 소자가 부가적인 FET들을 포함할 수 있고 동일한 전도형을 갖는 FET들을 포함할 수 있음이 이해될 것이다. 소자(100)는 p-형 물질로 도핑된 실리콘 웨이퍼(155), 웨이퍼(155) 상의 p-형 에피택셜 실리콘 층(165), 에피택셜 층(165)에 한정된 p-형 웰 영역(120) 및 n-형 웰 영역(150), p-웰(120)에 한정된 n-형 트랜지스터(NMOS FET)(110) 및 n-웰(150)에 한정된 p-형 트랜지스터(PMOS FET)(140)를 포함한다. 영역(180)은 NMOS(110) 및 PMOS(140) 트랜지스터들을 전기적으로 절연시키고 영역(160)은 트랜지스터들(110 및 140)의 쌍을 기판(155) 상의 다른 반도체 소자들로부터 전기적으로 절연시킨다.
본 발명의 하나 이상의 실시예들에 따라, NMOS 트랜지스터(110)는 게이트 영역(119), 소스 영역(114) 및 드레인 영역(116)을 포함한다. 게이트 영역(119)은 제 1 금속 영역(121) 및 제 2 금속 영역(122)을 포함한다. 소스 및 드레인 영역들은 게이트 영역(119)의 대향하는 면들(sides) 상의 n-형 영역들이다. 채널 영역(118)은 소스 영역(114) 및 드레인 영역(116) 사이에 삽입(interpose)된다. 게이트 유전체 층(112)은 채널 영역(118) 및 제 1 금속 영역(121)을 분리시킨다. 게이트 유전체 층(112)은 제 1 금속 영역(121)을 채널 영역(118)으로부터 전기적으로 절연시킨다. 게이트 유전체 층(112), 제 1 금속 영역(121) 및 제 2 금속 영역(122)은 함께 본원에서 게이트 스택으로 지칭될 수 있다. 하나 이상의 실시예들에 따른 게이트 유전체 영역(112)은 HfO2와 같은 하이 K 유전체 하프늄-함유 물질이다. 제 1 금속 영역(121)은 전도체 물질, 전형적으로 탄탈 질화물(TaN)과 같은 금속을 포함하고, 이 탄탈 질화물(TaN)은 원자 층 증착(ALD)에 의해 형성될 수 있다. 제 2 금속 영역(122)은 금속, 예를 들어 탄탈을 포함하고, 이 탄탈은 PVD와 같은 임의의 적합한 프로세스에 의해 형성될 수 있다. p-형 실리콘 웨이퍼(155) 및 게이트 영역(122) 사이에 적절한 전압이 인가될 때, p-웰(120)로부터의 전자들은 유전체 층(112) 바로 아래의 영역(118) 내로 이동하고 이에 의해 n-형 채널(118)이 생성된다. 소스(114) 및 드레인(116) 사이에 인가된 전압은 전류가 소스(114) 및 드레인(116) 사이에서 흐를 수 있게 한다.
하나 이상의 실시예들에 따라, PMOS 트랜지스터(140)는 게이트 영역(149), 소스 영역(144) 및 드레인 영역(146)을 포함한다. 게이트 영역(149)은 제 1 금속 영역(151) 및 제 2 금속 영역(152)을 포함한다. 소스 및 드레인 영역들은 게이트 영역(149)의 대향하는 면들 상의 p-형 영역들이다. 채널 영역(148)은 소스 영역(144) 및 드레인 영역(146) 사이에 삽입된다. 게이트 유전체(142)는 채널 영역(148) 및 제 1 금속 영역(151)을 분리시킨다. 유전체(142)는 제 1 금속 영역(151)을 채널 영역(148)으로부터 전기적으로 절연시킨다. 게이트 유전체 층(142), 제 1 금속 영역(151) 및 제 2 금속 영역(152)은 함께 본원에서 게이트 스택으로 지칭될 수 있다. 적합한 게이트 물질들은 TiN 및 TaN과 같은 질화물 물질들을 포함하나 이에 제한되지 않는다.
도 2는 누설 전류 밀도에 대한 전구체 순도의 영향력(effect)을 도시한다. 더 낮은 레벨 불순물들은 누설 전류 밀도에 대해 뚜렷한(marked) 영향력을 나타냈다.
하나 이상의 실시예들에서, 제 1 금속 영역(151)은 금속, 전형적으로 TaN을 포함한다. 제 2 금속 영역(152)은 금속, 예를 들어, 탄탈을 포함한다. p-형 실리콘 웨이퍼(155) 및 게이트 영역(149) 사이에 적절한 전압이 인가될 때, n-웰(150)로부터의 정공(hole)들은 유전체 층(142) 바로 아래 영역(148) 내로 이동하고 이에 의해 p-형 채널(148)이 생성된다. 소스(144) 및 드레인(146) 사이에 인가된 전압은 전류가 소스(144) 및 드레인(146) 사이에서 흐를 수 있게 한다.
MOS 소자 설계는 복잡한 프로세스이다. 예를 들어, MOSFET들의 설계에서, 구동 전류를 최대화함으로써 이루어진 향상들은 증가된 누설 전류를 산출한다. 역으로, 감소된 누설 전류와 같은 향상은 구동 전류에 부정적인 영향을 미친다.
본원에서 기술되는 발명의 실시예들은 기판들 상에서의 하프늄 함유 막들의 형성을 수반한다. 기판들의 예들은 반도체 웨이퍼들, 예를 들어 결정질 실리콘(예를 들어, Si<100> 또는 Si<111>), 실리콘 산화물, 실리콘 게르마늄, 도핑된 또는 도핑되지 않은 폴리실리콘, 도핑된 또는 도핑되지 않은 실리콘 웨이퍼들 실리콘 질화물 및 패터닝된 또는 패터닝되지 않은 웨이퍼들을 포함하나 이에 제한되지 않는다.
표면들은 유전성, 전도성 및 배리어 특성들을 가진 베어(bare) 실리콘 웨이퍼들, 막들, 층들 및 물질들을 포함하고 알루미늄 산화물 및 폴리실리콘을 포함한다. 표면들의 사전처리는 폴리싱, 에칭, 환원, 산화, 수산화반응, 어닐링 및 베이킹(baking)을 포함한다.
기판은 다양한 작용기들, 예를 들어 수산기들(OH), 알콕시(OR, 여기서 R=Me, Et, Pr 또는 Bu), 할록실들(OX, 여기서 X=F, Cl, Br 또는 I), 할라이드들(F, Cl, Br 또는 I), 산소 라디칼들, 아미노들(NH 또는 NH2) 및 아미도들(NR 또는 NR2, 여기서 R=Me, Et, Pr 또는 Bu)로 종결(terminate)되도록 사전처리될 수 있다. 사전처리는
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, 원자-H, 원자-N, 원자-O, 알콜들 또는 아민들과 같은 시약들을 투여(administer)으로써 달성될 수 있다.
본 발명의 다양한 실시예들에 의해 합성된 제조 화합물들에 대해 많은 산업상 응용들이 존재한다. 마이크로전자 산업 내에서, 제조 화합물들은 하이-k 트랜지스터 게이트 유전체 물질들, 트랜지스터 게이트 인터페이스 엔지니어링, 하이-k 커패시터 유전체 물질들(DRAM들), 시드 층들, 확산 배리어 층들, 접착 층들, 절연체 층들, 전도 층들 및 패터닝된 표면들(예를 들어, 선택적 증착)을 위한 기능화된 표면기들(functionalized surface groups)로서 이용된다.
많은 전구체들이 본 발명의 범위 내에 있다. 전구체들은 주위 온도 및 압력에서 플라즈마, 기체, 액체 또는 고체일 수 있다. 그러나 ALD 챔버 내에서, 전구체들은 휘발(volatilize)된다. 유기금속성 화합물들 또는 복합물(complex)들은 알킬들, 알콕실들, 알킬아미도들 및 아닐라이드들과 같은 적어도 하나의 유기기 및 금속을 포함하는 임의의 화학물질(chemical)을 포함한다. 전구체들은 유기금속 및 무기/할라이드 화합물들로 이루어질 수 있다.
예시적인 하프늄 전구체들은 알킬아미도들, 사이클로펜타디에닐들, 할라이드들, 알킬들, 알콕사이드들 및 이들의 조합물들과 같은 리간드들을 포함하는 하프늄 화합물들을 포함한다. 하프늄 전구체들로 이용되는 알킬아미도 하프늄 화합물들은 (RR'N)4Hf를 포함하며, 여기서 R 또는 R'는 독립적으로 수소, 메틸, 에틸, 프로필 또는 부틸이다. 특정 하프늄 전구체들은 다음을 포함한다:
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.
예시적인 실리콘 전구체들은 다음을 포함한다: 알킬아미도실란들(예를 들어,
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실라놀들(예를 들어,
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및 다양한 알콕시 실란들(예를 들어,
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, 여기서 R=메틸, 에틸, 프로필 및 부틸 그리고 L=H, OH, F, Cl, Br 또는 I 및 이들의 혼합물들). 또한 고급(higher) 실란들이 본 발명의 프로세스들에 의해 실리콘 전구체들로 이용된다.
예시적인 산소 전구체들은 다음을 포함한다:
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알콜들(예를 들어, ROH, 여기서 R=Me, Et, Pr 및 Bu), 페록사이드들(유기 및 무기) 카르복실산들 및 라디칼 산소 화합물들(예를 들어, O, O2, O3 및 OH 라디칼들). 라디칼 산소 화합물들은 열, 핫-와이어(hot-wire)들 및/또는 플라즈마에 의해 생성될 수 있다.
본 발명의 프로세스들은 ALD, CVD 등의 기술 분야에서 공지된 장비에서 수행될 수 있다. 장치는 소스들로 하여금 막들이 성장되는 가열된 기판과 접촉하게 한다. 막들을 증착하기 위해 이용될 수 있는 하드웨어는, 2002년 9월 20일에 출원되고 캘리포니아 산타클라라 소재의 어플라이드 머티리얼스 사에 양도되고 발명의 명칭이 "An Apparatus for the Deposition of High K dielectric Constant Films"이며 미국 출원 공개 번호 2003/0101938 A1호로 공개되고 상기 장치를 기술하기 위한 목적으로 참조에 의해 전체로서 본원에 통합되는, 미국 특허 출원 일련 번호 제10/251,715호에 개시되는 것과 같은 ALD 장치이다. 캐리어 가스들 또는 정화 가스들은 N2, Ar, He, H2, 포밍 가스 및 이들의 혼합물들을 포함한다.
ALD 프로세스들은 약 20℃ 내지 약 650℃ 범위의 온도에서 유지된다. 그러나, 포화 ALD 동작(behavior)이 유지된다고 가정하면, 성장되는 물질들은 보다 넓은 온도 범위에 거쳐 유사할 수 있다. ALD 프로세스들은 약 0.1 Torr 내지 약 100 Torr 범위의 압력을 이용하여 수행된다. 그렇지만, 포화 ALD 동작(behavior)이 유지된다고 가정하면, 성장되는 물질들은 높은 진공으로부터 높은 압력까지 유사할 수 있다. 캐리어 가스(예를 들어, N2)는 약 50sccm 내지 약 1000sccm 범위로 유지되지만, 보다 높은 속도들은 입자 이송 문제(issue)들을 유발할 수 있는 한편, 보다 낮은 속도들은 비효율적인 정화로 인한 입자 형성을 허용하게 할 수 있고, 따라서 박막들의 전기적 동작에 영향을 미친다. 막들은 약 2Å 내지 약 1000Å 범위의 두께로 증착된다. 상세한 실시예들은 약 5Å 내지 약 100Å 범위의 두께를 포함하며, 보다 상세한 실시예들은 약 10Å 내지 약 50Å 범위의 두께를 포함한다.
따라서, 본 발명의 하나 이상의 실시예들은 하이 K 유전체 하프늄-함유 실리케이트 막을 생성하기 위한 방법들에 관한 것이다. 상기 방법은 처리 챔버내에서의 초고순도 하프늄-함유 유기금속성 화합물의 분해를 포함한다. 유기금속성 화합물은 실질적으로 어떠한 금속 불순물들도 가지지 않는다. 증착후 어닐링 프로세스가 기판상에서 수행된다. 질소 원자들은 하프늄-함유 막으로 통합되고 기판의 질화후(post-nitridation) 어닐링이 수행된다.
본 명세서 및 첨부된 청구항들에서 사용될 때, 용어 "초고순도"는 화합물이 적어도 약 99.995% 순도임을 의미한다. 용어 "실질적으로 어떠한 금속 불순물들도 없음"은 하프늄 이외의 금속들이 약 500 ppm 미만의 전체 농도로 초고순도 유기금속성 화합물에 존재할 수 있음을 의미한다. 특정 실시예들에서, 금속 불순물들의 농도는 약 250 ppm 미만, 약 100 ppm 미만 또는 약 50 ppm 미만이다. 다른 특정 실시예들에서, 금속 불순물들은 약 250 ppm 미만의 지르코늄, 약 100 ppm 미만의 지르코늄 또는 약 50 ppm 미만의 지르코늄을 포함한다. 추가적인 상세한 실시예들에서, 금속 불순물들은 약 1 ppm 미만의 납, 약 0.5 ppm 미만의 납, 약 0.2 ppm 미만의 납 및 약 0.1 ppm 미만의 납을 포함한다. 다른 특정 실시예들은 약 0.15 ppm 미만, 약 0.1 ppm 미만 또는 약 0.05 ppm 미만의 농도로 나트륨을 포함하는 금속 불순물들을 가진다. 추가적인 특정 실시예들은 약 3 ppm 미만, 약 2 ppm 미만 또는 약 1 ppm 미만의 농도로 알루미늄을 포함하는 금속 불순물들을 가진다.
몇몇 상세한 실시예들에서, 하프늄-함유 유기금속성 화합물은 테트라키스디에틸아미노하프늄이다. 다른 상세한 실시예들에서, 하프늄-함유 실리케이트 막은 약 10 내지 약 100 Å 범위의 두께를 갖는다. 막들의 상세한 실시예들은 약 20 내지 약 50 Å 범위의 두께를 갖는다. 막들의 보다 상세한 실시예들은 약 30 Å의 두께를 갖는다.
추가적인 실시예들은 또한 실리콘 웨이퍼의 사전-세정(pre-cleaning)을 포함한다. 사전-세정은 기판 상에서의 막 형성 이전에 수행된다. 사전-세정은 플루오르화 수소산의 용액에 웨이퍼를 침지(soak)시킴으로써 수행된다. 침지 이후에, 잔존 HF는 실리콘 웨이퍼로부터 린스처리(rinse)되고 웨이퍼는 건조된다. 상세한 실시예들은 약 2 분의 침지 시간과 함께, 수중 HF의 1:100 용액을 이용한다.
다양한 실시예들에 따라, 막은 화학적 기상 증착 또는 원자 층 증착에 의해 처리된다. 다른 상세한 실시예들에서, 하이 K 유전체 막의 증착을 위해 이용된 조건들은 초고순도 하프늄 함유 유기금속성 화합물의 약 4 내지 약 6 torr의 압력에서 약 600 ℃ 내지 약 700 ℃ 범위의 온도를 포함한다.
증착후 어닐링은 약 4분 동안 약 500 ℃ 내지 약 650 ℃의 온도에서 수행될 수 있다. 처리 챔버 내의 압력은 주위비들의 질소 및 산소를 함유하는 가스의 약 25 내지 약 45 torr의 범위일 수 있다.
질화 프로세스는, 디커플링된 플라즈마 질화 장치에서 약 3분 동안 약 900 와트에서 수행될 수 있다. 질화는 아르곤/질소 플라즈마를 이용하여 수행될 수 있고, 여기서 상기 처리 챔버 압력은 약 5 내지 약 15 millitorr이다. 상세한 실시예들은 약 10 millitorr의 챔버 압력을 가진다. 다른 상세한 실시예들은 약 10% 내지 약 25%의 질소가 막으로 통합되게 한다. 추가적인 상세한 실시예들은 약 17%의 질소가 막으로 통합되게 한다.
질화후 어닐링은 약 1분 미만 동안 약 900 ℃ 내지 1100 ℃에서 행해질 수 있다. 다른 상세한 실시예들은 약 1000 ℃에서 행해지는 질화후 어닐링을 포함한다. 보다 상세한 실시예들에서, 어닐링은 약 30초 동안 행해진다. 어닐링은 0.1% 미만의 산소를 포함하는 환경에서 행해질 수 있다.
본 발명의 추가적인 실시예들은 초고순도 하프늄 함유 유기금속성 화합물을 이용하여 제조된 하이 K 막을 가진 처리된 금속 산화물 반도체 커패시터들을 통합하는 MOSFET들에 관한 것이다. 하나 이상의 실시예들에 따라 하이 K 막을 통합하는 소자는, 약 -0.4 볼트의 전압이 폴리실리콘 전극을 가진 소자에 인가될 때, 표준 순도 화합물을 이용하여 제조된 하이 K 막을 가지는 금속 산화물 반도체 커패시터를 통합하는 소자에 의해 나타나는 누설 전류 밀도의 약 50% 미만의 누설 전류 밀도를 나타낸다.
하이 K 막들을 통합하는 소자의 상세한 실시예들은 약 -0.5 내지 약 +0.5 볼트 범위의 동작 전압에서 10-4 A/㎠ 미만의 누설 전류 밀도를 나타낸다. 하이 K 막들을 통합하는 소자들의 다른 실시예들은 약 -0.5 내지 약 +0.5 볼트 범위의 동작 전압에서 약 5×10-5 A/㎠ 미만의 누설 전류 밀도를 나타낸다. 하이 K 막들을 통합하는 소자들의 추가적인 실시예들은 약 -0.4 내지 약 +0.5 볼트 범위의 동작 전압에서 10-5 A/㎠ 미만 범위의 누설 전류 밀도를 나타낸다. 하이 막들을 통합하는 소자들의 다른 실시예들에서, 약 -0.4 볼트의 동작 전압에서 누설 전류 밀도는 약 10-5 A/㎠ 미만이다.
본 명세서 전반에서 "하나의 실시예," "특정 실시예들," "하나 이상의 실시예들," "실시예" 등에 대한 참조는 실시예와 관련하여 기술된 특정 피처, 구조, 물질, 또는 특성이 본 발명의 적어도 하나의 실시예에 포함됨을 의미한다. 따라서 본 명세서 전반의 다양한 위치들에서 "하나 이상의 실시예들에서," "특정 실시예들에서," "하나의 실시예에서" 또는 "실시예에서"와 같은 구들의 출현은 반드시 본 발명의 동일한 실시예를 참조하고 있는 것은 아니다. 또한 특정 피처들, 구조들, 물질들, 또는 특성들은 하나 이상의 실시예들에서 임의의 적합한 방식으로 조합될 수 있다.
상기 내용이 본 발명의 실시예들에 관한 것이지만, 본 발명의 다른 실시예 들 및 추가적인 실시예들이 본 발명의 기본적인 범위로부터 벗어남이 없이 고안될 수 있고, 본 발명의 범위는 후속하는 청구항들에 의해 결정된다.

Claims (15)

  1. MOSFET에서 하이(high) K 유전체 하프늄-함유 실리케이트 막을 형성하기 위한 방법으로서,
    기판상에 하프늄-함유 실리케이트 막을 형성하기 위해 처리 챔버내에서 초고순도 하프늄 함유 유기금속성 화합물을 반응시키는 단계 ― 상기 하프늄 함유 유기금속성 화합물은 250 ppm 미만의 지르코늄, 1 ppm 미만의 납, 0.15 ppm 미만의 나트륨 및 3 ppm 미만의 알루미늄을 포함함 ―;
    500 ℃ 내지 650 ℃ 범위의 온도에서 상기 기판의 증착후(post-deposition) 어닐링을 수행하는 단계;
    상기 막에 질소를 통합(incorporate)시키는 단계; 및
    상기 기판의 질화후(post-nitridation) 어닐링을 수행하는 단계
    를 포함하며,
    상기 막은 -0.5 볼트 내지 +0.5 볼트 범위의 동작 전압에서 10-4 A/㎠ 미만의 누설 전류 밀도를 나타내는,
    MOSFET에서 하이 K 유전체 하프늄-함유 실리케이트 막을 형성하기 위한 방법.
  2. 제 1 항에 있어서,
    상기 하프늄 함유 유기금속성 화합물은 테트라키스디에틸아미노하프늄(tetrakisdiethylaminohafnium)인,
    MOSFET에서 하이 K 유전체 하프늄-함유 실리케이트 막을 형성하기 위한 방법.
  3. 제 1 항에 있어서,
    상기 하프늄-함유 실리케이트 막은 20 Å 내지 50 Å 범위의 두께를 가지는,
    MOSFET에서 하이 K 유전체 하프늄-함유 실리케이트 막을 형성하기 위한 방법.
  4. 제 1 항에 있어서,
    상기 기판 상에 상기 막을 형성하기 이전에, 상기 기판을 플루오르화 수소산의 용액에 침지(soak)시키고 상기 기판을 린스처리하고 건조시킴으로써 상기 기판을 사전-세정하는 단계를 더 포함하는,
    MOSFET에서 하이 K 유전체 하프늄-함유 실리케이트 막을 형성하기 위한 방법.
  5. 삭제
  6. 제 1 항에 있어서,
    상기 막은 -0.4 볼트의 동작 전압에 대하여 10-5 A/㎠ 미만의 누설 전류 밀도를 나타내는,
    MOSFET에서 하이 K 유전체 하프늄-함유 실리케이트 막을 형성하기 위한 방법.
  7. 제 1 항에 있어서,
    상기 기판을 2분 동안 1:100 HF:H20 용액을 이용하여 사전-세정하는 단계를 더 포함하는,
    MOSFET에서 하이 K 유전체 하프늄-함유 실리케이트 막을 형성하기 위한 방법.
  8. 제 1 항에 있어서,
    하이 K 유전 상수 막의 두께의 증착은 상기 초고순도 하프늄 함유 유기금속성 화합물의 4 torr 내지 6 torr의 압력으로, 600 ℃ 내지 700 ℃에서 발생하는,
    MOSFET에서 하이 K 유전체 하프늄-함유 실리케이트 막을 형성하기 위한 방법.
  9. 제 8 항에 있어서,
    상기 하이 K 유전 상수 막은 20 Å 내지 50 Å인,
    MOSFET에서 하이 K 유전체 하프늄-함유 실리케이트 막을 형성하기 위한 방법.
  10. 제 1 항에 있어서,
    상기 증착후 어닐링은 주위비들(ambient ratios)의 질소 및 산소를 함유하는 가스의 25 torr 내지 45 torr의 압력으로 4분 동안 발생하는,
    MOSFET에서 하이 K 유전체 하프늄-함유 실리케이트 막을 형성하기 위한 방법.
  11. 제 1 항에 있어서,
    상기 질화는 아르곤/질소 플라즈마에서 2분 내지 4분 동안 800 와트 내지 1000 와트에서의 디커플링된(decoupled) 플라즈마 질화이고, 상기 아르곤/질소 가스는 5 millitorr 내지 15 millitorr의 압력에서 존재하는,
    MOSFET에서 하이 K 유전체 하프늄-함유 실리케이트 막을 형성하기 위한 방법.
  12. 제 11 항에 있어서,
    10% 내지 25%의 질소가 상기 막에 통합되는,
    MOSFET에서 하이 K 유전체 하프늄-함유 실리케이트 막을 형성하기 위한 방법.
  13. 제 11 항에 있어서,
    17% 질소가 상기 막에 통합되는,
    MOSFET에서 하이 K 유전체 하프늄-함유 실리케이트 막을 형성하기 위한 방법.
  14. 제 1 항에 있어서,
    상기 질화후 어닐링은 0.1% 미만의 산소를 포함하는 환경에서 0분 초과 1분 미만 동안 900 ℃ 내지 1100 ℃에서 발생하는,
    MOSFET에서 하이 K 유전체 하프늄-함유 실리케이트 막을 형성하기 위한 방법.
  15. 제 1 항에 있어서,
    상기 하프늄 함유 유기금속성 화합물은 50 ppm 미만의 지르코늄을 포함하는,
    MOSFET에서 하이 K 유전체 하프늄-함유 실리케이트 막을 형성하기 위한 방법.

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