KR101557906B1 - 반도체 디바이스들 내에 비아를 패터닝하는 동안 금속 캡층의 부식을 줄이는 방법 - Google Patents

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Abstract

반도체 디바이스들의 정교한 금속화 시스템들 내에 비아 개구부들을 패터닝하는 동안, 개구부(221A)는 전도성 캡층(213)을 통해 연장되며, 그리고 아래의 금속 영역(212)의 물질을 전도성 캡층(213)의 노출된 측벽 부분들로 재분배하기 위해적절한 이온 충격이 확립되며, 이에 의해 보호 물질(212P)을 확립하게 된다. 결과적으로, 이후의 습식 화학 식각 공정(215)에서, 전도성 캡층(213)의 물질을 과도하게 제거할 확률이 크게 감소하게 된다.

Description

반도체 디바이스들 내에 비아를 패터닝하는 동안 금속 캡층의 부식을 줄이는 방법{METHOD OF REDUCING EROSION OF A METAL CAP LAYER DURING VIA PATTERNING IN SEMICONDUCTOR DEVICES}
일반적으로, 본 개시는 진보된 집적 회로들과 같은 마이크로구조들(microstructures)의 형성에 관한 것으로서, 보다 특정하게는 구리-기반 금속화층(metallization layer)들과 같은 전도성 구조들의 형성, 및 동작 동안 전자 이동(electromigration)을 줄이는 기술에 관한 것이다.
집적 회로들과 같은 현대의 마이크로구조들의 제조에서는, 마이크로구조들의 요소들의 피쳐 사이즈(feature size)들을 끊임없이 감소시킴으로써 이러한 구조들의 기능을 강화시킬 것을 계속해서 요구하고 있다. 이를 테면, 현대의 집적 회로들에 있어서, 전계 효과 트랜지스터들의 채널 길이와 같은 최소의 피쳐 사이즈들은 딥 서브 미크론(deep sub-micron) 범위에 이르렀으며, 이에 의해 속도 그리고/또는 전력 소모의 측면에서 이러한 회로들의 성능을 증가시킨다. 매 새로운 회로 세대 마다 개별적인 회로 요소들의 사이즈가 감소됨으로써, 예를 들어 트랜지스터 요소들의 스위칭 속도를 개선시키기 때문에, 이러한 개별적인 회로 요소들을 전기적으로 연결하는 배선(interconnect line)들에 대해 이용가능한 바닥 공간(floor space) 역시 감소하게 된다. 결과적으로, 감소된 양의 이용가능한 바닥 공간을 보상하도록, 그리고 단위 다이 영역당 제공되는 증가된 수의 회로 요소들을 보상하도록, 배선들의 치수 역시 감소되는데, 그 이유는 전형적으로, 요구되는 배선들의 수는 회로 요소들의 수 보다 더 급속하게 증가하기 때문이다. 따라서, 일반적으로, 다수의 적층된 "배선" 층(이는 금속화층이라고도 지칭됨)이 제공되는데, 하나의 금속화층의 개별적인 금속 라인들은 비아(via)들에 의해 금속화층의 위 또는 아래에 있는 개별적인 금속 라인들에 연결된다. 다수의 금속화층들이 제공되기는 하지만, 예를 들어 현대의 CPU들, 메모리 칩들, 주문형 반도체(ASIC) 등의 고도의 복잡성을 따르기 위해서는, 배선들의 치수가 감소될 필요가 있다. 가능하게는 극도로 스케일링(scaling)된 트랜지스터 요소들의 정전력(static power) 소모의 증가와 함께, 배선 구조들의 단면적이 감소하게 되면, 금속 라인들 내에서의 전류 밀도가 상당히 커지게 되는데, 이는 매 새로운 디바이스 세대 마다 더욱 증가하게 된다.
이에 따라, 전형적으로, 0.05㎛ 및 심지어 그 보다 더 작은 임계 치수를 갖는 트랜지스터 요소들을 포함하는 진보된 집적 회로들은, 단위 면적당 회로 요소들이 상당히 증가됨으로 인하여, 비록 비교적 많은 수의 금속화들이 제공됨에도 불구하고, 개별적인 배선 구조들에서 cm2 당 최대 수 kA의 상당히 증가된 전류 밀도들에서 동작할 수 있게 된다. 하지만, 증가된 전류 밀도들에서 배선 구조들이 동작하게 되면, 응력에 의해 야기되는 라인 저하(stress-induced line degradation)와 관련된 많은 문제들을 수반할 수 있는데, 이러한 문제들은 궁극적으로 집적 회로를 빨리 고장(failure)나게 할 수 있다. 이러한 점에 있어서의 하나의 두드러진 현상은 금속 라인들 및 비아들 내에서의 전류에 의해 야기되는 물질 이동(current-induced mass transport)인데, 이는 "전자 이동(electromigration)"이라고도 불린다. 이러한 전자 이동은 이온 코어들로의 전자들의 모멘텀 이동(momentum transfer)으로서, 이는 전자 흐름 방향에서의 네트 모멘텀(net momentum)을 야기한다. 특히,높은 저류 밀도들에서, 원자들의 상당한 집합적 이동 또는 방향성 확산(directed diffusion)이 배선 금속 내에서 일어날 수 있으며, 각각의 확산 경로들의 존재는 모멘텀 이동으로부터 비롯되는 물질의 변위량에 상당한 영향을 미칠 수 있다. 따라서, 전자 이동은 금속 배선 내에 공극(void)들이 형성되게 하고, 이러한 금속 배선 옆에 힐록(hillock)들이 형성되게 함으로써, 성능 및 신뢰성을 감소시키거나, 또는 디바이스를 완전히 고장나게 한다. 이를 테면, 실리콘 이산화물 그리고/또는 실리콘 나이트라이드 내에 내장(embed)되는 알루미늄 라인들은 종종 금속화층들을 위한 금속으로서 이용되는데, 상기 설명한 바와 같이, 0.1㎛ 또는 그 미만의 임계 치수들을 갖는 진보된 집적 회로들은, 금속 라인들의 단면적을 크게 감소시킴으로써, 전류 밀도를 증가시킬 것을 요구할 수 있으며, 결과적으로 금속화층들의 형성에 있어서 알루미늄을 덜 매력적이게 할 수 있다.
결과적으로, 알루미늄은 구리 및 구리 합금들로 대체되고 있는데, 이들은, 알루미늄과 비교하여, 상당히 더 높은 전류 밀도들에서도 전자 이동에 대한 개선된 저항을 가질 뿐 아니라 상당히 더 낮은 전기 저항을 갖는 물질이다. 마이크로구조들 및 집적 회로들의 제조에 구리를 도입하게 되면, 복잡한 금속화층들 내에서의 기생 캐패시턴스를 줄이기 위해 구리와 함께 이용되는 많은 로우(low)-k 유전 물질들 및 실리콘 이산화물 내에서 쉽게 확산하는 구리의 특성으로 인한 많은 심각한 문제들이 따라오게 된다. 따라서, 필요한 접착을 제공하고, 민감한 디바이스 영역들 내로의 구리 원자들의 원치않은 확산을 피하기 위해서는, 일반적으로, 구리 기반 배선 구조들이 내장되는 유전 물질과 구리 간에 장벽층을 제공할 필요가 있다. 비록 실리콘 나이트라이드가 구리 원자들의 확산을 효과적으로 방지하는 유전 물질이기는 하지만, 층간 유전 물질로서 실리콘 나이트라이드를 선택하는 것은 덜 바람직한데, 그 이유는 실리콘 나이트라이드는 적당히 높은 유전율(permittivity)을 나타냄으로써, 이웃하는 구리 라인들의 기생 캐패시턴스를 증가시키고, 이에 의해 결과적으로 신호 전파 지연을 야기하기 때문이다. 이에 따라, 일반적으로, 얇은 전도성 장벽층(이것 역시 구리에 대해 요구되는 기계적인 안정성을 준다)을 형성하여, 주변 유전 물질로부터 벌크 구리(bulk copper)를 분리시킴으로써, 유전 물질들 내로의 구리의 확산을 감소시키며, 또한 산소, 불소(fluorine) 등과 같은 원치않는 종(species)이 구리 내로 확산되는 것을 감소시킨다. 또한, 전도성 장벽층들은 구리와의 고도로 안정된 인터페이스들을 제공함으로써, 인터페이스(전형적으로 이 영역은 증가된 확산 경로들의 측면에서 중요한 영역이다)에서의 상당한 물질 이동 가능성을 감소시킨다. 일반적으로, 전도성 장벽층에 대한 바람직한 후보들로는, 탄탈륨, 티타늄, 텅스텐과, 그리고 이들과 질소 및 실리콘 등과의 화합물이 있으며, 이러한 장벽층은 확산 억제 및 접착 특성들의 측면에서의 요건들을 충족시키기 위해 다른 조성의 2개 이상의 서브층들을 포함할 수 있다.
알루미늄으로부터 구리를 현저하게 구별하는 구리의 다른 특징은, 구리는 화학 기상 증착 기술 및 물리 기상 증착 기술에 의해 더 많은 양으로 쉽게 증착되지 않는 다는 사실 외에, 구리는 이방성 건식 식각 공정들에 의해 효율적으로 패터닝되지 않으며, 이에 의해 일반적으로 대머신(damascene) 또는 상감(inlaid) 기술이라 불리는 공정 방식을 요구한다는 것이다. 대머신 공정에서는, 먼저 유전층이 형성된 다음, 트렌치들 그리고/또는 비아들을 포함하도록 패터닝되고, 이러한 트렌치들 그리고/또는 비아들은 이후 구리로 채워지는데, 상기 설명한 바와 같이, 구리로 채우기 전에, 트렌치들 및 비아들의 측벽들에는 전도성 장벽층이 형성된다. 일반적으로, 트렌치들 및 비아들 내로의 벌크 구리 물질의 증착은 전기 도금(electroplating) 및 무전해 도금(electroless plating)과 같은 화학 증착 공정들에 의해 이루어지며, 이에 의해 0.1㎛ 내지 수㎛ 범위의 폭을 갖는 트렌치들에 대하여, 0.3㎛ 또는 심지어 그 미만의 직경과 5 및 그 이상의 애스펙트비(aspect ratio)를 가지며 비아들을 확실하게 충진할 것을 요구한다. 구리에 대한 전기 화학적인 증착 공정들은 전자 회로 기판 제조 분야에서 잘 확립되어 있다. 하지만, 높은 애스텍트비의 비아들을 공극없이 충진하는 것은 극도로 복잡하고 도전적인 작업이며, 최종적으로 얻어지는 구리 기반 배선 구조의 특징은 공정 파라미터들, 관심 구조의 물질들 및 지오미트리(geometry)에 크게 의존한다. 배선 구조들의 지오미트리는 실질적으로 설계 요건들에 의해 결정되며, 이에 따라 소정의 마이크로구조에 대해 크게 달라지지 않기 때문에, 높은 수율 및 요구되는 제품의 신뢰성을 보장하기 위해서는, 구리 마이크로구조들의 (전도성 및 비전도성 장벽층들과 같은) 물질들의 영향 및 배선 구조의 특징에 대한 이들의 상호 작용을 평가 및 제어하는 것이 매우 중요하다. 특히, 매 새로운 디바이스 세대 또는 기술 노드(technology node)에 대해 디바이스 신뢰성을 유지하기 위해서는, 다양한 구성들에 대한 배선 구조들에서의 기능 저하(degradation) 및 고장 메커니즘들을 식별하고, 모니터하고, 감소시키는 것이 중요하다.
이에 따라, 낮은 전체 유전율을 가지며 구리 기반 라인들 및 비아들을 형성하기 위한 새로운 물질들 및 공정 방식들을 찾기 위해, 특히 3.1 또는 심지어 그 미만의 상대적인 유전율을 갖는 로우-k 유전 물질들과 함께, 구리 배선들의 기능 저하를 연구하는 데에 많은 노력이 이루어졌다. 비록 구리 라인들 내에서의 전자 이동의 정확한 메커니즘이 여전히 완전하게 이해되는 것은 아니지만, 측벽들 내에 그리고 측벽들 위에 위치하는, 특히 이웃하는 물질들에 대한 인터페이스들에서의 공극들은 배선들의 최종적으로 달성되는 성능 및 신뢰성에 상당한 영향을 미칠 수 있다는 것이 밝혀졌다.
디바이스를 빨리 고장나게 하는 데에 크게 기여하는 것으로 여겨지는 하나의 고장 메커니즘은, 특히 구리와 유전체 캡층(이것은 트렌치들 및 비아 개구부들 내에 구리 물질을 충진한 후에 제공될 수도 있다) 사이에 형성되는 인터페이스를 통해 이루어지는 전자 이동에 의해 야기되는 물질 이동이며, 상기 트렌치들 및 비아 개구부들의 측벽들은 전도성 장벽 물질들에 의해 코팅된다. 유전체 장벽층은, 구리의 완전성(integrity)을 유지할 뿐 아니라, 층간 유전층 내에 비아 개구부들을 형성하는 동안 식각 중지층(etch stop layer)의 기능을 할 수 있다. 빈번하게 이용되는 물질들로는, 예를 들어 실리콘 나이트라이드 및 실리콘 카본 나이트라이드(silicon carbon nitride)가 있는데, 이들은 다수의 로우-k 유전 물질들 등의 전형적으로 이용되는 층간 유전층들에 대해 적절히 높은 식각 선택비(etch selectivity)를 나타내며, 그리고 층간 유전층 상으로의 구리의 확산을 억제한다. 하지만, 최근의 연구 결과는 구리와 유전체 캡층 사이에 형성되는 인터페이스가 금속 배선이 동작하는 동안의 물질 이동에 대한 주요 확산 경로임을 나타내는 것으로 여겨진다.
결과적으로, 구리를 확실하게 한정(define)하고 구리의 완전성을 유지하는 성능을 갖는 캡층과 구리 사이의 인터페이스 특성을 강화하기 위한 시도로 많은 대안들이 개발되었다. 예를 들어, 구리 함유 영역 상에 전도성 물질들을 선택적으로 제공하는 것이 제안되었는데, 이는 해당하는 구리 라인의 전체 저항을 과도하게 감소시키지 않으면서, 우수한 전자 이동 성능을 나타낼 수 있다. 이를 테면, 코발트/텅스텐/인(cobalt/tungsten/phosphorous)의 화합물(CoWP)이 전도성 캡층들에 대한 유망한 후보인 것으로 밝혀졌는데, 이는 해당하는 금속 라인 내에서의 전자 이동의 영향을 크게 감소시킬 수 있다.
비록 코발트/텅스텐/인의 화합물이 우수한 전자 이동 성능을 제공하고, 복잡한 금속화 시스템들을 제조하기 위한 전체 공정 흐름 내에서 효율적으로 실시될 수 있기는 하지만, 이 화합물은 선택적인 전기 화학적인 증착 레시피들에 기초하여 용이하게 증착될 수 있기 때문에, 코발트/텅스텐/인 캡층이 그 위에 형성되어 있는 금속 영역들에 연결하기 위한 비아들을 패터닝하는 동안 몇 개의 결함들이 관찰될 수 있다는 것이 밝혀졌으며, 이에 대해서는 도 1a-1b를 참조하여 보다 상세히 설명될 것이다.
도 1a는 더 진행된 제조 단계(advanced manufacturing stage), 즉 금속화 시스템을 형성하기 위한 제조 시퀀스에서의 반도체 디바이스(100)의 단면도를 개략적으로 도시한다. 반도체 디바이스(100)는 기판(101)을 포함하며, 이 기판(101)은 디바이스(100)의 특정의 회로 구성에 따른 회로 요소들(미도시)을 포함할 수 있다. 반도체 디바이스(100)는 제 1 금속화 레벨(110) 및 제 2 금속화 레벨(120)을 더 포함할 수 있다. 이전에 설명한 바와 같이, 금속화층(110)은, 이를 테면 로우-k 유전 물질 형태의 유전 물질(111)을 포함할 수 있으며, 이 유전 물질(111) 내에는, 이를 테면 탄탈륨 나이트라이드(tantalum nitrite), 탄탈륨 등의 형태의 장벽층(112A)과 함께, 구리로 된 금속 라인(112)이 형성된다. 또한, 금속 영역(112)의 상면(112S)에는, 삼원 합금(ternary alloy)인 코발트/텅스텐/인(CoWP)으로 된 전도성 캡층(113)이 형성된다. 또한, 이를 테면 실리콘 이산화물, 실리콘 카바이드, 질소 함유 실리콘 카바이드 등의 형태의 유전체 식각 중지층(114)이, 유전 물질(111) 위에, 그리고 전도성 캡층(113)과 접촉하는 상태로 금속 라인(112) 위에 부분적으로 형성된다. 나타낸 제조 단계에서, 추가의 금속화층(120)은 임의의 적절한 조성을 갖는 유전 물질(121)을 포함하며, 이 유전 물질(121) 내에는, 비아 개구부(121A)가 형성되며, 여기서, 만일 단일의 대머신 방식이 고려되거나, 또는 트렌치(미도시)가 유전층(121)의 상위 부분에 형성된다면, 상기 유전 물질(121)은 유전층 스택의 하위 부분을 나타낼 수 있다.
도 1a에 나타낸 반도체 디바이스(100)는, 회로 요소들(미도시)을 형성한 다음, 적절한 컨택 구조(이 위에는 층들(110, 120)과 같은 다수의 금속화층들이 형성될 수 있다)를 형성하는 것을 포함하는, 잘 확립된 공정 기술들에 기초하여 형성될 수 있다. 이를 위해, 이를 테면 화학 기상 증착(CVD) 등에 의해 유전 물질(111)이 증착된 다음, 전체 공정 방식에 따라, 가능하게는 각각의 비아 개구부들(미도시)과 함께, 층(110) 내에 적절한 트렌치를 형성하기 위한 패터닝 시퀀스가 이루어진다. 비아 개구부를 형성하기 위한 각각의 식각 공정은 비아 개구부(121A)와 관련하여 설명될 것이다. 다음으로, 장벽층(112A)이 형성된 다음, 이를 테면 전기 도금(이는 적절한 씨드층(seed layer)의 증착을 요구할 수도 있다) 등에 의해 구리 물질이 채워질 수 있다. 이후, 이를 테면 전기 화학적인 식각 기술들, 화학 기계적인 연마(CMP) 등에 의해, 장벽층(112A) 및 구리의 임의의 여분의 물질이 제거될 수 있다. 이후, 전도성 캡층(113)을 증착함으로써, 노출된 표면(112S)이 "패시베이트(passivate)"되며, 이에 의해, 이전에 설명한 바와 같이, 우수한 전자 이동 성능의 측면에서 상기 표면(112S)에서 요구되는 강한 인터페이스를 제공하게 된다. CoWP 합금의 증착은 무전해 도금에 의해 이루어질 수 있는 바, 이러한 무전해 도금 동안, 노출된 표면(112S)은 적절한 전해질 용액에 노출될 때 전기 화학적인 반응을 개시하기 위한 촉매 물질(catalyst material)의 역할을 할 수 있다. 따라서, 자기 정렬(self-aligned) 증착 메커니즘을 달성할 수 있는데, 그 이유는 이러한 증착은 실질적으로 노출된 구리 표면(112S)으로 한정되기 때문이다. 원하는 두께(이를 테면, 약 10 내지 50nm)를 증착한 후, 이를 테면 CVD에 의해 유전체 식각 중지층(114)이 증착될 수 있으며, 이후 유전 물질(112)의 증착이 이어진다. 다음으로, 복잡한 패터닝 시퀀스가 수행될 수 있는 바, 이에 의해 최종적으로, 식각 중지층(114)까지 그리고 이 식각 중지층 내로 연장되는 비아 개구부(121A)가 얻어지는데, 이는 궁극적으로 잘 확립된 식각 레시피들에 기초하여 개방될 수 있다.
잘 알려져있는 바와 같이, 복잡한 플라즈마 지원 식각 공정(plasma-assisted etch process)들 동안, 다수의 식각 부산물들이 생성될 수 있는데, 이들중 적어도 일부는 노출된 표면 영역들 상에 증착될 수 있으며, 이후 개구부(121A) 내에 전도성 장벽 물질과 같은 물질을 증착하기 전에 제거되어야 한다. 결과적으로, 희석된 불화 수소산(diluted hydrofluoric acid), 암모니아 과산화물 혼합물(ammonia peroxide mixture) 등과 같은, 각각의 습식 화학 식각 레시피들(115)이 적용될 수 있는데, 이는 디바이스(100)를 추가적으로 처리하기 전에, 노출된 표면 부분들의 상태를 조절(conditioning)하기 위한 효율적인 레시피들인 것으로서 증명되었다. 결과적으로, 공정(115) 동안, 전도성 캡층(113)의 노출된 부분은 습식의 화학 에천트(wet chemical etchant)와 접촉할 수 있다. 하지만, 이에 의해, 과도한 물질 제거가 이루어질 수 있게 됨으로써, 캡층(113)의 노출된 부분을 실질적으로 완전히 제거하며, 비아 개구부(121A)에 인접하는 상당한 언더-에치 영역(under-etched area)을 생성하게 된다.
도 1b는 습식의 화학 세정 공정(115) 이후의 반도체 디바이스(100)를 개략적으로 도시한다. 도시된 바와 같이, 상당한 언더-에치 영역들(113A)이 생길 수 있으며, 이에 의해 금속화 시스템(120)의 층 스택 내에 각각의 공극들을 생성하며, 이에 따라 추가의 공정 동안 공정 불균일성을 야기함으로써, 비아를 장벽 물질 및 구리로 채운 이후 비아의 전체 성능을 저하시킨다. 결과적으로, 코발트/텅스텐/인 합금을 실질적으로 침범(attack)하지 않으면서, 이를 테면 플라즈마 지원 식각 공정 이후 구조를 효율적으로 세정하기 위한 습식 화학 식각 케미스트리(wet chemical etch chemistry)들을 발견함으로써, 언더-에치 영역들(113A)의 생성을 실질적으로 피하기 위한 상당한 노력이 이루어졌다. 하지만, 각각의 습식 화학 식각 케미스트리들은 효율성 감소 문제를 겪을 수 있다. 다른 시도들에서는, 언더-에치 영역들(113A) 내에 CoWP 합금을 형성하기 위한 추가의 증착 공정이 이용될 수 있으며, 이에 의해 추가의 습식 화학 증착 단계로 인하여 전체 순환 시간(cycle time)에 크게 기여하게 된다.
본 개시는 상기 설명한 하나 이상의 문제들의 영향을 피하거나 또는 적어도 줄일 수 있는 다양한 방법들 및 디바이스들에 관한 것이다.
이하, 본 발명의 일부 실시형태들을 기본적으로 이해할 수 있도록 하기 위해 본 발명의 단순화한 요약을 제시한다. 이러한 요약은 본 발명을 속속들이 규명한 개요는 아니다. 이러한 요약은 본 발명의 주요 또는 중요한 요소들을 식별하는 것으로서, 또는 본 발명의 범위를 규정하는 것으로서 의도되지 않는다. 이러한 요약의 유일한 목적은 이후 설명되는 보다 상세한 설명에 대한 서두로서 일부 개념들을 단순화된 형태로 제시하는 것이다.
일반적으로, 여기에서 개시되는 내용은, 유익하게는 정교한 금속 라인들의 전자 이동 반응을 강화하는 데에 이용될 수 있는, 코발트, 텅스텐, 인, 또는 임의의 다른 적절한 합금 물질들을 포함하는 합금들과 같은 전도성 캡 물질들의 과도한 물질 제거를 실질적으로 피하면서, 정교한 반도체 디바이스들의 금속화층들의 유전 물질들 내의 개구부들의 패터닝이 매우 효율적인 제조 흐름에 기초하여 이루어질 수 있는 기술들 및 각각의 반도체 디바이스들에 관한 것이다. 이를 위해, 비아 개구부를 패터닝하는 동안 합금의 노출된 측벽 부분들에 보호 물질(protective material)이 효율적으로 위치될 수 있으며, 이에 따라 전도성 캡 물질 내에 원치않는 공극들을 실질적으로 많이 생성하지 않으면서, 잘 확립되어 있으며 매우 효율적인 세정 레시피들에 기초하여 이후의 습식 식각 세정 공정이 수행될 수 있게 된다. 이러한 보호 물질은 매우 국부적인 방식(highly local manner)으로 위치될 수 있으며, 이에 의해 본 제조 단계에서 금속화층의 노출된 유전체 부분들과 같은 다른 디바이스 영역들에 큰 영향을 미치지 않으면서, 전자 이동 성능과 관련하여 전도성 캡 물질의 전체 특성에 과도하게 영향을 미치지 않는다. 일부 예시적인 실시 형태들에 있어서, 이를 테면 전도성 캡층을 통한 식각에 의해 이루어지는 비아 개구부의 바닥에서의 물질의 효율적인 재분배(redistribution)는, 이후의 습식 화학 세정 공정 동안, 아래에 있는 금속 영역의 물질이 전도성 캡층의 노출된 측벽 부분들을 효율적으로 덮을 수 있도록 이루어질 수 있다. 이에 따라, 통상의 공정 기술들과의 고도의 호환성을 유지하면서도, 우수한 디바이스 특성을 제공할 수 있게 된다.
여기에서 개시되는 하나의 예시적인 방법은 반도체 디바이스를 위한 금속화층의 금속 영역의 전도성 캡층을 통해 연장되도록 유전층 내에 개구부를 형성하는 단계를 포함한다. 이 방법은 개구부 내의 노출된 전도성 캡층의 표면 영역을 실질적으로 덮도록, 상기 개구부의 하위 부분에 보호층을 형성하는 단계를 더 포함한다. 마지막으로, 이 방법은 습식 화학 세정 공정을 수행하는 단계를 포함한다.
여기에서 개시되는 예시적인 다른 방법은 반도체 디바이스의 금속화층의 유전층 내에 비아 개구부를 형성하는 단계를 포함하며, 상기 비아 개구부는 적어도 금속 영역 위에 형성된 전도성 캡층 내로 연장된다. 이 방법은 이온 구획(ion compartment)을 확립함으로써 비아 개구부의 바닥에서 물질을 재분배하는 단계 및 물질의 재분배 이후 습식 화학 세정 공정을 수행하는 단계를 포함한다.
여기에서 개시되는 하나의 예시적인 반도체 디바이스는 제 1 유전층 내에 형성되는 금속 영역과, 그리고 이러한 금속 영역의 적어도 일부 상에 형성되는 전도성 캡층을 포함한다. 또한, 제 2 유전층을 통해 그리고 전도성 캡층을 통해 비아가 연장되며, 이러한 비아 내의 전도성 캡층의 측벽 부분들 상에 보호 물질층이 형성된다. 부가적으로, 이 반도체 디바이스는 보호 물질 위에, 그리고 비아 내의 제 2 유전층의 표면 부분들 위에 형성되는 전도성 장벽층을 포함한다.
본 개시는 첨부 도면들과 함께 하기의 설명을 참조함으로써 이해될 것이며, 첨부 도면들에서 동일한 참조 부호들은 같은 요소들을 나타낸다.
도 1a-1b는 통상의 공정 방식들에 따른, CoWP 캡층이 그 위에 형성되어 있는 구리-함유 금속 영역에 연결하기 위한 금속 개구부를 형성하기 위해 유전 물질을 패터닝하는 동안의 반도체 디바이스의 단면도들을 개략적으로 도시한다.
도 2a-2e는 예시적인 실시예들에 따른, 전도성 캡층의 측벽 부분들을 보호하면서, 금속화 레벨 내에 비아를 형성함에 있어서 다양한 제조 단계들 동안의 반도체 디바이스의 단면도들을 개략적으로 도시한다.
도 2f는 금속 라인 및 하부에 위치하는 금속화 레벨의 금속 라인에 연결하기 위한 비아가 형성되어 있고, 이중 대머신 방식(dual damascene strategy)에 따라 형성된 반도체 디바이스의 단면도를 개략적으로 도시한다.
도 2g-2h는 또 다른 예시적인 실시예들에 따른, 부가적인 물질을 비아 바닥에 국부적으로 도입시키면서, 비아 개구부를 패터닝하는 동안의 반도체 디바이스의 단면도들을 개략적으로 도시한다.
본 발명은 많은 변형 및 대안적인 형태를 가질 수 있지만, 도면에는 특정한 실시예가 도시되어 있으며, 본원에서는 이에 대해 상세히 설명한다. 하지만, 이러한 특정 실시예는 본 발명을 개시된 형태로 한정하지 않으며, 본 발명은 첨부된 청구항에 의해 규정되는 본 발명의 정신 및 범위 내의 모든 변형, 등가 및 대안을 포함한다.
이하, 본 발명의 예시적인 다양한 실시예들에 대해 설명한다. 명확성을 위해, 본원에서는 실제 구현의 모든 특징을 설명하지는 않는다. 물론, 주목할 사항으로서, 이러한 모든 실제 실시예의 개발시, 예를 들어 시스템 관련 제약 및 사업 관련 제약을 따르는 것과 같이, 개발자의 특정한 목표를 달성하기 위해서는, 구현 마다 특정한 다양한 결정이 이루어져야 하는바, 이는 구현 마다 달라질 것이다. 또한, 주목할 사항으로서, 이러한 개발 노력은 복잡하고 시간 소모적이지만, 그럼에도 불구하고 본원의 개시의 이득을 갖는 당업자에게는 일상적인 작업이다.
이제, 첨부 도면들을 참조하여 본 발명에 대해 설명한다. 도면들에는, 단지 설명의 목적으로 그리고 당업자에게 잘 알려져있는 상세한 사항들에 의해 본 발명을 애매하게 하지 않도록 하기 위해 다양한 구조들, 시스템들 및 디바이스들을 개략적으로 도시한다. 그럼에도 불구하고, 첨부 도면들은 본 발명의 예들을 묘사하고 설명하기 위해 포함된 것이다. 여기에서 이용되는 단어들 및 구들은 관련 분야의 당업자들이 이러한 단어들 및 구들을 이해하는 것과 일관된 의미를 갖는 것으로 이해되고 해석되어야 한다. 여기에서의 어떠한 용어 또는 구의 일관된 이용에 의해, 이러한 용어 또는 구에 대한 어떠한 특별한 정의, 즉 당업자에 의해 이해되는 보통의 그리고 통상의 의미와 다른 어떠한 정의가 포함되는 것으로 의도되지 않는다. 어떠한 용어 또는 구가 특별한 의미, 즉 당업자들에 의해 이해되는 것과 다른 의미를 갖는 것으로 의도되는 정도까지, 이러한 특별한 정의는 그 용어 또는 구에 대한 특별한 정의를 직접적으로 그리고 명확하게 제공하는 정의 방식으로 명세서에서 명백히 설명될 것이다.
일반적으로, 본 개시는, 정교한 금속화 시스템들의 패터닝 동안, 잘 확립된 습식 화학 식각 레시피들이 이용될 수 있는 기술들에 관련되는 바, 이는 전형적으로 습식 화학 식각 레시피들과 관련하여 적절히 높은 식각 속도(etch rate)를 갖는, 삼원 합금들과 같은 합금들로 이루어진 전도성 캡층의 노출된 표면 영역들을 적절히 덮음으로써 이루어진다. 일부 예시적인 실시예들에서, 전도성 캡 물질의 노출된 표면 부분들의 효율적인 커버리지(coverage)는, 전형적으로 더 노블(noble)하며 이에 따라 전도성 캡 층의 물질과 비교하여 덜 음(negative)의 전극 전위를 갖는 아래의 금속 영역의 금속과 같은, 세정 에이전트에 대하여 상당히 더 높은 식각 저항을 갖는 물질을 국부적으로 제공함으로써 달성될 수 있다. 이를 위해, 비아 개구부를 패터닝하는 동안, 식각 공정은, 비아 개구부가 전도성 캡층을 통해 연장되도록, 그리고 금속 영역의 물질을 노출시킬 수 있도록 제어되며, 상기 금속 영역은 비아 바닥의 노출된 측벽 부분을 덮기 위한 "물질 소스"로서 이용될 수 있다. 결과적으로, 식각 공정 동안 그리고/또는 추가의 공정 단계에서, 이온 충격은 비아 바닥에서 물질의 요구되는 재분배가 이루어질 수 있게 하며(이는 측벽 부분들에 재증착되게 한다), 이에 의해 습식 화학 식각 레시피에 대해 요구되는 높은 식각 저항을 갖는 보호 물질층을 더욱 더 축적(build up)하게 된다. 또한, 이온 충격은 공정 파라미터들에 기초하여 확립되어, "스퍼터" 식각 공정이 이루어지게 하며, 여기서 노출되는 금속 영역의 물질이 스퍼터 타겟의 기능을 하는 바, 이러한 스퍼터 타겟으로부터 물질이 방출되어, 비아 개구부의 하위 부분들에서 재증착될 수 있다. 이를 테면, 캡층을 통해 식각하기 위한 이방성 식각 공정 동안 또는 부가적인 "식각" 단계 동안 제공되는 이온 충격 동안, 이러한 공정은, 전형적으로 정교한 응용들에서 이용될 수 있는, 낮은-k 유전 물질들 상에서의 상당한 물질 증착을 실질적으로 피하면서, 물질의 재분배가 실질적으로 전도성 캡층 및 유전체 식각 중지층으로 한정되도록 제어될 수 있다. 이를 위해, 이온 충격을 생성하기 위한 공정 파라미터들은, 고려되고 있는 물질을 재분배하기 위한 요구되는 공정 마진(process margin)을 제공하기 위해 유전체 식각 중지층의 층 두께를 적절히 선택하도록, 이를 테면 테스트 측정 등에 의해 결정될 수 있다.
이를 테면, 노출된 금속 영역은 상당량의 구리를 포함할 수 있는데, 이는 다수의 잘 확립된 습식 화학 세정 레시피들에 대해 증가된 식각 저항을 제공할 수 있다. 하지만, 로우-k 물질들 상의 구리 물질의 직접적인 접촉 또는 증착은 부적절한 것으로 고려된다. 따라서, 이러한 경우, 유전체 식각 중지층의 층 두께 그리고/또는 공정 파라미터들을 적절히 조정함으로써, 구리 물질의 현저한 증착이 억제될 수 있다. 다른 예시적인 실시예들에서는, 비아 개구부의 하위 측벽 부분들 상에 분배될 보호 물질의 전체 특성을 강화하기 위해, 이를 테면 표면 처리, 이온 주입 등에 의해, 추가의 물질이 비아 바닥에 국부적으로 제공될 수 있다. 이에 따라, 전도성 캡층의 노출된 부분들 상에 증착될 수 있는 보호 물질의 전체 특성을 식각 저항, 접착 등을 고려하여 어느 정도(certain degree)로 조정할 수 있다.
도 2a는 기판(210)을 포함하는 반도체 디바이스(200)의 단면도를 개략적으로 도시하며, 상기 기판(210) 위에는 실리콘 기반 물질 등과 같은 반도체 물질을 나타낼 수 있는 디바이스 레벨(미도시)이 형성되고, 상기 반도체 물질 내에 그리고 그 위에는, 각각의 디자인 룰에 따라 다수의 회로 요소들이 형성될 수 있다. 예를 들어, 이전에 설명한 바와 같이, 정교한 응용들에서, 이러한 회로 요소들은 약 50nm 및 그 미만의 임계 치수들을 가질 수 있다. 또한, 이를 테면 특정의 회로 구성에 따라 하나 이상의 금속화층들(210)과 회로 요소들의 각각의 컨택 영역들을 연결하도록 설계된 컨택 구조(미도시)와 같은 부가적인 디바이스 레벨들이 제공될 수 있다. 금속화층(210)은, 가능하게는 적절한 캡층들 또는 식각 중지 물질들(미도시)과 함께, 유전 물질(211)을 포함할 수 있다. 유전 물질(211) 및 임의의 각각의 캡층에 대한 적절한 물질 조성은 디바이스(100)와 관련하여 이전에 설명된 것과 유사한 기준들에 따라 선택될 수 있다. 또한, 금속화층(210)은, 이를 테면 금속 라인 형태의 금속 영역(212)을 포함할 수 있으며, 이러한 금속 영역은 이전에 설명한 바와 같이, 적절한 장벽 물질(212A)을 포함할 수 있다. 또한, 전도성 캡층(213)이 금속 영역(212) 위에 형성될 수 있는데, 이전에 설명한 바와 같이, 코발트/텅스텐/인으로 된 합금과 같은 임의의 적절한 합금이 이용될 수 있다. 하지만, 이해될 사항으로서, 전자 이동에 대한 개선된 반응을 달성하는 한, 임의의 다른 합금이 이용될 수 있다.
또한, 제 2 금속화층(220)이 층(210) 위에 형성될 수 있고, 유전 물질(221)을 포함할 수 있는 바, 나타낸 실시예에서는, 유전 물질(221) 내에 비아 개구부(221A)를 형성하기 위한 식각 공정 동안 전도성 캡층(213)의 식각 선택비가 부적절한 것으로 고려되는 경우, 식각 중지층(214)이 제공될 수 있다. 또한, 저항 물질, 반사 방지 코팅(anti-reflective coating)(ARC) 물질 등을 포함할 수 있는 식각 마스크(205)가 유전층(221) 위에 형성될 수 있는 바, 이는 식각 공정(206) 동안 비아 개구부(221A)의 측면 사이즈를 정의하기 위한 개구부를 가질 수 있다.
도 2a에 나타낸 반도체 디바이스(200)는 디바이스(100)와 관련하여 상기 설명된 것과 유사한 공정 기술들에 기초하여 형성될 수 있다. 예를 들어, 식각 마스크(205)는 잘 확립된 패터닝 방식들에 따라 형성될 수 있으며, 이방성 식각 공정(206)에 대해 잘 확립된 공정 파라미터들이 이용될 수 있다. 이해될 사항으로서, 금속화층의 유전 물질 내에 비아들 및 트렌치들을 형성하는 데에는, 단일 대머신 기술들, 이중 대머신 기술들 등과 같은 다수의 패터닝 방식들이 이용될 수 있다. 다음의 공정 방식에서, 이러한 공정은, 해당하는 금속 라인이 개별적인 공정 시퀀스로 형성되는 동안, 비아 개구부(221A)를 형성한 다음 이를 적절한 전도성 물질로 채우는 공정으로서 불린다. 다른 경우들에서는, 비아 개구부 및 각각의 트렌치가 패터닝 시퀀스에서 형성된 다음, 공통의 제조 공정에서 전도성 물질의 충진이 수행될 수 있는 바, 이에 대해서는 도 2f와 관련하여 하기에서 설명된다. 또 다른 경우들에서는, 단일 머신 및 이중 대머신 방식의 결합이 이용될 수 있는데, 여기에서는 비아 개구부가 개별적인 공정 시퀀스로 정의된 다음, 각각의 트렌치가 형성될 수 있다. 하지만, 양쪽의 개구부들은 전도성 물질로 공통으로 채워질 수 있다.
도 2b는 더 진행된 단계에서의 반도체 디바이스(200)를 개략적으로 도시하는 바, 여기에서는 식각 공정(206A)이 수행되어, 식각 중지층(214)을 통해 식각할 수 있는데, 이 식각 중지층은 식각 공정(206) 동안 적절한 식각 중지점으로서 이용될 수 있다. 도 2b에 나타낸 식각 공정(206A)은, 전체 공정 방식에 따라, 공정(206)과 동일한 식각 툴에서 수행되거나, 또는 다른 식각 툴에서 이루어질 수 있다. 예를 들어, 잘 확립된 식각 케미스트리들에 기초하여 유전층(221)을 통해 식각한 후, 식각 프런트(etch front)는 식각 중지 물질(214) 상에서 또는 그 내에서 중지될 수 있으며, 이후 식각 케미스트리가 변경되어 식각 중지층(214)을 통해 식각할 수 있는 바, 이는 잘 확립된 식각 레시피들에 기초하여 이루어질 수 있다. 이를 테면, 식각 중지 물질(214)은, 가능하게는 다수의 다른 물질층들을 포함하여, 실리콘 나이트라이드, 실리콘 카바이드, 질소 함유 실리콘 카바이드, 비정질 카본, 또는 임의의 다른 적절한 물질 조성으로 이루어질 수 있으며, 이러한 물질들 각각에 대해, 잘 확립된 식각 케미스트리들이 이용가능하다. 이를 테면, 불소 기반의 식각 케미스트리를 이용하여, 물질(214)을 통해 효율적으로 식각할 수 있다. 하지만, 식각 공정(206A) 동안, 식각 프런트는, 전체 공정 방식에 의존하여, 상당히 다른 식각 속도로, 전도성 캡층(213)의 물질을 공격할 수 있다. 디바이스(100)와 관련하여 이전에 설명한 바와 같이, 전형적으로 식각 공정(206A)은 캡층(213) 내에서 중지된다. 여기에서 개시되는 어떠한 예시적인 실시예들에서, 식각 공정(206A)은, 이를 테면 실질적으로 동일한 식각 케미스트리에 기초하여 계속될 수 있으며, 이에 의해 캡층(213)을 통해 식각하여, 최종적으로 금속 영역(212)을 노출시킨다. 일부 예시적인 실시예들에서, 식각 공정(206A) 동안의 이온 충격의 정도는, 노출된 표면 부분의 물질(213)의 각각의 원자들을 계속해서 스퍼터링시켜, 이러한 원자들이 개구부(221A)의 하부 측벽 부분들에 재분배될 수 있도록 하기 위해, 충분한 물리적인 컴포넌트(physical component)를 얻도록 적절히 선택될 수 있다. 따라서, 일부 예시적인 실시예들에서, 적어도 마지막 단계에서의 식각 공정(206A)은 각각의 종(species)을 생성하도록 뚜렷한 물리적 컴포넌트에 기초하여 수행될 수 있는 바, 상기 종은 재증착됨으로써, 해당하는 얇은 층을 형성할 수 있는데, 이는 금속 영역(212)의 물질을 다시 스퍼터링할 때, "장벽 물질"로서 이용될 수 있다.
이전에 설명한 바와 같이, 플라즈마 전력, 바이어스 전력 등에 대한 적절한 파라미터들은, 식각 공정의 해당 결과를 후속하여 검사하는 테스트 런에 기초하여, 쉽게 결정될 수 있다. 이를 테면, 유사한 또는 동일한 설계 치수들의 테스트 비아 개구부들을 포함하는 테스트 구조들은 단면 분석을 받을 수 있으며, 이에 의해 다른 테스트 파라미터들에 대한 비아들(221A)의 바닥에서의 이들의 물질 재분배 정도를 결정한다. 다른 예시적인 실시예들에서, 식각 공정(206A)은 전형적인 화학적으로 반응하는 식각 공정에 기초하여 수행될 수 있다. 즉, 식각 환경의 컴포넌트들이 노출된 표면 부분들과 컨택할 때, 이 단계에서 식각 공정(206A)의 상당한 물질 재분배가 요구되지 않을 때, 또는 적절하게 높은 양의 반응성 컴포넌트들을 갖는 식각 레시피들에 기초하는 해당하는 물질 재분배가 적절한 것으로 고려될 때, 휘발성 화합물(volatile compound)을 형성함으로써 수행될 수 있다.
도 2c는 더 진행된 단계에서의 반도체 디바이스(200)를 개략적으로 도시하는 바, 일부 예시적인 실시예들에서는, 전도성 캡층(213)을 통해 실질적으로 완전히 식각한 후, 금속 영역(212)의 노출된 부분으로부터 금속 원자들을 점점 더 방출시키기 위해, 이온 충격(206B)을 수행할 수 있다. 결과적으로, 공정(206B) 동안, 캡층(213)의 측벽 부분들(213S)에 보호 물질(212P)이 형성될 수 있으며, 여기서 이러한 보호 물질(212P)은 실질적으로 금속 영역(212)의 물질로 이루어질 수 있고, 전도성 캡층(213)과 같은 다른 컴포넌트들이 이러한 보호 물질(212P) 내에 포함될 수 있다. 전형적으로, 금속 영역(212)의 물질은 전도성 캡층(213)의 컴포넌트들과 비교하여 더 노블하며, 이에 따라 보호 물질(212P)은 전형적으로 이용되는 합금들(이를 테면, CoWP)과 비교하여 물질(212P)의 상당히 덜 음의 전극 전위로 인해, 습식 화학 세정 공정에 대해 상당히 증가된 저항을 가질 수 있다. 이온 충격(206B)은, 이전에 설명한 바와 같이, 식각 공정(206A)에서 이용되는 것과 실질적으로 동일한 공정 조건들에 기초하여 확립되며, 다른 경우들에서는, 실질적으로 물리적으로 구동되는 제거 공정("스퍼터 식각" 공정이라고도 불림)이 확립될 수 있으며, 이에 따라 영역(212) 내에서의 효율적인 물질 제거가 확립될 수 있다. 하지만, 압력, 온도, 플라즈마 전력 및 바이어스 전력과 같은 해당하는 공정 조건들은, 방출되는 물질이 즉시 재증착되어 보호 물질(212P)을 형성하도록 선택될 수 있다.
예를 들어, 각각의 "스퍼터" 환경은 아르곤 등과 같은 적절한 종을 이용함으로써 임의의 적절한 식각 챔버에 기초하여 확립될 수 있는 한편, 다른 예시적인 실시예들에서는, 각각의 반응성 컴포넌트들의 공급이 중단될 수 있는데, 이는 물질의 재분배의 해당 속도가 적절한 것으로 고려될 때, 식각 공정(206A) 등 동안 이전에 이용될 수 있다. 또한, 이 경우, 이를 테면, 전도성 장벽 물질들의 증착 및 이러한 물질들의 해당하는 재스퍼터링 동안에도 이용될 수 있으며, 정교한 패터닝 방식들에서 빈번하게 이용될 수 있는, 승인된(approved) 공정 레시피들을 이용하여, 적절한 공정 파라미터들이 용이하게 결정될 수 있다. 이전에 설명한 바와 같이, 일부 예시적인 실시예들에서, 뚜렷한 이온 충격은 공정(206A) 동안에도 확립될 수 있으며, 이에 의해 "장벽층"을 형성하는바, 그 위에는 보호 물질(212P)이 점점 더 증착될 수 있다. 예를 들어, 각각의 물질층은 비아 개구부(221A)의 하위 부분을 통해, 이를 테면 식각 중지층(214) 윗쪽으로 "스프레드(spread)" 되며, 이에 의해 보호 물질(212P)의 이후의 방출 및 재분배에 대하여 유전 물질(221)에 대한 장벽을 제공하게 되며, 상기 보호 물질은 실질적으로 금속 영역(212)의 물질로 이루어질 수 있고, 상기 금속 영역은 다수의 로우-k 유전 물질들 내에서 쉽게 확산되는 것으로 알려져있는 구리를 포함할 수 있다. 결과적으로, 이 경우, 유전 물질(221)과 금속 영역(212)의 물질의 직접적인 컨택이 부적절한 것으로 고려된다고 할지라도, 보호 물질(212P)을 재분배하기 위한 높이 레벨의 제어가 덜 중요할 수 있다.
도 2d는 더 진행된 제조 단계에서의 반도체 디바이스(200)를 개략적으로 도시하는 바, 여기에서는 습식 화학 세정 공정(215)이 수행되는데, 희석된 불화 수소산(HF), 암모니아와 과산화물의 혼합물 등과 같은, 잘 확립된 레시피들이 이용될 수 있다. 보호 물질(212P)의 증가된 식각 저항으로 인해, 보호 물질(212P)에 의해 덮힐 수 있는 측벽 부분들(213S)의 노출이 효율적으로 억제됨으로써, 통상의 공정 방식과 관련하여 이전에 설명한 바와 같이 공극들 및 다른 불규칙(irregularity)들을 생성할 확률을 크게 줄일 수 있게 된다. 결과적으로, 습식 화학 세정 공정(215) 이후, (통상의 방식들에서는 종종 요구되었던) 전도성 캡층의 임의의 공극들을 다시 채우기 위한 부가적인 증착 공정을 필요로 하지 않으면서, 적절한 장벽 물질의 증착에 의해 추가의 공정이 계속될 수 있게 된다.
도 2e는 더 진행된 제조 단계에서의 반도체 디바이스(200)를 개략적으로 도시한다. 도시된 바와 같이, 장벽 물질(222B)과 함께, 개구부(221A) 내에 비아(222A)가 형성되는 바, 이는 구리와 같은 적절한 금속을 포함할 수 있으며, 상기 장벽 물질은 보호 물질(212P)의 적어도 일부를 또한 덮을 수 있다.
도 2f는 다른 예시적인 실시예들에 따른 반도체 디바이스(200)를 개략적으로 도시하는바, 여기에서는 이중 대머신 방식에 따라 비아(222A) 및 금속 라인(222C)이 형성될 수 있으며, 트렌치 개구부 및 비아 개구부(221A)가 유전 물질(221) 내에 형성되며, 공통의 공정 시퀀스로 채워질 수 있다. 이를 위해, 몇몇 경우들에 있어서, 비아 개구부(221A)가 도 2a와 관련하여 이전에 설명된 것과 동일한 공정 기술들에 따라 형성될 수 있으며, 이후 각각의 리소그래피 공정을 수행하여, 트렌치 개구부를 패터닝하기 위한 트렌치 마스크를 제공할 수 있다. 다른 경우들에서는, 비아 개구부(221A)의 상위 부분이 먼저 형성된 다음, 비아 개구부(221A)의 하위 부분 및 트렌치가 공통의 식각 공정으로 수행될 수 있다. 또 다른 시도들에서는, 트렌치 개구부가 먼저 형성된 다음, 비아 개구부(221A)를 패터닝할 수 있다. 이용되는 공정 시퀀스에 상관없이, 식각 중지층(214)을 개방시킬 때, 또는 전도성 캡층(213)을 노출시킬 때, 해당하는 식각 공정들(206A 그리고/또는 206B)을 수행하여, 이전에 설명한 바와 같이, 전도성 캡층(213)의 노출된 식각 부분들에 보호 물질(212P)을 제공할 수 있다. 몇몇 예시적인 실시예들에서, 보호 물질(212P)은 캡층(213)의 캡층 표면(213S) 및 식각 중지층(214)의 측벽 표면으로 한정되도록 형성됨으로써, 유전 물질(221)과 물질(212P)의 직접적인 컨택을 실질적으로 피할 수 있다. 다른 경우들에서, 물질(221)과 금속 영역(212)의 물질의 컨택이 덜 중요한 것으로 고려될 때, 물질(212P)은 식각 중지층(214) 윗쪽으로 연장될 수 있다. 이에 따라, 이용되는 패터닝 방식에 상관없이, 전도성 캡층(213)의 빠진(missing) 부분으로 인해 결함들을 생성할 확률을 크게 줄이면서, 효율적인 전체 공정 흐름을 확립할 수 있다. 결과적으로, 약 50nm 및 그 미만의 게이트 길이(203L)를 갖는 트랜지스터(203)와 같은 트랜지스터 요소들을 포함할 수 있는 정교한 반도체 디바이스들 내에 금속화층(220)과 같은 금속화층들이 형성될 수 있으며, 이에 의해 통상의 방식들과의 고도의 호환성을 여전히 유지하면서, 금속 레벨에 있어서 강화된 제조 수율에 기여하게 된다.
이제, 도 2g-2h를 참조하여, 추가의 예시적인 실시예들에 대해 설명하는 바, 여기에서는 금속 영역(212)으로부터의 물질의 효율적인 재분배 외에, 비아의 바닥에 부가적인 물질 종이 포함될 수 있다.
도 2g는 식각 중지층(214) 및 전도성 캡층(213)을 통해 연장되도록 유전층(221) 내에 형성된 비아(221A)를 갖는 반도체 디바이스(200)를 개략적으로 도시된다. 또한, 유전층(221)의 상위 부분에 트렌치(221B)가 형성될 수 있다. 예를 들어, 트렌치(221B)는 이전에 설명된 공정 기술들에 따라 형성될 수 있다. 층들(214 및 213)을 통해 식각하는 동안, 이전에 설명된 바와 같이, 층(213)의 물질의 각각의 재분배가 적절한 것으로 고려될 때, 적절한 공정 조건들이 확립될 수 있다. 도시된 실시예에서, 금속 영역(212)의 표면을 노출시키기 전에 그리고/또는 노출시킨 이후, 추가의 처리(207)를 수행하여, 비아(221A)의 바닥에 원하는 물질 종을 유입시킬 수 있다. 이를 위해, 처리(207)는, 이를 테면 물질(212P)의 특성을 조정하고 이후 제조 단계에서 재분배하기 위해, 질소, 실리콘, 산소 등과 같은 종을 유입시키기 위한 공정을 포함할 수 있다. 예를 들어, 질소 등과 같은 적절한 종을 유입시킴으로써, 공정(215)(도 2d))과 같은 이후의 습식 화학 식각 공정에 대해 전체적인 식각 저항을 조정할 수 있게 됨으로써, 보호 물질(212P)의 층 두께가 감소될 수 있게 한다. 다른 예시적인 실시예들에서는, 전체 공정 방식에 따라, 이온 주입 공정을 수행하여 알루미늄 등과 같은 각각의 종을 국부적으로 제공함으로써, 물질(212P)의 전체 특성을 강화할 수 있다. 이 경우, 해당하는 주입 공정은 비아 개구부(221A)를 정의하는 식각 마스크에 기초하여 수행될 수 있으며, 트렌치(221B)는 아직 형성되지 않았다.
도 2h는 이전에 유입된 물질 종과 관련하여 영역(212)에 대한 물질을 재분배하기 위한 공정(206B) 동안 반도체 디바이스(200)를 개략적으로 도시한다. 몇몇 예시적인 실시예들에서, 공정(206B)은 스퍼터 식각 공정을 나타낼 수 있는데, 이는 잘 확립된 공정 파라미터들에 기초하여 수행될 수 있으며, 이러한 공정 파라미터들은 물질(222B)(도 2e-2f)과 같은 전도성 장벽 물질의 증착과 관련하여 빈번하게 이용될 수 있는 재스퍼터 공정 동안에도 이용될 수 있다. 몇몇 예시적인 실시예들에서, 공정(206B) 동안, 표면(212C)의 제거는 덜 중요할 수 있는데, 그 이유는 임의의 잔여물들 또는 임의의 의도된 유지층 부분(maintain layer portion)들은 세정 공정(215) 동안 강화된 식각 저항을 제공하며, 그리고 개시(starter) 증착 공정에 기초하여 장벽층(222B)을 형성하기 위한 최초 단계 동안 제거될 수 있기 때문이다. 이후, 상기 설명한 바와 같이, 추가의 공정이 계속될 수 있다.
결과적으로, 본 개시는 습식 화학 세정 공정을 수행하기 전에 비아 바닥에서의 물질 재분배에 의해 보호 물질을 형성함으로써, 전도성 캡 물질 내에서의 불규칙들 또는 공극들의 생성을 크게 줄일 수 있는 기술들 및 해당하는 반도체 디바이스들을 제공한다. 이에 따라, 통상의 방식들과의 고도의 호환성을 여전히 제공하면서, 또는 캡 물질의 추가의 재증착이 요구될 수 있는 통상의 기술들에 대해 강화된 순환 시간을 여전히 제공하면서, 상당히 효율적인 전체 공정 흐름을 확립할 수 있다.
상기 개시된 특정 실시예들은 단지 예시적인 것으로서, 본 발명은 본원의 개시의 이득을 갖는 당업자들에게 명백한 다르지만 등가의 방법들로 변형 및 실행될 수 있다. 예를 들어, 상기 설명된 공정 단계들은 다른 순서로 수행될 수 있다. 또한, 하기의 청구항들에서 정의되는 것 이외에, 본원에 개시된 구성 또는 설계의 세부사항들에 대한 어떠한 한정도 의도되지 않는다. 따라서, 상기 개시된 특정 실시예들은 수정 또는 변형될 수 있으며, 이러한 모든 수정 및 변형이 본 발명의 범위 및 정신 내에 있음은 명백하다. 따라서, 본 발명이 보호받고자 하는 바는 하기의 청구항들에 의해 정의된다.

Claims (15)

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  8. 비아를 패터닝하는 동안 금속 캡층의 부식을 줄이는 방법으로서,
    반도체 디바이스(200)의 금속화층의 유전층(221) 내에 비아 개구부(221A)를 형성하는 단계와, 여기서 상기 비아 개구부(221A)는 적어도 금속 영역(212) 위에 형성된 전도성 캡층(213) 내로 연장되고;
    이온 충격을 확립함으로써 상기 비아 개구부(221A)의 바닥에 물질을 재분배하는 단계와; 그리고
    상기 개구부(221A)를 형성하는 동안에 생성된 식각 부산물을 제거하기 위해, 상기 물질을 재분배한 후, 습식 화학 세정 공정을 수행하는 단계
    를 포함하는 것을 특징으로 하는 방법.
  9. 제8항에 있어서,
    상기 비아 개구부(221A)를 형성하는 단계는 상기 전도성 캡층(213)을 통해 식각하는 단계를 포함하는 것을 특징으로 하는 방법.
  10. 제8항에 있어서,
    상기 물질은, 상기 전도성 캡층(213)을 통해 그리고 상기 금속 영역(212) 내로 식각하는 동안 재분배되는 것을 특징으로 하는 방법.
  11. 제8항에 있어서,
    상기 물질을 재분배하기 전에 상기 바닥에 보호 물질(212P)을 선택적으로 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  12. 제 1 유전층(211) 내에 형성되는 금속 영역(212)과;
    상기 금속 영역(212)의 적어도 일부 상에 형성되는 전도성 캡층(213)과;
    제 2 유전층(221)을 통해 그리고 상기 전도성 캡층(213)을 통해 연장되는 비아(221A)와;
    상기 비아(221A)의 하단부 상에 형성되는 장벽층, 상기 장벽층은 상기 전도성 캡층(213)으로부터 스터퍼링된 물질을 포함하며;
    상기 금속 영역(212)으로부터 스퍼터링된 물질을 이용하여, 상기 장벽층 상에 형성되는 보호 물질(212P)과; 그리고
    상기 보호 물질(212P) 위에, 그리고 상기 비아(221A) 내의 상기 제 2 유전층(221)의 표면 부분들 위에 형성되는 전도성 장벽층(222B)
    을 포함하는 것을 특징으로 하는 반도체 디바이스.
  13. 제12항에 있어서,
    상기 전도성 캡층(213)과 상기 제 2 유전층(221) 사이에 형성되는 유전체 식각 중지층(214)을 더 포함하며, 상기 비아(221A)는 상기 식각 중지층(214)을 통해 연장되는 것을 특징으로 하는 반도체 디바이스.
  14. 제13항에 있어서,
    상기 보호 물질(212P)은 상기 비아(221A) 내의 상기 식각 중지층(214)의 측벽들의 하위 부분을 덮는 것을 특징으로 하는 반도체 디바이스.
  15. 제14항에 있어서,
    상기 식각 중지층(214)의 상위 측벽 부분은 상기 보호 물질(212P)에 의해 덮이지 않는 것을 특징으로 하는 반도체 디바이스.
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DE102008021568A DE102008021568B3 (de) 2008-04-30 2008-04-30 Verfahren zum Reduzieren der Erosion einer Metalldeckschicht während einer Kontaktlochstrukturierung in Halbleiterbauelementen und Halbleiterbauelement mit einem schützenden Material zum Reduzieren der Erosion der Metalldeckschicht
US12/397,661 US7986040B2 (en) 2008-04-30 2009-03-04 Method of reducing erosion of a metal cap layer during via patterning in semiconductor devices
US12/397,661 2009-03-04

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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102005004409B4 (de) * 2005-01-31 2011-01-20 Advanced Micro Devices, Inc., Sunnyvale Technik zur Erhöhung der Prozessflexibilität während der Herstellung von Kontaktdurchführungen und Gräben in Zwischenschichtdielektrika mit kleinem ε
DE102008049775B4 (de) 2008-09-30 2018-08-09 Globalfoundries Inc. Herstellungsverfahren einer Metalldeckschicht mit besserer Ätzwiderstandsfähigkeit für kupferbasierte Metallgebiete in Halbleiterbauelementen
US8164190B2 (en) * 2009-06-25 2012-04-24 International Business Machines Corporation Structure of power grid for semiconductor devices and method of making the same
US8637395B2 (en) * 2009-11-16 2014-01-28 International Business Machines Corporation Methods for photo-patternable low-k (PPLK) integration with curing after pattern transfer
US8691687B2 (en) * 2010-01-07 2014-04-08 International Business Machines Corporation Superfilled metal contact vias for semiconductor devices
US8586472B2 (en) * 2010-07-14 2013-11-19 Infineon Technologies Ag Conductive lines and pads and method of manufacturing thereof
DE102012210480B4 (de) * 2012-06-21 2024-05-08 Robert Bosch Gmbh Verfahren zum Herstellen eines Bauelements mit einer elektrischen Durchkontaktierung
US9627256B2 (en) * 2013-02-27 2017-04-18 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit interconnects and methods of making same
DE102013104464B4 (de) * 2013-03-15 2019-08-29 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleiterstruktur
US10032712B2 (en) 2013-03-15 2018-07-24 Taiwan Semiconductor Manufacturing Company Limited Semiconductor structure
JP5873145B2 (ja) * 2014-07-08 2016-03-01 株式会社フジクラ 貫通配線基板の製造方法
JP6438831B2 (ja) * 2015-04-20 2018-12-19 東京エレクトロン株式会社 有機膜をエッチングする方法
CN107492506B (zh) * 2016-06-12 2020-01-03 中芯国际集成电路制造(上海)有限公司 半导体结构及形成方法
US10211052B1 (en) * 2017-09-22 2019-02-19 Lam Research Corporation Systems and methods for fabrication of a redistribution layer to avoid etching of the layer
US10276794B1 (en) 2017-10-31 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and fabrication method thereof
US11069526B2 (en) * 2018-06-27 2021-07-20 Taiwan Semiconductor Manufacturing Co., Ltd. Using a self-assembly layer to facilitate selective formation of an etching stop layer
CN113517395B (zh) * 2021-04-15 2023-04-18 长江先进存储产业创新中心有限责任公司 相变存储器的制备方法、制备的控制方法以及相变存储器
US11854870B2 (en) * 2021-08-30 2023-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Etch method for interconnect structure

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003160877A (ja) * 2001-11-28 2003-06-06 Hitachi Ltd 半導体装置の製造方法および製造装置
US20030109129A1 (en) 2001-11-15 2003-06-12 Tatsuyuki Saito Semiconductor device
JP2006210508A (ja) * 2005-01-26 2006-08-10 Sony Corp 半導体装置およびその製造方法
JP2006324584A (ja) * 2005-05-20 2006-11-30 Sharp Corp 半導体装置およびその製造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6380075B1 (en) * 2000-09-29 2002-04-30 International Business Machines Corporation Method for forming an open-bottom liner for a conductor in an electronic structure and device formed
JP2002176099A (ja) * 2000-12-08 2002-06-21 Nec Corp 半導体装置及びその製造方法
US6756672B1 (en) * 2001-02-06 2004-06-29 Advanced Micro Devices, Inc. Use of sic for preventing copper contamination of low-k dielectric layers
US6831018B2 (en) * 2001-08-21 2004-12-14 Matsushita Electric Industrial Co., Ltd. Method for fabricating semiconductor device
US6528409B1 (en) * 2002-04-29 2003-03-04 Advanced Micro Devices, Inc. Interconnect structure formed in porous dielectric material with minimized degradation and electromigration
US7026714B2 (en) * 2003-03-18 2006-04-11 Cunningham James A Copper interconnect systems which use conductive, metal-based cap layers
JP2007042662A (ja) * 2003-10-20 2007-02-15 Renesas Technology Corp 半導体装置
US7365001B2 (en) * 2003-12-16 2008-04-29 International Business Machines Corporation Interconnect structures and methods of making thereof
US6949457B1 (en) * 2004-01-21 2005-09-27 Kla-Tencor Technologies Corporation Barrier enhancement
US7259463B2 (en) * 2004-12-03 2007-08-21 Taiwan Semiconductor Manufacturing Company, Ltd. Damascene interconnect structure with cap layer
KR100640662B1 (ko) * 2005-08-06 2006-11-01 삼성전자주식회사 장벽금속 스페이서를 구비하는 반도체 소자 및 그 제조방법
DE102005046975A1 (de) * 2005-09-30 2007-04-05 Advanced Micro Devices, Inc., Sunnyvale Technik zur Herstellung einer kupferbasierten Metallisierungsschicht mit einer leitenden Deckschicht
KR100660915B1 (ko) * 2006-02-03 2006-12-26 삼성전자주식회사 반도체 소자의 배선 형성 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030109129A1 (en) 2001-11-15 2003-06-12 Tatsuyuki Saito Semiconductor device
JP2003160877A (ja) * 2001-11-28 2003-06-06 Hitachi Ltd 半導体装置の製造方法および製造装置
JP2006210508A (ja) * 2005-01-26 2006-08-10 Sony Corp 半導体装置およびその製造方法
JP2006324584A (ja) * 2005-05-20 2006-11-30 Sharp Corp 半導体装置およびその製造方法

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