KR101545714B1 - 메모리 수리 장치 및 방법 - Google Patents
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Abstract
본 발명은 메모리 수리 장치 및 방법에 관한 것이다. 본 발명의 일 실시예에 따른 메모리 수리 장치는, 메모리 내 고장 셀의 주소 정보를 저장하는 저장부; 상기 고장 셀을 제 1 내지 제 3 그룹으로 분류하고, 상기 제 1 그룹에 속하는 고장 셀의 주소 정보를 이진 트리 구조로 구성하여 상기 저장부에 저장하고, 상기 제 2 및 제 3 그룹에 속하는 고장 셀의 주소 정보를 비트맵 구조로 상기 저장부에 저장하는 고장 셀 분류부; 및 상기 이진 트리 구조로 구성된 고장 셀의 주소 정보와 상기 비트맵 구조로 저장된 고장 셀의 주소 정보를 기반으로 상기 메모리를 수리하기 위한 솔루션을 도출하는 수리 솔루션 도출부;를 포함할 수 있다.
Description
본 발명은 메모리 수리 장치 및 방법에 관한 것이다.
반도체 메모리 설계 기술과 미세 공정 기술의 발달은 메모리의 집적도를 크게 향상시켰지만 그와 동시에 메모리 셀의 고장 발생 확률도 증가되었다. 메모리 셀의 고장 증가는 메모리 수율 감소로 이어지기 때문에 적절한 메모리 수율을 확보하기 위해서는 메모리 검사 및 수리가 매우 중요하다.
메모리를 수리하는 방법은 크게 메모리에 고장 수리를 위한 모듈을 내장시켜 메모리 내부에서 고장을 수리하는 내부 수리 방법과, 메모리를 외부 검사 장비에 여 연결하여 메모리 외부에서 고장을 수리하는 외부 수리 방법으로 구분된다.
내부 수리 방법은 메모리 칩 내부에 고장 정보를 저장하여 칩 자체적으로 고장을 수리한다. 그러나, 칩 내부에 수리 모듈을 삽입할 경우 메모리의 크기가 커짐에 따라 칩에서 수리 모듈이 차지하는 비중이 커져 하드웨어의 크기가 커지는 단점이 있다. 게다가, 메모리 수리는 기본적으로 메모리의 고장 셀을 여분의 셀로 대체하는 과정으로서, 2차원의 메모리 셀 어레이에서 여분의 셀을 배치하는 것은 NP-완전(NP-complete) 문제와 관련되므로 100 %의 수리율을 보장하기 위해서는 메모리의 크기가 커질수록 수리 모듈의 오버헤드가 급격하게 증가하게 된다.
반면, 외부 수리 방법은 외부 검사 장비가 핀을 통해 메모리와 고장 검사 및 수리를 위한 데이터를 주고 받으면서 고장을 검출하고 그 고장 정보를 기초로 수리 솔루션을 결정한다. 내부 수리 방법과 달리 외부 수리 방법은 고장 검사 및 수리에 외부 장비를 이용하므로 칩의 크기에 영향을 미치지 않으나, 이 검사 장비는 칩 생산비의 약 20 %를 차지할 정도로 고가이므로 검사 및 수리에 드는 비용이 높다는 단점이 있다.
본 발명의 실시예는 외부 검사 장비에 비트맵 구조로 저장되는 고장 정보를 줄여 고장 정보를 저장하기 위해 필요한 하드웨어의 크기를 감소시킬 수 있는 메모리 수리 장치 및 방법을 제공하는 것을 목적으로 한다.
본 발명의 실시예는 검사 대상 메모리와 같은 크기의 비트맵을 확보하지 않고 그보다 작은 크기의 비트맵으로도 메모리의 고장을 수리할 수 있는 메모리 수리 장치 및 방법을 제공하는 것을 목적으로 한다.
본 발명의 일 실시예에 따른 메모리 수리 장치는, 메모리 내 고장 셀의 주소 정보를 저장하는 저장부; 상기 고장 셀을 제 1 내지 제 3 그룹으로 분류하고, 상기 제 1 그룹에 속하는 고장 셀의 주소 정보를 이진 트리 구조로 구성하여 상기 저장부에 저장하고, 상기 제 2 및 제 3 그룹에 속하는 고장 셀의 주소 정보를 비트맵 구조로 상기 저장부에 저장하는 고장 셀 분류부; 및 상기 이진 트리 구조로 구성된 고장 셀의 주소 정보와 상기 비트맵 구조로 저장된 고장 셀의 주소 정보를 기반으로 상기 메모리를 수리하기 위한 솔루션을 도출하는 수리 솔루션 도출부;를 포함할 수 있다.
상기 고장 셀 분류부는: 상기 고장 셀의 주소가 비트맵을 구성하는 기준 셀들의 주소와 상이한 경우, 해당 고장 셀을 상기 제 1 그룹으로 분류할 수 있다.
상기 고장 셀 분류부는: 상기 고장 셀의 주소가 비트맵을 구성하는 기준 셀들 중 어느 하나의 주소와 일치하고, 상기 제 1 그룹에 속하는 고장 셀과 행 주소 및 열 주소가 상이한 경우, 해당 고장 셀을 상기 제 2 그룹으로 분류할 수 있다.
상기 고장 셀 분류부는: 상기 고장 셀의 주소가 비트맵을 구성하는 기준 셀들 중 어느 하나의 주소와 일치하고, 상기 제 1 그룹에 속하는 고장 셀과 행 주소 및 열 주소 중 적어도 하나가 일치하는 경우, 해당 고장 셀을 상기 제 3 그룹으로 분류할 수 있다.
상기 기준 셀들의 행 주소 및 열 주소는 각각 상기 메모리의 모든 행 주소 및 모든 열 주소를 포함할 수 있다.
상기 고장 셀 분류부는: 상기 제 1 그룹에 속하는 각 고장 셀의 주소 정보로 이진 트리의 각 레벨을 구성하되, 상기 제 1 그룹에 속하는 고장 셀의 행 주소 및 열 주소로 해당 고장 셀이 구성하는 레벨의 상위 레벨에 포함된 각 노드의 자식 노드들을 생성할 수 있다.
상기 수리 솔루션 도출부는: 상기 비트맵 구조로 저장된 상기 제 2 그룹에 속하는 고장 셀의 주소 정보를 기반으로 제 2 그룹 이진 트리를 생성하고, 상기 제 1 그룹에 속하는 고장 셀의 주소 정보를 기반으로 구성된 제 1 그룹 이진 트리의 각 라인과 상기 제 2 그룹 이진 트리의 각 라인을 조합하여 상기 솔루션을 도출할 수 있다.
상기 수리 솔루션 도출부는: 상기 제 1 및 제 2 그룹 이진 트리에서 각각 하나의 라인을 선택하고, 상기 선택된 라인에 포함된 노드의 행 주소 및 열 주소를 스페어 라인으로 대체할 상기 메모리의 행 및 열의 주소로 결정할 수 있다.
상기 수리 솔루션 도출부는: 상기 메모리의 행 및 열을 대체하기 위해 요구되는 필요 스페어 라인의 개수가 상기 메모리에 구비된 실제 스페어 라인의 개수보다 작거나 같고, 상기 선택된 라인에 포함된 노드의 행 주소 또는 열 주소가 상기 제 3 그룹에 속하는 모든 고장 셀의 행 주소 또는 열 주소와 일치하는 경우, 상기 선택된 라인에 포함된 노드의 행 주소 및 열 주소를 상기 스페어 라인으로 대체할 상기 메모리의 행 및 열의 주소로 결정할 수 있다.
상기 수리 솔루션 도출부는: 상기 필요 스페어 라인의 개수가 상기 실제 스페어 라인의 개수보다 작거나 같고, 상기 제 3 그룹에 속하는 고장 셀 중 행 주소 및 열 주소가 상기 선택된 라인에 포함된 노드의 행 주소 및 열 주소와 상이한 불일치 고장 셀을 상기 실제 스페어 라인에서 상기 필요 스페어 라인을 제외한 잉여 스페어 라인으로 대체 가능한 경우, 상기 선택된 라인에 포함된 노드의 행 주소 및 열 주소, 그리고 상기 불일치 고장 셀의 행 주소 또는 열 주소를 상기 스페어 라인으로 대체할 상기 메모리의 행 및 열의 주소로 결정할 수 있다.
본 발명의 일 실시예에 따른 메모리 수리 방법은 메모리 수리 장치가 메모리를 수리하는 방법으로서, 상기 메모리 내 고장 셀을 제 1 내지 제 3 그룹으로 분류하는 단계; 상기 제 1 그룹에 속하는 고장 셀의 주소 정보를 이진 트리 구조로 구성하여 저장하는 단계; 상기 제 2 및 제 3 그룹에 속하는 고장 셀의 주소 정보를 비트맵 구조로 저장하는 단계; 및 상기 이진 트리 구조로 구성된 고장 셀의 주소 정보와 상기 비트맵 구조로 저장된 고장 셀의 주소 정보를 기반으로 상기 메모리를 수리하기 위한 솔루션을 도출하는 단계;를 포함할 수 있다.
상기 고장 셀을 분류하는 단계는: 상기 고장 셀의 주소가 비트맵을 구성하는 기준 셀들의 주소와 상이한 경우, 해당 고장 셀을 상기 제 1 그룹으로 분류하는 단계; 상기 고장 셀의 주소가 상기 기준 셀들 중 어느 하나의 주소와 일치하고, 상기 제 1 그룹에 속하는 고장 셀과 행 주소 및 열 주소가 상이한 경우, 해당 고장 셀을 상기 제 2 그룹으로 분류하는 단계; 및 상기 고장 셀의 주소가 상기 기준 셀들 중 어느 하나의 주소와 일치하고, 상기 제 1 그룹에 속하는 고장 셀과 행 주소 및 열 주소 중 적어도 하나가 일치하는 경우, 해당 고장 셀을 상기 제 3 그룹으로 분류하는 단계;를 포함할 수 있다.
상기 기준 셀들의 행 주소 및 열 주소는 각각 상기 메모리의 모든 행 주소 및 모든 열 주소를 포함할 수 있다.
상기 제 1 그룹에 속하는 고장 셀의 주소 정보를 이진 트리 구조로 구성하여 저장하는 단계는: 상기 제 1 그룹에 속하는 각 고장 셀의 주소 정보로 이진 트리의 각 레벨을 구성하되, 상기 제 1 그룹에 속하는 고장 셀의 행 주소 및 열 주소로 해당 고장 셀이 구성하는 레벨의 상위 레벨에 포함된 각 노드의 자식 노드들을 생성하는 단계를 포함할 수 있다.
상기 솔루션을 도출하는 단계는: 상기 비트맵 구조로 저장된 상기 제 2 그룹에 속하는 고장 셀의 주소 정보를 기반으로 제 2 그룹 이진 트리를 생성하는 단계; 및 상기 제 1 그룹에 속하는 고장 셀의 주소 정보를 기반으로 구성된 제 1 그룹 이진 트리의 각 라인과, 상기 제 2 그룹 이진 트리의 각 라인을 조합하는 단계;를 포함할 수 있다.
상기 제 1 그룹 이진 트리의 각 라인과 상기 제 2 그룹 이진 트리의 각 라인을 조합하는 단계는: 상기 제 1 및 제 2 그룹 이진 트리에서 각각 하나의 라인을 선택하는 단계; 및 상기 선택된 라인에 포함된 노드의 행 주소 및 열 주소를 스페어 라인으로 대체할 상기 메모리의 행 및 열의 주소로 결정하는 단계;를 포함할 수 있다.
상기 선택된 라인에 포함된 노드의 행 주소 및 열 주소를 스페어 라인으로 대체할 메모리의 행 및 열의 주소로 결정하는 단계는: 상기 메모리의 행 및 열을 대체하기 위해 요구되는 필요 스페어 라인의 개수가 상기 메모리에 구비된 실제 스페어 라인의 개수보다 작거나 같고, 상기 선택된 라인에 포함된 노드의 행 주소 또는 열 주소가 상기 제 3 그룹에 속하는 모든 고장 셀의 행 주소 또는 열 주소와 일치하는 경우, 상기 선택된 라인에 포함된 노드의 행 주소 및 열 주소를 상기 스페어 라인으로 대체할 상기 메모리의 행 및 열의 주소로 결정하는 단계를 포함할 수 있다.
상기 선택된 라인에 포함된 노드의 행 주소 및 열 주소를 스페어 라인으로 대체할 메모리의 행 및 열의 주소로 결정하는 단계는: 상기 필요 스페어 라인의 개수가 상기 실제 스페어 라인의 개수보다 작거나 같고, 상기 제 3 그룹에 속하는 고장 셀 중 행 주소 및 열 주소가 상기 선택된 라인에 포함된 노드의 행 주소 및 열 주소와 상이한 불일치 고장 셀을 상기 실제 스페어 라인에서 상기 필요 스페어 라인을 제외한 잉여 스페어 라인으로 대체 가능한 경우, 상기 선택된 라인에 포함된 노드의 행 주소 및 열 주소, 그리고 상기 불일치 고장 셀의 행 주소 또는 열 주소를 상기 스페어 라인으로 대체할 상기 메모리의 행 및 열의 주소로 결정하는 단계를 더 포함할 수 있다.
본 발명의 실시예에 따른 메모리 수리 방법은 컴퓨터로 실행될 수 있는 프로그램으로 구현되어, 컴퓨터로 읽을 수 있는 기록매체에 기록될 수 있다.
본 발명의 실시예에 따른 메모리 수리 방법은 컴퓨터와 결합되어 실행하기 위하여 매체에 저장된 컴퓨터 프로그램으로 구현될 수 있다.
본 발명의 실시예에 따르면, 비트맵 구조로 저장되는 고장 정보를 줄여 외부 검사 장비에 고장 정보를 저장하기 위해 요구되는 하드웨어의 크기를 감소시킬 수 있다.
본 발명의 실시예에 따르면, 외부 검사 장비에 검사 대상 메모리와 같은 크기의 비트맵을 확보하지 않고 그보다 작은 크기의 비트맵으로도 메모리의 고장을 수리할 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 수리 장치의 예시적인 블록도이다.
도 2는 본 발명의 일 실시예에 따라 수리되는 메모리의 셀 어레이 및 고장 셀들의 위치를 예시적으로 나타내는 도면이다.
도 3은 본 발명의 일 실시예에 따라 비트맵을 구성하는 기준 셀들의 배치를 나타내는 예시적인 도면이다.
도 4는 본 발명의 다른 실시예에 따라 비트맵을 구성하는 기준 셀들의 배치를 나타내는 예시적인 도면이다.
도 5는 본 발명의 또 다른 실시예에 따라 비트맵을 구성하는 기준 셀들의 배치를 나타내는 예시적인 도면이다.
도 6은 본 발명의 일 실시예에 따라 도 2에 도시된 셀 어레이 내 고장 셀들을 다수의 그룹으로 분류한 모습을 나타내는 예시적인 도면이다.
도 7은 본 발명의 일 실시예에 따라 생성된 제 1 그룹 이진 트리의 예시적인 도면이다.
도 8은 본 발명의 일 실시예에 따라 생성된 제 2 그룹 이진 트리의 예시적인 도면이다.
도 9는 본 발명의 일 실시예에 따라 제 1 및 제 2 그룹 이진 트리를 이용하여 수리 솔루션을 도출하는 과정을 설명하기 위한 예시적인 도면이다.
도 10은 본 발명의 일 실시예에 따른 메모리 수리 방법의 예시적인 흐름도이다.
도 11은 본 발명의 일 실시예에 따라 고장 셀들을 분류하는 과정을 설명하기 위한 예시적인 흐름도이다.
도 12는 본 발명의 일 실시예에 따라 수리 솔루션을 도출하는 과정을 설명하기 위한 예시적인 흐름도이다.
도 2는 본 발명의 일 실시예에 따라 수리되는 메모리의 셀 어레이 및 고장 셀들의 위치를 예시적으로 나타내는 도면이다.
도 3은 본 발명의 일 실시예에 따라 비트맵을 구성하는 기준 셀들의 배치를 나타내는 예시적인 도면이다.
도 4는 본 발명의 다른 실시예에 따라 비트맵을 구성하는 기준 셀들의 배치를 나타내는 예시적인 도면이다.
도 5는 본 발명의 또 다른 실시예에 따라 비트맵을 구성하는 기준 셀들의 배치를 나타내는 예시적인 도면이다.
도 6은 본 발명의 일 실시예에 따라 도 2에 도시된 셀 어레이 내 고장 셀들을 다수의 그룹으로 분류한 모습을 나타내는 예시적인 도면이다.
도 7은 본 발명의 일 실시예에 따라 생성된 제 1 그룹 이진 트리의 예시적인 도면이다.
도 8은 본 발명의 일 실시예에 따라 생성된 제 2 그룹 이진 트리의 예시적인 도면이다.
도 9는 본 발명의 일 실시예에 따라 제 1 및 제 2 그룹 이진 트리를 이용하여 수리 솔루션을 도출하는 과정을 설명하기 위한 예시적인 도면이다.
도 10은 본 발명의 일 실시예에 따른 메모리 수리 방법의 예시적인 흐름도이다.
도 11은 본 발명의 일 실시예에 따라 고장 셀들을 분류하는 과정을 설명하기 위한 예시적인 흐름도이다.
도 12는 본 발명의 일 실시예에 따라 수리 솔루션을 도출하는 과정을 설명하기 위한 예시적인 흐름도이다.
이하, 본 명세서에 첨부된 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다.
도 1은 본 발명의 일 실시예에 따른 메모리 수리 장치(100)의 예시적인 블록도이다.
도 1에 도시된 바와 같이, 상기 메모리 수리 장치(100)는 메모리(10)와 연결되어 데이터를 주고 받으면서 상기 메모리(10)의 고장을 검사하고 수리할 수 있다.
상기 메모리(10)는 데이터가 저장되는 메모리 셀들이 행렬 구조로 배치되어 이루어지는 셀 어레이(11)를 포함하며, 상기 메모리(10)의 고장 정보는 상기 셀 어레이(11) 내 고장이 발생한 단위 셀의 주소 정보, 즉 행 주소 및 열 주소를 의미한다.
또한, 상기 메모리(10)는 셀 어레이(11) 외에 적어도 하나의 스페어 라인(12)을 포함한다. 상기 스페어 라인(12)은 상기 셀 어레이(11) 내 고장 셀을 포함하는 행 또는 열을 대체함으로써 메모리(10)의 고장이 수리될 수 있다.
본 발명의 실시예에 따른 메모리 수리 장치(100)는 상기 셀 어레이(11) 내 고장 셀의 주소 정보를 기반으로 상기 스페어 라인(12)으로 대체될 행 또는 열의 주소를 결정하여 상기 메모리(10)를 수리하기 위한 수리 솔루션을 도출한다.
도 1에 도시된 바와 같이, 상기 메모리 수리 장치(100)는 저장부(110), 고장 셀 분류부(121) 및 수리 솔루션 도출부(122)를 포함할 수 있다.
상기 저장부(110)는 상기 메모리(10) 내 고장 셀의 주소 정보를 저장한다. 상기 고장 셀 분류부(121)는 상기 고장 셀을 다수의 그룹으로 분류한다. 상기 수리 솔루션 도출부(122)는 상기 고장 셀의 주소 정보를 기반으로 상기 메모리(10)를 수리하기 위한 솔루션을 도출한다.
상기 저장부(110)는 데이터를 저장할 수 있는 임의의 형태의 저장 장치로서, 일 예로 HDD, SSD, RAM, 레지스터 등을 포함할 수 있으나 이에 제한되지는 않는다. 상기 고장 셀 분류부(121) 및 상기 수리 솔루션 도출부(122)는 고장 정보를 분석하여 최적의 수리 솔루션을 도출하기 위한 프로그램을 실행하는 프로세서로서, 일 예로 CPU, 컨트롤러 등을 포함할 수 있으나 이에 제한되지는 않는다.
이하에서는 상기 메모리(10)를 수리하기 위해 상기 메모리 수리 장치(100)를 구성하는 각 부분이 수행하는 동작을 상세하게 설명하기로 한다.
도 2는 본 발명의 일 실시예에 따라 수리되는 메모리(10)의 셀 어레이(11) 및 고장 셀들(○)의 위치를 예시적으로 나타내는 도면이다.
도 2에 도시된 메모리(10)는 8 × 8 사이즈의 셀 어레이(11)를 갖는 메모리로서, 총 8 개의 고장 셀들(○)을 포함하고 있다. 상기 고장 셀들(○)의 주소 정보는 각각 (1, 1), (3, 2), (3, 3), (3, 6), (5, 0), (5, 4), (6, 5) 및 (7, 5)이다. 그리고, 상기 메모리(10)는 2 개의 행 스페어 라인들과 2 개의 열 스페어 라인들을 구비하여, 총 4 개의 스페어 라인들이 메모리 수리에 사용될 수 있다.
본 발명의 일 실시예에 따르면, 상기 고장 셀 분류부(121)는 상기 고장 셀들(○)을 3 개의 그룹들, 즉 제 1 내지 제 3 그룹으로 분류할 수 있다.
상기 고장 셀 분류부(121)는 고장 셀들(○)의 주소를 상기 메모리 수리 장치(100)에 확보된 비트맵을 구성하는 기준 셀들의 주소와 비교하여 그 비교 결과를 기반으로 상기 고장 셀들(○)을 분류할 수 있다.
구체적으로, 상기 고장 셀 분류부(121)는 고장 셀의 주소가 비트맵을 구성하는 기준 셀들의 주소와 상이한 경우, 해당 고장 셀을 제 1 그룹으로 분류할 수 있다. 또한, 상기 고장 셀 분류부(121)는 고장 셀의 주소가 비트맵을 구성하는 기준 셀들 중 어느 하나의 주소와 일치하고, 제 1 그룹에 속하는 고장 셀과 행 주소 및 열 주소가 상이한 경우, 해당 고장 셀을 제 2 그룹으로 분류할 수 있다. 그리고, 상기 고장 셀 분류부(121)는 고장 셀의 주소가 비트맵을 구성하는 기준 셀들 중 어느 하나의 주소와 일치하고, 제 1 그룹에 속하는 고장 셀과 행 주소 및 열 주소 중 적어도 하나가 일치하는 경우, 해당 고장 셀을 제 3 그룹으로 분류할 수 있다.
도 3 내지 도 5는 본 발명의 실시예들에 따라 비트맵을 구성하는 기준 셀들(ref)의 배치를 나타내는 예시적인 도면이다.
종래에 메모리를 검사 및 수리하는 외부 검사 장비는 검사 대상 메모리와 동일한 크기를 갖는 비트맵을 보유하여, 메모리 내 고장 셀의 주소 정보를 입력받으면 비트맵의 대응하는 주소에 고장 셀의 위치를 표시하고 이 비트맵을 이용하여 수리 솔루션을 도출하였다.
그러나, 본 발명의 실시예는 검사 대상 메모리(10)보다 작은 사이즈의 비트맵에 고장 정보를 저장함으로써, 상기 고장 정보를 저장하기 위해 요구되는 하드웨어의 크기를 감소시켜 메모리 수리 장치(100)의 가격을 크게 절감시킬 수 있다.
본 발명의 실시예에 따르면, 상기 비트맵을 구성하는 기준 셀들(ref)은 검사 대상 메모리(10)의 셀 어레이(11) 내 모든 셀들과 일대일로 대응할 필요는 없으나, 상기 기준 셀들(ref)의 행 주소 및 열 주소는 각각 상기 메모리(10)의 모든 행 주소 및 모든 열 주소를 포함할 수 있다. 다시 말해, 본 발명의 실시예에서 상기 기준 셀들(ref)의 행 주소 집합은 상기 메모리(10)의 모든 행 주소를 포함하며, 상기 기준 셀들(ref)의 열 주소 집합은 상기 메모리(10)의 모든 열 주소를 포함한다.
일 예로, 도 3에 도시된 바와 같이, 본 발명의 실시예에서 사용되는 비트맵은 도 2에 도시된 메모리(10)의 셀 어레이(11)와 크기인 8 × 8보다 작은 사이즈를 가지나, 상기 비트맵을 구성하는 기준 셀들(ref)의 행 주소 및 열 주소는 각각 상기 메모리(10)의 모든 행 주소 및 모든 열 주소를 커버할 수 있다.
도 3에 도시된 비트맵은 8 × 8의 셀 어레이(11)를 사분할하여 그 중 제 2 사분면과 제 4 사분면에 해당하는 영역으로 구성되나, 이에 제한되지 않고 도 4 및 도 5에 도시된 바와 같이 상기 메모리(10)의 모든 행 주소 및 모든 열 주소를 커버하는 한 도 3에 도시된 비트맵보다 적은 개수의 기준 셀들(ref)로 구성될 수도 있다.
도 6은 본 발명의 일 실시예에 따라 도 2에 도시된 셀 어레이(11) 내 고장 셀들(○)을 다수의 그룹으로 분류한 모습을 나타내는 예시적인 도면이다.
앞서 설명한 바와 같이, 상기 고장 셀 분류부(121)는 고장 셀들(○)을 제 1 내지 제 3 그룹으로 분류할 수 있다.
먼저, 제 1 그룹으로 분류된 고장 셀은 그 주소가 비트맵을 구성하는 기준 셀들(ref)의 주소와 상이한 고장 셀이다. 도 6을 참조하면 상기 제 1 그룹으로 분류된 고장 셀(①)은 어두운 영역에 위치한 셀로서, 주소가 (3, 6) 및 (5, 0)이다.
제 2 그룹으로 분류된 고장 셀은 그 주소가 비트맵을 구성하는 기준 셀들(ref) 중 어느 하나의 주소와 일치하면서, 상기 제 1 그룹에 속하는 고장 셀(①)과 행 주소 및 열 주소가 상이한 고장 셀이다. 도 6을 참조하면 상기 제 2 그룹으로 분류된 고장 셀(②)은 밝은 영역에 위치한 셀들 중 상기 제 1 그룹에 속하는 고장 셀(①)과 행 주소 및 열 주소를 공유하지 않는 셀로서, 주소가 (1, 1), (6, 5) 및 (7, 5)이다.
제 3 그룹으로 분류된 고장 셀은 제 1 및 제 2 그룹으로 분류된 고장 셀 외 나머지 셀들이다. 즉, 제 3 그룹으로 분류된 고장 셀은 그 주소가 비트맵을 구성하는 기준 셀들(ref) 중 어느 하나의 주소와 일치하되, 상기 제 1 그룹에 속하는 고장 셀(①)과 행 주소 및 열 주소 중 적어도 하나가 일치하는 고장 셀이다. 도 6을 참조하면 상기 제 3 그룹으로 분류된 고장 셀(③)은 밝은 영역에 위치한 셀들 중 상기 제 1 그룹에 속하는 고장 셀(①)과 행 주소 및 열 주소 중 적어도 하나를 공유하여 굵은 점선 상에 위치하는 고장 셀로서, 주소가 (3, 2), (3, 3) 및 (5, 4)이다.
이와 같이 고장 셀들(○)이 제 1 내지 제 3 그룹으로 분류되면, 상기 고장 셀 분류부(121)는 상기 제 1 그룹에 속하는 고장 셀(①)의 주소 정보를 이진 트리 구조로 구성하여 상기 저장부(110)에 저장할 수 있다. 그리고, 상기 고장 셀 분류부(121)는 상기 제 2 및 제 3 그룹에 속하는 고장 셀(② 및 ③)의 주소 정보를 비트맵 구조로 상기 저장부(110)에 저장할 수 있다. 즉, 본 발명의 실시예에서, 상기 제 1 그룹에 속하는 고장 셀(①)의 주소 정보는 이진 트리 형태로 저장되고, 상기 제 2 및 제 3 그룹에 속하는 고장 셀(② 및 ③)의 주소 정보는 비트맵에 저장된다.
도 7은 본 발명의 일 실시예에 따라 생성된 제 1 그룹 이진 트리의 예시적인 도면이다.
본 발명의 일 실시예에 따르면, 상기 고장 셀 분류부(121)는 상기 제 1 그룹에 속하는 각 고장 셀(①)의 주소 정보로 이진 트리의 각 레벨을 구성하되, 상기 제 1 그룹에 속하는 고장 셀(①)의 행 주소 및 열 주소로 해당 고장 셀이 구성하는 레벨의 상위 레벨에 포함된 각 노드의 자식 노드들을 생성할 수 있다.
예를 들어, 도 7을 참조하면, 상기 고장 셀 분류부(121)는 상기 제 1 그룹에 속하는 고장 셀들(①) 중 주소가 (3, 6)인 첫 번째 고장 셀의 주소 정보로 이진 트리의 첫 번째 레벨(k = 1)을 구성하고, 주소가 (5, 0)인 두 번째 고장 셀의 주소 정보로 이진 트리의 두 번째 레벨(k = 2)을 구성할 수 있다.
이 때, 두 번째 고장 셀의 행 주소 및 열 주소는 해당 고장 셀에 대응하는 레벨(k = 2)의 상위 레벨(k = 1)에 포함된 각 노드(즉, 노드 R3 및 노드 C6)의 자식 노드들(즉, 노드 R5 및 노드 C0)을 구성할 수 있다.
이와 같은 방식으로 상기 고장 셀 분류부(121)는 상기 제 1 그룹에 속하는 고장 셀(①)의 주소 정보를 비트맵에 저장하지 않고 이진 트리 구조로 구성하여 저장할 수 있다.
그러고 나서, 상기 수리 솔루션 도출부(122)는 상기 이진 트리 구조로 구성된 제 1 그룹에 속하는 고장 셀(①)의 주소 정보와 상기 비트맵에 저장된 제 2 및 제 3 그룹에 속하는 고장 셀(② 및 ③)의 주소 정보를 기반으로 상기 메모리(10)를 수리하기 위한 솔루션을 도출할 수 있다.
본 발명의 일 실시예에 따르면, 상기 수리 솔루션 도출부(122)는 상기 비트맵 구조로 저장된 제 2 그룹에 속하는 고장 셀(②)의 주소 정보를 기반으로 제 2 그룹 이진 트리를 생성하고, 상기 제 1 그룹에 속하는 고장 셀(①)의 주소 정보를 기반으로 구성된 제 1 그룹 이진 트리의 각 라인과 상기 제 2 그룹 이진 트리의 각 라인을 조합하여 솔루션을 도출할 수 있다.
도 8은 본 발명의 일 실시예에 따라 생성된 제 2 그룹 이진 트리의 예시적인 도면이다.
도 8에 도시된 바와 같이, 상기 수리 솔루션 도출부(122)는 비트맵에 저장된 제 2 그룹에 속하는 고장 셀(②)의 주소 정보를 기반으로 제 2 그룹 이진 트리를 생성할 수 있다.
상기 제 2 그룹 이진 트리는 전술한 제 1 그룹 이진 트리와 동일한 방식으로 생성될 수 있다. 즉, 제 2 그룹에 속하는 각 고장 셀(②)의 주소 정보는 제 2 그룹 이진 트리의 각 레벨을 구성하며, 상기 제 2 그룹에 속하는 고장 셀(②)의 행 주소 및 열 주소는 해당 고장 셀이 구성하는 레벨의 상위 레벨에 포함된 각 노드의 자식 노드들을 구성할 수 있다.
도 9는 본 발명의 일 실시예에 따라 제 1 및 제 2 그룹 이진 트리를 이용하여 수리 솔루션을 도출하는 과정을 설명하기 위한 예시적인 도면이다.
상기 수리 솔루션 도출부(122)는 상기 제 1 그룹 이진 트리의 각 라인과 제 2 그룹 이진 트리의 각 라인을 조합하여 상기 솔루션을 도출할 수 있다.
본 발명의 일 실시예에 따르면, 상기 수리 솔루션 도출부(122)는 제 1 및 제 2 그룹 이진 트리에서 각각 하나의 라인을 선택하고, 상기 선택된 라인에 포함된 노드의 행 주소 및 열 주소를 스페어 라인으로 대체할 상기 메모리(10)의 행 및 열의 주소로 결정할 수 있다. 즉, 상기 제 1 및 제 2 그룹 이진 트리로부터 선택된 각 라인의 노드들에 대응하는 행 주소 및 열 주소가 스페어 라인으로 교체되어 수리될 라인으로 결정된다.
이 때, 상기 메모리(10)의 행 및 열을 대체하여 수리하기 위해 요구되는 필요 스페어 라인의 개수가 상기 메모리(10)에 구비된 실제 스페어 라인의 개수보다 작거나 같고, 상기 선택된 라인에 포함된 노드의 행 주소 또는 열 주소가 상기 제 3 그룹에 속하는 모든 고장 셀(③)의 행 주소 또는 열 주소와 일치하는 경우, 상기 수리 솔루션 도출부(122)는 상기 메모리(10)를 수리 가능한 메모리로 판별하면서 상기 선택된 라인에 포함된 노드의 행 주소 및 열 주소를 상기 스페어 라인(12)으로 대체할 상기 메모리(10)의 행 및 열의 주소로 결정할 수 있다.
뿐만 아니라, 상기 선택된 라인에 포함된 노드의 행 주소 또는 열 주소가 상기 제 3 그룹에 속하는 모든 고장 셀(③)의 행 주소 또는 열 주소와 일치하지 않더라도, 상기 필요 스페어 라인의 개수가 상기 실제 스페어 라인의 개수보다 작거나 같으면서, 상기 제 3 그룹에 속하는 고장 셀(③) 중 행 주소 및 열 주소가 상기 선택된 라인에 포함된 노드의 행 주소 및 열 주소와 상이한 고장 셀, 즉 불일치 고장 셀이 상기 실제 스페어 라인에서 상기 필요 스페어 라인을 제외한 잉여 스페어 라인으로 대체 가능하다면, 이 경우에도 상기 수리 솔루션 도출부(122)는 상기 메모리(10)를 수리 가능한 메모리로 판별하면서 상기 선택된 라인에 포함된 노드의 행 주소 및 열 주소, 그리고 상기 불일치 고장 셀의 행 주소 또는 열 주소를 상기 스페어 라인(12)으로 대체할 상기 메모리(10)의 행 및 열의 주소로 결정할 수 있다.
그 외에 상기 필요 스페어 라인의 개수가 상기 실제 스페어 라인의 개수보다 큰 경우, 또는 상기 필요 스페어 라인의 개수가 상기 실제 스페어 라인의 개수보다 작거나 같더라도 상기 제 3 그룹에 속하는 고장 셀(③)이 상기 선택된 라인에 포함된 노드의 행 주소 또는 열 주소와 일치하지 않고 상기 잉여 스페어 라인으로도 대체할 수 없는 경우, 상기 수리 솔루션 도출부(122)는 상기 메모리(10)를 수리 불가능한 메모리로 판별할 수 있다.
도 9를 참조하여 설명하면, 상기 수리 솔루션 도출부(122)는 제 1 및 제 2 그룹 이진 트리로부터 각각 하나의 라인을 선택하여 노드들에 대응하는 행 주소 또는 열 주소를 조합하되, 전술한 수리 조건들의 만족 여부를 판별할 수 있다.
도 9에 도시된 제 1 및 제 2 그룹 이진 트리에서 첫 번째 수리 조건, 즉 필요 스페어 라인의 개수가 실제 스페어 라인의 개수보다 작거나 같다는 조건을 만족하는 라인은 가는 실선으로 표시되어 있다. 그리고, 도 9에서 가는 실선으로 표시된 라인들 중 두 번째 수리 조건, 즉 제 3 그룹에 속하는 고장 셀(③)이 스페어 라인(12)으로 수리되는 조건을 만족하는 라인은 굵은 실선으로 표시되어 있다.
따라서, 상기 수리 솔루션 도출부(122)는 도 9에서 굵은 실선으로 표시된 라인에 포함되어 있는 노드들에 대응하는 주소, 즉 R3, R5, C1 및 C5를 스페어 라인(12)으로 대체할 행 및 열의 주소로 결정하여 상기 메모리(10)를 수리할 수 있다.
도 10은 본 발명의 일 실시예에 따른 메모리 수리 방법(200)의 예시적인 흐름도이다.
상기 메모리 수리 방법(200)은 전술한 본 발명의 실시예에 따른 메모리 수리 장치(100)에 의해 수행될 수 있다. 상기 메모리 수리 방법(200)은 컴퓨터 프로그램으로 구현되어 상기 메모리 수리 장치(100)에 의해 실행될 수 있다.
도 10에 도시된 바와 같이, 상기 메모리 수리 방법(200)은 상기 메모리(10) 내 고장 셀(○)을 제 1 내지 제 3 그룹으로 분류하는 단계(S210), 상기 제 1 그룹에 속하는 고장 셀(①)의 주소 정보를 이진 트리 구조로 구성하여 저장하는 단계(S220), 상기 제 2 및 제 3 그룹에 속하는 고장 셀(② 및 ③)의 주소 정보를 비트맵 구조로 저장하는 단계(S230), 및 상기 이진 트리 구조로 구성된 고장 셀의 주소 정보와 상기 비트맵 구조로 저장된 고장 셀의 주소 정보를 기반으로 상기 메모리(10)를 수리하기 위한 솔루션을 도출하는 단계(S240)를 포함할 수 있다.
도 11은 본 발명의 일 실시예에 따라 고장 셀들을 분류하는 과정(S210)을 설명하기 위한 예시적인 흐름도이다.
도 11에 도시된 바와 같이, 상기 고장 셀을 분류하는 단계(S210)는, 고장 셀의 주소 정보를 입력받는 단계(S211), 상기 고장 셀의 주소가 비트맵을 구성하는 기준 셀들(ref)의 주소와 상이한 경우(S212에서 아니오), 해당 고장 셀을 제 1 그룹으로 분류하는 단계(S213), 상기 고장 셀의 주소가 상기 기준 셀들(ref) 중 어느 하나의 주소와 일치하고(S212에서 예), 상기 제 1 그룹에 속하는 고장 셀(①)과 행 주소 및 열 주소가 상이한 경우(S214에서 아니오), 해당 고장 셀을 제 2 그룹으로 분류하는 단계(S215), 및 상기 고장 셀의 주소가 상기 기준 셀들(ref) 중 어느 하나의 주소와 일치하고(S212에서 예), 상기 제 1 그룹에 속하는 고장 셀(①)과 행 주소 및 열 주소 중 적어도 하나가 일치하는 경우(S214에서 예), 해당 고장 셀을 제 3 그룹으로 분류하는 단계(S215)를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 기준 셀들(ref)의 행 주소 및 열 주소는 각각 상기 메모리(10)의 모든 행 주소 및 모든 열 주소를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제 1 그룹에 속하는 고장 셀(①)의 주소 정보를 이진 트리 구조로 구성하여 저장하는 단계(S220)는, 상기 제 1 그룹에 속하는 각 고장 셀의 주소 정보로 이진 트리의 각 레벨을 구성하되, 상기 제 1 그룹에 속하는 고장 셀(①)의 행 주소 및 열 주소로 해당 고장 셀이 구성하는 레벨의 상위 레벨에 포함된 각 노드의 자식 노드들을 생성하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 솔루션을 도출하는 단계(S240)는, 상기 비트맵 구조로 저장된 제 2 그룹에 속하는 고장 셀(②)의 주소 정보를 기반으로 제 2 그룹 이진 트리를 생성하는 단계, 및 상기 제 1 그룹에 속하는 고장 셀(①)의 주소 정보를 기반으로 구성된 제 1 그룹 이진 트리의 각 라인과, 상기 제 2 그룹 이진 트리의 각 라인을 조합하는 단계를 포함할 수 있다.
도 12는 본 발명의 일 실시예에 따라 수리 솔루션을 도출하는 과정(S240)을 설명하기 위한 예시적인 흐름도이다.
도 12를 참조하면, 상기 제 1 그룹 이진 트리의 각 라인과 상기 제 2 그룹 이진 트리의 각 라인을 조합하는 단계는, 상기 제 1 및 제 2 그룹 이진 트리에서 각각 하나의 라인을 선택하는 단계(S241), 및 상기 선택된 라인에 포함된 노드의 행 주소 및 열 주소를 스페어 라인(12)으로 대체할 상기 메모리(10)의 행 및 열 의주소로 결정하는 단계를 포함할 수 있다.
일 실시예에 따르면, 상기 선택된 라인에 포함된 노드의 행 주소 및 열 주소를 스페어 라인(12)으로 대체할 메모리(10)의 행 및 열의 주소로 결정하는 단계는, 상기 메모리(10)의 행 및 열을 대체하기 위해 요구되는 필요 스페어 라인의 개수가 상기 메모리(10)에 구비된 실제 스페어 라인의 개수보다 작거나 같고(S242에서 예), 상기 선택된 라인에 포함된 노드의 행 주소 또는 열 주소가 상기 제 3 그룹에 속하는 모든 고장 셀(③)의 행 주소 또는 열 주소와 일치하는 경우(S243에서 예), 상기 선택된 라인에 포함된 노드의 행 주소 및 열 주소를 상기 스페어 라인으로 대체할 상기 메모리(10)의 행 및 열의 주소로 결정하는 단계(S244)를 포함할 수 있다.
또한, 상기 선택된 라인에 포함된 노드의 행 주소 및 열 주소를 스페어 라인(12)으로 대체할 메모리(10)의 행 및 열의 주소로 결정하는 단계는, 상기 필요 스페어 라인의 개수가 상기 실제 스페어 라인의 개수보다 작거나 같고(S242에서 예), 상기 제 3 그룹에 속하는 고장 셀(③) 중 행 주소 및 열 주소가 상기 선택된 라인에 포함된 노드의 행 주소 및 열 주소와 상이한 불일치 고장 셀을 상기 실제 스페어 라인에서 상기 필요 스페어 라인을 제외한 잉여 스페어 라인으로 대체 가능한 경우(S245에서 예), 상기 선택된 라인에 포함된 노드의 행 주소 및 열 주소, 그리고 상기 불일치 고장 셀의 행 주소 또는 열 주소를 상기 스페어 라인(12)으로 대체할 상기 메모리(10)의 행 및 열의 주소로 결정하는 단계(S246)를 포함할 수 있다.
만약, 상기 필요 스페어 라인의 개수가 상기 실제 스페어 라인의 개수보다 크거나(S242에서 아니오), 상기 불일치 고장 셀을 상기 잉여 스페어 라인으로 대체할 수 없는 경우(S245에서 아니오)에는 상기 메모리(10)는 수리 불가능한 메모리로 결정될 수 있다(S247).
상기 메모리 수리 방법(200)은 컴퓨터에서 실행되기 위한 프로그램으로 제작되어 컴퓨터가 읽을 수 있는 기록매체에 저장될 수 있다. 상기 컴퓨터가 읽을 수 있는 기록매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 저장장치를 포함한다. 컴퓨터가 읽을 수 있는 기록매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 플로피디스크, 광 데이터 저장장치 등이 있다. 또한, 상기 메모리 수리 방법(200)은 컴퓨터와 결합되어 실행시키기 위하여 매체에 저장된 컴퓨터 프로그램으로 구현될 수 있다.
이상에서 실시예를 통해 본 발명을 설명하였으나, 위 실시예는 단지 본 발명의 사상을 설명하기 위한 것으로 이에 한정되지 않는다. 통상의 기술자는 전술한 실시예에 다양한 변형이 가해질 수 있음을 이해할 것이다. 본 발명의 범위는 첨부된 특허청구범위의 해석을 통해서만 정해진다.
10: 메모리
11: 셀 어레이
12: 스페어 라인
100: 메모리 수리 장치
110: 저장부
120: 처리부
121: 고장 셀 분류부
122: 수리 솔루션 도출부
○: 고장 셀
①: 제 1 그룹 고장 셀
②: 제 2 그룹 고장 셀
③: 제 3 그룹 고장 셀
11: 셀 어레이
12: 스페어 라인
100: 메모리 수리 장치
110: 저장부
120: 처리부
121: 고장 셀 분류부
122: 수리 솔루션 도출부
○: 고장 셀
①: 제 1 그룹 고장 셀
②: 제 2 그룹 고장 셀
③: 제 3 그룹 고장 셀
Claims (20)
- 메모리 내 고장 셀의 주소 정보를 저장하는 저장부;
상기 고장 셀을 제 1 내지 제 3 그룹으로 분류하고, 상기 제 1 그룹에 속하는 고장 셀의 주소 정보를 이진 트리 구조로 구성하여 상기 저장부에 저장하고, 상기 제 2 및 제 3 그룹에 속하는 고장 셀의 주소 정보를 비트맵 구조로 상기 저장부에 저장하는 고장 셀 분류부; 및
상기 이진 트리 구조로 구성된 고장 셀의 주소 정보와 상기 비트맵 구조로 저장된 고장 셀의 주소 정보를 기반으로 상기 메모리를 수리하기 위한 솔루션을 도출하는 수리 솔루션 도출부;
를 포함하는 메모리 수리 장치. - 제 1 항에 있어서,
상기 고장 셀 분류부는:
상기 고장 셀의 주소가 비트맵을 구성하는 기준 셀들의 주소와 상이한 경우, 해당 고장 셀을 상기 제 1 그룹으로 분류하는 메모리 수리 장치. - 제 1 항에 있어서,
상기 고장 셀 분류부는:
상기 고장 셀의 주소가 비트맵을 구성하는 기준 셀들 중 어느 하나의 주소와 일치하고, 상기 제 1 그룹에 속하는 고장 셀과 행 주소 및 열 주소가 상이한 경우, 해당 고장 셀을 상기 제 2 그룹으로 분류하는 메모리 수리 장치. - 제 1 항에 있어서,
상기 고장 셀 분류부는:
상기 고장 셀의 주소가 비트맵을 구성하는 기준 셀들 중 어느 하나의 주소와 일치하고, 상기 제 1 그룹에 속하는 고장 셀과 행 주소 및 열 주소 중 적어도 하나가 일치하는 경우, 해당 고장 셀을 상기 제 3 그룹으로 분류하는 메모리 수리 장치. - 제 2 항 내지 제 4 항 중 어느 한 항에 있어서,
상기 기준 셀들의 행 주소 및 열 주소는 각각 상기 메모리의 모든 행 주소 및 모든 열 주소를 포함하는 메모리 수리 장치. - 제 1 항에 있어서,
상기 고장 셀 분류부는:
상기 제 1 그룹에 속하는 각 고장 셀의 주소 정보로 이진 트리의 각 레벨을 구성하되, 상기 제 1 그룹에 속하는 고장 셀의 행 주소 및 열 주소로 해당 고장 셀이 구성하는 레벨의 상위 레벨에 포함된 각 노드의 자식 노드들을 생성하는 메모리 수리 장치. - 제 1 항에 있어서,
상기 수리 솔루션 도출부는:
상기 비트맵 구조로 저장된 상기 제 2 그룹에 속하는 고장 셀의 주소 정보를 기반으로 제 2 그룹 이진 트리를 생성하고, 상기 제 1 그룹에 속하는 고장 셀의 주소 정보를 기반으로 구성된 제 1 그룹 이진 트리의 각 라인과 상기 제 2 그룹 이진 트리의 각 라인을 조합하여 상기 솔루션을 도출하는 메모리 수리 장치. - 제 7 항에 있어서,
상기 수리 솔루션 도출부는:
상기 제 1 및 제 2 그룹 이진 트리에서 각각 하나의 라인을 선택하고,
상기 선택된 라인에 포함된 노드의 행 주소 및 열 주소를 스페어 라인으로 대체할 상기 메모리의 행 및 열의 주소로 결정하는 메모리 수리 장치. - 제 8 항에 있어서,
상기 수리 솔루션 도출부는:
상기 메모리의 행 및 열을 대체하기 위해 요구되는 필요 스페어 라인의 개수가 상기 메모리에 구비된 실제 스페어 라인의 개수보다 작거나 같고, 상기 선택된 라인에 포함된 노드의 행 주소 또는 열 주소가 상기 제 3 그룹에 속하는 모든 고장 셀의 행 주소 또는 열 주소와 일치하는 경우, 상기 선택된 라인에 포함된 노드의 행 주소 및 열 주소를 상기 스페어 라인으로 대체할 상기 메모리의 행 및 열의 주소로 결정하는 메모리 수리 장치. - 제 9 항에 있어서,
상기 수리 솔루션 도출부는:
상기 필요 스페어 라인의 개수가 상기 실제 스페어 라인의 개수보다 작거나 같고, 상기 제 3 그룹에 속하는 고장 셀 중 행 주소 및 열 주소가 상기 선택된 라인에 포함된 노드의 행 주소 및 열 주소와 상이한 불일치 고장 셀을 상기 실제 스페어 라인에서 상기 필요 스페어 라인을 제외한 잉여 스페어 라인으로 대체 가능한 경우, 상기 선택된 라인에 포함된 노드의 행 주소 및 열 주소, 그리고 상기 불일치 고장 셀의 행 주소 또는 열 주소를 상기 스페어 라인으로 대체할 상기 메모리의 행 및 열의 주소로 결정하는 메모리 수리 장치. - 메모리 수리 장치가 메모리를 수리하는 방법에 있어서,
상기 메모리 내 고장 셀을 제 1 내지 제 3 그룹으로 분류하는 단계;
상기 제 1 그룹에 속하는 고장 셀의 주소 정보를 이진 트리 구조로 구성하여 저장하는 단계;
상기 제 2 및 제 3 그룹에 속하는 고장 셀의 주소 정보를 비트맵 구조로 저장하는 단계; 및
상기 이진 트리 구조로 구성된 고장 셀의 주소 정보와 상기 비트맵 구조로 저장된 고장 셀의 주소 정보를 기반으로 상기 메모리를 수리하기 위한 솔루션을 도출하는 단계;
를 포함하는 메모리 수리 방법. - 제 11 항에 있어서,
상기 고장 셀을 분류하는 단계는:
상기 고장 셀의 주소가 비트맵을 구성하는 기준 셀들의 주소와 상이한 경우, 해당 고장 셀을 상기 제 1 그룹으로 분류하는 단계;
상기 고장 셀의 주소가 상기 기준 셀들 중 어느 하나의 주소와 일치하고, 상기 제 1 그룹에 속하는 고장 셀과 행 주소 및 열 주소가 상이한 경우, 해당 고장 셀을 상기 제 2 그룹으로 분류하는 단계; 및
상기 고장 셀의 주소가 상기 기준 셀들 중 어느 하나의 주소와 일치하고, 상기 제 1 그룹에 속하는 고장 셀과 행 주소 및 열 주소 중 적어도 하나가 일치하는 경우, 해당 고장 셀을 상기 제 3 그룹으로 분류하는 단계;
를 포함하는 메모리 수리 방법. - 제 12 항에 있어서,
상기 기준 셀들의 행 주소 및 열 주소는 각각 상기 메모리의 모든 행 주소 및 모든 열 주소를 포함하는 메모리 수리 방법. - 제 11 항에 있어서,
상기 제 1 그룹에 속하는 고장 셀의 주소 정보를 이진 트리 구조로 구성하여 저장하는 단계는:
상기 제 1 그룹에 속하는 각 고장 셀의 주소 정보로 이진 트리의 각 레벨을 구성하되, 상기 제 1 그룹에 속하는 고장 셀의 행 주소 및 열 주소로 해당 고장 셀이 구성하는 레벨의 상위 레벨에 포함된 각 노드의 자식 노드들을 생성하는 단계를 포함하는 메모리 수리 방법. - 제 11 항에 있어서,
상기 솔루션을 도출하는 단계는:
상기 비트맵 구조로 저장된 상기 제 2 그룹에 속하는 고장 셀의 주소 정보를 기반으로 제 2 그룹 이진 트리를 생성하는 단계; 및
상기 제 1 그룹에 속하는 고장 셀의 주소 정보를 기반으로 구성된 제 1 그룹 이진 트리의 각 라인과, 상기 제 2 그룹 이진 트리의 각 라인을 조합하는 단계;
를 포함하는 메모리 수리 방법. - 제 15 항에 있어서,
상기 제 1 그룹 이진 트리의 각 라인과 상기 제 2 그룹 이진 트리의 각 라인을 조합하는 단계는:
상기 제 1 및 제 2 그룹 이진 트리에서 각각 하나의 라인을 선택하는 단계; 및
상기 선택된 라인에 포함된 노드의 행 주소 및 열 주소를 스페어 라인으로 대체할 상기 메모리의 행 및 열의 주소로 결정하는 단계;
를 포함하는 메모리 수리 방법. - 제 16 항에 있어서,
상기 선택된 라인에 포함된 노드의 행 주소 및 열 주소를 스페어 라인으로 대체할 메모리의 행 및 열의 주소로 결정하는 단계는:
상기 메모리의 행 및 열을 대체하기 위해 요구되는 필요 스페어 라인의 개수가 상기 메모리에 구비된 실제 스페어 라인의 개수보다 작거나 같고, 상기 선택된 라인에 포함된 노드의 행 주소 또는 열 주소가 상기 제 3 그룹에 속하는 모든 고장 셀의 행 주소 또는 열 주소와 일치하는 경우, 상기 선택된 라인에 포함된 노드의 행 주소 및 열 주소를 상기 스페어 라인으로 대체할 상기 메모리의 행 및 열의 주소로 결정하는 단계를 포함하는 메모리 수리 방법. - 제 17 항에 있어서,
상기 선택된 라인에 포함된 노드의 행 주소 및 열 주소를 스페어 라인으로 대체할 메모리의 행 및 열의 주소로 결정하는 단계는:
상기 필요 스페어 라인의 개수가 상기 실제 스페어 라인의 개수보다 작거나 같고, 상기 제 3 그룹에 속하는 고장 셀 중 행 주소 및 열 주소가 상기 선택된 라인에 포함된 노드의 행 주소 및 열 주소와 상이한 불일치 고장 셀을 상기 실제 스페어 라인에서 상기 필요 스페어 라인을 제외한 잉여 스페어 라인으로 대체 가능한 경우, 상기 선택된 라인에 포함된 노드의 행 주소 및 열 주소, 그리고 상기 불일치 고장 셀의 행 주소 또는 열 주소를 상기 스페어 라인으로 대체할 상기 메모리의 행 및 열의 주소로 결정하는 단계를 더 포함하는 메모리 수리 방법. - 컴퓨터로 읽을 수 있는 기록매체에 있어서,
제 11 항 내지 제 18 항 중 어느 한 항에 따른 메모리 수리 방법을 컴퓨터로 실행하기 위한 프로그램이 기록된 기록매체. - 컴퓨터와 결합되어 제 11 항 내지 제 18 항 중 어느 한 항에 따른 메모리 수리 방법을 실행시키기 위하여 매체에 저장된 컴퓨터 프로그램.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020150008526A KR101545714B1 (ko) | 2015-01-19 | 2015-01-19 | 메모리 수리 장치 및 방법 |
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| Application Number | Priority Date | Filing Date | Title |
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| KR1020150008526A KR101545714B1 (ko) | 2015-01-19 | 2015-01-19 | 메모리 수리 장치 및 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR101545714B1 true KR101545714B1 (ko) | 2015-08-21 |
Family
ID=54061453
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| Application Number | Title | Priority Date | Filing Date |
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| KR1020150008526A KR101545714B1 (ko) | 2015-01-19 | 2015-01-19 | 메모리 수리 장치 및 방법 |
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| Country | Link |
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| KR (1) | KR101545714B1 (ko) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4606002A (en) | 1983-05-02 | 1986-08-12 | Wang Laboratories, Inc. | B-tree structured data base using sparse array bit maps to store inverted lists |
| KR101269557B1 (ko) | 2011-05-20 | 2013-06-04 | 연세대학교 산학협력단 | 반도체 메모리 수리 장치 및 수리 방법 |
-
2015
- 2015-01-19 KR KR1020150008526A patent/KR101545714B1/ko not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4606002A (en) | 1983-05-02 | 1986-08-12 | Wang Laboratories, Inc. | B-tree structured data base using sparse array bit maps to store inverted lists |
| KR101269557B1 (ko) | 2011-05-20 | 2013-06-04 | 연세대학교 산학협력단 | 반도체 메모리 수리 장치 및 수리 방법 |
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