KR101535126B1

KR101535126B1 - 회로 형성 방법

Info

Publication number: KR101535126B1
Application number: KR1020107009592A
Authority: KR
Inventors: 시게오 하시모토; 데루유키 홋타; 다카히로 이시자키
Original assignee: 우에무라 고교 가부시키가이샤
Priority date: 2007-11-01
Filing date: 2008-10-03
Publication date: 2015-07-08
Also published as: JP2009117415A; CN101911846B; JP5209938B2; WO2009057419A1; KR20100075589A; TWI376173B; CN101911846A; US8262831B2; US20100243149A1; TW200934325A

Abstract

본 발명은, 제1 절연층(1L)을 구성하는 절연 수지(11) 상에, 도전층(2L)을 구성하는 회로 패턴을 형성하고, 회로 패턴이 형성된 절연 수지(11) 상에, 제2 절연층(3L)을 구성하는 절연 수지(3)를 적층하고, 적층된 절연 수지(13)에 트렌치(trench)(14)를 형성하여, 회로 패턴을 노출시키고, 형성된 트렌치(14)에, 무전해 도금에 의해 무전해 도금 금속(15)을 매립한다.

Description

회로 형성 방법{METHOD FOR FORMING CIRCUIT}

본 발명은, 회로 형성 방법에 관한 것이며, 특히, 고밀도·미세화가 가능한 회로의 형성 방법에 관한 것이다.

본 출원은, 일본에 있어서 2007년 11월 1일자에 출원된 일본특허출원 제2007-285363호를 기초로 하여 우선권을 주장하는 것이며, 이 출원을 참조함으로써, 본 출원에 포함된다.

일렉트로닉스 산업의 비약적 발전에 따라 프린트 배선 기판도, 고밀도화, 고성능화의 요구가 높아져 수요가 크게 확대되고 있다. 특히, 휴대 전화기나 노트북, 카메라 등의 최신 디지털 기기의 마더 배선 기판에 있어서는, 그 소형화·박형화에 따라 배선 패턴의 고밀도·미세화의 요구가 높아지고 있고, 또한 종래 이상의 높은 접속 신뢰성이 요구되고 있다.

현재 사용되고 있는 실장 기술로서는, 세미 애더티브법(semi-additive process)이나 풀 애더티브법(full-additive process)을 이용한 회로 형성 방법이 많이 이용되고 있다.

세미 애더티브법은, 베이스재에 촉매를 부여한 후, 전해 도금의 통전용 베이스부로서 무전해(無電解) 도금 피막을 형성하고, 배선 패턴이 되는 부위를 노출시키는 도금 레지스트를 마스크로 하여, 전기 도금에 의해 배선 패턴이 되는 전해 도금 피막을 형성하여, 회로 형성을 행하는 방법이다.

또한, 풀 애더티브법은, 베이스재에 촉매를 부여한 후, 도금 레지스트에 의해 배선 패턴이 되는 부위를 노출시키고, 무전해 구리 도금만에 의해 배선 패턴이 되는 무전해 도금 피막을 형성하여, 회로 형성을 행하는 방법이다.

또한, 전술한 실장 기술 외에, 고밀도·미세화의 요구가 높아지고 있는 작금(昨今)에 있어서 주목이 집중되는 것이, 잉크젯법을 이용한 실장 기술이다. 이 잉크젯법이란, 잉크젯 프린터 헤드로부터 금속 나노 입자로 이루어지는 잉크 액적(液滴)을 분사·도포하여, 배선 패턴을 묘화한다는, 비접촉의 다이렉트 패터닝 기술이며, 전술한 세미 애더티브법이나 풀 애더티브법과 같이 무전해 도금이나 촉매 등을 후의 공정에서 제거할 필요성이 없어, 공정을 적게 할 수 있는 동시에, 무전해 도금층 등을 제거하는 것에 따른 단선(斷線) 등을 없앨 수 있는 기술이며, 고밀도·미세화가 요구되는 근년에 있어서 많이 이용되고 있는 기술이다(예를 들면, 비특허 문헌 1).

비특허 문헌 1: 酒井眞理「잉크젯법에 의한 회로 기판 제조 기술」전자 정보 통신 학회지 vol.90 No.7 p544-p548(2007)

특허 문헌 1: 일본공개특허 제1999-163499호 공보

그러나, 전술한 종래부터 이용되고 있는 기술에 있어서는, 각각 하기의 문제점을 가지고 있다.

예를 들면, 세미 애더티브법에 있어서는, 전기 도금 시의 전류가 흐르는 방향이 변화되고, 그 결과, 기판 상의 도금의 두께(회로의 높이)에 차이가 생기는 문제점이 있었다. 또한, 회로가 고밀도·미세화함에 따라 레지스트의 형성에 의해 위치 어긋남이나 현상 불량 등의 문제가 발생하기 쉬워지고, 나아가서는 단선이나 회로의 쇼트 등이 일어나기 쉬워진다. 또한, 전기 도금 후에, 통전용 베이스 부재로 형성한 무전해 도금 피막을 에칭에 의해 제거할 필요가 있으므로, 이 에칭에 의해 필요한 회로 부분의 단선을 초래하거나 회로의 쇼트의 원인이 되거나 하는 문제점이 있었다.

또한, 풀 애더티브법에 있어서도, 회로가 고밀도·미세화함에 따라 레지스트의 형성에 의해 위치 어긋남이나 현상 불량 등의 문제가 발생하기 쉬워져, 단선이나 회로의 쇼트가 일어나기 쉬워진다. 또한, 이 풀 애더티브법의 공법 상, 도금 레지스트의 아래에 촉매가 남게 되므로, 회로가 미세화되면, 이 촉매의 존재에 의해 회로 사이의 절연성의 저하를 일으켜, 쇼트를 일으킬 가능성이 높아진다. 한편, 이 촉매를 에칭 제거하게 되면, 필요한 회로 부분의 단선 등을 일으켜 버릴 가능성도 있다는 문제점이 있었다.

또한, 잉크젯법에 있어서는, 확실히, 전술한 세미 애더티브법이나 풀 애더티브법과는 상이하고, 무전해 도금이나 촉매를 에칭 제거할 필요성이 없어, 레지스트를 사용하지 않고 배선 패턴을 묘화할 수 있으므로, 적은 공정에 의해 미세한 배선 패턴을 형성할 수 있어, 단선 등의 문제도 개선할 수 있다. 그러나, 잉크젯법의 경우에는, 도 3의 (A) 내지 (C)에 그 수순을 나타낸 바와 같이, 유리 에폭시 수지 등의 절연 수지(100)에, 회로 패턴을 형성하는 도전성 페이스트(101)를 잉크젯법에 의해 분사·도포한 후, 전기 전도도 또는 배선에 흐르게 할 수 있는 전기 용량을 확보하기 위해, 인쇄하여, 건조, 경화시킨 도전성 페이스트(101) 상에 무전해 도금(102) 등에 의해 필요한 두께로 할 필요가 있고, 회로가 미세화되면, 이 무전해 도금(102) 등은 기판면에 대하여 수직 방향뿐아니라, 수평 방향(배선과 배선의 사이의 방향)으로도 성장하여 버리므로, 회로 간에 있어서 그 무전해 도금(102) 등이 서로 접촉되어, 회로의 쇼트가 생기기 쉬워진다는 문제점이 있었다(예를 들면, 특허 문헌 1).

본 발명은 이들 종래 기술의 문제점을 해결하기 위하여 이루어진 것으로서, 회로의 위치 어긋남, 쇼트나 단선이 생기지 않는 미세한 회로의 형성 방법을 제공하는 것을 목적으로 한다.

본 발명에 관한 회로 형성 방법은, 상기한 문제점을 해결하기 위해, 절연 수지 상에 회로 패턴을 형성하는 패턴 형성 공정과; 상기 회로 패턴이 형성된 절연 수지 상에, 절연 수지층을 적층하는 적층 공정과; 상기 적층 공정에 의해 적층된 절연 수지층에 트렌치(trench)를 형성하고, 상기 회로 패턴을 노출시키는 트렌치 형성 공정과; 상기 트렌치 형성 공정에 의해 형성된 트렌치에, 무전해 도금에 의해 도금 금속을 매립하는 무전해 공정을 포함한다.

본 발명에 의하면, 회로의 위치 어긋남, 쇼트나 단선이 생기지 않는 미세한 회로의 형성 방법을 제공할 수 있다.

도 1은, 본 실시형태에 관한 회로 형성 방법에 의해 형성된 회로 기판을 개략적으로 나타낸 단면도이다.
도 2의 (A) 내지 (D)는, 본 실시형태에 관한 회로 형성 공정을 개략적으로 나타낸 단면도이다.
도 3의 (A) 내지 (C)는, 종래의 잉크젯법에 의한 회로 형성 방법을 개략적으로 나타낸 단면도이다.

이하, 본 실시형태에 관한 회로 형성 방법에 대하여, 도면을 참조하여 설명한다.

도 1은, 본 실시형태에 관한 회로 형성 방법에 의해 형성된 회로 기판의 개략을 설명하는 단면도이다. 도 1에 나타낸 바와 같이, 이 회로 기판(10)은, 제1 절연층(1L)과, 제1 절연층(1L) 상에 형성된 회로 패턴으로 이루어지는 도전층(2L)과, 상기 회로 패턴이 형성된 기판 상에 적층된 제2 절연층(3L)이, 다층(多層)으로 형성되어 있고, 또한 제2 절연층(3L)에는, 회로 패턴과 도통 가능하도록 매립된 무전해 도금 금속(15)이 구성되어 있다.

상기 회로 기판(10)은, 제1 절연층(1L)이 되는 절연 수지(11) 상에 회로 패턴을 형성하고, 도전층(2L)을 구성하는 회로 패턴이 형성된 절연 수지(11) 상에, 제2 절연층(3L)이 되는 절연 수지(13)를 적층하고, 적층된 절연 수지(13)에 트렌치를 형성하여 회로 패턴을 노출시키고, 형성된 트렌치 내에, 무전해 도금에 의해 도금 금속(15)을 매립함으로써 만들어진다. 이하, 도 2의 (A) 내지 (D)를 참조하여, 본 실시형태에 관한 회로 형성 방법에 대하여, 그 순서에 따라 상세하게 설명한다. 그리고, 도 2의 (A) 내지 (D)는, 본 실시형태에 관한 회로 형성 공정을 개략적으로 나타낸 단면도이다. 이 도 2의 (A) 내지 (D)의 각 단면도에 있어서는, 한쪽 면 밖에 도시하지 않지만, 양쪽 면에 대하여 처리를 행하는 경우를 제외하는 취지의 것은 아니다. 또한, 이하에 상세하게 설명하는 공정을 반복함으로써, 또한 다층 구조를 가지는 다층 회로 기판으로 할 수 있는 것은 물론이다.

[회로 패턴 형성 공정]

도 2의 (A)에 나타낸 바와 같이, 본 실시형태에 관한 회로 형성 방법은, 먼저, 제1 절연층(1L)이 되는 절연 수지(11) 상에, 회로 패턴을 형성한다.

본 실시형태에 있어서, 제1 절연층(1L)이 되는 절연 수지(11)는, 특별히 한정되지 않고 주지의 것을 사용할 수 있고, 예를 들면, 에폭시 수지(EP 수지)나, 열경화성 수지 필름인 폴리이미드 수지(PI 수지), 비스마레이미드트리아진 수지(BT 수지), 폴리페닐렌에테르 수지(PPE 수지) 등이나, 또한 열가소성 수지 필름인 액정 폴리머(LCP), 폴리에테르에테르케톤 수지(PEEK 수지), 폴리에테르이미드 수지(PEl 수지), 폴리에테르술폰 수지(PES 수지) 등, 각종의 수지를 사용할 수 있다. 또는, 연속 다공질 PTFE 등의 3차원 망눈형 불소계 수지 베이스재에 EP 수지 등의 열경화성 수지를 함침시킨 수지 - 수지 복합재료로 이루어지는 판재 등을 사용해도 된다. 또한, 가요성(可撓性) 필름 등을 사용해도 된다. 특히 바람직한 수지로서는, 후속 공정에 있어서의 무전해 도금 처리 시에, 도금액에 유해한 용출물이 없어, 계면 박리를 일으키지 않는 등, 공정에 대한 내성을 가지는 동시에, 경화를 행하여 회로를 형성한 후, 회로면 및 상면 및 하면의 층과 충분한 밀착성을 가지고, 냉열 사이클 등의 시험으로 박리나 크랙 등을 발생하지 않는 수지이면 되고, 또한 후술하는 바와 같이, 도전성 페이스트를 절연 수지 상에 도포하여 회로 패턴을 형성하는 경우에는, 일반적으로, 도전성 페이스트를 도포하는 절연 수지로서 유리 에폭시 수지, 페놀 수지, 유리 폴리이미드 수지, 유리 비스말레이미드 수지, 유리 폴리페닐렌옥사이드 수지, 아라미드에폭시 수지, 액정 폴리머 필름 등이, 도전성 페이스트와의 밀착성의 관점에서 많이 사용된다. 이 절연 수지(11)는, 예를 들면, 도전성의 층이 형성된 복수 개의 기판을 접착하여 다층 구조로 된 것을 사용해도 된다.

전술한 바와 같은 절연 수지(11) 상에, 도전층(2L)을 구성하는 회로 패턴을 형성하는 것이지만, 본 실시형태에 관한 방법에 있어서는, 도전성 페이스트(12a)를 원하는 최소 선폭/라인 간격으로 되도록 절연 수지(11) 상에 도포하여, 회로 패턴을 형성해 간다.

도전성 페이스트(12a)에 함유되는 금속 입자는, 도전성의 금속이며, 예를 들면, Au, Ag, Cu, Pd, W, Ni, Ta, Bi, Pb, In, Sn, Zn, Ti, Al 등으로부터 선택되는 미립자, 또는 2종류 이상의 금속으로 이루어지는 합금의 미립자를 들 수 있고, 특히 무전해 도금의 시드(seed)로 되는 것이 바람직하다. 이 금속 입자는, 알코올 환원법, 폴리올 환원법, 열분해법, 초음파 분해법, 수소 환원법 등의 주지의 기술을 이용하여 합성할 수 있고, 이 금속 입자는, 2㎚ ~ 100㎚의 범위의 평균 입자 직경을 가지고, 도전성 페이스트의 분산 안정성 등의 관점에서, 바람직하게는, 분산 안정성이 높은 2㎚ ~ 50㎚의 평균 입자 직경을 가지는 금속 나노 입자가 된다. 또한, 페이스트 내에 있어서 금속 입자끼리가 응집되지 않도록 하기 위해, 금속 입자를 아민류, 카르복실산류 등의 유기제로 코팅해 두는 것이 바람직하다.

그리고, 합성된 금속 입자를, 물 외에, 폴리에틸렌 글리콜 모노메틸에테르계 용제, 폴리에틸렌글리콜 모노메틸에테르 아세테이트계 용제, 폴리프로필렌 글리콜 모노메틸에테르계 용제, 폴리프로필렌 글리콜 모노메틸에테르 아세테이트계 용제, 알코올계 용제, 탄화수소계 용제, 그 외에 에스테르나 케톤 등의 유기용제 등의 분산 용매에 균일하게 분산하여 도전성 페이스트로 하고, 이같이 하여 생성된 도전성 페이스트를, 하기에 설명하는 잉크젯법 등을 이용하여 절연 수지(11) 상에 목적으로 하는 회로 패턴 형상이 되도록 도포한다. 그리고, 분산 용매의 용매량은, 모든 도전성 페이스트 중량 중, 20% ~ 60 중량%로 하는 것이 일반적이지만, 도전성 페이스트의 원하는 점도에 따라 적정한 용매량으로 하는 것이 바람직하다. 또한, 분산 용매는, 기판에 대한 정확한 회로 패턴의 분사·도포 확보하는 관점에서, 그 증기압이 0.001mmHg 이상 50mmHg 이하인 것이 바람직하다. 또한, 이 도전성 페이스트에, 경화제, 산화 방지제, 증점제 등의 첨가제를 함유시켜, 밀착력이 양호하고, 표면 형상이 매끄러우며, 저저항이고, 또한 매우 미세한 회로 패턴이 형성되도록 하는 것이 바람직하다.

이상과 같이 하여 생성된 도전성 페이스트(12a)를 절연 수지(11)의 기판 상에 도포하는 방법으로서는, 잉크젯법, 스크린법, 디스펜서법, 오프셋법, 블레이드 코트법, 스프레이코트법, 딥코트법, 스핀코트법 등을 사용할 수 있지만, 특히, 잉크젯법, 디스펜서법, 스크린법이 바람직하다. 본 실시형태에 관한 회로 형성 방법은, 이들 주지의 방법을 이용하여, 절연 수지(11) 상에 회로 패턴을 묘화하여 간다. 그리고, 스크린법과 잉크젯법을 조합시켜, 회로 패턴을 묘화하도록 해도 된다. 이하에서는, 구체적으로, 잉크젯법을 이용하여 절연 수지(11) 상에, 도전성 페이스트(12a)의 액적을 도포하고, 회로 패턴을 형성하는 방법에 대하여 설명한다.

잉크젯법은, 압력 발생원으로서 압전(壓電)(피에조(piezo)) 소자를 사용한 피에조 방식과, 열에 의한 액체의 비등(沸騰) 현상을 이용한 버블 방식이 있지만, 본 실시형태에 관한 회로 형성 방법에 있어서의 회로 패턴 묘화는, 어느 방법도 이용할 수 있고, 실시하는 방식에 의해, 도전성 페이스트의 점도를 적정화하고, 또한 적합한 비점(沸点)을 가지는 유기용매를 사용한 도전성 페이스트를 사용하여 묘화한다. 즉, 잉크젯 프린터 헤드의 액류(液溜)에, 조제한 도전성 페이스트를 넣어 미소한 액적으로 하여, 기판 상에 목적으로 하는 패턴 형상이 되도록 분사·도포한다. 이 때, 목표로 하는 최소 선폭/라인 간격에 따라, 도포되는 도트의 평균 직경을 선택하고, 미소한 액적량을 정한다. 그리고, 그 미소한 액적량은, 사용하는 잉크젯 프린터 헤드의 성능에 의존하므로, 목적으로 하는 액적량에 적합한 프린터 헤드를 선택하여 사용하는 것이 바람직하다.

그리고, 이같이 하여 절연 수지(11) 상에 도전성 페이스트(12a)를 분사·도포한 후, 이 기판(10)을 건조시켜 도전성 페이스트(12a)에 함유하는 용매 등을 휘발시킴으로써, 회로 패턴이 묘화된 기판(10)이 형성되게 된다. 건조 조건으로서는, 예를 들면, 50℃ ~ 200℃의 온도에서, 15분 ~ 60분의 시간 건조시킨다. 또한, 고온 조건 하에서, 상기 도전성 페이스트(12a)를 경화시키도록 한다. 이와 같이, 도전성 페이스트(12a)를 절연 수지(11) 상에 분사·도포하여, 고온 조건 하에서 건조 및 경화시킴으로써, 이 절연 수지(11) 상에 회로 패턴이 형성되게 된다. 그리고, 도전성 페이스트(12a)를 도포하고, 건조시킨 후에, 다시 도포하는 공정을 복수회 반복하도록 해도 된다. 또한, 도전성 페이스트(12a)를 도포하기 전에 절연 수지(11)의 기판 표면을, 그 도전성 페이스트(12a)로 분사·도포하기 쉬워지도록, 플라즈마 처리, UV 처리, 코로나 방전 처리 등의 건식 처리 또는 과망간산액, 알칼리액 등의 습식 처리 등의 처리를 행해 두어도 된다. 또한, 이 도전성 페이스트(12a)를 건조하여 경화시켰을 경우에는, 그 후, 표면을 연마하도록 해도 된다.

이와 같이 본 실시형태에 관한 회로 형성 방법에 있어서는, 회로 패턴을, 잉크젯법 등을 이용하여 도전성 페이스트(12a)를 도포함으로써 형성하도록 하고 있어, 보이드의 발생의 가능성이 적게 되므로, 보이드에 의한 배선 불량을 회피할 수 있어, 접속 신뢰성을 높일 수 있다. 또한, 배선의 높이의 불균일을 억제하는 것도 가능해지고, 또한 절연층(11)과의 밀착성도 높일 수 있다.

또한, 잉크젯법 등을 이용하여 도전성 페이스트(12a)를 도포함으로써 회로 패턴을 형성하도록 하고 있으므로, 도금 레지스트를 사용하여 전기 도금이나 무전해 도금에 의해 회로 패턴을 형성되어 있었던 종래 기술과 비교하여, 회로 패턴의 위치 어긋남이나 현상 불량 등의 발생이 없어, 보다 정확하게 원하는 미세한 회로 패턴을 묘화할 수 있다.

그리고, 이하에서는, 건조·경화되어 회로 패턴을 형성하고 있는 도전성 페이스트(12a)를, 도체(12b)라고 하기로 한다.

본 실시형태에 관한 회로 형성 방법에 있어서는, 잉크젯법 등을 이용한 도전성 페이스트(12a)의 도포에 의해, 회로 패턴을 형성한 후, 하기에 상세히 설명하는 바와 같이, 상기 회로 패턴이 형성된 절연 수지(11)의 기판 상에, 제2 절연층(3L)을 구성하는 절연 수지(13)를 적층하는 공정으로 진행하는 것이지만, 도 2의 (A')에 나타낸 바와 같이, 전술한 건조·경화한 도전성 페이스트(12a)에 의한 회로 패턴의 형성 후, 필요에 따라 무전해 도금 등을 사용하여 상기 회로 패턴을 형성하고 있는 도체(12b)에 시드층(seed layer)(16)을 피복 형성하여, 보강하도록 해도 된다. 구체적으로는, 도전성 페이스트(12a)가 건조·경화됨으로써 회로 패턴이 형성된 기판(10)을, 황산이나 염산 등의 산성 용액 등을 사용하여 처리하고, 건조·경화된 도체(12b) 부위를 활성화하고, 적당히 에칭을 행하여 밀착성이 높아진 도체(12b)에, 예를 들면, 황산구리(10g/L), EDTA(30g/L)를 함유하고, 수산화나트륨에 의해, pH 12.5로 조정되어 있는 무전해 구리 도금액 등에 의해 시드층(16)을 피복하고, 도체(12b)로 이루어지는 회로 패턴이 비후(肥厚)하도록 한다. 이와 같이, 도체(12b)로 이루어지는 회로 패턴을 기판(10) 상에 형성한 후, 무전해 도금 등에 의해 시드층(16)을 형성시켜 보강함으로써, 후속 공정의 레이저 가공 공정에 있어서, 회로 패턴을 형성하고 있는 도체(12b)가 레이저(17)에 의해 제거되어 버리는 것을 방지할 수 있어, 원하는 회로 패턴을 형성하는 것이 가능해진다. 그리고, 무전해 구리 도금액을 사용한 처리에 대하여 설명하였으나, 이에 한정되는 것은 아니다.

[절연 수지 적층 공정]

제1 절연층(1L)을 구성하는 절연 수지(11)의 기판 상에, 도전층(2L)을 구성하는 도체(12b)로 이루어지는 회로 패턴을 형성한 후, 또는 도체(12b)에 무전해 도금 등에 의한 시드층(16)을 피복한 회로 패턴을 형성한 후, 다음에, 도 2의 (B)에 나타낸 바와 같이, 상기 기판(10) 상에 제2 절연층(3L)이 되는 절연 수지(13)를 적층한다. 적층하는 절연 수지(13)는, 후의 공정에 있어서 처리되는 레이저 가공 등에 의해 트렌치 형성이 가능한 수지를 사용하는 것이 바람직하고, 또한 전(前) 공정에서 기판(10) 상에 도포한 도전성 페이스트(12a)로 이루어지는 도체(12b)와의 밀착성이 높은 수지를 사용하는 것이 바람직하다. 예를 들면, 이들에 한정되는 것은 아니지만, 유리 에폭시 수지, 페놀 수지, 유리 폴리이미드 수지, 유리 비스말레이미드 수지, 유리 폴리페닐렌옥사이드 수지, 아라미드에폭시 수지, 액정 폴리머 필름 등을 사용할 수 있다.

이들 제2 절연층(3L)이 되는 절연 수지(13)를, 주지의 기술로 가열·가압함으로써 서로 붙게 하여, 회로 패턴이 형성된 제1 절연층(1L)을 구성하는 절연 수지(11) 상에 적층시켜 간다. 열압착의 일례로서는, 온도 200℃ ~ 300℃, 압력 10kg/cm²~ 60kg/cm² 등의 조건을 들 수 있지만, 절연 수지의 유리 전이 온도나 결정(結晶) 융해(融解) 온도 등을 고려하여 설정하는 것이 바람직하다.

[트렌치 형성 공정]

도전층(2L)을 구성하는 도체(12b)로 이루어지는 회로 패턴을 형성한 기판(10) 상에, 제2 절연층(3L)이 되는 절연 수지(13)를 적층한 후, 도 2의 (C)에 나타낸 바와 같이, 이 제2 절연층(3L)을 구성하는 절연 수지(13)에 트렌치(14)를 형성하고, 이 트렌치(14)를 통하여, 회로 패턴을 형성하고 있는 도체(12b)를 노출시킨다. 여기서, 트렌치라는 용어는, 연장된 홈, 및 국부적인 바이아(via), 즉 홈의 바닥으로부터 아래에 있는 도전성 영역으로의 국부적 접점까지 연장되는 영역의 양자를 나타내는 것으로 한다.

상기 트렌치(14)의 형성 방법으로서는, 에칭에 의한 트렌치 형성, 레이저 가공기를 사용한 레이저에 의한 트렌치 형성 등, 각종의 방법을 이용하는 것이 가능하지만, 바람직하게는, 레이저를 사용하여 트렌치를 형성하면 된다. 레이저에 의하면, 미세한 형상을 신속하게 가공하는 것이 가능해지고, 또한 종래법에 있어서 문제로 되고 있었던 노광·현상에서의 위치 어긋남·현상 불량 등의 문제점을 방지할 수 있다. 이하, 레이저를 사용한 구체예에 대하여 설명을 계속한다.

레이저(17)로서는, 미소 구멍을 형성하는 것에 일반적으로 사용되고 있는 각종의 것을 사용할 수 있고, 예를 들면, CO₂ 레이저, YAG 레이저, 엑시머 레이저 등을 사용할 수 있다. 또한, 기체 레이저인 아르곤 레이저나 헬륨-네온 레이저, 고체 레이저인 사파이어 레이저, 그 외에 색소 레이저, 반도체 레이저, 자유 전자 레이저 등을 사용해도 된다. 바람직하게는, 보다 미세공을 형성할 수 있는, Nd-YAG 레이저나 엑시머 레이저 등을 사용하여 트렌치 형성을 행하면 되지만, 형성하는 트렌치의 크기에 따라 변경하는 것이 바람직하다.

[무전해 도금 공정]

그리고, 다음에, 도 2의 (D)에 나타낸 바와 같이, 기판(10) 상에 레이저(17)에 의해 형성된 트렌지(14) 내에, 무전해 도금 금속(15)을 적층시켜 가고, 트렌치(14)를 매립하고, 도전층(2L)을 구성하는 회로 패턴을 묘화하고 있는 도체(12b)와 도통 가능하게 한다. 이하 구체적으로, 이 무전해 도금 공정에 대하여, 그 전처리(前處理) 공정으로부터 차례로 설명해 간다.

먼저, 트렌치 형성 공정에 있어서, 레이저(17)에 의해 트렌치(14)가 형성된 제2 절연층(3L)을 구성하는 절연 수지(13)를 표면으로 한 기판(10)에 대하여, 디스미어(desmear) 처리를 행한다. 이 디스미어 처리는, 트렌치(14)의 형성 시에 발생한 스미어나 잔류 수지를 제거할 목적으로 행해진다. 디스미어 처리 용액으로서는, 예를 들면, 과망간산칼륨, 수산화나트륨, 이온 교환수로 이루어지는 알칼리성 과망간산 염의 혼합액 등, 주지의 처리액을 사용하고, 50℃ ~ 80℃의 온도 조건 하에서 10 ~ 20분간, 기판을 디스미어 처리 용액 중에 침지시켜 행한다. 이와 같이, 레이저(17)에 의한 트렌치 형성 시에 발생한 스미어나 잔류 수지를 제거함으로써, 트렌치(14) 내에 충전시키는 무전해 도금 금속(15)과 도체(12b)와의 도통 불량이나 접속성의 악화, 또한 단선 등을 방지할 수 있다. 그리고, 이 디스미어 처리는, 플라즈마나 엑시머 레이저를 사용한 물리적인 디스미어 처리라도 된다.

또한, 트렌치 형성에 의해, 트렌치(14) 내부에 공기류가 생긴 경우에는, 적당히 탈기(脫氣) 처리를 행하도록 해도 된다. 이 탈기 처리는, 그 후의 공정에 있어서, 공기류의 존재에 의해 생기는 트렌치(14) 내로의 약액의 침투 저해를 방지할 목적으로 행해진다.

디스미어 용액 등을 기판 표면으로부터 수세한 후에는, 이 기판에 중화 처리 및 탈지 처리를 행하여, 활성화 영역으로 되는 트렌치(14) 저부의 도체(12b) 표면을 클리닝한다. 구체적으로 설명하면, 중화 처리는, 중화 용액 중에, 예를 들면 45℃에서 5분간, 기판을 침지하고, 도체(12b) 표면을 중화시킨다. 이 중화 용액으로서는, 예를 들면, 황산, 황산 히드록실아민, 활성제, 유기산 및 이온 교환수를 함유시킨 중화 용액 등을 사용할 수 있다. 탈지 처리는, 중화 용액에 침지시킨 기판을 수세한 후, 탈지 용액 중에, 예를 들면 65℃에서 5분간, 기판을 침지하고, 도체(12b) 표면의 오일 지방 등을 탈지한다. 탈지 용액으로서는, 산성 용액을 사용해도, 알칼리성 용액을 사용해도 된다. 이들 중화 처리, 탈지 처리의 공정에 의해, 트렌치(14) 저부의 노출된 도체(12b) 표면을 청정하게 한다.

다음에, 트렌치(14) 저부의 노출된 회로 패턴을 형성하는 도체(12b) 표면을 활성화시킨다. 이 활성화 처리는, 황산이나 염산의 10% 용액으로 이루어지는 산성 용액 등을 사용하여, 산성의 용액 중에 기판을 5 ~ 10초간 침지시켜 행한다. 산성 용액으로서는, 황산이나 염산의 10% 용액 등을 사용하여 행할 수 있지만, 예를 들면, 도전성 금속 입자에 구리를 사용한 도전성 페이스트(12a)에 의해, 회로 패턴이 형성된 경우에는, 과황산염 또는 황산 및 과산화 수소수의 혼합 용액 등을 사용하여 처리하는 것이 바람직하다. 이와 같이, 산성 용액에 침지(산 처리)함으로써, 활성화 영역인 도체(12b) 표면에 남은 알칼리를 중화하고, 얇은 산화막을 용해하고, 또한 산화막을 제거한 도체(12b) 표면을 에칭(소프트 에칭)할 수 있고, 후속 공정에 있어서 형성되는 무전해 도금 금속(15)의 밀착성을 향상시켜, 도체(12b) 표면을 활성화한 상태로 한다. 그리고, 이 활성화한 트렌치(14) 저부의 도체(12b) 표면이, 그 후의 무전해 도금 금속(15)의 매립 개시점이 된다. 그리고, 트렌치(14)의 저부란, 예를 들면, 기판(10)의 하면으로부터 레이저(17)에 의해 트렌치(14)가 형성되고, 도체(12b) 표면이 위쪽에 위치해도, 트렌치(14)에 있어서의 도체(12b) 표면의 노출된 부위를 말하는 것으로 한다.

이상의 공정이, 무전해 도금의 전처리 공정이지만, 이상 설명한 전처리에 한정되지 않고, 적당히 상이한 전처리 방법을 채용할 수 있고, 또한 채용하는 금속의 종류에 따라 처리 시간이나 약액의 농도 등을 변경시켜도 되는 것은 물론이다. 또한, 무전해 도금액의 밀착성을 향상시키기 위해, 도체(12b)의 표면을 망치는 거친 처리를 무전해 도금 처리의 전에 행해도 된다. 이 거친 처리로서는, 일반적으로 알려져 있는 거친 처리 방법을 이용하여 행할 수 있다.

그리고, 이들 전처리 공정을 행한 후, 도 2의 (D)에 나타낸 바와 같이, 전처리가 행해진 트렌치(14) 저부의 도체(12b) 표면을 개시점으로 하여, 무전해 금속(15)을 트렌치(14)에 매립하는 무전해 도금 처리를 행하여 간다.

트렌치(14)로의 무전해 도금 금속(15)의 매립은, 기판(10)을 무전해 도금액에 침지함으로써, 트렌치(14)에 도금 금속(15)을 충전시켜 간다. 그 때, 트렌치(14)에는 촉매를 부여하지 않고, 즉 무전해 도금액만에 의해, 도금을 충전시켜, 트렌치(14)를 매립하여 간다. 구체적으로는, 활성화한 도체(12b) 표면을 개시점으로 하여 도금 금속(15)을 트렌치(14)의 저부로부터 개구부를 향해 적층시키도록 충전시켜, 완전히 매립한다. 그리고, 이 트렌치(14)로의 도금 금속(15)의 매립은, 활성화한 도체(12b) 표면에 무전해 도금액을 스프레이 등 함으로써, 트렌치(14) 저부의 도체(12b) 표면과 도금액을 접촉시켜, 트렌치(14)의 저부로부터 개구부를 향해 도금 금속(15)을 적층하도록 매립이 행해지도록 해도 된다.

종래, 트렌치 내부로의 도금 금속의 매립에 있어서는, 무전해 도금 처리의 전에, 기판에 촉매를 부여하여 매립을 행하도록 하고 있었으므로, 촉매가 부여된 트렌치 내의 측벽으로부터 도금 피막이 성장하고, 트렌치 개구부 부근에서 도금끼리가 서로 달라붙어, 그 트렌치 개구부보다 하부에서 보이드가 발생하여, 단선 등의 원인으로 되고 있었다.

본 실시형태에 있어서는, 전술한 바와 같이, 저부 및 내벽을 포함하는 트렌치(14) 전체에 촉매를 부여하지 않고, 무전해 도금액만을 접촉시키도록 하여 매립을 행하고 있으므로, 활성화된 도체(12b)의 표면만으로부터, 무전해 도금 금속(15)이 차례로 적층되도록 성장하여 가게 된다. 이것에 의해, 종래법에서와 같은, 촉매가 부여된 트렌치(14) 내의 측벽으로부터의 도금 피막의 성장을 없애, 트렌치(14)의 개구부 부근에서의 도금끼리의 겹침에 기인하는 보이드의 발생을 억제할 수 있으므로, 보이드의 발생에 따른 도통 불량이나 단선 등을 없애, 접속 신뢰성을 높이는 것이 가능해진다.

또한, 기판의 절연 수지 상에 촉매가 남아 버려, 절연성이 저하되어 버리는 문제점도 해소할 수 있고, 또한 어쩔수 없이 촉매가 제거되므로, 그 제거 공정에 있어서 단선 등이 발생하는 것을 방지할 수 있다.

이 무전해 도금 공정에 사용하는 도금액으로서는, 예를 들면, 무전해 구리 도금의 경우, 착화제로서 EDTA를 사용한 도금액을 사용할 수 있다. 이 구리 도금액의 조성의 일례로서는, 황산구리(10g/L), EDTA(30g/L)를 함유하고, 수산화나트륨에 의해 pH 12.5로 조정되어 있는 무전해 구리 도금액을 사용할 수 있다. 또한, 착화제로서 로셸염(rochelle salt)을 사용한 무전해 구리 도금액을 사용해도 된다. 그리고, 이 무전해 구리 도금액 중에 기판(10)을, 예를 들면 60℃ ~ 80℃의 온도 조건 하에서 30 ~ 600분간 침지하고, 트렌치(14) 저부로부터 개구부를 향해 적층하도록 차례로 구리를 석출(析出)시켜 구리 도금을 매립하여, 트렌치(14)를 매립하여 간다. 그리고, 이 무전해 구리 도금을 행하는 데 있어서는, 액의 교반을 충분히 행하여, 트렌치에 이온 공급이 충분히 행해지도록 하면 된다. 교반 방법으로서는 공기 교반이나 펌프 순환 등에 의한 방법이 있다. 또한, 장시간 도금을 실시하는 경우에는, 도금욕 중에 황산나트륨이 축적되어, 도금의 이상 석출의 원인이 되는 경우가 있으므로, 적당히 강제적으로 도금액의 일부를 걷어내도록 해도 된다.

그리고, 무전해 구리 도금액을 사용하여 무전해 도금 처리를 행하는 예에 대하여 설명하였으나, 이에 한정되지 않고, 예를 들면, 무전해 도금액으로서 무전해 니켈 도금액을 사용하여 행해도 된다. 니켈 도금액의 조성의 일례로서는, 예를 들면, 황산니켈(20g/L), 차아린산나트륨(15g/L), 구연산염(30g/L)을 함유하고, pH 8 ~ 9로 조정된 도금액을 사용할 수 있다.

또한, 이 무전해 도금에 의한 트렌치(14)의 매립에 있어서는, 무전해 도금 금속(15)이 트렌치(14) 이외의 부위에도 석출하여 버릴 경우가 있으므로, 트렌치(14) 내에 도금을 매립한 후, 필요에 따라 각종의 도금 금속 석출물 제거 처리를 행하도록 해도 된다. 구체적으로는, 전술한 디스미어 처리나, 기판의 한쪽 또는 양면으로부터 50kg/cm² ~ 70kg/cm²의 고압수를 공급하여, 도금 잔사(殘渣)인 도금 금속을 제거하는 고압 수세 처리나, 또는 브러시나 진동 등을 행하는 기계 연마나 과산화 수소수와 황산의 혼합 용액, 과황산염 암모늄 등을 사용하여 행하는 화학 연마라는 연마 처리 등의 처리를 행함으로써, 도금 잔사를 제거할 수 있다.

그리고, 본 실시형태에 있어서는, 제1 절연층(1L)을 구성하는 절연 수지(11) 상에, 도전성 페이스트(12a)에 의해 형성되는 회로 패턴으로 이루어지는 도전층(2L)을 형성하고, 제2 절연층(3L)을 구성하는 절연 수지(13)를 적층한다는, 즉 3층으로 이루어지는 배선 기판을 작성하는 예에 대해서만 설명하였으나, 이상의 공정을 복수회 반복함으로써, 또한 임의의 층수를 가진 다층 배선 기판을 형성할 수 있는 것은 물론이다.

본 실시형태에 관한 회로 형성 방법은, 이상과 같이, 제1 절연층(1L)을 구성하는 절연 수지(11)에 도전성 페이스트(12a)에 의해 회로 패턴을 형성하고, 제2 절연층(3L)을 구성하는 절연 수지(13)를 적층한 후, 트렌치(14)를 형성하여 무전해 도금 금속(15)에 의해, 도체(12b)로 이루어지는 회로 패턴과 도통 가능하도록 하고 있으므로, 이 무전해 도금 금속에 의해, 회로 패턴에 도통하기 위해 필요한 전기 전도도 및 전기 용량을 확보할 수 있고, 종래 기술에서와 같은, 회로 간에서의 접촉을 방지할 수 있어, 단선이나 쇼트라는 전기적 결함이 발생하는 경우가 없는, 미세한 회로 기판을 형성할 수 있다.

또한, 필요한 전기 전도도 및 전기 용량을 확보하기 위해, 트렌치(14) 내에 도금 금속(15)을 매립하는 무전해 도금 공정에 있어서, 촉매를 부여하지 않고, 트렌치(14) 저부의 회로 패턴을 구성하는 도체(12b) 표면을 활성화시켜, 상기 도체(12b) 표면만으로부터 도금 금속(15)이 적층되도록 성장시키고, 트렌치(14) 내를 매립하도록 하고 있으므로, 촉매를 부여하여 무전해 도금을 행하고 있었던 종래 기술에서와 같은, 트렌치 개구부 부근에서의 보이드의 발생을 방지할 수 있어, 단선 하지 않고, 충분한 양의 전기를 확실하게 도통시키도록 할 수 있다. 또한, 전기 도금에 의해 회로를 형성하고 있었던 종래 기술과 같이 레지스트나 도금 금속에 의한 회로 표면의 불균일 등을 없앨 수가 있어 표면의 불균일에 기인하는 단선이나 쇼트 등을 방지할 수 있다.

그리고, 본 발명은, 전술한 실시형태에 한정되지 않고, 본 발명의 요지를 벗어나지 않는 범위에서의 설계 변경 등이 있어도 본 발명에 포함된다.

또한, 본 발명은, 상기한 실시형태에 관한 배선 기판의 제조 방법, 빌드업 (build-up) 공법에 의한 고밀도 다층 배선 기판의 제조에만 적용되는 것이 아니고, 예를 들면, 웨이퍼 레벨 CSP(Chip Siz 에폭시 Package 또는 Chip Scal 에폭시 Package), 또는 TCP(Tape Carrier Package) 등에서의 다층 배선층의 제조 공정에도 적용되는 것이다.

[실시예]

이하, 본 발명의 구체적인 실시예에 대하여 설명한다.

[실시예 1]

도전성 금속 입자가 구리인 도전성 페이스트를 생성하고, 빌드업 기판의 유리 에폭시 수지로 이루어지는 절연 수지 상에, 압전 소자를 사용한 피에조 방식의 잉크젯법을 이용하여, 최소 선폭/라인 간격이 10㎛/10㎛의 회로를 인쇄하고, 150℃에서 60분간 건조시켜 회로 패턴을 형성한 기판을 작성하고, 그 후, 이 기판 상에 유리 에폭시 수지를 적층하여 도금 레지스트를 형성하였다.

다음에, 엑시머 레이저 가공기(히타치 비아 메카닉스사 제조)를 사용하여, 최소 선폭/라인 간격이 10㎛/10㎛의 트렌치를, 전의 공정에서 인쇄한 도전성 페이스트가 트렌지 바닥에 노출되도록, 형성하였다.

그 후, 35℃ ~ 44 ℃의 조건 하에서, 산성 클리너(우에무라(上村;UYEMURA) 공업(주) 제조 스루캅 MSC)와 황산계 에칭의 첨가제(우에무라 공업(주) 제조 스루캅 MSE)를 가하여, 10% 황산에 약 10초의 단시간 침지하고, 트렌치 저부에 노출된 도전성 페이스트의 도전성 입자인 구리를 활성화시키고, 그리고, 풀 애더티브 무전해 구리 도금액(우에무라 공업(주) 제조 스루캅 SP-2)을 사용하여, 5㎛ 두께의 도금을 행하여, 트렌치를 무전해 구리 도금으로 매립하였다.

[비교예 1]

비교예 1에서는, 세미 애더티브법에 의해 회로를 형성하였다.

즉, 빌드업 기판의 유리 에폭시 수지로 이루어지는 절연 수지에, 클리너(우에무라 공업(주) 제조 스루캅 ACL-009)를 사용하여 표면을 처리하고, 프레딥액(우에무라 공업(주) 제조 스루캅 PED-104)에 3 ~ 4분간 침지하여, Pd-Sn 촉매(우에무라 공업(주) 제조 스루캅 AT-105)를 부여하고, 그 후, 악셀레이터(우에무라 공업(주) 제조 스루캅 AL-106)에 5 ~ 10분간 침지시켜, 촉매 부여 프로세스를 행하였다.

다음에, 촉매를 부여한 기판을, 로셸염을 착화제로 한 세미 애더티브 무전해 구리 도금액(우에무라 공업(주) 제조 스루캅 PEA) 중에 30분간 침지시켜, 전해 도금의 통전용 베이스부로 되는 무전해 구리 도금 피막을 형성하였다.

그리고, 이 무전해 도금 피막 상에, 최소 선폭/라인 간격이 10㎛/10㎛의 도금 레지스트 패턴을 형성하고, 그 기판을 비아휠(via-fill)용 전기 구리 도금액(우에무라 공업(주) 제조 스루캅브 EVF)에 침지하여 전기 도금을 행하여, 구리 회로를 형성하였다.

[비교예 2]

비교예 2에서는, 풀 애더티브법에 의해 회로를 형성하였다.

즉, 빌드업 기판의 유리 에폭시 수지로 이루어지는 절연 수지층에, 클리너(우에무라 공업(주) 제조 스루캅 ACL-009)를 사용하여 표면을 처리하고, 프레딥(우에무라 공업(주) 제조 스루캅 PED-104)에 3 ~ 4분간 침지하여, Pd-Sn 촉매(우에무라 공업(주) 제조 스루캅 AT-105)를 부여하고, 그 후, 악셀레이터(우에무라 공업(주) 제조 스루캅 AL-106)에 5 ~ 10분간 침지시켜, 촉매 부여 프로세스를 행하였다.

다음에, 촉매를 부여한 기판에 대하여, 배선 패턴이 되는 도금 레지스트를 형성한 후, 산성 클리너(우에무라 공업(주) 제조 스루캅 MSC 및 우에무라 공업(주) 제조 스루캅 MSE), 10%황산 및 레듀사(우에무라 공업(주) 제조 아르캅레듀사 MAB)를 사용하여 Pd 촉매를 활성화시켰다.

그리고, 촉매가 활성화된 기판 상에 풀 애더티브 무전해 구리 도금액(우에무라 공업(주) 제조 스루캅 SP-2)을 사용하여, 무전해 구리 도금 만으로 10㎛의 두께를 가지는 구리 회로를 형성하였다.

[비교예 3]

도전성 금속 입자가 구리인 도전성 페이스트를 생성하고, 빌드업 기판의 유리 에폭시 수지로 이루어지는 절연 수지층에, 압전 소자를 사용한 피에조 방식의 잉크젯법을 이용하여, 최소 선폭/라인 간격이 10㎛/10㎛의 회로를 인쇄하고, 100℃에서 60분간 건조시켜 회로 패턴을 형성한 기판을 작성하였다.

그 후, 35℃ ~ 44℃의 조건 하에서, 산성 클리너(우에무라 공업(주) 제조 스루캅 MSC)와 황산계 에칭의 첨가제(우에무라 공업(주) 제조 스루캅 V1SE)를 가하여, 10% 황산에 약 10초의 단시간 침지하고, 회로 패턴을 형성하는 도전성 페이스트의 도전성 입자인 구리를 활성화시키고, 상기 도전성 페이스트 상에, 풀 애더티브 무전해 구리 도금액(우에무라 공업(주) 제조 스루캅 SP-2)을 사용하여, 5㎛ 두께의 도금을 행하였다.

상기 실시예 1과 비교예 1 내지 비교예 3에서 얻어진 각 회로 기판에 대하여, 쇼트 검사, 단선 검사, 회로 패턴의 위치 어긋남/현상 불량, 절연성 측정의 각각에 대하여 조사하였다. 구체적으로는, 히오키(日置; HIOKI) 전기사 제조의 하이 오옴 테스터를 사용하여, 회로 양단의 저항을 측정하고, 예를 들면, 단선 검사의 경우, 저항이 높아 지면 단선이 발생하고 있는 것으로 판단하고, 또한 쇼트 검사의 경우, 저항을 낮아지면 쇼트가 발생하고 있는 것으로 판단하였다. 또한, 회로의 위치 어긋남/현상 불량에 대하여는, 라인 센서를 사용한 광학 외관 방식에 의한 비접촉식의 검사에 의해 판단하였다. 또한, 절연성의 저하에 관하여는, 저항이 낮아지면 절연성이 저하되어 있는 것으로 판단하였다. 이하의 표 1에 검사 결과를 나타낸다.

	쇼트의 발생	단선의 발생	회로의 위치어긋남/현상 불량	절연성의 저하
실시예 1	○	○	○	○
비교예 1	×	×	×	△
비교예 2	△	×	×	×
비교예 3	×	○	○	○

표 1에 있어서, 각 검사에 관한 것으로서, 표 중의 「○」는, 표기한 이상(異常)이 발생하지 않고, 양호한 회로 기판이었음을 나타낸다. 또한, 표 중의 「×」는 복수 개의 기판의 검사 측정에서, 그 대부분에 표기한 이상이 발생하고, 제조된 회로 기판이 불량인 것을 나타낸다. 그리고, 표 중의 「△」는, 복수 개의 기판의 검사 측정에서, 그 일부에 표기한 이상이 발생한 것을 나타낸다.

상기 표 1에 나타낸 검사 결과로부터도 알 수 있는 바와 같이, 본 실시형태에 관한 회로 형성 방법을 적용한 실시예 1에 의해 형성된 회로 기판에서는, 회로 간에 있어서 접촉·스며듦은 생기지 않고, 쇼트나 단선의 도통 불량은 발생하지 않고 충분한 전기 용량을 확보할 수 있고, 또한 회로 패턴의 위치 어긋남이나, 절연층에 있어서의 절연성의 저하도 발생하지 않았다. 이에 대하여, 비교예 1에서는, 무전해 구리 도금 제거에 기인하는 것으로 생각되는 단선이 발생하고, 일부에서 쇼트도 발생하였다. 또한, 레지스트의 현상 불량이 다발하고, 또한 기판의 표면에는, 불균일도 관찰되었다. 비교예 2에서는, 도금 레지스트의 위치 어긋남이 생기고, 촉매의 잔존에 따른 절연성의 저하도 측정되었다. 또한, 이 절연성의 저하에 기인하는 것으로 생각되는 쇼트나 단선도 발생하였다. 비교예 3에서는, 단선이나 회로의 위치 어긋남, 절연성의 저하는 발생하지 않기는 했지만, 전기 용량을 확보하기 위해, 건조·경화된 도전성 페이스트에 의해 형성된 회로에 피복한 무전해 구리 도금이, 그 회로 사이에서 접촉되고, 이 접촉에 기인하는 것으로 생각되는 쇼트가 발생하였다.

이들 결과로부터, 본 실시형태에 관한 회로 형성 방법은, 종래의 방법과는 상이하고, 단선이나 회로 사이에서의 쇼트 등의 전기적 결함이 생기는 일 없이, 또한 미세한 회로 패턴을 형성하는 것이 가능하며, 고밀도화·세선화의 요구에 응할 수 있는, 접속 신뢰성이 높은 회로 기판을 형성할 수 있는 것이 분명해졌다.

Claims

절연 수지 상에 잉크젯 방식에 의해 구리 입자를 이용하여 도전성 페이스트를 도포하여 경화시켜, 회로 패턴을 형성하는 패턴 형성 공정과,
상기 회로 패턴이 형성된 절연 수지 상에, 절연 수지층을 적층하는 적층 공정과,
상기 적층 공정에 의해 적층된 절연 수지층에 트렌치(trench)를 형성하고, 상기 회로 패턴을 노출시키는 트렌치 형성 공정과,
노출된 상기 회로 패턴을 형성하는 도체 표면을 과황산염 또는 황산 및 과산화수소수의 혼합 용액에 의해 활성화하고, 비촉매 하에서, 무전해 도금에 의해 상기 트렌치 내에 무전해 도금 금속을 상기 트렌치의 저부로부터 개구부로 적층시켜 매립하는 무전해(無電解) 도금 공정
을 포함하는, 회로 형성 방법.
제1항에 있어서,
상기 트렌치 형성 공정에서는, 레이저에 의해 트렌치를 형성하는, 회로 형성 방법.
삭제
제1항에 있어서,
상기 패턴 형성 공정 후, 또한 상기 회로 패턴을 구성하는 경화된 도전성 페이스트에 시드층(seed layer)을 형성하는 시드층 형성 공정을 더 포함하는, 회로 형성 방법.
제4항에 있어서,
상기 시드층은, 무전해 도금에 의해 형성되는, 회로 형성 방법.
삭제
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