KR101533957B1 - Ｄｒａｍ 셀프 리프레쉬로부터의 고속 엑시트 - Google Patents

Ｄｒａｍ 셀프 리프레쉬로부터의 고속 엑시트 Download PDF

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Abstract

본 발명의 실시예는 DRAM 저전력 상태의 셀프 리프레쉬로부터 엑시트 타임을 향상시키기 위해 셀프 리프레쉬 모드를 중단할 수 있는 동적 랜덤 액세스 메모리(DRAM) 디바이스를 설명한다. 셀프 리프레쉬 모드의 실행 중, DRAM 디바이스는 DRAM 디바이스에 동작가능하게 연결된 메모리 제어기로부터 신호(예를 들어, 디바이스 인에이블 신호)를 수신할 수 있다. DRAM 디바이스는 메모리 제어기로부터 신호를 수신하는 것에 응답하여 셀프 리프레쉬 모드를 중단할 수 있다.

Description

ＤＲＡＭ 셀프 리프레쉬로부터의 고속 엑시트{FAST EXIT FROM DRAM SELF-REFRESH}
본 발명의 실시예는 일반적으로 전자 디바이스에 관한 것이고, 더 구체적으로는, 동적 랜덤 액세스 메모리(DRAM)의 저전력 상태 셀프 리프레쉬(self-refresh)로부터의 엑시트 타임을 향샹시키기 위한 시스템, 장치 및 방법에 관한 것이다.
DRAM 디바이스의 메모리 셀은 데이터의 비트를 저장하기 위해 트랜지스터 및 캐패시터를 포함한다. 메모리 셀은 주변 셀 및 디바이스의 기판으로의 다양한 누설 전류 경로에 기인하여 이들의 데이터가 감쇠하고 무효가 되기 때문에 "동적(dynamic)"이다. 셀의 데이터를 유효하게 유지하기 위해, 각 메모리 셀은 주기적으로 리프레쉬된다.
DRAM 메모리 어레이에서 셀의 모든 로우(row)는 로우의 데이터가 무효 상태로 감쇠하기 이전에 리프레쉬될 필요가 있다. 두 가지 타입의 리프레쉬가 존재한다: 외부 리프레쉬 및 내부 리프레쉬(즉, DRAM 디바이스는 자신을 셀프 리프레쉬 모드로 둔다).
내부 DRAM 메모리 리프레쉬 동안, 메모리 제어기는 이 리프레쉬가 언제 개시되는지에 대해 알지 못한다. 그 결과, 메모리 제어기는 DRAM에 명령을 내리기 이전에 전체 리프레쉬 사이클(tRFC) 더하기 보호 밴드, 예를 들어 10ns을 대기하도록 설계된다. 유효 명령을 내리기 이전에 메모리 제어기가 대기해야만 하는 시간 기간은 본원에서 tXS(즉, tRFC+10ns)로서 지칭된다. 2기가비트 디바이스에 대한 tRFC는 160ns의 범위에 존재한다. tRFC는 DRAM 디바이스의 밀도가 증가함에 따라 대략 두 배가 되어(예를 들어, 4기가비트 디바이스에 대한 tRFC는 300ns의 범위에 존재하고 8기가비트 디바이스에 대한 tRFC는 550ns의 범위에 존재함), tXS를 증가시킨다.
따라서, 유효 명령을 내리기 이전에 메모리 제어기가 대기해야만 하는 시간을 감소시키기 위해 DRAM 디바이스에 대한 tXS의 값을 감소시키는 것이 바람직하다.
다음의 설명은 본 발명의 구현의 예시의 방식으로 주어진 도시를 갖는 도면에 대한 논의를 포함한다. 도면은 예시로서 이해될 것이고, 제한의 방식이 아니다. 본원에서 사용된 바와 같이, 하나 이상의 "실시예"에 대한 참조는 본 발명의 적어도 하나의 구현에서 포함되는 특정 피쳐, 구조, 또는 특징을 설명하는 것으로서 이해되는 것이다. 따라서, 본원에 나타난 "일 실시예에서", 또는 "대안의 실시예에서"와 같은 구절은 본 발명의 다양한 실시예 및 구현을 설명하고, 반드시 모두가 동일한 실시예를 참조하는 것이 아니다. 하지만, 이들은 또한 반드시 상호 배타적인 것이 아니다.
도 1은 본 발명의 실시예를 활용하는 컴퓨팅 시스템의 선택된 컴포넌트의 블록도이다.
도 2는 본 발명의 실시예를 활용하는 DRAM 디바이스의 컴포넌트의 블록도이다.
도 3은 본 발명의 실시예의 흐름도이다.
도 4는 본 발명의 실시예에 따른 DRAM 리프레쉬 사이클을 도시한다.
본원에서 제시된 발명의 개념의 다른 잠재적인 실시예 또는 구현의 논의뿐만 아니라, 이하에서 논의된 실시예의 일부 또는 전부를 묘사할 수 있는, 도면의 설명을 포함하여, 특정 상세 및 구현의 설명이 이어진다. 본 발명의 실시예의 개요가 이하에서 제공되고, 도면을 참조하여 더 자세한 설명이 이어진다.
본 발명의 실시예는 DRAM 저전력 상태의 셀프 리프레쉬로부터의 엑시트 타임을 향상시키기 위해 셀프 리프레쉬 모드를 중단할 수 있는 DRAM 디바이스를 설명한다. 셀프 리프레쉬 모드는 DRAM 디바이스의 로우(row)를 리프레쉬하기 위한 모드로서 이해될 것이다. 이 모드는 DRAM에 의해 내부적으로 관리된다. 즉 DRAM 제어기는 리프레쉬 모드가 언제 개시될지에 대해 알지 못한다.
종래 기술에서, DRAM 제어기는 DRAM에 명령을 내리기 이전에 전체 리프레쉬 사이클(tRFC) 더하기 보호 밴드, 예를 들어 10ns을 대기하도록 설계된다. DRAM 디바이스가 셀프 리프레쉬 모드를 중단하는 것을 인에이블링(enabling) 함으로써, DRAM 제어기는 DRAM으로 명령을 내리기 이전에 상당히 짧은 대기 기간을 갖는다. 일 실시예에서, DRAM 디바이스는 종래 기술에 따라 기능하는(즉, 전체 셀프 리프레쉬 사이클을 실행) DRAM 디바이스의 옵션을 유지하기 위한 셀프 리프레쉬 모드를 중단하기 위해 상기 메모리 제어기에 의해 인에이블링 된다.
도 1은 본 발명의 실시예를 활용하는 컴퓨팅 시스템의 선택된 컴포넌트의 블록도이다. 컴퓨팅 시스템(100)은 복수의 프로세서(예를 들어, 중앙 처리 유닛 및/또는 코어)(150-1 내지 150-n), 메모리 제어기(110), (적어도 하나의) DRAM 메모리 디바이스(130)를 포함하는 메모리(115), 및 상호접속부(120)를 포함한다. 메모리 제어기(110)는 적어도 부분적으로, 시스템 컴포넌트와 메모리(115) 사이의 정보의 전달을 제어하여, 시스템 컴포넌트와 DRAM 메모리(130) 사이의 정보의 전달을 제어한다. 상기 시스템 컴포넌트는 프로세서(150-1 내지 150-n), 입력/출력 디바이스(예를 들어, 주변 컴포넌트 상호접속부(a peripheral component interconnect(PCI) 익스프레스 디바이스), 메모리 자체, 또는 메모리(115)로의 액세스를 요청하는 임의의 다른 시스템을 포함할 수 있다. 다른 실시예에서, 메모리 제어기(110)는 시스템 프로세서와 함께 포함(또는 집적)될 수 있다.
메모리 제어기(110) 및 DRAM 디바이스(130) 양자는 DRAM 메모리 셀의 리프레쉬를 발생시킬 수 있다. 메모리 제어기(110)는 이 메모리 셀의 일부 또는 전부를 리프레쉬하기 위해 DRAM 디바이스(130)로 명령을 내릴 수 있다. DRAM 디바이스(130)는 또한 "셀프 리프레쉬" 모드, 즉 기본적으로 디바이스의 셀을 리프레쉬하기 위한 복수의 명령(예를 들어, 각 명령은 복수의 로우의 리프레쉬를 실행할 수 있음)―를 실행할 수 있다.
이 실시예에서, 메모리 제어기(110)는 DRAM(130)을 "인에이블링"하게 하기 위한 역할(예를 들어, "클럭 인에이블" 신호의 어서팅(asserting))을 담당한다. DRAM(130)은 메모리 제어기(110)로부터 인에이블 신호(또는 셀프 리프레쉬 모드로부터의 엑시트를 개시하는 메모리 제어기(110)로부터의 전용 신호)를 수신하는 것에 응답하여 셀프 리프레쉬 모드를 실행하는 것을 중단할 수 있다. 셀프 리프레쉬 모드 실행을 중단하는 것은 메모리 제어기(110)가 유효 명령을 내리기 이전에 대기해야만 하는 시간(즉, tXS)에서의 상당한 감소를 가능하게 함이 이해될 것이다. 따라서, 셀프 리프레쉬 모드를 중단하는 것은 또한 본원에서 DRAM 셀프 리프레쉬로부터의 고속 엑시트(a fast exit)로서 지칭된다. DRAM(130)이 상기 셀프 리프레쉬 모드를 중단할 수 있는 방법을 설명하는 동작이 이하에서 설명된다.
DRAM 디바이스(130)는 이 DRAM 디바이스가 셀프 리프레쉬 모드를 중단하는 것을 가능하게 하는(즉, 상기 DRAM 디바이스에 대한 "고속 엑시트" 모드를 인에이블링하게 하는) 메모리 제어기(110)를 필요로 할 수 있다. "고속 엑시트" 모드가 인에이블링되지 않는다면, DRAM 디바이스(130)는 셀프 리프레쉬 모드를 중단하지 않을 것이다. 메모리 제어기(110)는 "고속 엑시트" 모드가 인에이블링되는지 또는 인에이블링되지 않는지를 인식할 것이고, 이에 따라 DRAM 디바이스로 명령을 내리는 타이밍을 조정할 것이다.
도 2는 본 발명의 실시예를 활용하는 DRAM 디바이스의 컴포넌트의 블록도이다. 이 예시에서, DRAM 메모리는 (적어도 하나의) DDR(double-data rate)4x4 디바이스(200)를 포함한다. DRAM 디바이스(200)는 복수의 메모리 뱅크(201 내지 216)를 포함할 수 있다(다른 실시예는 더 많거나 적은 수의 뱅크를 포함하는 디바이스에 의해 활용될 수 있다). 메모리 뱅크(201 내지 216)는 일부 실시예에서 상이한 타입의 메모리 셀을 구비할 수 있다(가령, 일 타입의 메모리 셀은 다른 것보다 빠를 수 있거나 다른 메모리 셀 타입과 비교하여 더 많거나 적은 전력을 소비할 수 있다). 또한, 예를 들어, 그래픽 DRAM, 고속 DRAM, 저전력 DRAM 등을 포함하는, 다양한 타입의 DRAM은 도 2에 도시된 메모리 뱅크에 대해 활용될 수 있다.
뱅크(201 내지 216)는 4개의 뱅크 그룹 내에서 조직화될 수 있고, 각 그룹은 4개의 뱅크(즉, 그룹(201 내지 204), (205 내지 208), (209 내지 212) 및 (213 내지 216))를 포함한다. 이 예시에서, 모든 판독 또는 기록 액세스 마다 32비트의 데이터가 전달된다.
DDR3 사양(JEDEC JESD79-3에 의해 정의됨)에 따라, 리프레쉬 기간은 64ms이고 리프레쉬 간격은 7.8us이다. 이는 리프레쉬 기간 동안 (64ms/7.8us=8K) 8K개의 리프레쉬 명령으로 변환시킨다. 이 예시에서, DRAM 디바이스(200)는 뱅크 당 32K개의 로우를 갖고, 따라서 각 리프레쉬 명령은 메모리의 4개의 로우(32K/8K=4)를 리프레쉬할 것이다.
DRAM 디바이스(200)에 의해 실행되는 셀프 리프레쉬 모드는 리프레쉬 명령의 실행 중(즉, 이 실시예에서 메모리의 4개의 로우의 리프레쉬 동안) 중단될 수 있다. DRAM 디바이스(200)가 셀프 리프레쉬 모드를 중단하기 위한 지시(예를 들어, DRAM 제어기로부터의 디바이스 인에이블 신호, 셀프 리프레쉬를 중단하기 위한 제어기로부터의 전용 신호 등)를 수신할 때, 어떤 로우가 리프레쉬되는 것이 가능한지, 및 어떤 로우가 아직 리프레쉬되지 않았는지를 추적하는 것은 후속 셀프 리프레쉬 모드 실행의 효율성을 증가시킬 수 있음이 이해될 것이다. 로우 리프레쉬는 비트(B14 내지 B0)를 포함하는 로우 어드레스 카운터(250)를 통해 추적될 수 있다. 즉, 뱅크 당 32k개의 로우가 존재하기 때문에, DRAM 디바이스(200)는 로우 어드레스 카운터(250)에 대해 15개의 로우 어드레스 비트를 필요로 할 것이다.
이 실시예에서 메모리의 4개의 로우는 리프레쉬 명령마다 리프레쉬되기 때문에, 2개의 비트(예를 들어, B0 및 B1)는 리프레쉬하기 위한 특정 로우를 나타낼 수 있고, 나머지 비트는 어떤 뱅크 그룹 및 뱅크가 리프레쉬될 로우를 포함하는지를 나타낸다. 이 예시에서, 각 리프레쉬 명령의 시작에서, 비트 B1 및 B0는 00이다. 리프레쉬 명령이 내려지면 나머지 로우 어드레스 비트 세그먼트(예를 들어, B14 내지 B2)는 하나씩 증분되고, 비트 B1 및 B0는 00, 01, 10 및 11로 순환한다. 이는 메모리의 4개의 로우가 모든 뱅크에서 리프레쉬된다는 것을 가정한 것이다.
도 3은 본 발명의 실시예의 흐름도이다. 본원에서 도시된 바와 같은 흐름도는 다양한 프로세스 액션의 시퀀스의 예를 제공한다. 특정 시퀀스 또는 순서로 도시되었지만, 달리 특정되지 않는다면, 액션의 순서는 수정될 수 있다. 따라서, 도시된 실시예는 예시로서만 이해될 것이고, 도시된 프로세스는 상이한 순서로 수행될 수 있으며, 일부 액션은 병렬로 수행될 수 있다. 추가적으로, 하나 이상의 액션은 본 발명의 다양한 실시예에서 누락될 수 있어서, 모든 액션이 모든 구현에서 필요한 것은 아니다. 다른 프로세스 흐름이 가능하다. 이하에서 설명된 동작은 DRAM 디바이스에 포함된 로직, 회로 또는 모듈을 통해 실행될 수 있다.
셀프 리프레쉬 모드는 DRAM 디바이스(300) 상에서 실행된다. 셀프 리프레쉬 모드는 복수의 명령일 수 있고, 각 명령은 DRAM 디바이스의 복수의 로우(예를 들어, 위에서 설명된 것과 같이 명령 당 4개의 로우)를 리프레쉬한다.
셀프 리프레쉬 모드는 각 DRAM 로우가 리프레쉬된 이후에 로우 어드레스 카운터를 업데이트하기 위한 명령을 포함할 수 있다(310). 위에서 설명된 바와 같이, 로우 어드레스 카운터는 리프레쉬될 DRAM 로우를 포함하는 랭크, 디바이스 및 뱅크를 나타낼 수 있다.
셀프 리프레쉬 모드가 중단될 것임을 나타내는 신호가 상기 DRAM 디바이스에 동작가능하게 연결되는 메모리 제어기로부터 수신될 수 있다(320). 일 실시예에서, 이 신호는 디바이스 인에이블 신호이다. 다른 실시예에서, 이 신호는 셀프 리프레쉬 모드가 엑시트될 것임을 나타내는 전용 신호이다. 셀프 리프레쉬 모드는 이 신호를 수신하는 것에 응답하여 중단된다(330). DRAM 디바이스는 셀프 리프레쉬 중단을 일관되게 처리하는 셀프 리프레쉬 엑시트 루틴을 포함할 수 있다.
이러한 신호가 메모리 제어기로부터 수신될 때, 셀프 리프레쉬가 DRAM 내에서 진행중이었다는 것이 가능할 수 있다. 셀프 리프레쉬가 진행중이었다면, 일 실시예에서, 셀프 리프레쉬가 로우 경계에서 중단된다. 즉, 현재 리프레쉬되고 있는 로우는 완료되지만, 로우 어드레스 카운터는 증분되지 않는다(340).
예를 들어, DRAM이 4개의 로우 중 두 번째를 리프레쉬하는 도중이었다면, 카운터가 리프레쉬의 종료시에 증분된다는 가정하에 로우 어드레스 카운터 비트[B01:B00]는 (0,1)에 있게 된다. 이 실시예에서, 세 번째 및 네 번째의 로우는 리프레쉬되지 않고 로우 어드레스 카운터 비트[B01:B00]는 (0,0)으로 리셋된다. 로우 어드레스 카운터 비트[B14:B2]는 리프레쉬 명령이 중단되기 이전과 동일한 값에 존재하게 된다. 즉, 이들은 증분되지 않는다. 다른 실시예에서, 로우 어드레스 카운터 비트[B01:B00]는 셀프 리프레쉬 모드가 중단되기 이전에 리프레쉬된 마지막의 특정 로우를 반영하기 위해 증분된다.
따라서, 본 발명의 실시예에서, 다수의 중단의 가능성에 기인하여, DRAM 디바이스의 로우는 DRAM 디바이스 셀프 리프레쉬 모드를 통해 리프레쉬될 수 없다는 것이 이해될 수 있다. 메모리 제어기는 셀 내의 데이터를 유효하게 유지하기 위해 외부 리프레쉬를 개시할 수 있다.
도 4는 본 발명의 실시예에 따른 DRAM 리프레쉬 사이클을 도시한다. 이 도면은 본 발명의 실시예에 따른 뱅크의 4개의 로우에 대한 잠재적인 셀프 리프레쉬 사이클을 도시한다.
이 실시예에서, 리프레쉬 명령은 로우(400 내지 403)를 리프레쉬할 것이다. 이 명령을 완료하기 위한 시간은 tRFC(410)로 표시되며, 반면 각각의 로우의 리프레쉬를 완료하기 위한 시간은 tRC(420)로 표시된다.
본 발명의 실시예에서 고속 셀프 리프레쉬 엑시트 타임은 tRFC(410)(더하기 보호 밴드)과는 대조적인 tRC(420)(더하기 보호 밴드)이다. 도 4에서 도시된 바와 같이, tRC(420)는 tRFC(410)보다 상당히 짧다. 이 예시에서, 2기가비트 DRAM 디바이스를 가정하면, tRFC가 160ns인 반면 tRC는 45ns이다. 고밀도 DRAM 디바이스에서 tRC와 tRFC 사이의 차이가 더 커진다는 것이 이해된다(예를 들어, 4기가비트 디바이스에 대한 tRFC는 300ns의 범위에 존재하고, 반면 8기가비트 디바이스에 대한 tRFC는 550ns의 범위에 존재한다).
일 실시예에서, 메모리 제어기는, DRAM 디바이스로 하여금 셀프 리프레쉬 모드를 엑시트하도록 야기할시에, 적어도 주기적으로 추가 DRAM 디바이스 리프레쉬 명령을 내릴 것이다. 이는 DRAM 디바이스의 모든 로우가 복수의 셀프 리프레쉬 모드 중단의 존재시에 리프레쉬됨을 보장한다.
본원에서 설명된 프로세스, 서버, 또는 툴로서 위에서 지칭된 다양한 컴포넌트는 설명된 기능을 수행하기 위한 수단이 될 수 있다. 본원에서 설명된 각 컴포넌트는 소프트웨어 또는 하드웨어, 또는 이들의 조합을 포함한다. 이들 컴포넌트는 소프트웨어 모듈, 하드웨어 모듈, 특수용도 하드웨어(예를 들어, 애플리케이션 특정 하드웨어, ASIC, DSP 등), 내장된 제어기, 하드와이어드 회로(hardwired circuitry) 등으로서 구현될 수 있다. 소프트웨어 콘텐츠(예를 들어, 데이터, 명령, 설정)는 컴퓨터 판독가능 저장 매체를 포함하는 제조물품을 통해 제공될 수 있고, 이는 실행될 수 있는 명령을 나타내는 콘텐츠를 제공한다. 콘텐츠는 본원에서 설명된 다양한 기능/동작을 수행하는 컴퓨터를 초래할 수 있다. 컴퓨터 판독가능 저장 매체는 레코딩가능/레코딩불가능 매체(예를 들어, 판독 전용 메모리(ROM), 랜덤 액세스 메모리(RAM), 자기 디스크 저장 매체, 광학 저장 매체, 플래쉬 메모리 디바이스 등)와 같은, 컴퓨터(예를 들어, 컴퓨팅 디바이스, 전자 시스템 등)에 의해 액세스가능한 형태의 정보를 제공하는 임의의 메커니즘을 포함한다. 콘텐츠는 직접 실행가능한("객체" 또는 "실행가능"한 형태), 소스 코드, 또는 차이 코드("델타" 또는 패치" 코드)가 될 수 있다. 컴퓨터 판독가능 저장 매체는 또한 콘텐츠가 다운로드될 수 있는 스토리지 또는 데이터베이스를 포함할 수 있다. 컴퓨터 판독가능 매체는 또한 판매 또는 인도시에 저장된 콘텐츠를 갖는 디바이스 또는 제품을 포함할 수 있다. 따라서, 저장된 콘텐츠를 갖는 디바이스를 인도하거나, 통신 매체를 통한 다운로드를 위해 콘텐츠를 제공하는 것은 본원에서 설명된 이러한 콘텐츠를 갖는 제조물품을 제공하는 것으로서 이해될 수 있다.

Claims (19)

  1. 복수의 명령을 포함하는 셀프 리프레쉬 모드(a self-refresh mode)를 실행하기 위한 동적 랜덤 액세스 메모리(DRAM) 디바이스―각각의 명령은 상기 DRAM 디바이스의 로우(rows)를 리프레쉬하고, 상기 DRAM 디바이스는 리프레쉬 명령의 실행 동안 상기 셀프 리프레쉬 모드를 중단시키기 위한 고속 엑시트 모드에 대해 선택적으로 인에이블링됨―와,
    상기 DRAM 디바이스가 상기 셀프 리프레쉬 모드를 중단시켜야 한다는 것을 나타내는 신호를 상기 DRAM 디바이스로 송신하기 위해 상기 DRAM 디바이스에 동작가능하게 연결된 메모리 제어기를 포함하되,
    상기 DRAM 디바이스는, 상기 메모리 제어기로부터의 상기 신호를 수신하는 것에 응답하여, 상기 고속 엑시트 모드가 인에이블링되면 상기 셀프 리프레쉬 모드를 또한 중단하거나, 또는 상기 신호에 응답하여, 상기 고속 엑시트 모드가 인에이블링되지 않으면 상기 셀프 리프레쉬 모드를 지속하는 것인
    시스템.
  2. 제 1 항에 있어서,
    상기 메모리 제어기로부터의 상기 신호는 디바이스 인에이블 신호(a device enable signal)를 포함하는
    시스템.
  3. 제 1 항에 있어서,
    상기 셀프 리프레쉬 모드는 각각의 DRAM 로우가 리프레쉬된 이후에 로우 어드레스 카운터를 업데이트하기 위한 명령을 더 포함하고, 상기 셀프 리프레쉬 모드를 중단하는 것은 DRAM 로우의 리프레쉬를 종료하는 것을 포함하는
    시스템.
  4. 제 3 항에 있어서,
    상기 로우 어드레스 카운터는 상기 DRAM 로우의 종료된 리프레쉬를 나타내기 위해 증분되지 않는 것인
    시스템.
  5. 제 3 항에 있어서,
    상기 로우 어드레스 카운터는 상기 DRAM 로우의 종료된 리프레쉬를 나타내기 위해 증분되는 것인
    시스템.
  6. 제 1 항에 있어서,
    상기 메모리 제어기는 상기 DRAM 디바이스가 상기 셀프 리프레쉬 모드를 중단하는 것을 인에이블링(enabling)하기 위해 상기 DRAM 디바이스로 신호를 또한 송신하는 것인
    시스템.
  7. 제 6 항에 있어서,
    상기 메모리 제어기는 상기 DRAM 디바이스를 인에이블링하는 것에 응답하여 상기 DRAM 디바이스의 리프레쉬를 실행하는 것인
    시스템.
  8. 장치로서,
    복수의 동적 랜덤 액세스 메모리(DRAM) 로우와,
    복수의 명령의 실행을 포함한 셀프 리프레쉬 모드를 실행하는 로직―각각의 명령은 복수의 DRAM 로우를 리프레쉬하고, 상기 장치는 리프레쉬 명령의 실행 동안 상기 셀프 리프레쉬 모드를 중단시키기 위한 고속 엑시트 모드에 대해 선택적으로 인에이블링됨―과,
    상기 장치에 동작가능하게 연결된 메모리 제어기로부터 상기 장치가 상기 셀프 리프레쉬 모드를 중단시켜야 한다는 것을 나타내는 신호를 수신하는 로직과,
    상기 메모리 제어기로부터 상기 신호를 수신하는 것에 응답하여, 상기 고속 엑시트 모드가 인에이블링되면 상기 셀프 리프레쉬 모드를 중단하거나, 또는 상기 신호에 응답하여, 상기 고속 엑시트 모드가 인에이블링되지 않으면 상기 셀프 리프레쉬 모드를 지속하는 로직을 포함하는
    장치.
  9. 제 8 항에 있어서,
    상기 메모리 제어기로부터의 상기 신호는 디바이스 인에이블 신호를 포함하는
    장치.
  10. 제 8 항에 있어서,
    상기 셀프 리프레쉬 모드는 각각의 DRAM 로우가 리프레쉬된 이후에 로우 어드레스 카운터를 업데이트 하기 위한 명령을 더 포함하고, 상기 셀프 리프레쉬 모드를 중단하는 것은 DRAM 로우의 리프레쉬를 종료하는 것을 포함하는
    장치.
  11. 제 10 항에 있어서,
    상기 로우 어드레스 카운터는 상기 DRAM 로우의 종료된 리프레쉬를 나타내기 위해 증분되지 않는 것인
    장치.
  12. 제 10 항에 있어서,
    상기 로우 어드레스 카운터는 상기 DRAM 로우의 종료된 리프레쉬를 나타내기 위해 증분되는 것인
    장치.
  13. 제 8 항에 있어서,
    상기 장치가 상기 셀프 리프레쉬 모드를 중단하는 것을 인에이블링하도록 상기 메모리 제어기로부터 신호를 수신하는 로직을 더 포함하는
    장치.
  14. 동적 랜덤 액세스 메모리(DRAM) 디바이스 상에서 셀프 리프레쉬 모드를 실행하는 단계―상기 셀프 리프레쉬 모드는 복수의 명령을 포함하고, 각각의 명령은 DRAM 디바이스의 복수의 로우를 리프레쉬하고, 상기 DRAM 디바이스는 리프레쉬 명령의 실행 동안 상기 셀프 리프레쉬 모드를 중단시키기 위한 고속 엑시트 모드에 대해 선택적으로 인에이블링됨―와,
    상기 DRAM 디바이스에 동작가능하게 연결된 메모리 제어기로부터 상기 DRAM 디바이스가 상기 셀프 리프레쉬 모드를 중단시켜야 한다는 것을 나타내는 신호를 수신하는 단계와,
    상기 메모리 제어기로부터 상기 신호를 수신하는 것에 응답하여, 상기 고속 엑시트 모드가 인에이블링되면 상기 셀프 리프레쉬 모드를 중단하거나, 또는 상기 신호에 응답하여, 상기 고속 엑시트 모드가 인에이블링되지 않으면 상기 셀프 리프레쉬 모드를 지속하는 단계를 포함하는
    방법.
  15. 제 14 항에 있어서,
    상기 메모리 제어기로부터의 상기 신호는 디바이스 인에이블 신호를 포함하는
    방법.
  16. 제 14 항에 있어서,
    상기 셀프 리프레쉬 모드는 각각의 DRAM 로우가 리프레쉬된 이후에 로우 어드레스 카운터를 업데이트하기 위한 명령을 더 포함하고, 상기 셀프 리프레쉬 모드를 중단하는 것은 DRAM 로우의 리프레쉬를 종료하는 것을 포함하는
    방법.
  17. 제 16 항에 있어서,
    상기 로우 어드레스 카운터는 상기 DRAM 로우의 종료된 리프레쉬를 나타내기 위해 증분되지 않는 것인
    방법.
  18. 제 16 항에 있어서,
    상기 로우 어드레스 카운터는 상기 DRAM 로우의 종료된 리프레쉬를 나타내기 위해 증분되는 것인
    방법.
  19. 제 14 항에 있어서,
    상기 DRAM 디바이스가 상기 셀프 리프레쉬 모드를 중단하는 것을 인에이블링하기 위해 상기 메모리 제어기로부터 신호를 수신하는 단계를 더 포함하는
    방법.
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8392650B2 (en) * 2010-04-01 2013-03-05 Intel Corporation Fast exit from self-refresh state of a memory device
US9292426B2 (en) 2010-09-24 2016-03-22 Intel Corporation Fast exit from DRAM self-refresh
US9053812B2 (en) 2010-09-24 2015-06-09 Intel Corporation Fast exit from DRAM self-refresh
US9158726B2 (en) 2011-12-16 2015-10-13 Inphi Corporation Self terminated dynamic random access memory
US9230635B1 (en) * 2012-03-06 2016-01-05 Inphi Corporation Memory parametric improvements
KR102050474B1 (ko) 2012-09-26 2019-11-29 삼성전자주식회사 휘발성 메모리 장치 및 메모리 컨트롤러
US9875785B2 (en) * 2015-10-01 2018-01-23 Qualcomm Incorporated Refresh timer synchronization between memory controller and memory
US9953694B2 (en) * 2016-06-06 2018-04-24 Intel Corporation Memory controller-controlled refresh abort
KR20180047778A (ko) 2016-11-01 2018-05-10 삼성전자주식회사 단계별 저전력 상태들을 갖는 메모리 장치
US10332582B2 (en) 2017-08-02 2019-06-25 Qualcomm Incorporated Partial refresh technique to save memory refresh power
CN110333770B (zh) * 2019-07-10 2023-05-09 合肥兆芯电子有限公司 存储器管理方法、存储器存储装置及存储器控制电路单元

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6778458B2 (en) * 1997-10-10 2004-08-17 Rambus Inc. Dram core refresh with reduced spike current
US20050235100A1 (en) * 2004-04-20 2005-10-20 Mikio Sakurai Semiconductor integrated circuit device, microcomputer, and electronic equipment
US6961278B2 (en) * 2003-05-29 2005-11-01 Hynix Semiconductor, Inc. Synchronous self refresh exit control method and circuit in semiconductor memory device
US7613064B1 (en) * 2006-12-19 2009-11-03 Nvidia Corporation Power management modes for memory devices

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5784291A (en) * 1994-12-22 1998-07-21 Texas Instruments, Incorporated CPU, memory controller, bus bridge integrated circuits, layout structures, system and methods
JP4000206B2 (ja) * 1996-08-29 2007-10-31 富士通株式会社 半導体記憶装置
US6317852B1 (en) 1998-10-23 2001-11-13 Vanguard International Semiconductor Corporation Method to test auto-refresh and self refresh circuitry
JP2001155483A (ja) * 1999-11-30 2001-06-08 Mitsubishi Electric Corp 半導体記憶装置
JP4152660B2 (ja) 2002-04-05 2008-09-17 三菱電機株式会社 メモリバックアップ制御装置
US6693837B2 (en) 2002-04-23 2004-02-17 Micron Technology, Inc. System and method for quick self-refresh exit with transitional refresh
JP4499982B2 (ja) * 2002-09-11 2010-07-14 株式会社日立製作所 メモリシステム
US7353329B2 (en) * 2003-09-29 2008-04-01 Intel Corporation Memory buffer device integrating refresh logic
US7345940B2 (en) * 2003-11-18 2008-03-18 Infineon Technologies Ag Method and circuit configuration for refreshing data in a semiconductor memory
KR100573831B1 (ko) * 2004-03-03 2006-04-26 주식회사 하이닉스반도체 안정적으로 셀프리프레쉬모드의 진입 및 탈출을 수행하는반도체 메모리 소자
US7088633B2 (en) 2004-05-27 2006-08-08 Qualcomm Incorporated Method and system for providing seamless self-refresh for directed bank refresh in volatile memories
US7953921B2 (en) 2004-12-28 2011-05-31 Qualcomm Incorporated Directed auto-refresh synchronization
KR100691489B1 (ko) * 2005-03-31 2007-03-09 주식회사 하이닉스반도체 반도체 기억 소자의 테스트용 셀프 리프레쉬 주기 선택회로 및 방법
KR100660874B1 (ko) * 2005-07-25 2006-12-26 삼성전자주식회사 듀얼 포트를 갖는 디램에서의 리프레시 제어 방법
US7734866B2 (en) 2005-08-04 2010-06-08 Rambus Inc. Memory with address-differentiated refresh rate to accommodate low-retention storage rows
US7369451B2 (en) * 2005-10-31 2008-05-06 Mosaid Technologies Incorporated Dynamic random access memory device and method for self-refreshing memory cells
KR100700156B1 (ko) * 2006-02-22 2007-03-28 삼성전자주식회사 다이나믹 메모리의 리프레쉬 컨트롤러, 이를 포함하는반도체 시스템 및 다이나믹 메모리의 리프레쉬 제어 방법.
US7313047B2 (en) * 2006-02-23 2007-12-25 Hynix Semiconductor Inc. Dynamic semiconductor memory with improved refresh mechanism
KR100768216B1 (ko) * 2006-03-30 2007-10-18 삼성에스디아이 주식회사 플라즈마 디스플레이 패널
KR100838375B1 (ko) 2006-04-28 2008-06-13 주식회사 하이닉스반도체 반도체 메모리 장치
US7861113B2 (en) 2007-03-16 2010-12-28 Dot Hill Systems Corporation Method and apparatus for operating storage controller system in elevated temperature environment
US8161356B2 (en) 2008-03-28 2012-04-17 Intel Corporation Systems, methods, and apparatuses to save memory self-refresh power
US8130576B2 (en) 2008-06-30 2012-03-06 Intel Corporation Memory throughput increase via fine granularity of precharge management
US8392650B2 (en) 2010-04-01 2013-03-05 Intel Corporation Fast exit from self-refresh state of a memory device
US9292426B2 (en) 2010-09-24 2016-03-22 Intel Corporation Fast exit from DRAM self-refresh
US9053812B2 (en) 2010-09-24 2015-06-09 Intel Corporation Fast exit from DRAM self-refresh

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6778458B2 (en) * 1997-10-10 2004-08-17 Rambus Inc. Dram core refresh with reduced spike current
US6961278B2 (en) * 2003-05-29 2005-11-01 Hynix Semiconductor, Inc. Synchronous self refresh exit control method and circuit in semiconductor memory device
US20050235100A1 (en) * 2004-04-20 2005-10-20 Mikio Sakurai Semiconductor integrated circuit device, microcomputer, and electronic equipment
US7613064B1 (en) * 2006-12-19 2009-11-03 Nvidia Corporation Power management modes for memory devices

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Publication number Publication date
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US9953693B2 (en) 2018-04-24

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