KR101495984B1 - 메모리 회로 및 메모리 회로의 동작 방법 - Google Patents

메모리 회로 및 메모리 회로의 동작 방법 Download PDF

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메모리 회로는 메모리 셀, 상기 메모리 셀에 연결된 데이터 라인, 입력 단자를 구비한 감지 증폭기, 상기 감지 증폭기의 상기 입력 단자에 연결된 프리차지 회로, 제1 타입의 제1 트랜지스터, 및 제1 타입의 제2 트랜지스터를 포함한다. 제1 트랜지스터는 감지 증폭기의 입력 단자와 데이터 라인 사이에 연결되고, 제2 트랜지스터는 감지 증폭기의 입력 단자와 데이터 라인 사이에 연결된다. 제1 트랜지스터는 제1 문턱 전압을 갖고, 제2 트랜지스터는 제1 문턱 전압보다 낮은 제2 문턱 전압을 갖는다.

Description

메모리 회로 및 메모리 회로의 동작 방법{MEMORY CIRCUIT AND METHOD OF OPERATING THE MEMORY CIRCUIT}
통상적인 메모리 셀에서, 감지 증폭기에 차례로 접속되는 비트 라인에 메모리 셀의 컬럼(column)이 접속된다. 소정 어드레스에 대응하는 메모리 셀의 컬럼의 타겟 메모리 셀(target memory cell) 상에 판독 동작을 수행하는 경우에, 소정 전압 레벨로 비트 라인이 충전되고(charged)[판독 동작의 "프리차지 단계(precharge phase)"로도 알려짐], 이어서 메모리 셀에 저장된 데이텀(datum)에 응답하여 비트 라인의 전압 레벨을 충전하기 위해 비트 라인에 메모리 셀이 연결된다[판독 동작의 "평가 단계(evaluation phase)"로도 알려짐]. 이어서, 감지 증폭기는 비트 라인 상의 전압 레벨을 로직 1 출력 또는 로직 0 출력[판독 동작의 "출력 단계(output phase)"로도 알려짐]으로 변환한다. 따라서, 다른 것들 중에서 소정 전압 레벨로 비트 라인을 충전하기 위해 요구되는 시간을 포함하는 다수의 팩터(factor)들에 의해 판독 동작을 수행하기 위한 시간이 결정된다.
메모리 회로는 메모리 셀, 상기 메모리 셀에 연결된 데이터 라인, 입력 단자를 구비한 감지 증폭기, 상기 감지 증폭기의 상기 입력 단자에 연결된 프리차지 회로, 제1 타입의 제1 트랜지스터, 및 제1 타입의 제2 트랜지스터를 포함한다. 제1 트랜지스터는 감지 증폭기의 입력 단자와 데이터 라인 사이에 연결되고, 제2 트랜지스터는 감지 증폭기의 입력 단자와 데이터 라인 사이에 연결된다. 제1 트랜지스터는 제1 문턱 전압을 갖고, 제2 트랜지스터는 제1 문턱 전압보다 낮은 제2 문턱 전압을 갖는다.
하나 이상의 실시형태가 첨부 도면에 대하여 한정이 아닌 예로서 설명되고, 도면 전체에 있어서 동일한 도면 부호를 가진 엘리먼트는 유사한 엘리먼트를 나타낸다.
도 1은 하나 이상의 실시형태에 의한 메모리 회로의 일부의 시스템 블록 다이어그램이다.
도 2는 하나 이상의 실시형태에 의한 메모리 회로의 예시적 감지 유닛의 회로 다이어그램이다.
도 3은 하나 이상의 실시형태에 의한 상이한 문턱 전압을 가진 트랜지스터에 의해 충전된 예시적 데이터 라인의 전압 레벨의 차트(chart)이다.
도 4a-4d는 하나 이상의 실시형태에 의한 메모리 회로의 감지 유닛의 다양한 노드들에서의 전압 레벨의 차트이다.
도 5는 하나 이상의 실시형태에 의한 메모리 회로의 감지 유닛의 동작 방법의 플로우 차트이다.
도 6은 하나 이상의 실시형태에 의한 예시적 감지 증폭기의 회로 다이어그램이다.
도 7은 하나 이상의 실시형태에 의한 메모리 회로의 다른 예시적 감지 유닛의 회로 다이어그램이다.
이하의 설명은 본 발명의 상이한 피쳐(feature)를 구현하기 위한 하나 이상의 상이한 실시형태 또는 실시예를 제공하는 것으로 이해된다. 본 발명을 간략화하기 위해 콤포넌트 및 어레인지먼트의 특정 실시예가 이하 개시된다. 물론, 이것은 단지 예시이며, 한정을 의도하지 않는다. 이 산업에서의 표준 관행(standard practice)에 따라 다양한 피쳐(feature)는 비례적으로 도시되어 있지 않으며, 예시만을 목적으로 사용된다는 것을 강조한다.
또한, 공간 관련 용어들, 예컨대 "하방의", "상방의", "수평", "수직", "위에", "아래에", "상향의", "하향의", "상부", "저부", "좌측부", "우측부" 등뿐만 아니 그 파생어들은 피쳐(feature)들의 관계에 대한 설명을 용이하게 하기 위해 사용된다. 공간 관련 용어들은 피쳐들을 포함하는 디바이스의 상이한 배향(orientation)을 커버하는 것을 의도하고 있다.
도 1은 하나 이상의 실시형태에 의한 메모리 회로(100)의 일부의 시스템 블록 다이어그램이다. 메모리 회로(100)는 제1 메모리 어레이(110), 상기 제1 메모리 어레이에 접속된 제1 멀티플렉서(multiplexer)(120), 제2 메모리 어레이(130), 상기 제2 메모리 어레이에 접속된 제2 멀티플렉서, 메모리 제어 회로(150), 및 감지 유닛(160)을 포함한다.
제1 메모리 어레이(110)는 메모리 셀의 컬럼(112[1], 112[2], 112[3], 및 112[4]) 및 메모리 셀의 로우(row)(114[1], 114[2], 114[3], 및 114[4])로 배열된(arranged) 복수의 메모리 셀을 포함한다. 메모리 셀의 4개의 컬럼과 메모리 셀의 4개의 로우만 도 1에 도시되어 있지만, 일부 실시형태에서, 제1 메모리 어레이(110)는 4개보다 많거나 적은 컬럼과 4개보다 많거나 적은 로우로 배열된 메모리 셀을 갖는다. 일부 실시형태에서, 메모리 어레이(110)의 메모리 셀은 256 내지 8192개의 컬럼과 128 내지 4096개의 로우로 배열된다.
동일 컬럼의 메모리 셀은 공통 비트 라인에 접속된다. 예컨대, 컬럼(112[1], 112[2], 112[3], 및 112[4])의 메모리 셀은 각각 비트 라인(116[1], 116[2], 116[3], 및 116[4])에 접속된다. 동일 로우의 메모리 셀은 공통 워드 라인에 접속된다. 예컨대, 로우(114[1], 114[2], 114[3], 및 114[4])의 메모리 셀은 각각 워드 라인(118[1], 118[2], 118[3], 및 118[4])에 접속된다. 제1 메모리 어레이의 비트 라인(116[1], 116[2], 116[3], 및 116[4])은 제1 멀티플렉서(120)에 접속된다.
제2 메모리 어레이(130) 및 제2 멀티플렉서(140)는 제1 메모리 어레이(110) 및 제1 멀티플렉서(120)와 유사한 구성(configuration)을 갖도록 배열된다. 따라서, 제2 메모리 어레이(130) 및 제2 멀티플렉서(140)에 관한 상세한 설명은 생략된다.
일부 실시형태에서, 메모리 어레이(110 및 130)의 메모리 셀은 DRAM(dynamic random access memory) 셀 또는 SRAM(static random access memory) 셀 등의 휘발성 메모리 셀이다. 일부 실시형태에서, 메모리 어레이(110 및 130)의 메모리 셀은 ROM(read-only memory) 셀, PROM(programmable read-only memory ) 셀, EPROM(erasable programmable read only memory) 셀, EEPROM(Electrically Erasable Programmable Read-Only Memory) 셀 또는 플래시 메모리 셀(flash memory cell) 등의 비휘발성 메모리 셀이다.
메모리 제어 회로(150)는, 버스(152)를 통해 외부 회로로부터 어드레스 정보 및 명령을 수신하고, 제1 메모리 회로(110)의 워드 라인(118[1], 118[2], 118[3], 및 118[4])을, 제2 메모리 회로(130)의 워드 라인을, 버스(154)를 통해 제1 멀티플렉서(120)를, 버스(156)를 통해 제2 멀티플렉서(140)를, 그리고 복수의 제어 신호 라인(158)을 통해 감지 유닛(160)을 제어한다. 일부 실시형태에서, 메모리 제어 회로(150)는 버스(152)로부터 타겟 어드레스와 판독 명령을 수신한다. 워드 라인 중 하나를 활성화하고, 멀티플렉서(120 또는 140)에 의해 비트 라인 중 하나를 선택함으로써 대응 메모리 셀을 선택하기 위해 메모리 제어 회로(150)는 타겟 어드레스를 디코딩한다.
감지 유닛(160)은 감지 증폭기(210), 프리차지 회로(precharge circuit)(220), 제1 스위칭 회로(230), 및 제2 스위칭 회로(240)를 포함한다. 감지 증폭기(210)는 제1 입력 단자(212), 제2 입력 단자(214), 및 출력 단자(216)를 구비한 차동 모드 증폭기(differential mode amplifier)이다. 프리차지 회로(220)는 감지 증폭기(210)의 제2 입력 단자(214) 및 제1 입력 단자(212)에 연결된다. 제1 스위칭 회로(230)는 제1 데이터 라인(252)과 제1 입력 단자(212) 사이에 연결되고, 제2 스위칭 회로(240)는 제2 데이터 라인(254)과 제2 입력 단자(214) 사이에 연결된다.
제1 데이터 라인(252)은 제1 멀티플렉서(120)와 접속되고, 제2 데이터 라인(254)은 제2 멀티플렉서(140)와 접속된다. 제1 멀티플렉서(120)는, 메모리 제어 회로(150)로부터의 제어 신호에 응답하여, 비트 라인(116[1], 116[2], 116[3], 및 116[4]) 중 하나의 비트 라인을 제1 데이터 라인(252)에 접속하고, 비트 라인(116[1], 116[2], 116[3], 및 116[4]) 중 나머지 다른 비트 라인들은 제1 데이터 라인(252)으로부터 접속 해제한다. 제2 멀티플렉서(140)는, 메모리 제어 회로(150)로부터의 다른 제어 신호에 응답하여, 제2 메모리 어레이(130)의 비트 라인 중 하나의 비트 라인을 제2 데이터 라인(254)에 접속하고, 제2 메모리 어레이(130)의 비트 라인 중 나머지 다른 비트 라인들을 제2 데이터 라인(254)으로부터 접속 해제한다.
일부 실시형태에서, 메모리 회로(100)의 판독 동작이 제1 메모리 어레이(110)의 타겟 메모리 셀을 판독하기 위한 것이면, 워드 라인(118[1], 118[2], 118[3], 및 118[4]) 중 대응하는 워드 라인이 선택되고, 비트 라인(116[1], 116[2], 116[3], and 116[4]) 중 대응하는 비트 라인이 제1 멀티플렉서(120)를 통해 제1 데이터 라인(252)에 접속된다. 한편, 감지 증폭기(210)가 차동 모드 증폭기이기 때문에, 제2 메모리 어레이(130) 및 제2 멀티플렉서(140)는 제2 데이터 라인(254)에서의 기준 전압 또는 기준 전류를 제공하도록 구성된다. 제1 데이터 라인(252) 및 제2 데이터 라인(254) 상의 신호는 제1 및 제2 스위칭 회로(230 및 240)를 통해 제1 및 제2 입력 단자(212 및 214)로 이송(transfer)된다. 이어서, 감지 증폭기(210)는 제1 및 제2 입력 단자(212 및 214)에서의 전압차 또는 전류차에 기초하여 출력 단자(216)에서 출력 신호를 생성한다.
도 2는 하나 이상의 실시형태에 의한 메모리 회로(100)의 예시적 감지 유닛(160)의 회로 다이어그램이다. 프리차지 회로(220)는 제1 P 채널 트랜지스터(222) 및 제2 P 채널 트랜지스터(224)를 포함한다. 도 2에 도시된 실시형태에서, P 채널 트랜지스터(222 및 224)는 PMOS 트랜지스터(P-type metal-oxide semiconductor field effect transistor)이다. 제1 P 채널 트랜지스터(222)의 소스와 제2 P 채널 트랜지스터(224)의 소스는 프리차지 전압 서플라이(precharge voltage supply)(VDD)에 연결된다. 제1 P 채널 트랜지스터(222)의 드레인은 감지 증폭기(210)의 제1 입력 단자(212)에 연결되고, 제2 P 채널 트랜지스터(224)의 드레인은 감지 증폭기(210)의 제2 입력 단자(214)에 연결된다. P 채널 트랜지스터(222 및 224)의 게이트는 제어 신호 라인(158)의 제1 프리차지 제어 신호 라인(S1)에 연결된다. 프리차지 회로(220)는 프리차지 전압 서플라이(VDD)에 의해 생성되는 소정 전압 레벨(Vdd)까지 감지 증폭기(210)의 입력 단자(212 및 214)를 충전한다. 일부 실시형태에서 트랜지스터(222 및 224)는 N 채널 트랜지스터라는 것을 당업자는 인식할 것이다.
제1 스위칭 회로(230)는 제1 N 채널 트랜지스터(232) 및 제2 N 채널 트랜지스터(234)를 포함한다. 도 2에 도시된 실시형태에서, N 채널 트랜지스터(232 및 234)는 NMOS 트랜지스터(N-type metal-oxide semiconductor field effect transistor)이다. 제1 N 채널 트랜지스터(232)는 감지 증폭기(210)의 제1 입력 단자(212)에 연결된 드레인, 및 제1 데이터 라인(252)에 연결된 소스를 구비하고, 제2 N 채널 트랜지스터(234)는 감지 증폭기(210)의 제1 입력 단자(212)에 연결된 드레인 및 제1 데이터 라인(252)에 연결된 소스를 구비한다. 제1 N 채널 트랜지스터(232)는 제1 문턱 전압을 갖고, 제2 N 채널 트랜지스터(234)는 제1 문턱 전압보다 낮은 제2 문턱 전압을 갖는다. 일부 실시형태에서, 제2 문턱 전압은 제1 문턱 전압보다 낮은 약 100mV 내지 300mV이다.
제2 스위칭 회로(240)는 제3 N 채널 트랜지스터(242) 및 제4 N 채널 트랜지스터(244)를 포함한다. 도 2에 도시된 실시형태에서, N 채널 트랜지스터(242 및 244)도 NMOS 트랜지스터(N-type metal-oxide semiconductor field effect transistor)이다. 제3 N 채널 트랜지스터(242)는 감지 증폭기(210)의 제2 입력 단자(214)에 연결된 드레인, 및 제2 데이터 라인(254)에 연결된 소스를 구비하고, 제4 N 채널 트랜지스터(244)는 감지 증폭기(210)의 제2 입력 단자(214)에 연결된 드레인 및 제2 데이터 라인(254)에 연결된 소스를 구비한다. 제3 N 채널 트랜지스터(242)는 제3 문턱 전압을 갖고, 제4 N 채널 트랜지스터(244)는 제3 문턱 전압보다 낮은 제4 문턱 전압을 갖는다. 일부 실시형태에서, 제4 문턱 전압은 제3 문턱 전압보다 낮은 약 100mV 내지 300mV이다.
적어도 하나의 실시형태에서, 제1 N 채널 트랜지스터(232) 및 제3 N 채널 트랜지스터(242)는 실질적으로 동일한 전기적 특성을 갖고, 제2 N 채널 트랜지스터(234) 및 제4 N 채널 트랜지스터(244)는 실질적으로 동일한 전기적 특성을 갖는다. 일부 실시형태에서, 트랜지스터(222 및 224)가 N 채널 트랜지스터인 경우에, 트랜지스터(232, 234, 242, 및 244)는 P 채널 트랜지스터라는 것을 당업자는 인식할 것이다.
제2 및 제4 N 채널 트랜지스터(234 및 244)의 게이트는 제어 신호 라인(158)의 제2 프리차지 제어 신호 라인(S2)에 연결되고, 제1 및 제3 N 채널 트랜지스터(232 및 242)의 게이트는 제어 신호 라인(158)의 접속 제어 신호 라인(S3)에 연결된다.
일부 실시형태에서, 메모리 제어 회로(150(도 1)는, 제1 시간 기간(즉, "프리차지 단계")동안 제1 프리차지 제어 신호 라인(S1)을 통해 프리차지 회로(220)를 활성화시키고, 제1 시간 기간 후에, 제2 시간 기간(즉, "평가 단계")동안 제1 프리차지 제어 신호 라인(S1)을 통해 프리차지 회로(220)를 비활성화시킨다. 일부 실시형태에서, 메모리 제어 회로(150)는 또한 제1 시간 기간동안 제2 프리차지 제어 신호 라인(S2)을 통해 제2 및 제4 N 채널 트랜지스터(234 및 244)를 턴 온(turn on)한다. 일부 실시형태에서, 메모리 제어 회로(150)는 또한 제2 시간 기간동안 제2 프리차지 제어 신호 라인(S2)을 통해 제2 및 제4 N 채널 트랜지스터(234 및 244)를 턴 오프(turn off)한다. 적어도 하나의 실시형태에서, 제1 프리차지 제어 신호 라인(S1)은, 제2 프리차지 제어 신호 라인(S2)과 논리적으로 상보적인 제어 신호를 전달한다.
일부 실시형태에서, 메모리 제어 회로(150) 또한 제1 시간 기간동안 접속 제어 신호 라인(S3)을 통해 제1 및 제3 N 채널 트랜지스터(232 및 242)를 턴 오프하고, 제2 시간 기간동안 제1 및 제3 N 채널 트랜지스터(232 및 242)를 턴 온한다. 일부 실시형태에서, 메모리 제어 회로(150)는 제1 시간 기간 및 제2 시간 기간동안 제1 및 제3 N 채널 트랜지스터(232 및 242)를 턴 온한다.
도 3은 하나 이상의 실시형태에 의한 제1 N 채널 트랜지스터(232) 및 제2 N 채널 트랜지스터(234) 등의 상이한 문턱 전압을 가진 트랜지스터에 의해 충전된 예시적 데이터 라인(252)의 전압 레벨의 차트(chart)이다. 제1 스위칭 회로(230)의 동작이 더 상세히 설명될 것이다. 제2 스위칭 회로(240)의 동작은 제1 스위칭 회로(230)와 동일하므로 그 상세한 설명은 생략한다.
도 3에 도시된 실시형태에서, N 채널 트랜지스터(232 및 234)를 턴 온/턴 오프하는데 사용되는 제2 프리차지 제어 신호 라인(S2) 및 접속 제어 신호 라인(S3)은 프라차지 전압 서플라이(VDD)에 의해 생성되는 소정 전압 레벨(Vdd)과 동일한 전압 레벨에 있다. 제1 N 채널 트랜지스터(232)는 제1 문턱 전압(VT)을 갖고, 제2 N 채널 트랜지스터(234)는 제1 문턱 전압(VT)보다 낮은 제2 문턱 전압(LVT)을 갖는다.
프리차지 단계동안, 제1 N 채널 트랜지스터(232) 및 제2 N 채널 트랜지스터(234)는 프리차지 회로(220)로부터 제1 데이터 라인(252)으로 충전 전류가 전달될 수 있게 하는 포화 영역에서 최초로 동작된다. 제1 데이터 라인에서의 전압 레벨이 제1 N 채널 트랜지스터(232)에 대하여 Vdd-VT에 근접한 레벨 또는 제2 N 채널 트랜지스터(234)에 대하여 Vdd-LVT에 근접한 레벨로 증가되는 경우에, 제1 N 채널 트랜지스터(232) 및 제2 N 채널 트랜지스터(234)의 동작은, 포화 영역으로부터 트라이오드 영역(triode region) - 트라이오드 영역은 프리차지 회로(220)로부터 제1 데이터 라인(252)으로의 전류의 양을 현저히 제한함 - 으로 점차 이동한다.
도 3에 도시된 바와 같이, 커브(310)는, 프리차지 단계동안 제2 N 채널 트랜지스터(234)만이 턴 온될 때, 제1 데이터 라인(252)에서의 전압 레벨을 나타내고, 커브(320)는 프리차지 단계동안 제1 N 채널 트랜지스터(232)만이 턴 온될 때, 제1 데이터 라인(252)에서의 전압 레벨을 나타낸다. 시간 T1에서, 제1 N 채널 트랜지스터(232)는 제1 데이터 라인(252)을 Vdd-VT까지 충전할 수 있고, 제2 N 채널 트랜지스터(234)는 제1 데이터 라인(252)을 Vdd-LVT까지 충전할 수 있으며, 두 N 채널 트랜지스터(232 및 234)는 거의 구동 전류 없이 트라이오드 영역에서 동작된다. 제2 N 채널 트랜지스터(234)는 제1 N 채널 트랜지스터(232)보다 낮은 문턱 전압을 갖도록 구성되기 때문에, 제2 N 채널 트랜지스터(234)는 트라이오드 영역으로 진입하기 전에 더 큰 구동 전류를 제공할 수 있다. 따라서, 시간 T1 전 시간 T2에서, 제2 N 채널 트랜지스터(234)는 Vdd-VT의 전압 레벨까지 제1 데이터 라인(252)을 충전할 수 있다.
따라서, 일부 실시형태에서, 제2 N 채널 트랜지스터(234)의 포화 영역과 제1 N 채널 트랜지스터(232)의 트라이오드 영역 모두로부터의 이득(benefit)을 위해, 프리차지 단계동안 제1 데이터 라인(252)을 Vdd-VT까지 충전하도록 제2 N 채널 트랜지스터(234)가 턴 온되고, 평가 단계동안 제1 데이터 라인(252)의 전압 레벨을 Vdd-VT에서 유지하도록 제1 N 채널 트랜지스터(232)가 턴 온된다. 제2 N 채널 트랜지스터(234)를 턴 온하는데 필요한 제어 신호는 소정 전압 레벨(Vdd)보다 큰 전압 레벨을 가질 필요가 없다. 따라서, 제2 N 채널 트랜지스터(234)[제1 N 채널 트랜지스터(232)보다 낮은 문턱 전압(LVT)을 가짐]가 없는 일부 다른 구성에 비해, 제2 프리차지 제어 신호 라인(S2) 상의 제어 신호는 소정 전압 레벨(Vdd)보다 크지 않고, 일부 실시형태에서 제2 프리차지 제어 신호 라인(S2)을 위한 레벨 시프터(level shifter)가 생략된다.
적어도 하나의 실시형태에서, 제2 N 채널 트랜지스터(234)가 평가 단계의 시작시에 여전히 턴 온되어 있으면, 제2 N 채널 트랜지스터(234)는 포화 영역 근처에서 여전히 동작된다. 따라서, 제2 N 채널 트랜지스터(234)는, 제1 데이터 라인(252)에서 로직 0 신호로부터의 로직 1 신호의 구별을 방해하게 될 너무 큰 전류를 허용하게 된다. 따라서, 일부 실시형태에서, 제2 N 채널 트랜지스터(234)는 평가 단계동안 턴 오프된다.
도 4a-4d는 하나 이상의 실시형태에 의한 메모리 회로(100)의 감지 유닛(160)의 다양한 노드들에서의 전압 레벨의 차트이다. 도 4a에서 커브(412 및 414)는 2개의 예시적 실시형태에 의한 접속 제어 신호 라인(S3)에서의 전압 레벨을 나타낸다. 도 4b에서 커브(422 및 424)는 각각 제1 프리차지 제어 신호 라인(S1)과 제2 프리차지 제어 신호 라인(S2)에서의 전압 레벨을 나타낸다. 도 4c에서 커브(432 및 434)는 각각 로직 1 신호, 로직 0 신호, 및 기준 신호를 감지하는 경우에 제1 데이터 라인(252)에서의 전압 레벨을 나타낸다. 도 4d에서 커브(442, 444, 및 446)는 각각 로직 1 신호, 로직 0 신호, 및 기준 신호를 감지하는 경우에 제1 입력 단자(212)에서의 전압 레벨을 나타낸다.
제1 시간 기간(I)(즉, 프리차지 단계)동안, 제1 프리차지 제어 신호 라인(S1)을 Vss[커브(422)]로 설정함으로써 프리차지 회로(220)가 활성화된다. 예컨대, 감지 증폭기의 제1 입력 단자(212)에서의 전압 레벨을 Vdd[커브(442)]로 당기기(pull) 위해 제1 프리차지 제어 신호 라인(S1)을 Vss[커브(422)]에 설정함으로써 트랜지스터(222)가 턴 온된다. 제2 프리차지 제어 신호 라인(S2)의 전압 레벨을 Vdd[커브(424)]에 설정함으로써 제2 N 채널 트랜지스터(234)가 턴 온된다. 도 3을 사용하여 설명한 바와 같이, 가능하다면, 제2 N 채널 트랜지스터(234)는 제1 N 채널 트랜즈시터(232)에만 의지하는 것보다 더 빨리 Vdd-VT를 향하여 제1 데이터 라인(252)을 당긴다(pull). 일부 실시형태에서, 프리차지 단계동안 접속 제어 신호(S3)를 Vss[커브(412)]에 설정함으로써, 제1 N 채널 트랜지스터(232)가 턴 오프된다. 일부 실시형태에서, 프리차지 단계동안 접속 제어 신호(S3)를 Vss[커브(414)]에 설정함으로써, 제1 N 채널 트랜지스터(232)가 턴 오프된다.
제2 시간 기간(II)(즉, 평가 단계)동안, 제1 프리차지 제어 신호 라인(S1)을 Vdd[커브(422)]로 설정함으로써 프리차지 회로(220)가 비활성화된다. 제2 프리차지 제어 신호 라인(S2)의 전압 레벨을 Vss[커브(424)]에 설정함으로써 제2 N 채널 트랜지스터(234)가 턴 오프된다. 도 3을 사용하여 설명한 바와 같이, 제1 데이터 라인(252)의 전압 레벨을 Vdd-VT에 유지하기 위해 접속 제어 신호(S3)를 Vdd[커브(412) 또는 커브(414)]에 설정함으로써 제1 N 채널 트랜지스터(232)가 턴 온된다. 평가 단계동안, 타겟 메모리 셀 내에 저장된 데이텀(datum)을 감지하거나 멀티플렉서(120)로부터 기준 전압 또는 기준 전류를 수신하기 위해 멀티플렉서(120)를 통해 비트 라인 중 하나에 제1 데이터 라인(252)이 연결된다. 멀티플렉서(120)에 의해 제1 데이터 라인에 연결된 비트 라인 상의 신호는, 커브 432(로직 1 판독), 434(로직 0 판독), 및 436(기준 전압/전류를 수신)에 의해 나타낸 바와 같이, 상이한 레이트(rate)로 Vss를 향하여 제1 데이터 라인(252)을 차례로 방전시킨다.
감지 증폭기(210)의 제1 입력 단자(212)는 제1 N 채널 트랜지스터(232)에 의해 제1 데이터 라인(252)으로부터 분리된다. 제1 N 채널 트랜지스터(232)의 게이트를 Vdd에서 바이어싱함으로써, 제1 N 채널 트랜지스터(232)는 감지 증폭기(210)의 입력 단자(212)를 위한 공통 베이스 증폭기로서 기능한다. 따라서, 제1 N 채널 트랜지스터(232)는 타겟 메모리 셀에 의해 드로잉된(drawn) 전류를 버퍼링하고, 입력 단자(212)에 대하여 제1 데이터 라인(252)에서의 전압 강하를 증폭시킨다. 로직 1 신호, 로직 0 신호, 또는 기준 전압/전류를 감지하기 위한 입력 단자(212)에서의 결과로서 얻어진 전압 레벨이 도 4d에 각각 커브(442, 444, 및 446)에 의해 도시된 바와 같이 도시되어 있다.
도 5는 하나 이상의 실시형태에 의한 메모리 회로(100)의 감지 유닛(160)의 동작 방법(500)의 플로우 차트이다. 따라서, 도 5에 도시된 방법(500) 이전, 도중, 및/또는 이후에 추가 프로세스들이 수행될 수 있고, 일부 다른 프로세스들은 여기서 간단하게만 설명될 수 있는 것으로 이해된다.
도 5, 도 2, 및 도 4a-4d에 도시된 바와 같이, 동작(510)에서, 프리차지 단계동안 감지 증폭기(210)의 제1 입력 단자(212)를 소정 전압 레벨(Vdd)로 충전하기 위해 프리차지 회로(220)가 활성화된다. 소정 전압 레벨(Vdd)에서 제1 N 채널 트랜지스터(232)의 제1 문턱 전압(VT)를 뺀 값(Vdd-VT)과 동일한 전압 레벨을 향하여 제1 데이터 라인(252)을 충전하기 위해 프리차지 회로(220)가 활성화되는 기간동안 제2 N 채널 트랜지스터(234)가 턴 온된다. 일부 실시형태에서, 프리차지 회로(220)가 활성화되는 기간동안 제1 N 채널 트랜지스터(232)가 턴 오프된다. 적어도 하나의 실시형태에서, 프리차지 회로(220)가 활성화되는 기간동안 제1 N 채널 트랜지스터(232)가 턴 온된다.
일부 실시형태에서, 또한, 동작(510)동안, 소정 전압 레벨(Vdd)에서 제3 N 채널 트랜지스터(242)의 제3 문턱 전압을 뺀 값과 동일한 전압 레벨을 향하여 제2 데이터 라인(254)을 충전하기 위해 프리차지 회로(220)가 활성화된다.
시간의 소정 기간동안 프리차지 회로(220)가 활성화된 후에, 프리차지 회로(220)가 비활성화되는 동작(520)으로 프로세스가 이동한다. 프리차지 회로가 비활성화되는 기간동안 제2 N 채널 트랜지스터(234)도 턴 오프된다. 일부 실시형태에서, 프리차지 회로(220)가 비활성화되는 기간동안 제1 N 채널 트랜지스터(232)도 턴 온된다. 적어도 하나의 실시형태에서, 프리차지 회로(220)가 활성화되는 기간과 비활성화되는 기간동안 제1 N 채널 트랜지스터(232)가 턴 온된다.
일부 실시형태에서, 동작(520)에서, 프리차지 회로(220)가 비활성화되는 기간동안 제4 N 채널 트랜지스터(244)가 턴 오프된다.
감지 증폭기(210)가 제1 입력 단자(212)에서의 전압 레벨 및/또는 제2 입력 단자(214)에서의 전압 레벨을 증폭하고, 감지 증폭기의 출력 단자(216)에서 판독 데이터 출력을 출력할 수 있는 동작(530)으로 프로세스가 이동한다.
도 6은 하나 이상의 실시형태에 의한 예시적 감지 증폭기(210)의 회로 다이어그램이다. 감지 증폭기(210)는 크로스-래치 회로(cross-latch circuit)(610)를 구비하고, 크로스-래치 회로(610)는 2개의 교차 연결된 인버터(inverter)(612 및 614), 제1 입력/출력 노드(616), 및 제2 입력/출력 노드(618)를 포함한다. 제1 입력/출력 노드(616) 중 하나는 출력 단자(216)에 연결된다(도 1). 감지 증폭기(210)는 트랜지스터(622, 624, 626, 및 628)도 포함한다. 트랜지스터(622)는 제1 입력/출력 노드(616)와 제1 입력 단자(212) 중 대응하는 하나에 연결된 드레인 및 소스를 구비하고, 트랜지스터(624)는 제2 입력/출력 노드(618)와 제2 입력 단자(214) 중 대응하는 하나에 연결된 드레인 및 소스를 구비한다. 트랜지스터(622 및 624)의 게이트는 제어 신호 라인(158)의 아이솔레이션 제어 신호 라인(S4)에 연결된다. 감지 증폭기(210)가 사용 가능한 제3 시간 기간(판독 동작의 출력 단계로도 나타냄)동안 트랜지스터(622 및 624)가 턴 온된다.
감지 증폭기(210)를 사용 가능 또는 사용 불가능으로 하기 위한 제어 신호 라인(158)의 감지 증폭기 인에이블링 라인(sense amplifier enabling line)(S5) 상의 제어 신호에 응답하여, 트랜지스터(626)는 크로스-래치 회로(610)를 파워 서플라이(VSS)에 대하여 접속하거나 접속 해제한다. 트랜지스터(628)는 제1 입력/출력 노드(616)와 제2 입력/출력 노드(618) 사이에 연결된다. 프리차지 단계 동안 제1 입력/출력 노드(616)와 제2 입력/출력 노드(618)를 단락(short)시키기 위해 제어 신호 라인(158)의 제3 프리차지 제어 라인(S6)에 트랜지스터(628)의 게이트가 접속된다.
도 7은 하나 이상의 실시형태에 의한 메모리 회로(100)의 다른 예시적 감지 유닛(160')의 회로 다이어그램이다. 감지 유닛(160')은 감지 증폭기(210'), 프리차지 회로(precharge circuit)(220'), 및 스위칭 회로(230')를 포함한다. 감지 유닛(160')은 바이어싱 회로(710)를 더 포함한다. 도 2에 도시된 감지 유닛(160)에 비해, 감지 증폭기(210')는 하나의 입력 단자(212')만을 갖는다.
바이어싱 회로(710)는 감지 증폭기(210')의 입력 단자(212')에 연결된다. 바이어싱 회로(710)는 프리차지 전압 서플라이(VDD) 등의 전압 서플라이와 입력 단자(212') 사이에 연결된 트랜지스터(712)를 갖는다. 평가 단계 동안, 전압 서플라이(VDD)로부터 입력 단자(212')로 기준 전류를 제공하기 위해, 트랜지스터(712)의 게이트는 기준 전압(VBIAS)에서 바이어싱된다.
감지 증폭기(210')는 인버터(inverter)(722)를 포함한다. 평가 단계 동안, 트랜지스터(712)에 의해 구동되는 전류는 인버터(722)의 트립 레벨(trip level)보다 높거나 낮은 입력 단자(212')에서 전압 레벨을 당기기 위해 스위칭 회로(230')를 통해 타겟 메모리 셀에 의해 드로잉된 전류와 경쟁한다(compete). 인버터(722)는 입력 단자(212')에서의 신호를 증폭시키고, 출력 단자(216)에서 판독 데이터를 출력한다. 프리차지 회로(220')는 프리차지 단계 동안 프리차지 전압 서플라이(VDD)에 의해 공급된 소정 전압 레벨을 향하여 입력 단자(212')에서 전압 레벨을 당긴다. 스위칭 회로(230')는 제1 N 채널 트랜지스터(732) 및 제2 N 채널 트랜지스터(734)를 갖는다. 제2 N 채널 트랜지스터(734)의 문턱 전압은 제1 N 채널 트랜지스터(732)의 문턱 전압보다 낮다. 스위칭 회로(230')의 동작은 도 4a 및 도 4b와 관련하여 도시된 동작과 기본적으로 동일하다.
일실시형태에 의하면, 메모리 회로는 메모리 셀, 상기 메모리 셀에 연결된 데이터 라인, 입력 단자를 구비한 감지 증폭기, 상기 감지 증폭기의 상기 입력 단자에 연결된 프리차지 회로, 제1 타입의 제1 트랜지스터, 및 제1 타입의 제2 트랜지스터를 포함한다. 제1 트랜지스터는 감지 증폭기의 입력 단자에 연결된 드레인, 및 데이터 라인에 연결된 소스를 구비하고, 제2 트랜지스터는 감지 증폭기의 입력 단자에 연결된 드레인 및 데이터 라인에 연결된 소스를 갖는다. 제1 트랜지스터는 제1 문턱 전압을 갖고, 제2 트랜지스터는 제1 문턱 전압보다 낮은 제2 문턱 전압을 갖는다.
다른 실시형태에 의하면, 회로는 데이터 라인, 입력 단자를 구비한 감지 증폭기, 프리차지 회로, 제1 트랜지스터, 제2 트랜지스터, 및 제어 회로를 포함한다. 프리차지 회로는 소정 전압 레벨로 감지 증폭기의 입력 단자를 충전한다. 제1 트랜지스터는 감지 증폭기의 입력 단자와 데이터 라인 사이에 연결되고, 제1 문턱 전압을 갖는다. 제2 트랜지스터는 감지 증폭기의 입력 단자와 데이터 라인 사이에 연결되고, 제1 문턱 전압보다 낮은 제2 문턱 전압을 갖는다. 제어 회로는 소정 전압 레벨보다 높지 않은 전압 레벨을 갖는 제어 신호에 의해 제2 트랜지스터를 턴 온한다.
다른 실시형태에 의하면, 회로는 감지 증폭기, 상기 감지 증폭기에 연결된 프리차지 회로, 제1 문턱 전압을 갖고 상기 감지 증폭기의 입력 단자와 데이터 라인 사이에 연결된 제1 트랜지스터, 및 상기 제1 문턱 전압보다 낮은 제2 문턱 전압을 갖고 상기 감지 증폭기의 입력 단자와 데이터 라인 사이에 연결된 제2 트랜지스터를 포함한다. 회로 동작 방법은 감지 증폭기의 입력 단자를 소정 전압 레벨로 충전하기 위해 프리차지 회로를 활성화시키는 스텝을 포함한다. 소정 전압 레벨에서 제1 트랜지스터의 제1 문턱 전압을 뺀 값과 동일한 전압 레벨을 향하여 데이터 라인을 충전하기 위해 프리차지 회로가 활성화되는 기간동안 제2 트랜지스터가 턴 온된다. 이어서 감지 증폭기가 사용 가능하게 된다.
상기 내용은 당업자가 본 발명의 상세한 내용을 더 잘 이해할 수 있도록 몇가지 실시형태의 특징의 개요를 설명한 것이다. 여기 개시된 실시형태의 동일 목적을 수행하는 것 및/또는 동일 장점을 달성하는 것을 위해 다른 프로세스 및 구조를 디자인 또는 수정하기 위한 기초로서 본 발명을 용이하게 사용할 수 있다는 것을 통상의 기술자는 인식해야 한다. 또한, 이러한 동등물은 본 발명의 사상 및 범위로부터 벗어나지 않는다는 것과 본 발명의 사상 및 범위로부터 벗어나지 않는 다양한 변경, 대체, 및 개조가 이루어질 수 있다는 것을 통상의 기술자는 인식해야 한다.

Claims (10)

  1. 메모리 회로에 있어서,
    메모리 셀;
    메모리 제어 회로;
    상기 메모리 셀에 연결된 데이터 라인(data line);
    입력 단자를 구비한 감지 증폭기;
    상기 감지 증폭기의 상기 입력 단자에 연결된 프리차지 회로(precharge circuit);
    상기 감지 증폭기의 상기 입력 단자에 연결된 드레인, 상기 데이터 라인에 연결된 소스, 및 상기 메모리 제어 회로의 제1 제어 신호 라인에 연결된 게이트를 구비하고, 제1 문턱 전압을 갖는, 제1 타입의 제1 트랜지스터; 및
    상기 감지 증폭기의 상기 입력 단자에 연결된 드레인, 상기 데이터 라인에 연결된 소스, 및 상기 메모리 제어 회로의 제2 제어 신호 라인에 연결된 게이트를 구비하고, 상기 제1 문턱 전압보다 낮은 제2 문턱 전압을 갖는, 제1 타입의 제2 트랜지스터;
    를 포함하는,
    메모리 회로.
  2. 제1항에 있어서,
    상기 메모리 셀과 접속되는 비트 라인(bit line)들; 및
    상기 비트 라인들과 상기 데이터 라인 사이에 있고, 상기 메모리 제어 회로로부터의 제어 신호에 응답하여 상기 비트 라인들 중 하나의 비트 라인을 상기 데이터 라인에 연결하고 나머지 비트 라인들을 상기 데이터 라인으로부터 연결 해제하도록 구성되는 멀티플렉서(multiplexer);
    를 더 포함하는,
    메모리 회로.
  3. 제1항에 있어서,
    상기 메모리 제어 회로는,
    제1 시간 기간 동안 상기 프리차지 회로를 활성화시키고, 상기 제1 시간 기간 후에 제2 시간 기간 동안 상기 프리차지 회로를 비활성화시키고; 그리고 상기 제1 시간 기간 동안 상기 제2 트랜지스터를 턴 온(turn on)하도록 구성되는 것인,
    메모리 회로.
  4. 제3항에 있어서,
    상기 메모리 제어 회로는 상기 제2 시간 기간 동안 상기 제1 트랜지스터를 턴 오프(turn off)하도록 더 구성되는,
    메모리 회로.
  5. 제3항에 있어서,
    상기 메모리 제어 회로는 상기 제2 시간 기간 동안 상기 제1 트랜지스터를 턴 온하도록 더 구성되는,
    메모리 회로.
  6. 제3항에 있어서,
    상기 메모리 제어 회로는 상기 제1 시간 기간 및 상기 제2 시간 기간 동안 상기 제1 트랜지스터를 턴 온하도록 더 구성되는,
    메모리 회로.
  7. 제1항에 있어서,
    상기 프리차지 회로는 프리차지 전압 서플라이에 연결된 드레인 및 상기 감지 증폭기의 상기 입력 단자에 연결된 소스를 구비하는 제2 타입의 트랜지스터를 포함하는,
    메모리 회로.
  8. 제1항에 있어서,
    상기 감지 증폭기는 또 다른 입력 단자를 구비하고,
    상기 메모리 회로는,
    또 다른 메모리 셀;
    상기 또 다른 메모리 셀에 연결된 또 다른 데이터 라인;
    상기 감지 증폭기의 상기 또 다른 입력 단자에 연결된 드레인, 상기 또 다른 데이터 라인에 연결된 소스, 및 상기 메모리 제어 회로의 제1 제어 신호에 연결된 게이트를 구비하고, 제3 문턱 전압을 갖는, 제1 타입의 제3 트랜지스터; 및
    상기 감지 증폭기의 상기 또 다른 입력 단자에 연결된 드레인, 상기 또 다른 데이터 라인에 연결된 소스, 및 상기 메모리 제어 회로의 제2 제어 신호에 연결된 게이트를 구비하고, 상기 제3 문턱 전압보다 낮은 제4 문턱 전압을 갖는, 제1 타입의 제4 트랜지스터;
    를 더 포함하는,
    메모리 회로.
  9. 회로에 있어서,
    데이터 라인;
    입력 단자를 구비한 감지 증폭기;
    상기 감지 증폭기의 상기 입력 단자를 소정 전압 레벨로 충전하도록 구성된 프리차지 회로;
    상기 감지 증폭기의 상기 입력 단자와 상기 데이터 라인 사이에 연결되고, 제1 문턱 전압을 갖는, 제1 트랜지스터;
    상기 감지 증폭기의 상기 입력 단자와 상기 데이터 라인 사이에 연결되고, 상기 제1 문턱 전압보다 낮은 제2 문턱 전압을 갖는, 제2 트랜지스터; 및
    상기 소정 전압 레벨보다 크지 않은 전압 레벨을 갖는 제어 신호에 의해 상기 제2 트랜지스터를 턴 온하도록 구성된 제어 회로;
    를 포함하고,
    상기 제1 트랜지스터는 상기 제어 회로로부터의 또 다른 제어 신호에 기초하여 턴 온 또는 턴 오프하도록 구성되는 것인, 회로.
  10. 회로를 동작시키는 방법에 있어서,
    상기 회로는,
    감지 증폭기;
    상기 감지 증폭기에 연결된 프리차지 회로;
    제1 문턱 전압을 갖고, 상기 감지 증폭기의 입력 단자와 데이터 라인 중 대응하는 하나에 연결되는 제1 트랜지스터; 및
    상기 제1 문턱 전압보다 낮은 제2 문턱 전압을 갖고, 상기 감지 증폭기의 상기 입력 단자와 상기 데이터 라인 사이에 연결되는 제2 트랜지스터;
    를 포함하고,
    상기 회로 동작 방법은,
    상기 감지 증폭기의 입력 단자를 소정 전압 레벨로 충전하기 위해 상기 프리차지 회로를 활성화시키는 단계;
    상기 소정 전압 레벨에서 상기 제1 트랜지스터의 상기 제1 문턱 전압을 뺀 값과 동일한 전압 레벨을 향하여 상기 데이터 라인을 충전하기 위해 상기 프리차지 회로가 활성화되는 기간 동안 상기 제2 트랜지스터를 턴 온하는 단계;
    상기 감지 증폭기를 인에이블링하는 단계; 및
    상기 프리차지 회로가 활성화되는 상기 기간 동안 상기 제1 트랜지스터를 턴 온 또는 턴 오프하는 단계
    를 포함하는,
    회로 동작 방법.
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