KR101483033B1 - 반도체 패키지 및 그 실장방법 - Google Patents

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Abstract

본 발명은 반도체 패키지와 반도체 패키지가 실장되는 인쇄회로기판 사이의 간격을 사용 부품이나 제조 공정 등의 상황에 맞게 반도체 패키지의 외부 단자를 선택하여 사용할 수 있는 반도체 패키지 및 그 실장 방법에 관한 것으로, 반도체 패키지는, 반도체 소자, 반도체 소자와 연결되는 전극패드, 반도체 소자 및 전극패드를 포위하는 패시베이션, 및 전극패드를 외부에 노출시키는 패시베이션의 단자홀을 포함하여 구성된다.

Description

반도체 패키지 및 그 실장방법{SEMICONDUCTOR PACKAGE AND MOUNTING METHOD}
본 발명은 반도체 패키지와 반도체 패키지가 실장되는 인쇄회로기판 사이의 간격을 사용 부품이나 제조 공정 등의 상황에 맞게 반도체 패키지의 외부 단자를 선택하여 사용할 수 있는 반도체 패키지 및 그 실장 방법에 관한 것이다.
반도체를 제조하는 공정 중 후공정 또는 패키지 공정이라 불리는 어셈블리(Assembly) 공정은, 제조된 실리콘 소자(반도체 칩)의 물리적, 화학적 및 열적인 외부의 영향을 최소화할 수 있도록 에폭시 몰드 컴파운드(Epoxy Mold Compound)와 같은 수지를 이용하여 소자를 포위함으로써 소자를 보호하고 제품을 실장하기 용이하도록 만드는 공정이다.
반도체 어셈블리 중 리드프레임(Lead Frame)을 이용하는 패키지는 인쇄회로기판에 실장되는 방식에 따라 기판의 표면의 특정 위치인 본드패드(Bond Pad)에 리드프레임을 직접 납땜(Solder)하는 SMD(Surface Mounting Device) 타입과, 기판의 관통홀(Through Hole)에 핀을 삽입한 후 납땜하는 THD(Through Hole Device) 타입으로 나눌 수 있다.
종래기술의 THD 타입의 반도체 패키지인 경우, 납땜 완료 후 납땜 용이성을 위해 사용한 플럭스(Flux)를 적절히 세척하여 제거하고 열 방출의 효과를 크게 하기 위하여 인쇄회로기판과 패키지 사이에 일정한 거리를 띄워 여유 공간을 확보하도록 설계하는 것이 일반적이다.
전술한 방식을 통상 스탠드오프(Standoff)라 하며, 그 높이는 패키지를 설계할 때 확정되는 것이 대부분이다. 따라서, 반도체 패키지를 제조한 이후에 해당 높이의 조절이 필요할 때에는 다시 패키지를 설계하면서 새로운 리드프레임을 적용해야 하는 등 패키지의 전반적인 구조를 바꿔야하는 어려움이 있다.
전술한 종래기술의 문제점을 해결하기 위하여 본 발명의 실시예에서는 반도체 패키지와 반도체 패키지가 실장되는 인쇄회로기판 사이의 간격을 사용 부품이나 제조 공정 등의 상황에 맞게 반도체 패키지의 외부 단자를 선택하여 사용할 수 있는 반도체 패키지 및 그 실장 방법을 제공하고자 한다.
상기의 기술적 과제를 해결하기 위하여 본 발명의 일 측면에 따른 반도체 패키지는, 반도체 소자, 반도체 소자와 연결되는 전극패드, 반도체 소자 및 전극패드를 포위하는 패시베이션, 및 전극패드를 외부에 노출시키는 패시베이션의 단자홀을 포함하여 구성된다.
일실시예에서, 전극패드는 본딩와이어를 통해 반도체 소자에 전기적으로 연결된다.
일실시예에서, 반도체 패키지는, 단자홀 내표면에 마련되고, 패시베이션의 외표면 입구의 단면적 대비 단자홀 내측의 단면적을 감소시키는 단차부, 만곡부 및 요철패턴 중 적어도 어느 하나를 더 포함한다.
일실시예에서, 반도체 패키지는 단자홀에 삽입되는 외부 단자를 더 포함한다. 외부 단자의 일단부는 단차부를 구비한 단자홀의 형상에 대응하는 끼워맞춤 형상을 구비할 수 있다.
일실시예에서, 반도체 패키지는 전극패드와 외부 단자 사이 또는 단자홀과 외부 단자 사이에 배열되는 도전성 접착층을 더 포함할 수 있다.
일실시예에서, 외부 단자는 제1길이의 제1 외부 단자 및 제1길이보다 긴 제2길이의 제2 외부 단자를 포함하며, 여기서 제1 외부 단자 또는 제2 외부 단자는 반도체 패키지를 인쇄회로기판에 실장할 때 요구되는 스탠드오프의 높이에 따라 선택될 수 있다.
본 발명의 일 측면에 따른 반도체 패키지의 실장 방법은, 반도체 소자, 반도체 소자와 연결되는 전극패드, 반도체 소자 및 전극패드를 포위하는 패시베이션, 및 전극패드를 외부에 노출시키는 패시베이션의 단자홀을 포함하는 반도체 패키지를 준비하는 단계, 및 단자홀에 외부 단자의 일단부를 삽입하고 외부 단자의 타단부를 인쇄회로기판의 전극홀에 삽입하는 단계를 포함하여 구성된다.
일실시예에서, 반도체 패키지의 실장 방법은, 단자홀에 외부 단자의 일단부를 삽입하기 전에, 단자홀 또는 외부 단자의 일단부에 도전성 접착제를 도포하는 단계를 더 포함할 수 있다.
본 발명에 의하면, 리드프레임을 대체하는 서로 다른 길이의 선택형 외부 단자를 반도체 패키지에 부착할 수 있는 구조를 이용함으로써 인쇄회로기판의 실장 시 다양한 높이의 스탠드오프를 갖는 반도체 패키지를 효율적으로 제공할 수 있다.
또한, 본 발명에 의하면, 리드프레임을 대체하는 서로 다른 높이의 선택형 외부 단자를 이용함으로써 다양한 높이의 스탠드오프를 갖도록 인쇄회로기판에 반도체 패키지를 효율적으로 실장할 수 있다.
또한, 본 발명에 의하면, 스탠드오프를 요구하는 사용자에 따라 불필요한 개발에 대한 낭비를 줄이고, 개발 기간을 단축함으로써 시장의 요구에 빠르게 대응할 수 있는 장점이 있다.
도 1은 본 발명의 일실시예에 따른 반도체 패키지의 단면도
도 2a 내지 도 2c는 도 1의 반도체 패키지에 채용가능한 단자홀의 단면도들
도 3a 내지 도 3c는 도 1의 반도체 패키지의 실장 방법에 대한 공정 순서도
도 4은 본 발명의 다른 실시예에 따른 반도체 패키지의 단면도
도 5는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 부분 분해 단면도
도 6은 비교예의 반도체 패키지의 실장 구조에 대한 단면도
도 7은 다른 비교예의 반도체 패키지의 실장 구조에 대한 단면도
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다. 후술하는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례에 따라 달라질 수 있다. 그러므로, 이러한 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 하여 내려져야 할 것이다.
도 1은 본 발명의 일실시예에 따른 반도체 패키지의 단면도이다.
도 1을 참조하면, 본 실시예에 따른 반도체 패키지는, 반도체 소자(11), 반도체 소자(11)와 연결되는 전극패드(13, 14), 반도체 소자(11) 및 전극패드(13, 14)를 포위하는 패시베이션(16), 및 전극패드(13, 14)를 외부에 노출시키는 패시베이션의 단자홀(17, 18)을 포함하여 구성된다.
반도체 소자(11)는 소정의 프레임(12)에 의해 지지된다. 프레임(12)은 전극패드(13, 14)를 지지할 수 있다. 프레임(12)은 패키지 기판(IC substrate)으로 지칭될 수 있다.
반도체 소자(11)는 반도체의 전기 전도 특성을 이용한 장치로서 단자의 수에 따라 2단자 소자, 3단자 소자, 다단자 소자 등으로 분류될 수 있다. 반도체 소자(11)는 전기전자부품으로 작동할 수 있도록 패키징된다. 패키징은 반도체 소자(11)에 필요한 전력을 공급하고, 반도체 소자(11) 간의 신호를 연결하고, 반도체 소자(11)에서 발생하는 열을 방출시키고, 자연적, 화학적, 물리적, 열적 환경 변화로부터 반도체 소자(11)를 보호하기 위한 것이다.
반도체 소자(11)에 노출되는 전극단자는 반도체 소자(11)의 작은 사이즈로 인하여 와이어본딩 공정을 통해 전극패드(13, 14)와 연결될 수 있다. 와이어본딩 공정 후, 반도체 소자(11)와 전극패드(13, 14)는 본딩와이어(15)에 의해 서로 전기적으로 연결된다.
전극패드(13, 14)는 반도체 소자(11)의 전극단자에 비해 큰 사이즈를 갖는다. 종래 기술(도 6 및 도 7 참조)에서는 전극패드 대신에 외부 전극의 일단부(401)가 본딩와이어(15)를 통해 반도체 소자(11)에 연결된다.
패시베이션(16)은 반도체 소자(11), 반도체 소자(11)가 실장되는 프레임(12) 및 전극패드(13, 14)를 포위하는 보호막을 지칭한다. 패시베이션(16)은 우수한 내열특성, 절연측성, 내화학성, 기계적 물성 등을 가진 재료가 이용된다. 패시베이션(16)의 재료로는 에폭시 소재 등이 이용될 수 있다.
에폭시 소재는 에폭시 수지를 포함하고, 에폭시 수지는 한 분자에 2개 이상의 에폭시 그룹(epoxide group)을 가진 화화물을 지칭한다. 에폭시 수지는 에폭시 그룹의 반응을 통해 열경화성 수지로서 기능할 수 있다. 에폭시 수지를 이용하면, 우수한 기계적 물성, 전기특성, 접착성, 내약품성을 확보할 수 있을 뿐만 아니라, 에폭시 수지와 경화제의 다양한 조합을 통해 넓은 범위의 물성 실현이 가능하다.
단자홀(17, 18)은 전극패드(13, 14)를 패시베이션(16) 외부에 노출하기 위한 구멍이다. 패시베이션(16)의 외부에서 볼 때 패시베이션(16) 외표면에 마련되는 단자홀(17, 18) 또는 단자홀 입구의 형상은 원형, 타원형, 삼각형, 사각형, 사다리꼴형, 오각형 이상의 다각형 또는 이들의 조합 형상을 가질 수 있다.
전술한 단자홀(17, 18)은 패시베이션(16)의 형성 공정 시 전극패드(13, 14) 상의 단자홀이 형성될 위치에 더미 단자를 배치한 상태에서 패시베이션(16)을 형성한 후 더미 단자를 제거함으로써 형성될 수 있다.
본 실시예에 의하면, 반도체 패키지 외부로 연장하는 외부 단자를 생략하고, 외부 단자가 삽입될 수 있는 단자홀을 구비하는 반도체 패키지를 제공한다. 즉, 본 실시예의 반도체 패키지를 이용하면, 반도체 패키지의 실장 시 요구되는 스탠드오프의 높이에 따라 서로 다른 길이의 외부 단자들 중 적절한 길이의 외부 단자를 선택하여 반도체 패키지를 실장할 수 있다.
도 2a 내지 도 2c는 도 1의 반도체 패키지에 채용가능한 단자홀의 단면도들이다.
본 실시예에 따른 반도체 패키지는, 패시베이션(16)의 일부를 제거하여 패시베이션(16) 내부에 마련된 전극패드(13, 14)를 패시베이션(16)의 외부에 노출시키는 단자홀에 외부 단자(도 3a의 20 참조)를 삽입할 때, 외부 단자가 전극패드(13, 14)에 확실하고 안정적으로 연결될 수 있도록 하는 구성을 포함한다.
즉, 반도체 패키지는, 단자홀(17, 18) 내표면에 마련되고, 패시베이션(16)의 외표면 입구의 단면적 대비 단자홀(17, 18) 내측의 단면적을 감소시키는 단차부, 만곡부 및 요철패턴 중 적어도 어느 하나를 더 포함할 수 있다.
좀더 구체적으로 설명하면, 도 2a에 도시한 바와 같이, 단자홀(17)이 전극패드를 노출시키는 개구부(171)와 패시베이션(16)의 외표면 입구(172)를 구비할 때, 단자홀(17)의 내측에는 단차부(173)가 구비될 수 있다. 이 경우, 단차부(173)는 패시베이션(16)의 외표면 입구(172)의 단면적 대비 단자홀(17, 18) 내측의 단면적을 감소시킨다. 즉, 본 실시예의 단자홀(17)의 전극패드측 개구부(171)의 단면적은 단자홀(17)의 패시베이션 외표면측 입구(172)의 단면적보다 작다.
또한, 도 2b에 도시한 바와 같이, 단자홀(17)의 내측에는 만곡부(174)가 구비될 수 있다. 만곡부(174)는 단자홀(17)의 개구부(171)의 단면적이나 입구(172)의 단면적 대비 단자홀(17) 내측 중간 부분의 단면적이 작아지도록 단자홀(17)의 내표면에서 안쪽으로 배흘림 형상으로 돌출된다. 이러한 만곡부(174)에 의하면, 단자홀(17)에 외부 단자가 삽입될 때, 단자홀(17)은 광경화성 도전성 접착제(도 3a의 19 참조)와 함께 단자홀(17)에 삽입된 외부 단자를 지지하여 외부 단자와 전극패드 간의 전기적인 연결 구조를 안정적으로 확보할 수 있다.
또한, 도 2c에 도시한 바와 같이, 단자홀(17)의 내측에는 요철패턴(175)이 구비될 수 있다. 요철패턴(175)은 전술한 개구부(171)의 단면적이나 입구(172)의 단면적 대비 단자홀(17) 내측 중간 부분의 단면적이 작아지도록 단자홀(17)의 내표면에서 내측 중심부 측으로 소정 높이로 복수회 반복적으로 돌출된다. 이러한 요철패턴(175)에 의하면, 만곡부(174)의 경우와 유사하게, 광경화성 또는 열경화성 도전성 접착제(도 3a의 19 참조)와 함께 단자홀(17)에 삽입된 외부 단자를 지지하여 외부 단자와 전극패드 간의 전기적인 연결 구조를 안정적으로 확보할 수 있다.
도 3a 내지 도 3c는 도 1의 반도체 패키지의 실장 방법에 대한 공정 순서도이다.
본 실시예에 따른 반도체 패키지의 실장 방법은, 도 3a에 도시한 바와 같이, 먼저 반도체 소자(11), 본딩와이어(15)에 의해 반도체 소자와 연결되는 전극패드(13, 14), 반도체 소자 및 전극패드를 포위하는 패시베이션(16), 및 전극패드를 외부에 노출시키는 패시베이션의 단자홀(17, 18)을 포함하는 반도체 패키지를 준비한다.
또한, 반도체 패키지와 반도체 패키지가 실장되는 인쇄회로기판 사이의 미리 설정된 스탠드오프(standoff)의 높이에 따라 여러 길이의 외부 단자들 중 적절한 길이를 갖는 외부 단자(20)를 준비한다. 스탠드오프의 높이(도 3c의 H2 참조)는 반도체 패키지를 인쇄회로기판에 납땜 완료한 후 납땜 용이성을 위해 사용한 플럭스(Flux)를 적절히 세척하고 열 방출의 효과를 크게 하기 위하여 인쇄회로기판과 반도체 패키지 사이에 일정한 거리를 띄워 여유 공간을 확보하도록 설계하는 것을 지칭한다. 본 실시예에서 스탠드오프의 높이는 종래기술의 반도체 패키지에서 사용하는 고정된 스탠드오프의 높이(도 6 및 도 7의 H1 참조)와 달리 반도체 패키지를 인쇄회로기판 상에 실장할 때 원하는 길이의 외부 단자를 선택함으로써 임의의 길이로 조정될 수 있다.
여기서, 외부 단자(20)는 몸체(201), 몸체(201)의 일측에 마련되는 일단부(202) 및 몸체(201)의 타측에 마련되는 타단부(203)를 구비할 수 있다. 일단부(202)는 단자홀(17, 18)의 삽입 방향에서의 단면(횡단면) 형상에 상응하는 형상을 구비한다. 이러한 일단부(202)의 형상은 끼워맞춤 형상으로 지칭될 수 있다.
다음, 단자홀(17, 18)에 도전성 접착제(19)를 도포한다. 도전성 접착제(19)는 에폭시 수지일 수 있다. 구현에 따라서, 도전성 접착제(19)는 단자홀(17, 18) 내에 도포되지 않고, 외부 단자(20)의 일단부(202) 상에 도포될 수 있다(도 5의 19 참조).
다음, 도 3b에 도시한 바와 같이, 외부 단자(20)의 일단부를 단자홀(17, 18)에 각각 삽입한다. 외부 단자(20)가 단자홀(17, 18)에 각각 삽입되면, 도전성 접착제(19)는 외부 단자(20)와 단자홀(17, 18) 사이의 공간을 채우는 형태로 배치되고 경화된다. 도전성 접착제(19)는 신속한 또는 적절한 경화를 위해 열이나 빛(자외선 등)에 의해 조사될 수 있다. 본 단계에 의하면, 반도체 패키지는 단자홀(17, 18)에 삽입된 소정 길이의 외부 단자(20)를 구비하게 된다.
다음, 도 3c에 도시한 바와 같이, 외부 단자(20)의 타단부(203)를 인쇄회로기판(30)의 전극홀에 삽입한다. 전극홀은 도전성 재료가 홀 내표면에 배치되어 있는 구조를 가지나, 이에 한정되지는 않는다. 예컨대, 전극홀은 홀 외표면 주위에만 도전성 패턴이 형성되는 구조를 가질 수 있다. 이 경우, 반도체 패키지는 전극홀에 삽입되는 외부 단자의 타당부 주위를 솔더링 공정에 의한 솔더로 고정함으로써 인쇄회로기판 상에 안정적으로 고정될 수 있다.
본 실시예에 의하면, 반도체 패키지와 인쇄회로기판(30) 사이의 거리 즉 스탠드오프 높이(H2)에 따라 여러 길이의 외부 단자들 중 해당 길이를 갖는 외부 단자를 선택하여 사용함으로써 인쇄회로기판에 반도체 패키지의 실장 시 다양한 높이의 스탠드오프를 갖는 반도체 패키지를 효율적으로 제공할 수 있다. 또한, 기존의 리드프레임을 대체하는 서로 다른 높이의 선택형 외부 단자를 이용함으로써 다양한 높이의 스탠드오프를 갖도록 인쇄회로기판에 반도체 패키지를 효율적으로 실장할 수 있다. 아울러, 다양한 스탠드오프를 요구하는 사용자에 따라 불필요한 개발에 대한 낭비를 줄이고, 개발 기간을 단축함으로써 시장의 요구에 빠르게 대응할 수 있는 장점이 있다.
도 4은 본 발명의 다른 실시예에 따른 반도체 패키지의 단면도이다.
도 4를 참조하면, 본 실시예에 따른 반도체 패키지는 도 3c의 스탠드오프의 높이(H2)에 상응하는 제1길이를 갖는 외부 단자 대신에 다른 높이(H3)에 상응하는 제2길이를 갖는 외부 단자(20)를 포함하여 구성된다.
제2길이는 제1길이보다 길다. 외부 단자(20)의 길이는 외부 단자의 길이 방향에서의 전체 길이에서 단자홀(17, 18)에 삽입되는 외부 단자의 일단부의 길이와 인쇄회로기판(30)의 전극홀에 삽입되는 외부 단자의 타단부(203)의 길이를 뺀 길이에 해당할 수 있다.
본 실시예에 의하면, 반도체 패키지를 인쇄회로기판에 실장할 때, 서로 다른 길이를 갖는 제1 외부 단자 또는 제2 외부 단자를 선택하여 사용함으로써 반도체 패키지에 요구되는 스탠드오프의 높이를 반도체 패키지의 실장 시에 선택하여 사용할 수 있고, 그에 의해 스탠드오프의 높이에 대한 설계 자유도를 높이고 스탠드오프의 높이 변화에 용이하고 신속하게 대응할 수 있는 장점이 있다.
도 5는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 부분 분해 단면도이다.
도 5를 참조하면, 본 실시예에 따른 반도체 패키지는 반도체 칩 형태의 반도체 소자(11), 반도체 소자(11)가 실장되는 패키지기판(12a), 패키지기판(12a)에 마련되는 전극패드(13, 14), 반도체 소자와 패키지기판과 전극패드를 포위하는 패시베이션(16), 및 전극패트를 외부에 노출시키는 단자홀(17, 18)을 포함하여 구성된다.
본 실시예에서 반도체 소자(11)는 본딩와이어(15)를 통해 전극패드(13, 14)에 연결되는 것 외에 패키지기판(12a)의 도전성 패턴(미도시)을 통해 전극패드에 연결될 수 있다. 또한, 전극패드는 본딩와이어(15)에 의해 반도체 소자(11)에 전기적으로 연결되는 제1전극패드(13) 및 제2전극패드(14) 외에 추가적인 적어도 하나의 전극패드를 더 포함할 수 있다. 예컨대, 추가 전극패드는 반도체 소자(11)가 실장되는 패키지기판(12a)의 하부측 일면에 마련될 수 있다.
전술한 경우, 외부 단자(20)는 제1단자홀(17)을 통해 제1전극패드(13)에 전기적으로 연결되는 제1외부단자(20), 제2단자홀(18)을 통해 제2전극패드(14)에 전기적으로 연결되는 제2외부단자(20) 및 또 다른 단자홀을 통해 추가 전극패드에 전기적으로 연결되는 제3외부단자를 포함할 수 있다.
본 실시예에 의하면, 반도체 패키지의 단자홀들에 각각 삽입되어 있는 외부단자들(20)를 분리하면, 전극패드와 외부 단자 사이에 배치된 도전성 접착층(19)은 전극패드 표면이나 단자홀 내측에 잔류하거나 외부 단자의 일단부 상에 잔류할 수 있다.
도 6은 비교예의 반도체 패키지의 실장 구조에 대한 단면도이고, 도 7은 다른 비교예의 반도체 패키지의 실장 구조에 대한 단면도이다.
도 6 및 도 7에 도시한 바와 같이, 기존의 반도체 패키지는 일단부(401)가 패시베이션(16)에 매립되고 타단부(402)가 솔더(50)에 의해 인쇄회로기판(30b) 또는 인쇄회로기판(30a)의 도전패턴(31)에 접합되도록 마련되는 외부 단자(40, 41)에 의해 반도체 패키지 설계시 미리 정해진 고정된 스탠드오프의 높이(H1)를 갖는다.
한편, 도 1 내지 도 5를 참조하여 설명한 본 실시예들의 반도체 패키지는 실장 시에 외부 단자를 삽입하여 사용할 수 있도록 구성된 반도체 패키지의 구조와 서로 다른 길이의 외부 단자들을 이용하여 다양한 높이의 스탠드오프를 구현할 수 있다. 즉, 본 실시예에 의하면, 반도체 패키지의 외부 단자를 반도체 패키지와 반도체 패키지가 실장되는 인쇄회로기판 사이의 간격을 사용 부품이나 제조공정 등의 상황에 맞게 선택하여 사용할 수 있는 이점이 있다.
전술한 본 발명의 설명은 예시를 위한 것이며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
11: 반도체 소자
12: 프레임
12a: 패키지기판
13, 14: 전극패드
15: 본딩와이어
16: 패시베이션
17, 18: 단자홀
19: 도전성 접착제 또는 도전성 접착층
20: 외부 단자

Claims (9)

  1. 반도체 소자;
    상기 반도체 소자와 연결되는 전극패드;
    상기 반도체 소자 및 상기 전극패드를 포위하는 패시베이션; 및
    상기 전극패드를 외부에 노출시키는 상기 패시베이션의 단자홀; 을 포함하며,
    상기 단자홀 내표면에 마련되고, 상기 패시베이션의 외표면 입구의 단면적 대비 상기 단자홀 내측의 단면적을 감소시키는 단차부, 만곡부 및 요철패턴 중 적어도 어느 하나를 더 포함하는 반도체 패키지.
  2. 청구항 1에 있어서,
    상기 전극패드는 본딩와이어를 통해 상기 반도체 소자에 전기적으로 연결되는 반도체 패키지.
  3. 삭제
  4. 청구항 1에 있어서,
    상기 단자홀에 삽입되는 외부 단자를 더 포함하는 반도체 패키지.
  5. 청구항 4에 있어서,
    상기 외부 단자의 일단부는 상기 단차부를 구비한 단자홀의 형상에 대응하는 끼워맞춤 형상을 구비하는 반도체 패키지.
  6. 청구항 4에 있어서,
    상기 전극패드와 상기 외부 단자 사이 또는 상기 단자홀과 상기 외부 단자 사이에 배열되는 도전성 접착층을 더 포함하는 반도체 패키지.
  7. 청구항 4에 있어서,
    상기 외부 단자는 제1길이의 제1 외부 단자 및 상기 제1길이보다 긴 제2길이의 제2 외부 단자를 포함하며, 상기 제1 외부 단자 또는 상기 제2 외부 단자는 반도체 패키지를 인쇄회로기판에 실장할 때 요구되는 스탠드오프의 높이에 따라 선택되는 반도체 패키지.
  8. 삭제
  9. 삭제
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* Cited by examiner, † Cited by third party
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JPH0897331A (ja) * 1994-09-29 1996-04-12 Toshiba Corp 半導体パッケージ
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KR20130102363A (ko) * 2012-03-07 2013-09-17 에스티에스반도체통신 주식회사 상부면에 도전성 단자가 형성되는 반도체 패키지 및 그 제조방법

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