KR101472292B1 - Ehd 인쇄 방식을 이용한 반도체 칩 솔더 범프 제작 방법 - Google Patents

Ehd 인쇄 방식을 이용한 반도체 칩 솔더 범프 제작 방법 Download PDF

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    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Abstract

본 발명은 EHD(Electro-Hydro-Dynamic) 인쇄 방식을 이용한 반도체 칩 솔더링 방법에 관한 것으로, 본 발명의 목적은 반도체 칩의 솔더를 형성함에 있어서 디지털 프린팅 기술을 적용함으로써 종래에 비하여 비약적으로 정밀도를 향상시킬 수 있고, 공정을 단순화시킴으로써 경제성을 높일 수 있으며, 다양한 미세 범프 형상의 구현이 가능하여 설계 유연성을 극대화시킬 수 있는, EHD 인쇄 방식을 이용한 반도체 칩 솔더링 방법을 제공함에 있다.

Description

EHD 인쇄 방식을 이용한 반도체 칩 솔더 범프 제작 방법 {Semiconductor chip soldering method using EHD printing}
본 발명은 EHD(Electro-Hydro-Dynamic) 인쇄 방식을 이용한 반도체 칩 솔더 범프 제작 방법에 관한 것이다.
전자 기술의 발달에 따라 회로의 고집적화 및 소형화 경향이 점점 더 강해지고 있다. 상식적으로 반도체 칩의 성능을 두 배 증가시키려면 그만큼 크기도 두 배로 작아져야 하고, 더욱 낮은 나노 공정 기술을 적용하여야 한다. 그런데 어느 수준 이하로 크기가 작아지게 되면 터널링 효과 등에 의하여 전자를 제어하는 것이 불가능해지는 한계가 있으며, 또한 소비 에너지 때문에 실리콘 등의 재질이 열변화로 인하여 손상을 입는 등의 문제가 발생할 수 있어, 고집적화 및 소형화에 한계가 오고 있는 실정이다. 이러한 문제를 극복하기 위하여 다양한 연구가 이루어져 오고 있는데, 그 중 한 가지가 그간 2차원으로만 만들어졌던 칩을 3차원적으로 만드는 기술이다.
3차원 적층 칩이란 즉, 그간에 2차원 칩들을 연결하던 금속 재질의 선들을 제거하고, 수직으로 적층된 칩들을 연결하여 만들어진 것을 말한다. 이 기술을 적용하면 멀티-칩들을 수직으로 쌓아 올려, 칩과 칩 사이를 통과하는 정보의 양을 획기적으로 높일 수 있다. 즉, 칩 사이의 간격이 줄어 정보들은 지금의 2차원 칩보다 무려 수백~수천 배 빨리 이동할 수 있고, 여기에 칩을 더 쌓을수록 수십~수백 배 이상의 채널 또는 통로를 만들 수 있게 된다. 이러한 3차원 적층 칩의 기본 구조나 원리가 미국특허등록 제5222014호("Three-dimensional multi-chip pad array carrier", 1993.06.22) 등에 기재되어 있다.
이러한 3차원 적층 칩의 한 예로 플립 칩(flip chip) 기술이 있는데, 플립 칩 패키징이란 반도체 칩을 회로 기판에 부착시킬 때 금속 리드(와이어)와 같은 추가적인 연결 구조나 볼 그리드 어레이(BGA)와 같은 중간 매체를 사용하지 않고 칩 아랫면의 전극 패턴을 이용해 그대로 융착시키는 방식을 말한다. 이러한 기술을 이용하면 패키지가 칩 크기와 같아 소형 및 경량화에 유리하고, 전극 간 거리(피치)를 훨씬 미세하게 할 수 있는 등의 장점이 있다.
도 1은 3차원 적층 칩의 간략한 기본 구조를 도시하고 있다. 2차원 칩의 경우 상술한 바와 같이 금속 재질의 선을 이용하여 전기적 연결이 이루어졌던 반면, 3차원 칩의 경우 도시된 바와 같이 금속 재질의 볼 범프(ball bump)를 이용하여 전기적 연결이 이루어진다. 이와 같이 3차원 적층 칩에서 적층 방향으로의 전기적 연결을 위하여 범프되어(bumped) 만들어지는 볼을 가리켜 일반적으로 솔더 볼(solder ball) 또는 솔더 범프(solder bump)라 한다. 이러한 솔더 볼은 기판들이 적층된 후 가열 및 용융에 의해 리플로우(reflow)됨으로써 상하 기판들을 물리적 및 전기적으로 연결해 준다. 또한 도 1에 도시되어 있는 바와 같이 칩의 최외측에 형성되는 솔더 볼 외에도, 도 1에서 다이(die)와 기판(subdtrate) 사이가 솔더 볼보다 더 미세한 크기의 볼(일반적으로 이를 플립 칩 범프라고 칭하기도 한다)로 서로 연결되도록 이루어지는 것을 알 수 있다.
기존에는 이러한 솔더 볼을 기판 상에 형성하기 위하여 진공 증착, 전기 도금(electroplating), 스크린 인쇄(screen printing) 등의 방법을 사용하였다. 일본특허공개 제2008-153319호("스크린 인쇄 장치 및 범프 형성 방법", 2008.07.03)에는 범프 전극 형성에 있어서 마스크에 진동을 가해 줌으로써 (추후 범프 전극이 될) 납땜용 볼이 마스크의 구멍 위치에 잘 배치되도록 하는 기술이 개시된다. 즉 솔더 볼을 기판 상의 원하는 위치에 배치하기 위하여 스크린 인쇄 기법을 사용하는 기술이 개시되는 것이다.
그런데 반도체 칩의 소형화 추세가 점점 강해짐에 따라 스크린 인쇄의 정밀도로는 충분히 원하는 만큼의 소형화를 이룰 수 없는 한계가 발생하고 있다. 특히 도 1에 나타난 바와 같이 솔더 범프(솔더 볼)보다 더 미세한 크기의 플립 칩 범프를 배치함에 있어서 종래의 솔더 범프를 배치하는 기술을 적용하기에는 정밀도가 충분히 만족되지 않는다는 점이 당업자 사이에서 지적되고 있다. 보다 구체적으로는, 현재 솔더 범프 배치에서 볼 간 간격(pitch)은 200~300㎛ 정도이며, 향후 150㎛ 정도까지 정밀화될 것이 요구되고 있는데, 플립 칩 범프 배치에서 볼 간 간격(pitch)은 50~70㎛ 정도이고 향후에는 50㎛ 이하 정도까지 정밀화될 것이 요구되고 있다.
또한, 종래의 방법은 동일 사이즈의 범프를 기판 상에 배열하는 데에는 적합하나, 다양한 사이즈의 범프들을 균일한 높이로 동일 기판 상에 배열하는 등의 좀더 복잡한 공정 등에는 적용할 수 없는 한계 또한 있다.
1. 미국특허등록 제5222014호("Three-dimensional multi-chip pad array carrier", 1993.06.22) 2. 일본특허공개 제2008-153319호("스크린 인쇄 장치 및 범프 형성 방법", 2008.07.03)
따라서, 본 발명은 상기한 바와 같은 종래 기술의 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 반도체 칩의 솔더를 형성함에 있어서 디지털 프린팅 기술을 적용함으로써 종래에 비하여 비약적으로 정밀도를 향상시킬 수 있고, 공정을 단순화시킴으로써 경제성을 높일 수 있으며, 다양한 미세 범프 형상의 구현이 가능하여 설계 유연성을 극대화시킬 수 있는, EHD 인쇄 방식을 이용한 반도체 칩 솔더 범프 제작 방법을 제공함에 있다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 EHD 인쇄 방식을 이용한 반도체 칩 솔더 범프 제작 방법은, 기판이 준비되는 기판 배치 단계; 파티클 및 솔벤트를 포함하는 혼합물 형태로 이루어지는 솔더 페이스트가 잉크젯 노즐을 이용한 EHD(Electro-Hydro-Dynamic) 인쇄 방식으로 상기 기판 상의 반도체 칩 솔더 위치에 상응하는 위치에 배치되어 솔더부를 형성하는 솔더 페이스트 인쇄 단계; 를 포함하여 이루어지는 것을 특징으로 한다.
이 때 솔더 페이스트 인쇄 단계는, 상기 잉크젯 노즐에 솔더 페이스트가 채워지는 단계; 상기 잉크젯 노즐 및 상기 기판에 반대 극성의 전압이 인가되는 단계; 상기 잉크젯 노즐이 개방되고, 인가된 전압에 의해 상기 솔더 페이스트 내의 상기 파티클이 상기 기판 상에 모여 적층되는 단계; 상기 파티클이 반도체 칩 솔더 두께에 상응하는 두께만큼 적층되면 상기 잉크젯 노즐이 폐쇄되는 단계; 를 포함하여 이루어질 수 있다.
또한 상기 솔더부는, 그 두께가 10 내지 50㎛ 범위 내가 되도록 형성될 수 있다.
또한 상기 잉크젯 노즐은, 그 직경이 5 내지 30㎛ 범위 내가 되도록 형성될 수 있다.
또한 상기 솔더 페이스트 내 파티클은, 그 직경이 수십 nm 내지 수 um범위 내가 되도록 형성될 수 있다.
또한 상기 솔더 범프 제작 방법은, 상기 솔더부가 리플로우(reflow)되어 범프로 형성되는 리플로우 단계; 를 더 포함하여 이루어질 수 있다.
본 발명에 의하면, EHD 인쇄 기법을 이용하여 반도체 칩의 솔더 범프를 형성하여 줌으로써, 진공 증착, 전기 도금, 스크린 인쇄 등과 같은 종래의 범핑 공정에 비하여 비약적으로 정밀도를 향상시킬 수 있는 큰 효과가 있다. 보다 상세히 설명하자면, 최근 디지털 프린팅 기술의 비약적인 발전으로 기존의 스크린 프린팅 등의 고전적인 방법에서 구현할 수 없었던 정밀한 피치(fine pitch)의 패턴 구현이 가능하게 되었으며, 본 발명은 이러한 기술적 진보를 토대로 디지털 인쇄 기술을 패키지 범핑 기술에 적용하여 기존의 패키지 공정의 기술적 한계를 극복할 수 있게 하는 것이다.
또한 본 발명에 의하면, 이러한 프린팅 기술은 재료의 이용 효율이 거의 80~100%에 가까워서 결과적으로 폐기물이 거의 없는 친환경 공정 실현을 가능하게 하므로, 기존의 범핑 기술의 공정 단가를 혁신적으로 낮출 수 있는 큰 효과가 있다. 더불어, 기존의 다단계 범핑 형성 기술을 단일 프린팅 공정으로 일원화시킬 수 있어, 공정 단가를 더욱 획기적으로 낮출 수 있는 경제적 효과를 얻을 수 있다.
뿐만 아니라 본 발명에 의하면, 디지털 프린팅을 이용하여 다양한 미세 범프 형상의 구현이 가능하기 때문에, 플립 칩(flip chip) 패키지용 IC 소자와 패키지 기판의 설계 유연성(design flexibility)을 훨씬 향상시킬 수 있으며, 각각의 범프 용도에 맞는 개별 범프 설계 또한 구현할 수 있게 해 주는 큰 효과가 있다.
도 1은 3차원 적층 칩의 간략한 기본 구조.
도 2는 본 발명의 반도체 칩 솔더 범프 제작 방법의 흐름도.
도 3은 본 발명에 사용되는 EHD 인쇄 방식의 개략적 단계.
도 4는 본 발명의 반도체 칩 솔더 범프 제작 방법의 실시예.
이하, 상기한 바와 같은 구성을 가지는 본 발명에 의한 EHD 인쇄 방식을 이용한 반도체 칩 솔더 범프 제작 방법을 첨부된 도면을 참고하여 상세하게 설명한다.
도 2는 본 발명의 반도체 칩 솔더 범프 제작 방법의 흐름도를 도시하고 있다. 본 발명의 반도체 칩 솔더링 방법은, 도 2에 도시되어 있는 바와 같이 기판 배치 단계 및 솔더 페이스트 인쇄 단계를 포함하여 이루어지며, 리플로우 단계가 더 포함될 수 있다. 기판 배치 단계는 말 그대로 기판이 준비되어 배치되는 단계이며, 리플로우 단계는 일반적인 솔더링 공정에서도 널리 포함되는 공정으로 솔더 페이스트가 원하는 위치에 배치된 후 가열되어 용융됨으로써 볼 형상을 형성하는 단계이다.
본 발명에서 핵심적인 것은 바로 솔더 페이스트 인쇄 단계로서, 종래와는 달리 본 발명에서는 EHD(Electro-Hydro-Dynamic) 인쇄 방식을 사용함으로써 정밀도를 크게 향상시킬 수 있다. 상기 솔더 페이스트 인쇄 단계에서, 본 발명에서는 파티클 및 솔벤트를 포함하는 혼합물 형태로 이루어지는 솔더 페이스트가 잉크젯 노즐을 이용한 EHD(Electro-Hydro-Dynamic) 인쇄 방식으로 상기 기판 상의 미리 결정된 위치에 배치되어 솔더부를 형성하도록 이루어진다. 즉 솔더 페이스트가 수용된 잉크젯 노즐이 미리 결정된 위치로 이동하고, 그 위치에 솔더 페이스트를 분사하여 배치해 줌으로서 솔더부가 형성되는 것이다.
이와 같은 인쇄 방식으로 솔더부를 형성하는 것은 근본적으로는 일반적인 전자 인쇄 기술(회로를 인쇄 방식으로 형성하는 기술)과 유사한 개념이라 할 수 있으나, 일반적인 전자 인쇄 기술로 형성되는 회로와 본 발명에서 형성하고자 하는 솔더부는 그 특성상 다른 점이 있다. 일반적인 전자 인쇄 기술로 형성되는 회로는, 요구되는 전도도 등의 사양 범위, 잉크의 점도 등과 같은 물성, 인쇄 기법 측면 등을 고려할 때 그 두께가 대개 10㎛ 이하 정도로 형성되는 것이 일반적이며, 또한 이것이 어느 정도 한계이기도 하다. 그러나 솔더부의 경우, 신호가 전달되기 위한 솔더부는 작게 이루어질 수도 있고, 전력이 전달되기 위한 솔더부는 크게 이루어질 수도 있는 등의 차이도 있고, 기본적으로 기판 상에 접착 형성되기만 하면 되는 회로와는 달리 솔더부는 기판과 기판 간의 적당한 간격을 유지하면서 또한 전기적 연결을 이루어야 한다. 즉 일반적인 전자 인쇄로 형성되는 회로가 박막(thin film)을 형성한다면, 솔더부의 경우에는 후막(thick film)을 형성해야 하는 것이다.
한편 EHD 인쇄 방식은 최근 개발되어 사용되고 있는 방식이기는 하나, 현재까지 솔더부 형성에 사용된 적은 없다. 그러나 본 발명에서는, EHD 인쇄 방식의 특성을 이용하여 후막 형성을 할 수 있다는 점을 발견하고 이를 솔더링 형성에 이용함으로써, 종래의 진공 증착, 전기 도금, 스크린 인쇄 등과 같은 종래의 범핑 공정에 비하여 비약적으로 정밀도를 향상시킬 수 있는 큰 효과를 얻는다. 이하에서 본 발명에 사용되는 EHD 인쇄 방식에 대하여 보다 상세히 설명한다.
도 3은 본 발명에 사용되는 EHD 인쇄 방식의 개략적 단계를 도시하고 있다. 먼저 도 3(A)에 도시된 바와 같이, 상기 잉크젯 노즐(nozzle)에 솔더 페이스트(solder paste)가 채워진다. 앞서 설명한 바와 같이 상기 솔더 페이스트는 도전성 재질로 된 파티클(Cu-Ag-Sn로 이루어진 입자)과 솔벤트(Ethylene glycol, Ethyelen glyco monopropyl ether)를 포함하는 혼합물로 이루어진다. 여기에 솔더 페이스트의 점도를 조절하거나 추후 형성된 솔더부의 산화를 방지하기 위한 첨가제나 플럭스(flux, 산화방지제) 등이 더 포함될 수 있다.
다음으로 도 3(B)에 도시된 바와 같이, 상기 잉크젯 노즐 및 상기 기판(substrate)에 반대 극성의 전압이 인가된다. EHD 인쇄 방식에서 일반적으로 이 단계에서 걸리는 고전압의 크기는 1000~2000V 정도이다.
다음으로 도 3(C)에 도시된 바와 같이, 상기 잉크젯 노즐이 개방되고, 인가된 전압에 의해 상기 솔더 페이스트 내의 상기 파티클이 상기 기판 상에 모여 적층된다. EHD 인쇄 방식에서는, 상술한 바와 같이 도전성 재료로 이루어지는 잉크(이 경우 솔더 페이스트)를 배출하는 과정에서 상하에 고전압을 걸어 줌으로써, 도전성 재질로 된 파티클이 전압에 의하여 더 잘 잡아당겨져 더욱 원활하게 상기 기판 상에 적층되게 된다.
종래의 인쇄 기법의 경우 인쇄 과정에서 잉크의 점도가 크게 달라지도록 제어하는 것은 용이하지 않다. 그러나 EHD 인쇄 방식에서는 상술한 바와 같은 EHD 인쇄 방식 자체의 특성상, 인쇄가 이루어지고 있는 동안 인쇄가 이루어지고 있는 위치(즉 파티클이 적층되고 있는 위치)에서 잉크(본 발명에서는 솔더 페이스트) 내 파티클의 밀도가 커지도록 함으로써 잉크의 점도를 부분적으로 높일 수가 있다. 이에 따라 본 발명에서는, 원하는 위치에 박막이 아닌 후막을 형성하는 것이 종래에 비해 훨씬 용이하게 이루어질 수 있는 것이다.
다음으로 도 3(D)에 도시된 바와 같이, 상기 파티클이 미리 결정된 두께만큼 적층되면 상기 잉크젯 노즐이 폐쇄되도록 하여, 적층된 상기 파티클에 의하여 솔더부(solder part)의 형성이 완료된다. 이와 같은 본 발명의 방법을 이용하여 이루어지는 상기 솔더부는, 그 두께가 10 내지 50㎛ 범위 내가 되도록 형성될 수 있다. 더불어 상기 잉크젯 노즐은, 그 직경이 5 내지 30㎛ 범위 내가 되도록 형성될 수 있으며, 상기 잉크젯 노즐을 원활하게 빠져나갈 수 있도록 하기 위하여 상기 솔더 페이스트 내 파티클은, 그 직경이 수십nm 내지 수 um범위 내가 되도록 형성될 수 있다.
(실시예 1)
솔더 페이스트에 사용한 솔더 파우더는 Cu-Ag-Sn을 포함하는 합금이며, 직경이 50 내지 300nm의 범위를 갖는다. EHD 인쇄 방식에서는 기판과 노즐에 반대 극성 전압이 인가하여 적층시키는 것이기 때문에 용매의 유전율이 인쇄 과정에 영향을 준다. 따라서 인쇄 과정 중에 노즐의 막힘을 최소화하고 높은 유전율을 가질 수 있는 고 비점의 유기 극성 용매(polar solvents)를 사용하여 솔더 페이스트를 제조 하였다.
상기 솔더 페이스트는 솔더 파우더 50%, 메인 솔벤트는 에틸렌 글리콜(Ethylene glycol)을 35.7%, 에틸렌 글리콜 모노 프로필 에스터(Ethylene glycol monopropyl ether)을 8.75%를 포함하며, 첨가제로 BYK-180 0.8% , 산화방지제 0.8% 을 포함하는 50wt% 솔더 페이스트이다. 상기 제조한 50 wt% 솔더 페이스트를 0.1~200의 shear rate(1/s) 범위에서 점도를 측정한 결과 도 4에 나타내었으며, 실제 50 wt% 솔더 페이스트를 EHD 인쇄 방식으로 적층 시켰을 때 실제 형성된 솔더부는 도 4에 나타내었다.
본 발명은 상기한 실시예에 한정되지 아니하며, 적용범위가 다양함은 물론이고, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형 실시가 가능한 것은 물론이다.

Claims (6)

  1. 기판이 준비되는 기판 배치 단계;
    파티클 및 솔벤트를 포함하는 혼합물 형태로 이루어지는 솔더 페이스트가 잉크젯 노즐을 이용한 EHD(Electro-Hydro-Dynamic) 인쇄 방식으로 상기 기판 상의 반도체 칩 솔더 위치에 상응하는 위치에 배치되어 솔더부를 형성하는 솔더 페이스트 인쇄 단계;
    를 포함하여 이루어지는 것을 특징으로 하는 EHD 인쇄 방식을 이용한 반도체 칩 솔더 범프 제작 방법.
  2. 제 1항에 있어서, 솔더 페이스트 인쇄 단계는
    상기 잉크젯 노즐에 솔더 페이스트가 채워지는 단계;
    상기 잉크젯 노즐 및 상기 기판에 반대 극성의 전압이 인가되는 단계;
    상기 잉크젯 노즐이 개방되고, 인가된 전압에 의해 상기 솔더 페이스트 내의 상기 파티클이 상기 기판 상에 모여 적층되는 단계;
    상기 파티클이 반도체 칩 솔더 두께에 상응하는 두께만큼 적층되면 상기 잉크젯 노즐이 폐쇄되는 단계;
    를 포함하여 이루어지는 것을 특징으로 하는 EHD 인쇄 방식을 이용한 반도체 칩 솔더 범프 제작 방법.
  3. 제 1항에 있어서, 상기 솔더부는
    그 두께가 10 내지 50㎛ 범위 내가 되도록 형성되는 것을 특징으로 하는 EHD 인쇄 방식을 이용한 반도체 칩 솔더 범프 제작 방법.
  4. 제 1항에 있어서, 상기 잉크젯 노즐은
    그 직경이 5 내지 30㎛ 범위 내가 되도록 형성되는 것을 특징으로 하는 EHD 인쇄 방식을 이용한 반도체 칩 솔더 범프 제작 방법.
  5. 제 1항에 있어서, 상기 솔더 페이스트 내 파티클은
    그 직경이 수십 nm 내지 수 um범위 내가 되도록 형성되는 것을 특징으로 하는 EHD 인쇄 방식을 이용한 반도체 칩 솔더 범프 제작 방법.
  6. 제 1항에 있어서, 상기 솔더 범프 제작 방법은
    상기 솔더부가 리플로우(reflow)되어 범프로 형성되는 리플로우 단계;
    를 더 포함하여 이루어지는 것을 특징으로 하는 EHD 인쇄 방식을 이용한 반도체 칩 솔더 범프 제작 방법.
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* Cited by examiner, † Cited by third party
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JPS56150833A (en) * 1980-04-25 1981-11-21 Hitachi Ltd Method for application of solder

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56150833A (en) * 1980-04-25 1981-11-21 Hitachi Ltd Method for application of solder

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
견해서 *
논문1 *
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