KR101471388B1 - 디스플레이 장치용 타이밍 컨트롤러 - Google Patents

디스플레이 장치용 타이밍 컨트롤러 Download PDF

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Abstract

디스플레이 장치용 타이밍 컨트롤러에는 RGB 데이터 처리 유닛(21) 및 타이밍 제어 유닛(22)이 포함된다. 상기 타이밍 제어 유닛(22)은 수신되는 입력 제어 신호에 대응되는 타이밍 제어 신호를 생성하며, 상기 타이밍 제어 신호와 상기 RGB 데이터 처리 유닛(21)에 의해 출력되는 이미지 데이터에 따라 상기 디스플레이 장치가 이미지 디스플레이를 진행한다. 상기 타이밍 컨트롤러에는 타이밍 검출 유닛(23)이 더 포함되고, 상기 타이밍 검출 유닛(23)이 상기 입력 제어 신호에서 상기 타이밍 제어 신호의 생성에 필요한 주요 타이밍 파라미터를 검출하여 획득하고 상기 주요 타이밍 파라미터가 검출될 경우 상기 타이밍 제어 유닛(22)을 가동하기 위한 제어 신호를 생성한다. 상기 타이밍 제어 유닛(22)이 가동된 후, 상기 주요 타이밍 파라미터가 획득된 후에 상기 수신되는 입력 제어 신호에 대응되는 타이밍 제어 신호가 생성된다. 상기 타이밍 컨트롤러는 타이밍 제어 신호의 생성에 대한 타이밍 제약을 단순화하여 디스플레이 장치에 대한 적용 범위를 넓히게 된다.

Description

디스플레이 장치용 타이밍 컨트롤러{TIMING CONTROLLER FOR DISPLAY}
본 발명은 표시 제어 기술 분야에 관한 것으로서, 특히 디스플레이 장치용 타이밍 컨트롤러에 관한 것이다.
현대 사회의 멀티 미디어 기술은 대체적으로 반도체 소자 및 디스플레이 장치의 진보에 힘입어 상당한 발전을 가져왔다. 특히 하이 퀄리티, 높은 공간 이용률, 저 전력 등 장점을 갖는 박막 트랜지스터 액정 표시 장치(TFT-LCD)가 디스플레이면에서 주류로 되고 있다.
도1에 도시된 바와 같이, 전형적인 TFT-LCD에는 상부 기판(200), 하부 기판(100) 및 상부 기판(200)과 하부 기판(100)사이의 액정층(400)이 포함된다. 여기서, 상부 기판(200) 상에는 일반적으로 컬러 필터층이 구비되고, 하부 기판(100)에는 박막 트랜지스터가 집적되며, 상부 기판(200)과 하부 기판(100) 외측에는 통상적으로 편광판(300)이 더 부착된다.
도2에 도시된 바와 같이, 종래기술에 의한 TFT-LCD의 일 하부 기판 구조에 의하면, 교차되는 복수의 스캔 라인(111)과 데이터 라인(121) 및 복수의 스캔 라인(111)과 데이터 라인(121)에 의해 정의되는 픽셀 유닛 어레이가 포함되며, 상기 스캔 라인(111)은 스캔 라인 구동 회로(110)에 의해 제어되고, 데이터 라인(121)는 데이터 라인 구동 회로(120)에 의해 제어된다. 여기서, 상기 픽셀 유닛에는 또한 픽셀 전극(140) 및 픽셀 전극(140)과 상호 연결되는 박막 트랜지스터(130)이 포함된다. 박막 트랜지스터(130)가 턴 온(turn on)될 경우, 데이터 라인(121)상의 디스플레이 신호는 픽셀 전극(140)에 전송되며, 박막 트랜지스터(130)의 온(on) 여부는 스캔 라인(111)에 의해 제어된다.
현재 업계에서, 상기 TFT-LCD는 통상적으로 타이밍 컨트롤러(T-CON, Timing Controller) 칩에 의해 구동된다. 도3에는 종래기술에 의한 전형적인 일 T-CON 칩 구조가 도시된다. 도3에 도시된 바와 같이, 상기 T-CON 칩(1)에는 통상적으로 RGB 데이터 처리 유닛(Data Process Unit)(11)과 타이밍 제어 유닛(Timing Controller Unit)(12)이 포함된다. RGB 데이터 처리 유닛(11)은 주로 RGB 입력 데이터에 대한 예를 들면 디더링(Dithering), 프레임 레이트 컨트롤(Frame Rate Control) 등 처리를 진행한 후 RGB 출력 데이터를 얻음으로써(여기서 RGB는 RGB 도메인을 말함) 더 훌륭한 이미지 디스플레이 효과를 얻는다. 타이밍 제어 유닛(12)는 주로 T-CON 칩(1)의 예를 들면 클럭 신호(DCLK), 수평 동기 신호(HS), 수직 동기 신호(VS), 데이터 인에이블 신호(DE) 등과 같은 입력 제어 신호를 소스 제어 신호(Source Control Signals)와 게이트 제어 신호(Gate Control Signals)로 전환시킴으로써 TFT-LCD를 구동한다.
그러나, 현재 T-CON 칩은 상기 입력 제어 신호에 대해 엄격한 타이밍 제약 조건이 있으며, 이러한 타이밍 제약 조건은 T-CON 칩의 적용 범위를 엄청 제한하고 있다. 일반적으로, 하나의 T-CON 칩은 단지 상이한 해상도를 갖는 제한된 몇가지 TFT-LCD에만 적용 가능하다. 다른 해상도를 지원하려면 반드시 T-CON 칩의 내부 설정을 수정해야 하거나 또는 다른 T-CON 칩을 사용해야 한다. 또한, 동일한 해상도의 TFT-LCD에 있어서, 상이한 T-CON 칩 제조업체는 상기 입력 제어 신호에 대해 상이한 타이밍 제약 조건을 요구하고 있다. 이와 같은 경우에도 T-CON 칩의 범용성이 제한 받게 된다.
본 발명이 해결하고자 하는 기술적 과제는 디스플레이 장치용 타이밍 컨트롤러를 제공하여 디스플레이 장치에 대한 적용 범위를 확대하는 것이다.
상기 기술적 과제를 해결하기 위해 본 발명에 의해 제공되는 디스플레이 장치용 타이밍 컨트롤러에는 RGB 데이터 처리 유닛과 타이밍 제어 유닛이 포함되며, 상기 타이밍 제어 유닛은 수신되는 입력 제어 신호에 대응되는 타이밍 제어 신호를 생성하고, 상기 디스플레이 장치는 상기 타이밍 제어 신호와 상기 RGB 데이터 처리 유닛에 의해 출력되는 이미지 데이터에 따라 이미지 디스플레이를 진행하며, 상기 타이밍 컨트롤러에는 타이밍 검출 유닛이 더 포함되며, 상기 타이밍 검출 유닛은 상기 입력 제어 신호에서 상기 타이밍 제어 신호의 생성에 필요한 주요 타이밍 파라미터를 검출하여 획득하고 상기 주요 타이밍 파라미터가 검출될 경우 상기 타이밍 제어 유닛을 가동하기 위한 제어 신호를 생성하며,
상기 타이밍 제어 유닛이 가동된 후, 상기 주요 타이밍 파라미터가 획득된 후에 상기 수신되는 입력 제어 신호에 대응되는 타이밍 제어 신호가 생성된다.
선택적으로, 상기 주요 타이밍 파라미터에는 수평 디스플레이 기간, 수평 동기화 주기, 수평 동기화 간격, 수직 디스플레이 기간, 수직 동기화 주기 및 수직 동기화 간격이 포함된다.
선택적으로, 상기 타이밍 검출 유닛에는, 데이터 인에이블 신호의 하이 레벨에 대해 클럭 신호 기반의 카운팅을 진행하여 데이터 인에이블 신호의 하이 레벨에 대한 클럭 신호 기반의 카운팅 값을 수평 디스플레이 기간의 값으로 취하는 수평 디스플레이 기간 획득 유닛; 수평 디스플레이 기간 획득 유닛과 상호 연결되며 상기 데이터 인에이블 신호의 로우 레벨에 대해 클럭 신호 기반의 카운팅을 진행하여, 데이터 인에이블 신호의 로우 레벨에 대한 클럭 신호 기반의 카운팅 값이 데이터 인에이블 신호의 하이 레벨에 대한 클럭 신호 기반의 카운팅 값보다 작을 경우, 데이터 인에이블 신호의 로우 레벨에 대한 클럭 신호 기반의 카운팅 값을 수평 동기화 간격의 값으로 취하는 수평 동기화 간격 획득 유닛; 수평 디스플레이 기간 획득 유닛과 상호 연결되며 상기 데이터 인에이블 신호의 로우 레벨에 대해 클럭 신호 기반의 카운팅을 진행하여, 데이터 인에이블 신호의 로우 레벨에 대한 클럭 신호 기반의 카운팅 값이 데이터 인에이블 신호의 하이 레벨에 대한 클럭 신호 기반의 카운팅 값보다 클 경우, 데이터 인에이블 신호의 로우 레벨에 대한 클럭 신호 기반의 카운팅 값을 수직 동기화 간격의 값으로 취하는 수직 동기화 간격 획득 유닛; 수평 디스플레이 기간 획득 유닛 및 수평 동기화 간격 획득 유닛과 상호 연결되며 수평 디스플레이 기간의 값과 수평 동기화 간격의 값을 덧셈 연산하여 수평 동기화 주기의 값을 획득하는 수평 동기화 주기 획득 유닛; 수평 디스플레이 기간 획득 유닛 및 수직 동기화 간격 획득 유닛과 상호 연결되며, 수직 동기화 간격 획득 유닛이 두 차례의 수직 동기화 간격을 획득하는 동안에 수평 디스플레이 기간의 값을 기반으로 하는 카운팅을 진행하여 수직 디스플레이 기간의 값을 획득하는 수직 디스플레이 기간 획득 유닛; 및 수직 디스플레이 기간 획득 유닛 및 수직 동기화 간격 획득 유닛과 상호 연결되며, 수직 디스플레이 기간의 값과 수직 동기화 간격의 값을 덧셈 연산하여 수직 동기화 주기의 값을 획득하는 수직 동기화 주기 획득 유닛이 포함된다.
종래기술에 비해, 상기 타이밍 컨트롤러의 장점은 다음과 같다. 타이밍 검출 유닛을 통해 입력 제어 신호에서 주요 타이밍 파라미터를 검출하여 획득하며 상기 타이밍 제어 유닛은 주로 입력 제어 신호를 기반으로 하는 대신에 주로 상기 주요 타이밍 파라미터를 기반으로 하여 타이밍 제어 신호를 생성하며 이와 상응하게 상기 타이밍 제어 유닛에 의한 타이밍 제어 신호의 생성에 필요한 입력 신호는 단지 이미지 내의 수직 타이밍과 수평 타이밍의 기본 관계만 충족시키면 된다. 또한 대다수 디스플레이 장치에 있어서 상기 이미지 내의 수직 타이밍과 수평 타이밍의 기본 관계는 모두 디폴트 타이밍 제약 조건이다. 따라서, 상기 타이밍 컨트롤러는 타이밍 제어 신호의 생성에 대한 타이밍 제약을 단순화시킴으로써 디스플레이 장치에 대한 적용 범위를 확대할 수 있다.
도1은 종래기술에 의한 전형적인 TFT-LCD의 구성 예시도이다.
도2는 종래기술에 의한 TFT-LCD의 하부 기판 구성 예시도이다.
도3은 종래기술에 의한 전형적인 T-CON 칩의 구성 예시도이다.
도4는 본 발명에 따른 디스플레이 장치용 타이밍 컨트롤러의 일 실시 방식에 의한 구성 예시도이다.
도5는 본 발명에 따른 디스플레이 장치용 타이밍 컨트롤러의 일 실시예에 의한 구성 예시도이다.
도6은 도5에 도시된 타이밍 컨트롤러 내의 타이밍 검출 유닛의 일 구성 예시도이다.
도7은 도6에 도시된 타이밍 검출 유닛의 각 주요 타이밍 파라미터에 대응되는 타이밍 관계도이다.
도4에 도시된 바는 본 발명에 따른 디스플레이 장치용 타이밍 컨트롤러의 일 실시 방식에 의한 구성이며, 상기 타이밍 컨트롤러(20)에는 RGB 데이터 처리 유닛(21), 타이밍 제어 유닛(22) 및 타이밍 검출 유닛(23)이 포함된다.
여기서, RGB 데이터 처리 유닛(21)은 RGB 입력 데이터에 대해 이미지 최적화 처리를 진행하여 RGB 출력 데이터를 출력하며,
타이밍 제어 유닛(22)은 상기 타이밍 컨트롤러(20)에 의해 수신되는 입력 제어 신호에 대응되는 타이밍 제어 신호를 생성하며, 상기 타이밍 제어 유닛(22)이 가동된 후, 상기 타이밍 검출 유닛(23)에 의해 생성되는 주요 타이밍 파라미터가 획득된 후에 상기 수신되는 입력 제어 신호에 대응되는 타이밍 제어 신호가 생성되며,
타이밍 검출 유닛(23)은 상기 타이밍 제어 신호의 생성에 필요한 주요 타이밍 파라미터를 상기 입력 제어 신호로부터 검출하여 획득하며, 상기 주요 타이밍 파라미터가 검출될 경우 상기 타이밍 제어 유닛(22)을 가동하기 위한 제어 신호를 생성한다.
상기 실시 방식에서, 상기 타이밍 제어 유닛(22)에 의한 타이밍 제어 신호의 생성에 필요한 주요 입력 소스는 종래기술의 입력 제어 신호로부터 상기 주요 타이밍 파라미터로 바뀌어졌다. 상기 입력 제어 신호는 단지 이미지 내의 수직 타이밍과 수평 타이밍의 기본 관계만 만족시키면 되는바 즉 수직 동기화 간격의 시간이 수평 동기화 주기보다 길고 수평 동기화 주기의 시간이 수평 동기화 간격보다 길면 된다. 또한, 대다수 디스플레이 장치에 있어서 상기 수직 타이밍과 수평 타이밍의 기본 관계는 디폴트 타이밍 제약 조건이다. 따라서, 상기 실시 방식에 의한 타이밍 컨트롤러는 실제로 디스플레이 장치의 디폴트의 타이밍 제약 조건 외에 더 만족시켜야 할 타이밍 제약 조건이 없게 된다. 따라서, 디스플레이 장치에 대한 상기 타이밍 컨트롤러의 적용 범위는 확대된다.
박막 트랜지스터 액정 디스플레이 장치를 예로 들어 본 발명에 따른 디스플레이 장치용 타이밍 컨트롤러에 대해 상세히 설명하면 다음과 같다.
도5에 도시된 바는 박막 트랜지스터 액정 디스플레이 장치용 타이밍 컨트롤러의 구성이며, 상기 타이밍 컨트롤러(201)에는 RGB 데이터 처리 유닛(210), 타이밍 제어 유닛(220) 및 타이밍 검출 유닛(230)이 포함된다.
여기서, RGB 데이터 처리 유닛(210)은 RGB 입력 데이터에 대해 이미지 최적화 처리를 진행하여 RGB 출력 데이터를 출력하며,
타이밍 제어 유닛(220)은 적어도 상기 타이밍 컨트롤러(201)에 의해 수신되는 입력 제어 신호에 대응되는 소스 제어 신호와 게이트 제어 신호를 생성하며, 상기 타이밍 제어 유닛(220)이 가동된 후, 상기 타이밍 검출 유닛(230)에 의해 생성되는 주요 타이밍 파라미터가 획득된 후에 상기 소스 제어 신호와 게이트 제어 신호가 생성되며,
타이밍 검출 유닛(230)은, 상기 소스 제어 신호와 게이트 제어 신호의 생성에 필요한 주요 타이밍 파라미터를 상기 입력 제어 신호로부터 검출하여 획득하며, 상기 주요 타이밍 파라미터가 검출될 경우 상기 타이밍 제어 유닛(220)을 가동하기 위한 제어 신호를 생성한다.
도6에 도시된 바는 박막 트랜지스터 액정 디스플레이 장치용 타이밍 컨트롤러 내의 타이밍 검출 유닛의 일 구성 예시도이다. 도6에 도시된 바와 같이 상기 타이밍 검출 유닛에는, 제1 카운터(230a), 제1 레지스터(230b), 제2 카운터(231a), 제2 레지스터(231b), 제1 비교기(232), 제3 레지스터(233), 제4 레지스터(234), 제3 카운터(235a), 제5 레지스터(235b), 제1 덧셈기(236a), 제6 레지스터(236b), 제2 덧셈기(237a), 제7 레지스터(237b), 제1 비교기 어레이(238) 및 제1 레지스터 어레이(239)가 포함된다.
여기서, 제1 카운터(230a) 및 제2 카운터(231a)의 입력단은 모두 데이터 인에이블 신호(DE)와 클럭 신호(DCLK)를 수신하고, 제1 레지스터(230b)와 제2 레지스터(231b)의 입력단은 제1 카운터(230a) 및 제2 카운터(231a)의 출력단에 대응되게 연결되며,
제1 비교기(232)의 입력단은 각각 제1 레지스터(230b) 및 제2 레지스터(231b)의 출력단과 상호 연결되고, 제1 비교기(232)의 출력단은 각각 제3 레지스터(233)의 입력단, 제4 레지스터(234)의 입력단, 제3 카운터(235a)의 입력단 및 제1 비교기 어레이(238)의 제어단과 상호 연결되며,
제3 레지스터(233) 및 제4 레지스터(234)의 출력단은 제1 비교기 어레이(238)의 데이터 입력단과 상호 연결되며,
제3 카운터(235a)의 입력단은 또한 제1 카운터(230a)의 출력단과 상호 연결되고, 제5 레지스터(235b)의 입력단은 제3 카운터(235a)의 출력단에 연결되며,
제1 덧셈기(236a)의 입력단은 각각 제1 레지스터(230b)의 출력단, 제3 레지스터(233)의 출력단과 상호 연결되고, 제6 레지스터(236b)의 입력단은 제1덧셈기(236a)의 출력단에 연결되며,
제2 덧셈기(237a)의 입력단은 각각 제5 레지스터(235b)의 출력단, 제4 레지스터(234)의 출력단과 상호 연결되고, 제7 레지스터(237b)의 입력단은 제2 덧셈기(237a)의 출력단에 연결되며,
제1 비교기 어레이(238)의 데이터 입력단은 또한 제1 레지스터(230b), 제6 레지스터(236b), 제7 레지스터(237b) 및 제5 레지스터(235b)의 출력단과 상호 연결되고, 제1 비교기 어레이(238)의 데이터 출력단은 제1 레지스터 어레이(239)의 데이터 입력단과 상호 연결되고, 제어 출력단은 상기 타이밍 제어 유닛과 상호 연결되어 제어 신호를 상기 타이밍 제어 유닛에 출력하며,
제1 레지스터 어레이(239)의 데이터 출력단은 상기 타이밍 제어 유닛에 상기 주요 타이밍 파라미터를 출력한다.
수평 디스플레이 기간(thd), 수평 동기화 주기(th), 수평 동기화 간격(thb+thfp), 수직 디스플레이 기간(tvd), 수직 동기화 주기(tv) 및 수직 동기화 간격(tvb+tvfp)에 대한 상기 타이밍 검출 유닛의 검출 획득 과정, 및 상기 타이밍 제어 유닛에 대한 제어를 통한 상기 소스 제어 신호와 게이트 제어 신호의 생성 과정에 대해 각각 상세히 설명하면 다음과 같다.
도7에 도시된 바는 상기 6개 주요 타이밍 파라미터의 타이밍 관계도이며, 상기 6개 주요 타이밍 파라미터에 대한 정의 및 상호간의 타이밍 관계는 해당 분야의 통상의 지식을 가진 자에게 공지된 사항이지만 후속적인 설명이 보다 더 명확해지도록 상기 6 개 주요 타이밍 파라미터의 정의 및 상호 관계에 대해 간략하게 설명하면 다음과 같다.
수직 동기화 간격(tvb+tvfp)의 경우, 만약 수직 동기화 간격(tvb+tvfp)이 검출되면 이는 곧 하나의 이미지 프레임의 시작을 의미하며, 수직 동기화 간격(tvb+tvfp)이 한번 더 검출될 경우 이는 곧 해당 이미지 프레임의 종료를 의미한다. 이와 유사하게, 수평 동기화 간격(thb+thfp)이 검출될 경우 하나의 이미지 프레임의 일 라인(line)의 시작을 의미하며, 수평 동기화 간격(thb+thfp)이 한번 더 검출될 경우 이는 곧 해당 이미지 프레임의 해당 라인의 종료를 의미한다.
상기 6개 주요 타이밍 파라미터의 타이밍 관계는 다음과 같다.
th = thd + thb + thfp (1)
tv = tvd + tvb + tvfp (2)
본 실시예의 상기 타이밍 제어 유닛은 입력 제어 신호에 대해 단 하나의 제약 조건만 갖는바, 즉 (tvb+tvfp) > th > (thb+thfp)이다. 해당 제약 조건을 분석하면, 수직 동기화 간격의 시간이 수평 동기화 주기보다 길고 수평 동기화 주기의 시간이 수평 동기화 간격보다 길어야 함을 의미한다. 제약 조건 중 각 파라미터의 의미 및 상호 관계로부터 알 수 있다시피, 모든 TFT-LCD에 있어서 상기 제약 조건에 의해 표시되는 논리 관계는 모두 기본적인 디스플레이를 보장하는 디폴트 조건이다. 따라서, TFT-LCD의 디폴트 타이밍 제약 조건 외의 기타 타이밍 제약 조건이 더 존재하지 않는다. 따라서, 본 실시예에 의한 타이밍 컨트롤러는 상이한 해상도의 TFT-LCD에 모두 적용된다.
도6과 도7을 참조하면, 데이터 인에이블 신호(DE)가 하이 레벨일 경우 이는 하나의 이미지 프레임 내의 새로운 하나의 라인의 시작을 지시하며, 이때 제1 카운터(230a)는 클럭 신호(DCLK) 기반의 카운팅을 시작한다. 데이터 인에이블 신호(DE)가 로우 레벨일 경우 제1 카운터(230a)는 카운팅을 정지하고 카운팅 값을 제1 레지스터(230b)에 저장한 후 제1 카운터(230a)는 0으로 리셋팅된다. 이때, 제1 레지스터(230b) 내의 값은 곧 수평 디스플레이 기간(thd)을 표시하며, 클럭 신호(DCLK) 기반의 카운팅이므로 상기 제1 레지스터(230b) 내의 값은 구체적으로 클럭 신호(DCLK)의 하이 레벨 발생 횟수이다. 데이터 인에이블 신호(DE)가 다시 하이 레벨일 경우 제1 카운터(230a)는 카운팅을 다시 시작하며 데이터 인에이블 신호(DE)의 레벨 변화에 따라 상기 저장 및 리셋팅 과정을 반복한다.
제1 카운터(230a)가 카운팅을 정지할 경우, 즉 데이터 인에이블 신호(DE)가 로우 레벨일 경우 제2 카운터(231a)는 카운팅을 시작한다. 데이터 인에이블 신호(DE)가 하이 레벨일 경우 제2 카운터(231a)는 카운팅을 정지하고 카운팅 값을 제2 레지스터(231b)에 저장한 후 제2 카운터(231a)는 0으로 리셋팅된다. 데이터 인에이블 신호(DE)가 다시 로우 레벨일 경우, 제2 카운터(231a)는 카운팅을 다시 시작하며 데이터 인에이블 신호(DE)의 레벨 변화에 따라 상기 저장 및 리셋팅 과정을 반복한다.
제1 비교기(232)는 제1 레지스터(230b) 및 제2 레지스터(231b) 내의 값을 읽어내어 비교를 진행하며, 만약 제2 레지스터(231b) 내의 값이 제1 레지스터(230b) 내의 값보다 작으면 제1 비교기(232)는 제2 레지스터(231b) 내의 값을 제3 레지스터(233) 내에 저장한다. 이때, 제3 레지스터(233) 내의 값은 곧 수평 동기화 간격(thb+thfp)을 표시하며, 클럭 신호(DCLK) 기반의 카운팅이므로 상기 제3 레지스터(233) 내의 값은 구체적으로 클럭 신호(DCLK)의 하이 레벨 발생 횟수이다. 만약 제2 레지스터(231b) 내의 값이 제1 레지스터(230b) 내의 값보다 크면 제1 비교기(232)는 제2 레지스터(231b) 내의 값을 제4 레지스터(234) 내에 저장한다. 이때, 제4 레지스터(234) 내의 값은 곧 수직 동기화 간격(tvb+tvfp)을 표시하며, 클럭 신호(DCLK) 기반의 카운팅이므로 상기 제4 레지스터(234) 내의 값은 구체적으로 클럭 신호(DCLK)의 하이 레벨 발생 횟수이다.
또한, 후속적인 과정에서 제1 비교기(232)는 제2 레지스터(231b) 내의 값이 제4 레지스터(234)에 저장되는 횟수를 모니터링하여, 두 번째로 제2 레지스터(231b) 내의 값이 제4 레지스터(234)에 저장될 경우 제1 비교기(232)는 제3 카운터(235a)에 지시 신호를 송신한다.
제3 카운터(235a)는 제1 카운터(230a)의 카운팅 결과를 수신하여, 제1 비교기(232)에 의해 송신되는 지시 신호를 수신할 때까지, 수평 디스플레이 기간(thd) 기반의 카운팅, 즉 데이터 인에이블 신호(DE)의 하이 레벨 발생 횟수에 대한 카운팅을 계속하여 진행한다. 이때, 제3 카운터(235a)는 카운팅을 정지하고 카운팅 값을 제5 레지스터(235b)에 저장한 다음, 제3 카운터(235a)는 0으로 리셋팅되고 카운팅을 다시 시작한다. 이때, 제5 레지스터(235b) 내의 값은 곧 수직 디스플레이 기간(tvd)을 표시하며, 수평 디스플레이 기간(thd) 기반의 카운팅이므로 상기 제5 레지스터(235b) 내의 값은 구체적으로 데이터 인에이블 신호(DE)의 하이 레벨 발생 횟수이며, 데이터 인에이블 신호(DE)의 하나의 하이 레벨은 클럭 신호(DCLK)의 복수 개의 하이 레벨 발생 횟수로 표시될 수 있으므로 상기 제5 레지스터(235b) 내의 값을 클럭 신호(DCLK)의 하이 레벨 발생 횟수와 동일시할 수 있다.
제1 덧셈기(236a)는 제1 레지스터(230b) 및 제3 레지스터(233) 내의 값을 읽어내어 덧셈 연산을 진행하고 덧셈 연산 결과를 제6 레지스터(236b) 내에 저장한다. 이때, 제6 레지스터(236b) 내의 값은 제1 레지스터(230b) 내의 값 및 제3 레지스터(233) 내의 값의 합, 즉 thd+thb+thfp이므로, 제6 레지스터(236b) 내의 값은 곧 수평 동기화 주기(th)이다. 제1 레지스터(230b) 내의 값 및 제3 레지스터(233) 내의 값은 모두 클럭 신호(DCLK) 기반의 카운팅을 통해 얻은 것이므로 상기 제6 레지스터(236b) 내의 값은 구체적으로 클럭 신호(DCLK)의 하이 레벨 발생 횟수이다.
제2 덧셈기(237a)는 제4 레지스터(234) 및 제5 레지스터(235b) 내의 값을 읽어내어 덧셈 연산을 진행하고 덧셈 연산 결과를 제7 레지스터(237b) 내에 저장한다. 이때, 제7 레지스터(237b) 내의 값은 제4 레지스터(234) 내의 값 및 제5 레지스터(235b) 내의 값의 합, 즉 tvd+tvb+tvfp이므로, 제7 레지스터(237b) 내의 값은 곧 수직 동기화 주기(tv)이다. 제4 레지스터(234) 내의 값은 클럭 신호(DCLK) 기반의 카운팅을 통해 얻은 것이며 제5 레지스터(235b) 내의 값은 클럭 신호(DCLK)의 하이 레벨 발생 횟수와 동일시할 수 있으므로 상기 제7 레지스터(237b) 내의 값도 클럭 신호(DCLK)의 하이 레벨 발생 횟수와 동일시할 수 있다.
상기 과정을 통해 타이밍 검출 유닛에 의해 한번에 검출된 상기 6개 주요 타이밍 파라미터를 얻게 된다. 상기 제1 비교기 어레이(238)는 제1 레지스터(230b), 제6 레지스터(236b), 제3 레지스터(233), 제4 레지스터(234), 제7 레지스터(237b) 및 제5 레지스터(235b)로부터 상기 6개 주요 타이밍 파라미터를 읽어내어 획득하고 상기 6개 타이밍 파라미터와 제1 레지스터 어레이(239) 내에 저장된 대응되는 값을 비교함으로써 상기 6개 주요 타이밍 파라미터가 각각 동일한지 여부를 판단한다.
구체적으로, 상기 제1 비교기 어레이(238) 내에는 복수의 비교기가 포함되어 각각 상기 비교 과정을 수행하고, 상기 제1 레지스터 어레이(239) 내에는 복수의 레지스터가 포함되며 그 수량은 상기 제1 비교기 어레이(238) 내의 비교기 수량과 대응된다. 상기 제1 비교기 어레이(238) 내의 비교기 수량은 주요 타이밍 파라미터의 수량과 동일할 수 있는바 본 실시예에서는 6개이며, 또한 주요 타이밍 파라미터의 수량보다 많을 수도 있으며 이로써 보다 더 많은 주요 타이밍 파라미터에 대한 지원을 제공할 수 있다.
상기 타이밍 검출 유닛이 처음으로 주요 타이밍 파라미터를 검출할 경우, 제1 레지스터 어레이(239) 내에는 당연히 값이 저장되어 있지 않으므로 상기 제1 비교기 어레이(238) 내의 각 비교기의 비교 결과도 당연히 상이할 것이다. 이때, 상기 제1 비교기 어레이(238)는 제어 신호를 상기 타이밍 제어 유닛에 출력하며 제1 레지스터(230b), 제6 레지스터(236b), 제3 레지스터(233), 제4 레지스터(234), 제7 레지스터(237b) 및 제5 레지스터(235b)로부터 읽어낸 값들을 각각 제1 레지스터 어레이(239) 내의 해당 레지스터 내에 저장하며, 제1 레지스터 어레이(239) 내의 해당 레지스터를 통해 상기 6개 주요 타이밍 파라미터를 상기 타이밍 제어 유닛에 출력한다.
후속적인 과정에서, 만약 상기 제1 비교기 어레이(238) 내의 임의의 한 비교기의 비교 결과가 상이하면 상기 제1 비교기 어레이(238)는 모두 제어 신호를 상기 타이밍 제어 유닛에 출력하고, 제1 레지스터(230b), 제6 레지스터(236b), 제3 레지스터(233), 제4 레지스터(234), 제7 레지스터(237b) 및 제5 레지스터(235b)로부터 읽어낸 새로운 값들을 각각 제1 레지스터 어레이(239) 내의 해당 레지스터 내에 저장하며, 제1 레지스터 어레이(239) 내의 해당 레지스터를 통해 상기 6개 주요 타이밍 파라미터의 업데이트된 값을 상기 타이밍 제어 유닛에 출력한다. 만약 상기 제1 비교기 어레이(238) 내의 모든 비교기의 비교 결과가 모두 동일할 경우, 상기 제1 비교기 어레이(238)는 제어 신호를 상기 타이밍 제어 유닛에 출력하지 않으며, 제1 레지스터 어레이(239)에 대한 저장도 진행하지 않는다.
더 나아가, 주요 타이밍 파라미터에 대한 상기 타이밍 검출 유닛의 검출 정확성을 보장하기 위해, 주요 타이밍 파라미터의 검출 주기가 3개의 수직 동기화 주기보다 길어야 한다. 이와 상응하게, 본 발명에 따른 박막 트랜지스터 액정 디스플레이 장치의 타이밍 컨트롤러의 또 다른 실시예에 의하면, 상기 제1 비교기(232)가 네 번째로 제2 레지스터(231b) 내의 값을 제4 레지스터(234) 내에 저장할 경우 비교 가동 신호를 제1 비교기 어레이(238)에 송신하며, 상기 제1 비교기 어레이(238)가 상기 비교 가동 신호를 획득한 후 상기 레지스터에 대한 읽어내기, 비교 및 레지스터에 대한 저장 과정을 시작한다. 마찬가지로, 상기 6개 주요 타이밍 파라미터의 임의의 한 비교 결과가 동일하지 않은 것으로 나타날 경우 상기 제1 비교기 어레이(238)는 제어 신호를 상기 타이밍 제어 유닛에 출력하고 제1 레지스터 어레이(239)를 통해 상기 6개 주요 타이밍 파라미터의 업데이트된 값을 상기 타이밍 제어 유닛에 출력한다. 상기 타이밍 검출 유닛도 이와 상응하게 하나의 새로운 주요 타이밍 파라미터 검출 주기를 시작한다.
설명해야 할 점이라면, 상기 설명에서는 6개 주요 타이밍 파라미터의 검출을 예로 들었지만 이는 본 발명에 따른 상기 타이밍 컨트롤러에 대한 한정이 아니다. 6개 이상 또는 6개 이하의 주요 타이밍 파라미터의 검출도 마찬가지로 본 발명에 적용된다. 이와 상응하게, 상기 타이밍 검출 유닛 내의 해당 카운터, 레지스터, 덧셈기 등 논리 소자의 수량을 변경하기만 하면 된다.
그 외에도, 상기에서 박막 트랜지스터 액정 디스플레이 장치를 예로 들었으나 기타 타입의 디스플레이 장치에 대한 분석을 통해 알 수 있다시피, 기타 타입의 디스플레이 장치에 있어서 타이밍 제어 신호와 이미지 데이터도 이미지 디스플레이에 필요한 신호이며, 상기 수직 및 수평 관련 타이밍 파라미터들도 이미지 디스플레이에 모두 필요한 기본적인 타이밍 파라미터로 볼 수 있다. 따라서, 상기 타이밍 컨트롤러도 마찬가지로 기타 타입의 디스플레이 장치에 적용 가능하다.
상기 개시된 바는 본 발명의 여러 측면과 실시 방식이며, 해당 기술분야의 통상의 지식을 가진 자라면 본 발명의 기타 측면과 실시 방식을 잘 알 것이다. 본 발명에서 개시된 여러 측면과 실시 방식은 단지 예시적인 설명일 뿐이고 본 발명에 대한 한정이 아니며 본 발명의 실질적인 보호 범위와 사상은 응당 특허청구범위를 기준으로 해야 할 것이다.

Claims (10)

  1. RGB 데이터 처리 유닛과 타이밍 제어 유닛이 포함되며, 상기 타이밍 제어 유닛이 수신되는 입력 제어 신호에 대응되는 타이밍 제어 신호를 생성하고, 상기 타이밍 제어 신호와 상기 RGB 데이터 처리 유닛에 의해 출력되는 이미지 데이터에 따라 디스플레이 장치가 이미지 디스플레이를 진행하며,
    타이밍 검출 유닛이 더 포함되고, 상기 타이밍 검출 유닛이 상기 입력 제어 신호에서 상기 타이밍 제어 신호의 생성에 필요한 주요 타이밍 파라미터를 검출하여 획득하고 상기 주요 타이밍 파라미터가 검출될 경우 상기 타이밍 제어 유닛을 가동하기 위한 제어 신호를 생성하며,
    상기 타이밍 제어 유닛이 가동된 후, 상기 주요 타이밍 파라미터가 획득된 후에 상기 수신되는 입력 제어 신호에 대응되는 타이밍 제어 신호가 생성되며,
    상기 주요 타이밍 파라미터에는 수평 디스플레이 기간, 수평 동기화 주기, 수평 동기화 간격, 수직 디스플레이 기간, 수직 동기화 주기 및 수직 동기화 간격이 포함되며,
    상기 입력 제어 신호에는 데이터 인에이블 신호와 클럭 신호가 포함되며,
    상기 타이밍 검출 유닛에는,
    상기 데이터 인에이블 신호의 하이 레벨에 대해 클럭 신호 기반의 카운팅을 진행하여 데이터 인에이블 신호의 하이 레벨에 대한 클럭 신호 기반의 카운팅 값을 수평 디스플레이 기간의 값으로 취하는 수평 디스플레이 기간 획득 유닛;
    수평 디스플레이 기간 획득 유닛과 상호 연결되며 상기 데이터 인에이블 신호의 로우 레벨에 대해 클럭 신호 기반의 카운팅을 진행하여, 데이터 인에이블 신호의 로우 레벨에 대한 클럭 신호 기반의 카운팅 값이 데이터 인에이블 신호의 하이 레벨에 대한 클럭 신호 기반의 카운팅 값보다 작을 경우, 데이터 인에이블 신호의 로우 레벨에 대한 클럭 신호 기반의 카운팅 값을 수평 동기화 간격의 값으로 취하는 수평 동기화 간격 획득 유닛;
    수평 디스플레이 기간 획득 유닛과 상호 연결되며 상기 데이터 인에이블 신호의 로우 레벨에 대해 클럭 신호 기반의 카운팅을 진행하여, 데이터 인에이블 신호의 로우 레벨에 대한 클럭 신호 기반의 카운팅 값이 데이터 인에이블 신호의 하이 레벨에 대한 클럭 신호 기반의 카운팅 값보다 클 경우, 데이터 인에이블 신호의 로우 레벨에 대한 클럭 신호 기반의 카운팅 값을 수직 동기화 간격의 값으로 취하는 수직 동기화 간격 획득 유닛;
    수평 디스플레이 기간 획득 유닛 및 수평 동기화 간격 획득 유닛과 상호 연결되며 수평 디스플레이 기간의 값과 수평 동기화 간격의 값을 덧셈 연산하여 수평 동기화 주기의 값을 획득하는 수평 동기화 주기 획득 유닛;
    수평 디스플레이 기간 획득 유닛 및 수직 동기화 간격 획득 유닛과 상호 연결되며, 수직 동기화 간격 획득 유닛이 두 차례의 수직 동기화 간격을 획득하는 동안에 수평 디스플레이 기간의 값을 기반으로 하는 카운팅을 진행하여 수직 디스플레이 기간의 값을 획득하는 수직 디스플레이 기간 획득 유닛; 및
    수직 디스플레이 기간 획득 유닛 및 수직 동기화 간격 획득 유닛과 상호 연결되며, 수직 디스플레이 기간의 값과 수직 동기화 간격의 값을 덧셈 연산하여 수직 동기화 주기의 값을 획득하는 수직 동기화 주기 획득 유닛이 포함되는 것을 특징으로 하는 디스플레이 장치용 타이밍 컨트롤러.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 디스플레이 장치에는 박막 트랜지스터 액정 디스플레이 장치가 포함되며, 상기 타이밍 제어 신호에는 소스 제어 신호와 게이트 제어 신호가 포함되는 것을 특징으로 하는 디스플레이 장치용 타이밍 컨트롤러.
  5. 제4항에 있어서,
    상기 입력 제어 신호에는 데이터 인에이블 신호와 클럭 신호가 포함되며,
    상기 타이밍 검출 유닛에는,
    상기 데이터 인에이블 신호의 하이 레벨에 대해 클럭 신호 기반의 카운팅을 진행하여 데이터 인에이블 신호의 하이 레벨에 대한 클럭 신호 기반의 카운팅 값을 수평 디스플레이 기간의 값으로 취하는 수평 디스플레이 기간 획득 유닛;
    수평 디스플레이 기간 획득 유닛과 상호 연결되며 상기 데이터 인에이블 신호의 로우 레벨에 대해 클럭 신호 기반의 카운팅을 진행하여, 데이터 인에이블 신호의 로우 레벨에 대한 클럭 신호 기반의 카운팅 값이 데이터 인에이블 신호의 하이 레벨에 대한 클럭 신호 기반의 카운팅 값보다 작을 경우, 데이터 인에이블 신호의 로우 레벨에 대한 클럭 신호 기반의 카운팅 값을 수평 동기화 간격의 값으로 취하는 수평 동기화 간격 획득 유닛;
    수평 디스플레이 기간 획득 유닛과 상호 연결되며 상기 데이터 인에이블 신호의 로우 레벨에 대해 클럭 신호 기반의 카운팅을 진행하여, 데이터 인에이블 신호의 로우 레벨에 대한 클럭 신호 기반의 카운팅 값이 데이터 인에이블 신호의 하이 레벨에 대한 클럭 신호 기반의 카운팅 값보다 클 경우, 데이터 인에이블 신호의 로우 레벨에 대한 클럭 신호 기반의 카운팅 값을 수직 동기화 간격의 값으로 취하는 수직 동기화 간격 획득 유닛;
    수평 디스플레이 기간 획득 유닛 및 수평 동기화 간격 획득 유닛과 상호 연결되며 수평 디스플레이 기간의 값과 수평 동기화 간격의 값을 덧셈 연산하여 수평 동기화 주기의 값을 획득하는 수평 동기화 주기 획득 유닛;
    수평 디스플레이 기간 획득 유닛 및 수직 동기화 간격 획득 유닛과 상호 연결되며, 수직 동기화 간격 획득 유닛이 두 차례의 수직 동기화 간격을 획득하는 동안에 수평 디스플레이 기간의 값을 기반으로 하는 카운팅을 진행하여 수직 디스플레이 기간의 값을 획득하는 수직 디스플레이 기간 획득 유닛; 및
    수직 디스플레이 기간 획득 유닛 및 수직 동기화 간격 획득 유닛과 상호 연결되며, 수직 디스플레이 기간의 값과 수직 동기화 간격의 값을 덧셈 연산하여 수직 동기화 주기의 값을 획득하는 수직 동기화 주기 획득 유닛이 포함되는 것을 특징으로 하는 디스플레이 장치용 타이밍 컨트롤러.
  6. 제4항에 있어서,
    상기 입력 제어 신호에는 데이터 인에이블 신호와 클럭 신호가 포함되며,
    상기 타이밍 검출 유닛에는 제1 카운터, 제1 레지스터, 제2 카운터, 제2 레지스터, 제1 비교기, 제3 레지스터, 제4 레지스터, 제3 카운터, 제5 레지스터, 제1 덧셈기, 제6 레지스터, 제2 덧셈기, 제7 레지스터, 제1 비교기 어레이 및 제1 레지스터 어레이가 포함되며,
    제1 카운터 및 제2 카운터의 입력단은 모두 데이터 인에이블 신호와 클럭 신호를 수신하고 클럭 신호를 기반으로 하여 각각 데이터 인에이블 신호의 하이 레벨과 로우 레벨에 대한 카운팅을 진행하며,
    제1 레지스터와 제2 레지스터의 입력단은 제1 카운터 및 제2 카운터의 출력단에 대응되게 연결되고 이에 대응되게 제1 카운터 및 제2 카운터의 카운팅 값을 수신하며 제1 레지스터 내의 카운팅 값이 수평 디스플레이 기간의 값이며,
    제1 비교기의 입력단은 각각 제1 레지스터 및 제2 레지스터의 출력단과 상호 연결되고, 제1 비교기의 출력단은 각각 제3 레지스터의 입력단, 제4 레지스터의 입력단, 제3 카운터의 입력단 및 제1 비교기 어레이의 제어단과 상호 연결되며, 제2 레지스터의 값이 제1 레지스터의 값보다 작을 경우 제1 비교기는 제2 레지스터 내의 카운팅 값을 제3 레지스터에 저장하고 제3 레지스터 내의 카운팅 값이 수평 동기화 간격의 값이며, 반대로 제2 레지스터의 값이 제1 레지스터의 값보다 클 경우 제1 비교기는 제2 레지스터 내의 카운팅 값을 제4 레지스터에 저장하고 제4 레지스터 내의 카운팅 값이 수직 동기화 간격의 값이며, 제1 비교기가 제2 레지스터 내의 카운팅 값을 두 차례 제4 레지스터에 저장할 경우 지시 신호를 제3 카운터에 송신하며,
    제3 레지스터 및 제4 레지스터의 출력단은 제1 비교기 어레이의 데이터 입력단과 상호 연결되며,
    제3 카운터의 입력단은 또한 제1 카운터의 출력단과 상호 연결되고, 제5 레지스터의 입력단은 제3 카운터의 출력단에 연결되며, 제3 카운터는 수평 디스플레이 기간의 값을 기반으로 하는 카운팅을 진행하고 상기 지시 신호가 수신된 후 카운팅을 정지하며 카운팅 값을 제5 레지스터에 저장하고 제5 레지스터 내의 카운팅 값이 수직 디스플레이 기간의 값이며,
    제1 덧셈기의 입력단은 각각 제1 레지스터의 출력단, 제3 레지스터의 출력단과 상호 연결되고, 제6 레지스터의 입력단은 제1덧셈기의 출력단에 연결되며, 제1 덧셈기는 제1 레지스터 내의 카운팅 값 및 제2 레지스터 내의 카운팅 값을 덧셈 연산하여 덧셈 연산 값을 제6 레지스터에 저장하고 제6 레지스터 내의 덧셈 연산 값이 수평 동기화 주기의 값이며,
    제2 덧셈기의 입력단은 각각 제5 레지스터의 출력단, 제4 레지스터의 출력단과 상호 연결되고, 제7 레지스터의 입력단은 제2 덧셈기의 출력단에 연결되며, 제2 덧셈기는 제5 레지스터 내의 카운팅 값 및 제4 레지스터 내의 카운팅 값을 덧셈 연산하여 덧셈 연산 값을 제7 레지스터에 저장하고 제7 레지스터 내의 덧셈 연산 값이 수직 동기화 주기의 값이며,
    제1 비교기 어레이의 데이터 입력단은 또한 제1 레지스터, 제6 레지스터, 제7 레지스터 및 제5 레지스터의 입력단과 상호 연결되고, 제1 비교기 어레이의 데이터 출력단은 제1 레지스터 어레이의 데이터 입력단과 상호 연결되고, 제어 출력단은 상기 타이밍 제어 유닛과 상호 연결되며, 제1 비교기 어레이는 수평 디스플레이 기간, 수평 동기화 주기, 수평 동기화 간격, 수직 디스플레이 기간, 수직 동기화 주기 및 수직 동기화 간격을 획득한 경우 획득된 파라미터들을 제1 레지스터 어레이에 저장하고 제어 신호를 상기 타이밍 제어 유닛에 출력하며,
    제1 레지스터 어레이의 데이터 출력단은 상기 타이밍 제어 유닛에 상기 주요 타이밍 파라미터를 출력하는 것을 특징으로 하는 디스플레이 장치용 타이밍 컨트롤러.
  7. 제6항에 있어서,
    제1 레지스터, 제6 레지스터, 제7 레지스터, 제5 레지스터, 제3 레지스터 및 제4 레지스터 내의 주요 타이밍 파라미터가 제1 레지스터 어레이 내의 해당 주요 타이밍 파라미터에 비해 변화가 있을 경우, 상기 제1 비교기 어레이는 다시 한번 제어 신호를 상기 타이밍 제어 유닛에 출력하고 제1 레지스터, 제6 레지스터, 제7 레지스터, 제5 레지스터, 제3 레지스터 및 제4 레지스터 내의 주요 타이밍 파라미터의 값으로 제1 레지스터 어레이 내의 해당 값을 업데이트하며,
    제1 레지스터 어레이의 데이터 출력단은 업데이트된 상기 주요 타이밍 파라미터를 상기 타이밍 제어 유닛에 출력하며,
    상기 타이밍 제어 유닛은 재 가동된 후, 업데이트된 상기 주요 타이밍 파라미터에 따라 상기 소스 제어 신호와 게이트 제어 신호를 업데이트하는 것을 특징으로 하는 디스플레이 장치용 타이밍 컨트롤러.
  8. 제1항에 있어서,
    주요 타이밍 파라미터에 변화가 발생할 경우, 상기 타이밍 검출 유닛은 상기 타이밍 제어 유닛을 재 가동하며, 상기 타이밍 제어 유닛이 가동된 후, 업데이트된 주요 타이밍 파라미터가 획득된 후에 이와 상응하게 상기 타이밍 제어 신호를 업데이트하는 것을 특징으로 하는 디스플레이 장치용 타이밍 컨트롤러.
  9. 제4항에 있어서,
    주요 타이밍 파라미터에 변화가 발생할 경우, 상기 타이밍 검출 유닛은 상기 타이밍 제어 유닛을 재 가동하며, 상기 타이밍 제어 유닛이 가동된 후, 업데이트된 주요 타이밍 파라미터가 획득된 후에 이와 상응하게 상기 소스 제어 신호와 게이트 제어 신호를 업데이트하는 것을 특징으로 하는 디스플레이 장치용 타이밍 컨트롤러.
  10. 제1항에 있어서,
    상기 타이밍 컨트롤러는 상기 디스플레이 장치 내에 집적되는
    것을 특징으로 하는 디스플레이 장치용 타이밍 컨트롤러.
KR1020137012254A 2011-06-30 2011-09-22 디스플레이 장치용 타이밍 컨트롤러 KR101471388B1 (ko)

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