WO2013000206A1 - 用于显示器的时序控制器 - Google Patents

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WO2013000206A1
WO2013000206A1 PCT/CN2011/080019 CN2011080019W WO2013000206A1 WO 2013000206 A1 WO2013000206 A1 WO 2013000206A1 CN 2011080019 W CN2011080019 W CN 2011080019W WO 2013000206 A1 WO2013000206 A1 WO 2013000206A1
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register
timing
value
display area
signal
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PCT/CN2011/080019
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English (en)
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沈岭
李元
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上海天马微电子有限公司
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    • G09G2310/08—Details of timing specific for flat panels, other than clock recovery

Definitions

  • the present invention relates to the field of display control technology, and more particularly to a timing controller for a display. Background technique
  • TFT-LCDs thin film transistor liquid crystal displays
  • a typical TFT-LCD includes an upper substrate 200, a lower substrate 100, and a liquid crystal layer 400 between the upper substrate 200 and the lower substrate 100.
  • the upper substrate 200 is usually provided with a color filter layer, and the lower substrate 100 is integrated with a thin film transistor.
  • the outer substrate 200 and the lower substrate 100 are usually also pasted with a polarizer 300.
  • a lower substrate structure of a prior art TFT-LCD includes: a plurality of intersecting scan lines 111 and data lines 121, and a pixel cell array ⁇ ij defined by a plurality of scan lines 111 and data lines 121.
  • the scan line 111 is controlled by the scan line drive circuit 110
  • the data line 121 is controlled by the data line drive circuit 120.
  • the pixel unit further includes: a pixel electrode 140, and a thin film transistor 130 connected to the pixel electrode 140.
  • the display signal on the data line 121 is transmitted to the pixel electrode 140 when the thin film transistor 130 is turned on, and the conduction of the thin film transistor 130 is otherwise controlled by the scanning line 111.
  • the above TFT-LCDs are usually driven by a timing control (T-CON, Timing Controller) chip.
  • FIG. 3 shows a typical T-CON chip structure of the prior art.
  • the T-CON chip 1 generally includes an RGB data processing unit 11 and a timing control unit 12 ( Timing Controller Unit).
  • the RGB data processing unit 11 is mainly used to pass RGB input data through, for example, dithering and frame rate control. After that, the RGB output data (where RGB refers to the RGB field) is obtained to obtain a better image display effect.
  • the timing control unit 12 is mainly used to convert an input control signal input to the T-CON chip 1, such as a clock signal (DCLK), a line synchronization signal (HS), a frame synchronization signal (VS), a data enable signal (DE), etc. into Source Control Signals and Gate Control Signals to drive the TFT-LCD.
  • DCLK clock signal
  • HS line synchronization signal
  • VS frame synchronization signal
  • DE data enable signal
  • T-CON chips have strict timing constraints on the input control signals, which greatly limit the range of application of the T-CON chip.
  • a T-CON chip can only be used with a limited number of different resolution TFT-LCDs. To support additional resolution, you must change the internal settings of the T-CON chip or use other T-CON chips.
  • different T-CON chip manufacturers will require different timing constraints for the input control signals. This situation also limits the versatility of the T-CON chip.
  • the present invention provides a timing controller for a display, comprising: an RGB data processing unit and a timing control unit, the timing control unit configured to generate a timing control signal corresponding to the received input control signal;
  • the display performs image display according to the timing control signal and image data output by the RGB data processing unit, and the timing controller further includes: a timing detecting unit, configured to detect from the input control signal Obtaining a key timing parameter required to generate the timing control signal, and generating a control signal to activate the timing control unit when the critical timing parameter is detected; the timing control unit obtains the key after startup After the timing parameters, a timing control signal corresponding to the received input control signal is generated.
  • the key timing parameters include: a line display area, a line synchronization period, a line synchronization interval, a frame display area, a frame synchronization period, and a frame synchronization interval.
  • the timing detecting unit includes: a row display area acquiring unit, performing counting based on a clock signal on a high level of the data enable signal, and a high level based on a clock signal in a data enable signal As the value of the row display area; the line synchronization interval acquisition unit, and the line display area acquisition The unit is connected, and the low level of the data enable signal is counted based on the clock signal, and the low level of the data enable signal is based on the count value of the clock signal is lower than the high level of the data enable signal based on the count of the clock signal When the value is low, the low level of the data enable signal is based on the count value of the clock signal as the value of the line sync interval; the frame sync interval acquisition unit is connected to the line display area acquisition unit, and the low
  • the above timing controller has the following advantages: the key timing parameter is obtained by detecting from the input control signal by the timing detecting unit, and the timing control unit is mainly generated based on the key timing parameter instead of mainly based on the input control signal.
  • the timing control signal correspondingly, the input signal required by the timing control unit to generate the timing control signal only needs to satisfy the basic relationship between the frame timing and the line timing in the image.
  • the basic relationship between frame timing and line timing in the image is the default timing constraint for most displays. Therefore, the timing controller bins the timing constraints for generating the timing control signals, improving the range of application to the display.
  • FIG. 1 is a schematic view of a typical TFT-LCD structure of the prior art
  • FIG. 2 is a schematic structural view of a lower substrate of a prior art TFT-LCD
  • FIG. 3 is a typical T- of the prior art.
  • FIG. 4 is a schematic structural diagram of an embodiment of a timing controller for a display according to the present invention
  • FIG. 5 is a schematic structural view of an embodiment of a timing controller for a display according to the present invention
  • 5 is a schematic structural diagram of a timing detecting unit in the timing controller shown in FIG. 5
  • FIG. 7 is a timing relationship diagram corresponding to each key timing parameter of the timing detecting unit of FIG.
  • the timing controller 20 comprising: an RGB data processing unit 21, a timing control unit 22, and a timing detecting unit 23, wherein The RGB data processing unit 21 is configured to perform image optimization processing on the RGB input data, and output
  • timing control unit 22 generating a timing control signal corresponding to the input control signal received by the timing controller 20; after the startup, the timing control unit 22 obtains the key timing parameters generated by the timing detecting unit 23 a timing control signal corresponding to the received input control signal is generated; a timing detecting unit 23, configured to detect, from the input control signal, a key timing parameter required to generate the timing control signal, and when the At the time of the critical timing parameter, a control signal to activate the timing control unit 22 is generated.
  • the main input source required by the timing control unit 22 to generate the timing control signal is changed from the prior art input control signal to the key timing parameter.
  • the timing controller 201 includes: an RGB data processing unit 210, a timing control unit 220, and a timing detecting unit 230, wherein the RGB data processing unit 210, Used for image optimization processing of RGB input data, output
  • timing control unit 220 configured to generate at least an input control corresponding to the timing controller 201 The source control signal and the gate control signal of the signal are generated; after the startup, the timing control unit 220 generates the source control signal and the gate control signal after obtaining the key timing parameters generated by the timing detection unit 230 a timing detecting unit 230, configured to detect, from the input control signal, a key timing parameter required to generate the source control signal and the gate control signal, and generate a startup when the key timing parameter is detected The control signal of the timing control unit 220 is described.
  • Fig. 6 is a view showing the configuration of a timing detecting unit in a timing controller for a thin film transistor liquid crystal display.
  • the timing detecting unit includes: a first counter 230a, a first register 230b; a second counter 231a, a second register 231b; a first comparator 232; a third register 233; a fourth register 234; a third counter 235a, a fifth register 235b; a first adder 236a, a sixth register 236b; a second adder 237a, a seventh register 237b; a first comparator array 238; a first register array 239, wherein
  • the input ends of the first counter 230a and the second counter 231a both receive the data enable signal DE and the clock signal DCLK, and the input ends of the first register 230b and the second register 231b are correspondingly connected to the outputs of the first counter 230a and the second counter 231a.
  • the input ends of the first comparator 232 are respectively connected to the output ends of the first register 230b and the second register 231b, and the output ends of the first comparator 232 and the input end of the third register 233 and the input end of the fourth register 234, respectively
  • the input end of the third counter 235a is connected to the control end of the first comparator array 238;
  • the outputs of the third register 233 and the fourth register 234 are coupled to the data input of the first comparator array 238;
  • the input of the third counter 235a is also connected to the output of the first counter 230a, and the input of the fifth register 235b is connected to the output of the third counter 235a;
  • the input of the first adder 236a is connected to the output of the first register 230b and the output of the third register 233, respectively, and the input of the sixth register 236b is connected to the output of the first adder 236a;
  • the input ends of the second adder 237a are respectively connected to the output end of the fifth register 235b and the output end of the fourth register 234, and the input end of the seventh register 237b is connected to the output of the second adder 237a.
  • the data input of the first comparator array 238 is also coupled to the outputs of the first register 230b, the sixth register 236b, the seventh register 237b, and the fifth register 235b, the data output of the first comparator array 238 and the first register
  • the data input end of the array 239 is connected, and the control output is connected to the timing control unit, and outputs a control signal to the timing control unit;
  • the data output of the first register array 239 outputs the key timing parameters to the timing control unit.
  • the process of controlling the line display area thd, the line synchronization period th, the line synchronization interval thb+thfp, the frame display area tvd, the frame synchronization period tv, and the frame synchronization interval tvb+tvfp is detected by the timing detecting unit, respectively, and the timing is controlled.
  • the process by which the control unit generates the source control signal and the gate control signal will be described in detail.
  • FIG. 7 shows a timing relationship diagram of the above six key timing parameters.
  • the definition of the above six key timing parameters and the timing relationship between them are well known to those skilled in the art, and the following description is more clear for the above six keys.
  • the definition of the timing parameters and the relationship between them are as follows: For the frame synchronization interval tvb+tvfp, when the frame synchronization interval tvb+tvfp is detected, it represents the start of one frame of image, and when the frame synchronization interval tvb+ is detected again In the case of tvfp, it represents the end of one frame of image; similarly, when the line synchronization interval thb+thfp is detected, it means that one line in one frame of image starts, and when the line synchronization interval thb+thfp is detected again, it represents A line in one frame of image ends.
  • the timing relationship of the above six key timing parameters is:
  • the timing control unit in the embodiment has only one constraint on the input control signal: (tvb+tvfp)>th>(thb+ Thfp) , the constraint is analyzed, which indicates that the frame synchronization interval is longer than the row synchronization period, and the row synchronization period is longer than the row synchronization interval. From the meaning and relationship of each parameter in the constraint condition, the logical relationship represented by the constraint condition is a default condition for ensuring the basic display for all TFT-LCDs. Therefore, in addition to meeting the default timing constraints of TFT-LCD, There are no other timing constraints. Thus, for TFT-LCDs of different resolutions, the timing controller of this example is applicable.
  • the first counter 230a begins counting based on the clock signal DCLK.
  • the first counter 230a stops counting and stores the count value to the first register 230b, and then the first counter 230a is reset to zero.
  • the value in the first register 230b represents the line display area thd, and since the value is based on the clock signal DCLK, the value in the first register 230b is specifically the number of times the clock signal DCLK is high.
  • the first counter 230a will resume counting and repeat the process of storing and reseting as the level of the data enable signal DE changes.
  • the second counter 231a When the first counter 230a stops counting, that is, when the data enable signal DE is low, the second counter 231a starts counting. When the data enable signal DE is at a high level, the second counter 231a stops counting, and stores the count value in the second register 231b, and then the second counter 231a is reset to zero. When the data enable signal DE is again low, the second counter 231a will resume counting and repeat the process of storing and reseting as the level of the data enable signal DE changes.
  • the first comparator 232 reads the values in the first register 230b and the second register 231b and compares them. If the value in the second register 231b is smaller than the value in the first register 230b, the first comparator 232 will be the second. The value in register 231b is dumped into third register 233. At this time, the value in the third register 233 represents the line synchronization interval thb+thfp. Since the clock signal DCLK is counted, the value in the third register 233 is specifically the number of times the clock signal DCLK is high level; The value in the second register 231b is greater than the value in the first register 230b, and the first comparator 232 dumps the value in the second register 231b into the fourth register 234.
  • the value in the fourth register 234 represents the frame synchronization interval tvb+tvfp. Since the clock signal DCLK is counted, the value in the fourth register 234 is specifically the number of times the clock signal DCLK is high. And, in a subsequent process, the first comparator 232 monitors the number of times the value in the second register 231b is dumped to the fourth register 234, and the second time the value in the second register 231b is transferred to the fourth In the register 234, the first comparator 232 transmits an indication signal to the third counter 235a.
  • the third counter 235a receives the counting result of the first counter 230a, and counts based on the line display area thd, that is, counts the number of times the data enable signal DE appears high until the first ratio is received.
  • the indicator signal sent by the comparator 232.
  • the third counter 235a stops counting, and stores the count value to the fifth register 235b, and then the third counter 235a is reset to 0 and restarts counting.
  • the value in the fifth register 235b indicates the frame display area tvd.
  • the value in the fifth register 235b is specifically the number of times the data enable signal DE is high level, and
  • the data enable signal DE can be represented by a single high level by the number of times the plurality of clock signals DCLK are high. Therefore, the value in the fifth register 235b can be equivalent to the number of times the clock signal DCLK is high.
  • the first adder 236a reads the values in the first register 230b and the third register 233, performs addition, and stores the result of the addition in the sixth register 236b.
  • the value in the sixth register 236b is the sum of the values in the first register 230b and the third register 233, thd+thb+thfp, and the value in the sixth register 236b, that is, the line synchronization period th, due to the first register 230b and the
  • the values in the three registers 233 are all obtained based on the clock signal DCLK count, and the value in the sixth register 236b is specifically the number of times the clock signal DCLK is high.
  • the second adder 237a reads the values in the fourth register 234 and the fifth register 235b, performs addition, and stores the result of the addition in the seventh register 237b.
  • the value in the seventh register 237b is the sum of the values in the fourth register 234 and the fifth register 235b, tvd+tvb+tvfp, and the value in the seventh register 237b, that is, the frame synchronization period tv, due to the fourth register 234
  • the value is obtained based on the clock signal DCLK count, and the value in the fifth register 235b can be equivalent to the number of times the clock signal DCLK is high level. Therefore, the value in the seventh register 237b can also be equivalent to the clock signal DCLK. The number of times the high level appears.
  • the first comparator array 238 reads the first register 230b, the sixth register 236b, the third register 233, the fourth register 234, the seventh register 237b, and the fifth register 235b to obtain the six key timing parameters, and The six key timing parameters are compared with corresponding values stored in the first register array 239 to determine whether the six key timing parameters are identical.
  • the first comparator array 238 includes a plurality of comparators to respectively perform the comparison process; the first register array 239 includes a plurality of registers, the number of the first comparator arrays The number of comparators in 238 corresponds.
  • the number of comparators in the first comparator array 238 can be It is the same as the number of key timing parameters, in this case, six; it can also be more than the number of critical timing parameters to provide support for more critical timing parameters.
  • the first register array 239 obviously does not store the values, so the comparison results of the comparators in the first comparator array 238 are also obviously different.
  • the first comparator array 238 outputs a control signal to the timing control unit, and will be from the first register 230b, the sixth register 236b, the third register 233, the fourth register 234, the seventh register 237b, and the The values read in the five registers 235b are respectively stored in respective registers in the first register array 239, and the six key timing parameters are output to the timing control unit through respective registers in the first register array 239. In a subsequent process, if the comparison result of any one of the first comparator arrays 238 is different, the first comparator array 238 outputs a control signal to the timing control unit.
  • new values read from the first register 230b, the sixth register 236b, the third register 233, the fourth register 234, the seventh register 237b, and the fifth register 235b are respectively stored in the first register array 239.
  • the updated values of the six key timing parameters are output to the timing control unit through respective registers in the first register array 239. If the comparison results of all the comparators in the first comparator array 238 are the same, the first comparator array 238 does not output a control signal to the timing control unit, nor does it perform the first register array 239. Storage.
  • the cycle time for detecting the critical timing parameters should be greater than three frame synchronization periods.
  • the first comparator 232 dumps the value in the second register 231b to the fourth register 234 for the fourth time
  • a comparison enable signal is sent to the first comparator array 238, and the first comparator array 238 begins the process of reading the registers, comparing and storing the registers after obtaining the comparison enable signal.
  • the first comparator array 238 outputs a control signal to the timing control unit, and is directed by the first register array 239.
  • the timing control unit outputs an updated value of the six key timing parameters.
  • the timing detection unit also starts a new critical timing parameter detection cycle accordingly. It should be noted that, in the above description, the detection of six key timing parameters is taken as an example, but the timing controller of the present invention is not limited. More than 6 or less than 6 critical timing parameters are equally suitable for detection Used in the present invention. Accordingly, it is only necessary to change the number of logical components such as corresponding counters, registers, adders, etc. in the timing detecting unit.
  • timing controller is equally applicable to other types of displays.

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Abstract

一种用于显示器的时序控制器包括RGB数据处理单元（21）和时序控制单元（22）。所述时序控制单元（22）用于生成对应所接收的输入控制信号的时序控制信号；所述显示器根据所述时序控制信号和所述RGB数据处理单元（21）输出的图像数据进行图像显示。所述时序控制器还包括时序检测单元（23），所述时序检测单元（23）用于从所述输入控制信号中检测获得生成所述时序控制信号所需的关键时序参数，以及在检测到所述关键时序参数时，产生启动所述时序控制单元（22）的控制信号。所述时序控制单元（22）启动后，在获得所述关键时序参数后，生成对应所接收的输入控制信号的时序控制信号。所述时序控制器简化了生成时序控制信号的时序约束，提高了对显示器的适用范围。

Description

用于显示器的时序控制器 本申请要求于 2011 年 6 月 30 日提交中国国家知识产权局、 申请号为 201110183095.1、 发明名称为"用于显示器的时序控制器"的中国专利申请的优 先权， 其全部内容通过引用结合在本申请中。 技术领域
本发明涉及显示控制技术领域， 特别涉及用于显示器的时序控制器。 背景技术
现代社会多媒体技术相当发达，多半受益于半导体元件以及显示装置的进 步。 就显示而言， 高品质、 空间利用率、 低功耗等一些优点的薄膜晶体管液晶 显示器（TFT-LCD )逐渐成为主流。
参照图 1所示， 一种典型的 TFT-LCD包括： 上基板 200、 下基板 100及上基 板 200和下基板 100间的液晶层 400。其中 ,上基板 200上通常设置有彩色滤光层， 而下基板 100集成有薄膜晶体管， 上基板 200和下基板 100外侧通常还粘贴有偏 光片 300。
参照图 2所示， 现有技术 TFT-LCD的一种下基板结构包括： 多条交叉的扫 描线 111和数据线 121 , 以及由多条扫描线 111和数据线 121定义的像素单元阵 歹 ij , 所述扫描线 111由扫描线驱动电路 110控制， 数据线 121由数据线驱动电路 120控制。其中，所述像素单元进一步包括：像素电极 140, 以及与像素电极 140 相连的薄膜晶体管 130。 数据线 121上的显示信号在薄膜晶体管 130导通时传输 至像素电极 140, 而薄膜晶体管 130的导通与否则由扫描线 111控制。
目前在业界， 上述 TFT-LCD通常由时序控制（ T-CON, Timing Controller ) 芯片驱动。 图 3示出了现有技术的一种典型的 T-CON芯片结构。 参照图 3所示， 所述 T-CON芯片 1通常包括： RGB数据处理单元 11 ( Data Process unit )和时序 控制单元 12 ( Timing Controller Unit ) 。 RGB数据处理单元 11主要用于将 RGB 输入数据经过例如抖动处理（ Dithering )、 帧频控制处理（ Frame Rate Control ) 后得到 RGB输出数据 （此处的 RGB指的是 RGB域） ， 以获取更好的图像显示 效果。 时序控制单元 12主要用于将输入 T-CON芯片 1的输入控制信号， 例如时 钟信号 （DCLK ) 、 行同步信号 （HS ) 、 帧同步信号 （VS ) 、 数据使能信号 ( DE )等转换成源极控制信号（ Source Control Signals )和栅极控制信号（ Gate Control Signals ) , 以驱动 TFT-LCD。
然而， 目前的 T-CON芯片对所述输入控制信号有严格的时序约束条件， 这些时序约束条件极大地限制 T-CON 芯片的适用范围。 一般情况下， 一个 T-CON 芯片只能适用有限的几种不同解析度的 TFT-LCD。 如要支持另外的解 析度， 则必须更改 T-CON芯片的内部设定或使用其他 T-CON芯片。 同时， 对 同一解析度的 TFT-LCD, 不同的 T-CON芯片制造商对所述输入控制信号会要 求不同的时序约束条件。 这种情况也限制了 T-CON芯片的通用性。 发明内容 本发明解决的问题是提供一种用于显示器的时序控制器，以提高对显示器 的适用范围。
为解决上述问题， 本发明提供一种用于显示器的时序控制器， 包括： RGB 数据处理单元和时序控制单元，所述时序控制单元用于生成对应所接收的输入 控制信号的时序控制信号； 所述显示器根据所述时序控制信号和所述 RGB数 据处理单元输出的图像数据进行图像显示， 所述时序控制器还包括： 时序检测 单元，所述时序检测单元用于从所述输入控制信号中检测获得生成所述时序控 制信号所需的关键时序参数， 以及在检测到所述关键时序参数时，产生启动所 述时序控制单元的控制信号； 所述时序控制单元在启动后，在获得所述关键时序参数后， 生成对应所接 收的输入控制信号的时序控制信号。 可选地，所述关键时序参数包括： 行显示区域、行同步周期、行同步间隔、 帧显示区域、 帧同步周期及帧同步间隔。 可选地， 所述时序检测单元包括： 行显示区域获取单元， 对于所述数据使 能信号的高电平进行基于时钟信号的计数，以数据使能信号的高电平基于时钟 信号的计数值作为行显示区域的值； 行同步间隔获取单元， 与行显示区域获取 单元相连，对于所述数据使能信号的低电平进行基于时钟信号的计数， 在数据 使能信号的低电平基于时钟信号的计数值小于数据使能信号的高电平基于时 钟信号的计数值时，以数据使能信号的低电平基于时钟信号的计数值作为行同 步间隔的值； 帧同步间隔获取单元， 与行显示区域获取单元相连， 对于所述数 据使能信号的低电平进行基于时钟信号的计数，在数据使能信号的低电平基于 时钟信号的计数值大于数据使能信号的高电平基于时钟信号的计数值时，以数 据使能信号的低电平基于时钟信号的计数值作为帧同步间隔的值；行同步周期 的值和行同步间隔的值相加， 获得行同步周期的值； 帧显示区域获取单元， 与 行显示区域获取单元及帧同步间隔获取单元相连，在帧同步间隔获取单元两次 获得帧同步间隔的期间，基于行显示区域的值进行计数，获得帧显示区域的值； 帧同步周期获取单元， 与帧显示区域获取单元及帧同步间隔获取单元相连，将 帧显示区域的值和帧同步间隔的值相加， 获得帧同步周期的值。
与现有技术相比， 上述时序控制器具有以下优点： 通过时序检测单元从输 入控制信号中检测获得关键时序参数，所述时序控制单元主要基于所述关键时 序参数而非主要基于输入控制信号生成时序控制信号，相应地， 所述时序控制 单元生成时序控制信号所需的输入信号仅需满足图像中帧时序和行时序的基 本关系即可。 而所述图像中帧时序和行时序的基本关系对于大多数显示器而 言， 都是默认的时序约束条件。 因此， 所述时序控制器筒化了生成时序控制信 号的时序约束， 提高了对显示器的适用范围。
附图说明 图 1是现有技术的一种典型的 TFT-LCD结构示意图； 图 2是现有技术 TFT-LCD的一种下基板结构示意图； 图 3是现有技术的一种典型的 T-CON芯片的结构示意图； 图 4是本发明用于显示器的时序控制器的一种实施方式结构示意图； 图 5是本发明用于显示器的时序控制器的一种实施例结构示意图； 图 6是图 5所示时序控制器中时序检测单元的一种结构示意图； 图 7是对应图 6时序检测单元的各关键时序参数的时序关系图。 具体实施方式 图 4示出了本发明用于显示器的时序控制器的一种实施方式结构，所述时 序控制器 20包括： RGB数据处理单元 21、 时序控制单元 22及时序检测单元 23 , 其中， RGB数据处理单元 21 , 用于对 RGB输入数据进行图像优化处理， 输出
RGB输出数据； 时序控制单元 22, 生成对应所述时序控制器 20接收的输入控制信号的时 序控制信号； 所述时序控制单元 22 在启动后， 在获得所述时序检测单元 23 生成的关键时序参数后， 生成对应所接收的输入控制信号的时序控制信号； 时序检测单元 23 , 用于从所述输入控制信号中检测获得生成所述时序控 制信号所需的关键时序参数， 以及在检测到所述关键时序参数时，产生启动所 述时序控制单元 22的控制信号。 上述实施方式中， 所述时序控制单元 22生成时序控制信号所需的主要输 入来源从现有技术的输入控制信号变为了所述关键时序参数。对于所述输入控 制信号， 其只需满足图像中帧时序和行时序的基本关系即可， 即帧同步间隔的 时间大于行同步周期，行同步周期的时间大于行同步间隔。 而所述帧时序和行 时序的基本关系对大多数显示器而言是默认的时序约束条件。 因此， 实质上上 述实施方式中的时序控制器除了满足显示器的默认时序约束条件外，再无其他 时序约束条件。 因此， 所述时序控制器对显示器的适用性获得了提高。 以下以薄膜晶体管液晶显示器为例，对本发明用于显示器的时序控制器进 行详细说明。 图 5示出了用于薄膜晶体管液晶显示器的时序控制器的结构，所述时序控 制器 201 包括： RGB数据处理单元 210、 时序控制单元 220及时序检测单元 230, 其中， RGB数据处理单元 210, 用于对 RGB输入数据进行图像优化处理， 输出
RGB输出数据； 时序控制单元 220, 至少用于生成对应所述时序控制器 201接收的输入控 制信号的源极控制信号和栅极控制信号； 所述时序控制单元 220在启动后，在 获得所述时序检测单元 230生成的关键时序参数后，生成所述源极控制信号和 栅极控制信号； 时序检测单元 230, 用于从所述输入控制信号中检测获得生成所述源极控 制信号和栅极控制信号所需的关键时序参数，以及在检测到所述关键时序参数 时， 产生启动所述时序控制单元 220的控制信号。
图 6 示出了用于薄膜晶体管液晶显示器的时序控制器中时序检测单元的 一种结构示意图。 参照图 6所示， 所述时序检测单元包括： 第一计数器 230a、 第一寄存器 230b; 第二计数器 231a、 第二寄存器 231b; 第一比较器 232; 第 三寄存器 233; 第四寄存器 234; 第三计数器 235a、 第五寄存器 235b; 第一加 法器 236a、 第六寄存器 236b; 第二加法器 237a、 第七寄存器 237b; 第一比较 器阵列 238; 第一寄存器阵列 239, 其中，
第一计数器 230a和第二计数器 231a的输入端均接收数据使能信号 DE和 时钟信号 DCLK,第一寄存器 230b和第二寄存器 231b的输入端对应连接于第 一计数器 230a和第二计数器 231a的输出端；
第一比较器 232的输入端分别与第一寄存器 230b和第二寄存器 231b的输 出端相连， 第一比较器 232的输出端分别与第三寄存器 233的输入端、 第四寄 存器 234的输入端、 第三计数器 235a的输入端及第一比较器阵列 238的控制 端相连；
第三寄存器 233和第四寄存器 234的输出端与第一比较器阵列 238的数据 输入端相连；
第三计数器 235a的输入端还与第一计数器 230a的输出端相连，第五寄存 器 235b的输入端连接于第三计数器 235a的输出端；
第一加法器 236a的输入端分别与第一寄存器 230b的输出端、第三寄存器 233的输出端相连， 第六寄存器 236b的输入端连接于第一加法器 236a的输出 端；
第二加法器 237a的输入端分别与第五寄存器 235b的输出端、第四寄存器 234的输出端相连， 第七寄存器 237b的输入端连接于第二加法器 237a的输出 端；
第一比较器阵列 238 的数据输入端还与第一寄存器 230b、 第六寄存器 236b, 第七寄存器 237b及第五寄存器 235b的输出端相连， 第一比较器阵列 238的数据输出端与第一寄存器阵列 239的数据输入端相连， 控制输出端与所 述时序控制单元相连， 向所述时序控制单元输出控制信号；
第一寄存器阵列 239 的数据输出端向所述时序控制单元输出所述关键时 序参数。 以下分别就所述时序检测单元检测获得行显示区域 thd、 行同步周期 th、 行同步间隔 thb+thfp、 帧显示区域 tvd、 帧同步周期 tv及帧同步间隔 tvb+tvfp 的过程及控制所述时序控制单元生成所述源极控制信号和栅极控制信号的过 程进行详细说明。
图 7示出了上述 6个关键时序参数的时序关系图， 上述 6个关键时序参数的 定义及相互间的时序关系为本领域技术人员公知， 此处为后续说明更加清楚， 对上述 6个关键时序参数的定义及相互间关系筒要说明如下： 对于帧同步间隔 tvb+tvfp, 当检测到帧同步间隔 tvb+tvfp时， 即代表一帧图 像的开始， 而当再次检测到帧同步间隔 tvb+tvfp时， 即代表一帧图像的结束； 类似地， 当检测到行同步间隔 thb+thfp时， 即代表一帧图像中的一行开始， 而 当再次检测到行同步间隔 thb+thfp时， 即代表一帧图像中的一行结束。 上述 6个关键时序参数的时序关系：
th=thd+thb+thfp ( 1 ) tv=tvd+tvb+tvfp ( 2 ) 本实施例中所述时序控制单元对输入控制信号只有一个约束条件： 即 (tvb+tvfp)>th>(thb+thfp) , 分析该约束条件， 其表示帧同步间隔的时间大于行 同步周期， 行同步周期的时间大于行同步间隔。 而从约束条件中各参数的意义 及相互关系可知，所述约束条件所表示的逻辑关系对所有 TFT-LCD而言，都是 保证基本显示的默认条件。 因此， 除了满足 TFT-LCD的默认时序约束条件夕卜， 再无其他时序约束条件。从而， 对于不同解析度的 TFT-LCD, 本事实例的时序 控制器都是适用的。
结合参照图 6和图 7 , 当数据使能信号 DE为高电平时， 它指示一帧图像中 新的一行开始， 此时第一计数器 230a基于时钟信号 DCLK开始计数。 当数据使 能信号 DE为低电平时， 第一计数器 230a停止计数， 并将计数值存储至第一寄 存器 230b, 然后第一计数器 230a复位到 0。 此时， 第一寄存器 230b中的值即表 示行显示区域 thd, 由于是基于时钟信号 DCLK计数， 所述第一寄存器 230b中的 值具体为时钟信号 DCLK高电平出现的次数。当数据使能信号 DE再次为高电平 时， 第一计数器 230a将重新开始计数， 并随数据使能信号 DE的电平变化， 重 复所述存储及复位的过程。
在第一计数器 230a停止计数时， 即当数据使能信号 DE为低电平时， 第二 计数器 231a开始计数。 而当数据使能信号 DE为高电平时， 第二计数器 231a停 止计数， 并将计数值存储值第二寄存器 231b中， 然后第二计数器 231a复位到 0。 当数据使能信号 DE再次为低电平时， 第二计数器 231a将重新开始计数， 并随 数据使能信号 DE的电平变化， 重复所述存储及复位的过程。
第一比较器 232会读取第一寄存器 230b和第二寄存器 231b中的值并进行比 较， 若第二寄存器 231b中的值小于第一寄存器 230b中的值， 则第一比较器 232 将第二寄存器 231b中的值转存至第三寄存器 233中。此时， 第三寄存器 233中的 值即表示行同步间隔 thb+thfp , 由于是基于时钟信号 DCLK计数， 所述第三寄 存器 233中的值具体为时钟信号 DCLK高电平出现的次数； 若第二寄存器 231b 中的值大于第一寄存器 230b中的值， 则第一比较器 232将第二寄存器 231b中的 值转存至第四寄存器 234中。 此时， 第四寄存器 234中的值即表示帧同步间隔 tvb+tvfp, 由于是基于时钟信号 DCLK计数， 所述第四寄存器 234中的值具体为 时钟信号 DCLK高电平出现的次数。 并且， 在后续的过程中， 第一比较器 232会监控将第二寄存器 231b中的值 转存至第四寄存器 234的次数， 当第二次将第二寄存器 231b中的值转存至第四 寄存器 234中时， 第一比较器 232向第三计数器 235a发送指示信号。 第三计数器 235a接收第一计数器 230a的计数结果， 基于行显示区域 thd进 行计数， 即对数据使能信号 DE出现高电平的次数进行计数， 直至收到第一比 较器 232发送的指示信号。 此时， 第三计数器 235a停止计数， 并将计数值存储 至第五寄存器 235b, 然后第三计数器 235a复位到 0后重新开始计数。 此时， 第 五寄存器 235b中的值即表示帧显示区域 tvd, 由于是基于行显示区域 thd计数， 所述第五寄存器 235b中的值具体为数据使能信号 DE高电平出现的次数， 而数 据使能信号 DE单个高电平可以多个时钟信号 DCLK高电平出现的次数表示，因 此， 所述第五寄存器 235b中的值可以等同为时钟信号 DCLK高电平出现的次 数。
第一加法器 236a会读取第一寄存器 230b和第三寄存器 233中的值， 进行加 法运算，并将加法运算的结果存储至第六寄存器 236b中。此时，第六寄存器 236b 中的值为第一寄存器 230b和第三寄存器 233中的值的和 thd+thb+thfp, 第六寄存 器 236b中的值即行同步周期 th, 由于第一寄存器 230b和第三寄存器 233中的值 都是基于时钟信号 DCLK计数获得的， 所述第六寄存器 236b中的值具体为时钟 信号 DCLK高电平出现的次数。 第二加法器 237a会读取第四寄存器 234和第五寄存器 235b中的值， 进行加 法运算，并将加法运算的结果存储至第七寄存器 237b中。此时，第七寄存器 237b 中的值为第四寄存器 234和第五寄存器 235b中的值的和 tvd+tvb+tvfp, 第七寄存 器 237b中的值即帧同步周期 tv, 由于第四寄存器 234中的值是基于时钟信号 DCLK计数获得的， 而第五寄存器 235b中的值可以等同为时钟信号 DCLK高电 平出现的次数， 因此， 所述第七寄存器 237b中的值也可以等同为时钟信号 DCLK高电平出现的次数。
通过以上过程， 获得了时序检测单元在单次检测中所述 6个关键时序参数 的值。 所述第一比较器阵列 238会读取第一寄存器 230b、 第六寄存器 236b、 第 三寄存器 233、 第四寄存器 234、 第七寄存器 237b及第五寄存器 235b获得所述 6 个关键时序参数，并将所述 6个关键时序参数与第一寄存器阵列 239中所存储的 对应值进行比较， 以判断所述 6个关键时序参数是否分别相同。
具体地， 所述第一比较器阵列 238中包括多个比较器， 以分别执行所述的 比较过程； 所述第一寄存器阵列 239中包括多个寄存器， 其数量与所述第一比 较器阵列 238中的比较器数量对应。所述第一比较器阵列 238中的比较器个数可 以与关键时序参数的个数相同， 本例中为 6个； 也可以多于关键时序参数的个 数， 以提供对于更多关键时序参数的支持。 对于所述时序检测单元首次检测关键时序参数， 第一寄存器阵列 239中显 然未存储数值， 因而所述第一比较器阵列 238中各比较器的比较结果也显然为 不相同。 此时， 所述第一比较器阵列 238向所述时序控制单元输出控制信号， 并将从第一寄存器 230b、 第六寄存器 236b、 第三寄存器 233、 第四寄存器 234、 第七寄存器 237b及第五寄存器 235b中读取的值分别存储至第一寄存器阵列 239 中的相应寄存器中， 通过第一寄存器阵列 239中的相应寄存器向所述时序控制 单元输出所述 6个关键时序参数。 在后续过程中， 若所述第一比较器阵列 238中有任意一个比较器的比较结 果为不相同，所述第一比较器阵列 238都会向所述时序控制单元输出控制信号。 并且， 将从第一寄存器 230b、 第六寄存器 236b、 第三寄存器 233、 第四寄存器 234、 第七寄存器 237b及第五寄存器 235b中读取的新的值分别存储至第一寄存 器阵列 239中的相应寄存器中，通过第一寄存器阵列 239中的相应寄存器向所述 时序控制单元输出所述 6个关键时序参数的更新值。 而若所述第一比较器阵列 238中所有比较器的比较结果均相同，所述第一比较器阵列 238不会向所述时序 控制单元输出控制信号， 也不会进行对第一寄存器阵列 239的存储。
更进一步， 为保证所述时序检测单元检测关键时序参数的准确性，检测关 键时序参数的周期时间应大于 3个帧同步周期。相应地，在本发明薄膜晶体管 液晶显示器的时序控制器的另一实施例中，所述第一比较器 232在第四次将第 二寄存器 231b中的值转存至第四寄存器 234中时， 向第一比较器阵列 238发 送比较启动信号， 所述第一比较器阵列 238在获得所述比较启动信号后， 才开 始进行上述的读取寄存器、 比较及存储寄存器的过程。 同样地， 当对所述 6 个关键时序参数的任意一个比较结果显示不相同时， 所述第一比较器阵列 238 将向所述时序控制单元输出控制信号，并由第一寄存器阵列 239向所述时序控 制单元输出所述 6个关键时序参数的更新值。所述时序检测单元也相应开始一 个新的关键时序参数检测周期。 需要说明的是， 以上说明中以 6个关键时序参数的检测为例，但并非对本 发明所述时序控制器的限定。多于 6个或少于 6个关键时序参数的检测同样适 用于本发明。 相应地， 仅需更改所述时序检测单元中的相应计数器、 寄存器、 加法器等逻辑部件的数量即可。 此外， 以上虽然是以薄膜晶体管液晶显示器为例，但通过对其他类型的显 示器分析可以发现，时序控制信号和图像数据对其他类型的显示器而言也是为 了实现图像显示所需的信号，并且行和帧的上述相关时序参数也可以认为是进 行图像显示都需要的基本时序参数。 因此， 所述时序控制器也同样可以适用于 其他类型的显示器。
以上公开了本发明的多个方面和实施方式，本领域的技术人员会明白本发 明的其它方面和实施方式。本发明中公开的多个方面和实施方式只是用于举例 说明， 并非是对本发明的限定， 本发明的真正保护范围和精神应当以权利要求 书为准。

Claims

权 利 要 求
1.一种用于显示器的时序控制器， 包括： RGB 数据处理单元和时序控制 单元， 所述时序控制单元用于生成对应所接收的输入控制信号的时序控制信 号； 所述显示器根据所述时序控制信号和所述 RGB数据处理单元输出的图像 数据进行图像显示，
其特征在于， 还包括： 时序检测单元， 所述时序检测单元用于从所述输入 控制信号中检测获得生成所述时序控制信号所需的关键时序参数，以及在检测 到所述关键时序参数时， 产生启动所述时序控制单元的控制信号；
所述时序控制单元在启动后，在获得所述关键时序参数后， 生成对应所接 收的输入控制信号的时序控制信号。
2.如权利要求 1所述的用于显示器的时序控制器， 其特征在于， 所述关键 时序参数包括： 行显示区域、 行同步周期、 行同步间隔、 帧显示区域、 帧同步 周期及帧同步间隔。
3.如权利要求 2所述的用于显示器的时序控制器， 其特征在于， 所述输入 控制信号包括数据使能信号和时钟信号； 所述时序检测单元包括：
行显示区域获取单元，对于所述数据使能信号的高电平进行基于时钟信号 的计数， 以数据使能信号的高电平基于时钟信号的计数值作为行显示区域的 值；
行同步间隔获取单元， 与行显示区域获取单元相连，对于所述数据使能信 号的低电平进行基于时钟信号的计数，在数据使能信号的低电平基于时钟信号 的计数值小于数据使能信号的高电平基于时钟信号的计数值时，以数据使能信 号的低电平基于时钟信号的计数值作为行同步间隔的值；
帧同步间隔获取单元， 与行显示区域获取单元相连，对于所述数据使能信 号的低电平进行基于时钟信号的计数，在数据使能信号的低电平基于时钟信号 的计数值大于数据使能信号的高电平基于时钟信号的计数值时，以数据使能信 号的低电平基于时钟信号的计数值作为帧同步间隔的值； 连， 将行显示区域的值和行同步间隔的值相加， 获得行同步周期的值；
帧显示区域获取单元， 与行显示区域获取单元及帧同步间隔获取单元相 连，在帧同步间隔获取单元两次获得帧同步间隔的期间，基于行显示区域的值 进行计数， 获得帧显示区域的值；
帧同步周期获取单元， 与帧显示区域获取单元及帧同步间隔获取单元相 连， 将帧显示区域的值和帧同步间隔的值相加， 获得帧同步周期的值。
4.如权利要求 2所述的用于显示器的时序控制器， 其特征在于， 所述显示 器包括薄膜晶体管液晶显示器；所述时序控制信号包括源极控制信号和栅极控 制信号。
5.如权利要求 4所述的用于显示器的时序控制器， 其特征在于， 所述输入 控制信号包括数据使能信号和时钟信号； 所述时序检测单元包括：
行显示区域获取单元，对于所述数据使能信号的高电平进行基于时钟信号 的计数， 以数据使能信号的高电平基于时钟信号的计数值作为行显示区域的 值；
行同步间隔获取单元， 与行显示区域获取单元相连，对于所述数据使能信 号的低电平进行基于时钟信号的计数，在数据使能信号的低电平基于时钟信号 的计数值小于数据使能信号的高电平基于时钟信号的计数值时，以数据使能信 号的低电平基于时钟信号的计数值作为行同步间隔的值；
帧同步间隔获取单元， 与行显示区域获取单元相连，对于所述数据使能信 号的低电平进行基于时钟信号的计数，在数据使能信号的低电平基于时钟信号 的计数值大于数据使能信号的高电平基于时钟信号的计数值时，以数据使能信 号的低电平基于时钟信号的计数值作为帧同步间隔的值； 连， 将行显示区域的值和行同步间隔的值相加， 获得行同步周期的值；
帧显示区域获取单元， 与行显示区域获取单元及帧同步间隔获取单元相 连，在帧同步间隔获取单元两次获得帧同步间隔的期间，基于行显示区域的值 进行计数， 获得帧显示区域的值；
帧同步周期获取单元， 与帧显示区域获取单元及帧同步间隔获取单元相 连， 将帧显示区域的值和帧同步间隔的值相加， 获得帧同步周期的值。
6.如权利要求 4所述的用于显示器的时序控制器， 其特征在于， 所述输入 控制信号包括数据使能信号和时钟信号；所述时序检测单元包括：第一计数器、 第一寄存器； 第二计数器、 第二寄存器； 第一比较器； 第三寄存器； 第四寄存 器； 第三计数器、 第五寄存器； 第一加法器、 第六寄存器； 第二加法器、 第七 寄存器； 第一比较器阵列； 第一寄存器阵列， 其中， 第一计数器和第二计数器的输入端均接收数据使能信号和时钟信号，基于 时钟信号分别对数据使能信号的高电平和低电平进行计数； 第一寄存器和第二寄存器的输入端对应连接于第一计数器和第二计数器 的输出端，对应接收第一计数器和第二计数器的计数值， 第一寄存器中的计数 值为行显示区域的值； 第一比较器的输入端分别与第一寄存器和第二寄存器的输出端相连，第一 比较器的输出端分别与第三寄存器的输入端、第四寄存器的输入端、第三计数 器的输入端及第一比较器阵列的控制端相连；第一比较器在第二寄存器的值小 于第一寄存器的值时，将第二寄存器中的计数值转存至第三寄存器， 第三寄存 器中的计数值为行同步间隔的值；反之， 第一比较器将第二寄存器中的计数值 转存至第四寄存器， 第四寄存器中的计数值为帧同步间隔的值； 第一比较器在 两次将第二寄存器中的计数值转存至第四寄存器时，向第三计数器发送指示信 号； 第三寄存器和第四寄存器的输出端与第一比较器阵列的数据输入端相连； 第三计数器的输入端还与第一计数器的输出端相连，第五寄存器的输入端 连接于第三计数器的输出端； 第三计数器基于行显示区域的值进行计数，在收 到所述指示信号后停止计数，将计数值存储至第五寄存器， 第五寄存器中的计 数值为帧显示区域的值； 第一加法器的输入端分别与第一寄存器的输出端、第三寄存器的输出端相 连， 第六寄存器的输入端连接于第一加法器的输出端； 第一加法器将第一寄存 器和第二寄存器中计数值相加， 将相加值存储至第六寄存器， 第六寄存器中的 相加值为行同步周期的值； 第二加法器的输入端分别与第五寄存器的输出端、第四寄存器的输出端相 连， 第七寄存器的输入端连接于第二加法器的输出端； 第二加法器将第五寄存 器和第四寄存器中计数值相加， 将相加值存储至第七寄存器， 第七寄存器中的 相加值为帧同步周期的值； 第一比较器阵列的数据输入端还与第一寄存器、第六寄存器、第七寄存器 及第五寄存器的输出端相连，第一比较器阵列的数据输出端与第一寄存器阵列 的数据输入端相连，控制输出端与所述时序控制单元相连， 第一比较器阵列在 获得行显示区域、 行同步周期、 行同步间隔、 帧显示区域、 帧同步周期及帧同 步间隔时， 将所获得参数存储值第一寄存器阵列， 并向所述时序控制单元输出 控制信号；
第一寄存器阵列的数据输出端向所述时序控制单元输出所存储的关键时 序参数。
7.如权利要求 6所述的用于显示器的时序控制器， 其特征在于， 所述第一 比较器阵列在第一寄存器、 第六寄存器、 第七寄存器、 第五寄存器、 第三寄存 器和第四寄存器的关键时序参数相对于第一寄存器阵列中的相应关键时序参 数有改变时， 再次向所述时序控制单元输出控制信号， 并以第一寄存器、 第六 寄存器、 第七寄存器、 第五寄存器、 第三寄存器和第四寄存器的关键时序参数 值更新第一寄存器阵列的相应值；
第一寄存器阵列的数据输出端向所述时序控制单元输出更新的所述关键 时序参数；
所述时序控制单元在再次启动后，基于更新的所述关键时序参数相应更新 所述源极控制信号和栅极控制信号。
8.如权利要求 1所述的用于显示器的时序控制器， 其特征在于， 所述时序 检测单元在关键时序参数发生变化时，再次启动所述时序控制单元； 所述时序 控制单元在启动后，在获得更新的关键时序参数后，相应更新所述时序控制信 号。
9.如权利要求 4所述的用于显示器的时序控制器， 其特征在于， 所述时序 检测单元在关键时序参数发生变化时，再次启动所述时序控制单元； 所述时序 控制单元在启动后，在获得更新的关键时序参数后，相应更新所述源极控制信 号和栅极控制信号。
10.如权利要求 1 所述的用于显示器的时序控制器， 其特征在于， 所述时 序控制器集成于所述显示器中。
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