KR101449822B1 - 스택 듀얼 인덕터 구조물 - Google Patents

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Abstract

듀얼 인덕터 구조물(100)은 복수의 제1 코일(205 내지 220)을 포함하는 제1 인덕터(110)를 포함할 수 있다. 복수의 제1 코일의 각각의 코일은 복수의 도전층(105, 255 내지 260) 중의 다른 도전층 내에 배치될 수 있다. 복수의 제1 코일의 코일들은 수직으로 스택될 수 있고 수직 축에 대하여 동심적이다. 듀일 인덕터 구조물은 복수의 제2 코일(405 내지 420)을 포함하는 제2 인덕터(115)를 포함할 수 있다. 복수의 제2 코일의 각각은 복수의 도전층 중의 상이한 도전층 내에 배치될 수 있다. 복수의 제2 코일의 코일들은 수직으로 스택될 수 있고 수직 축에 대하여 동심적이다. 각각의 도전층 내에, 복수의 제2 코일 중의 하나의 코일이 복수의 제1 코일 중의 하나의 코일의 내부 둘레 내에 배치될 수 있다.

Description

스택 듀얼 인덕터 구조물{STACKED DUAL INDUCTOR STRUCTURE}
본 명세서에 개시된 실시예는 반도체 집적 회로(IC)에 관한 것이다. 특히, 본 실시예는 IC 내에 구현되는 듀얼 인덕터 구조물에 관한 것이다.
반도체 집적 회로(IC)에 제공되는 입력 신호의 주파수는 세월의 흐름에 따라 꾸준히 증가하여 왔다. IC 입력 신호가 기가헤르쯔 이상의 주파수를 갖는 무선 주파수(RF) 범위로 도달함에 따라, IC 입력 노드에서의 복소 임피던스가 중요해진다. IC 입력 노드의 복소 임피던스는 입력 신호의 소스와 IC의 입력 노드 사이의 임피던스 매칭 문제를 생성할 수 있다. 입력 신호의 소스와 IC의 입력 노드 사이의 임피던스 미스매칭은 입력 신호의 파워의 일부가 입력 노드로부터 입력 신호의 소스로 반사되게 할 수 있다. 입력 신호 파워의 반사는 입력 신호 파워가 입력 노드로 비효율적으로 전달되도록 한다.
복소 임피던스는 IC의 입력 노드에 결합된 장치와 연관된 다수의 작은 커패시턴스 및 인덕턴스의 함수이다. 이들 작은 커패시턴스와 인덕턴스는 게이트 커패시턴스, 상호연결 라인들과 연관된 인덕턴스 및 커패시턴스, 패키징 본드 와이어 인덕턴스, 입력 패드와 연관된 커패시턴스, 정전 방전 구조물과 연관된 커패시컨스 등을 포함할 수 있다. 복소 임피던스를 형성하는 작은 인덕턴스 및 커패시턴스가 더 높은 주파수에서 더 중요해지므로, 임피던스 미스매칭은 더 높은 주파수에서 증가하는 경향이 있다. 이러한 임피던스 미스매칭은 입력 노드의 대역폭을 감소시킨다.
신호 파워 손실을 피하기 위하여, RF 시스템은 각 RF 입력 및 RF 출력에서 순수 저항 임피던스, 일반적으로 50 오옴으로서 나타나도록 노력하고 있다. IC 입력 노드에서 복소 임피던스를 오프셋하기 위하여, 복소 임피던스를 제거하는 의도된 함수를 갖는 매칭 네트워크가 각 IC 입력 노드에서 구현될 수 있다. 이러한 하나의 매칭 네트워크는 T-코일 네트워크이다. 일반적으로, T-코일 네트워크는 2개의 인덕터 사이의 결합점에서 T-코일 네트워크에 전기적으로 결합된 입력 부하와 직렬로 전기적으로 결합된 2개의 인덕터를 포함한다. T-코일 네트워크는 IC 입력 노드에서 용량성 부하와 연관된 복소 임피던스를 감소시키거나 제거할 수 있다. IC의 입력 노드에서의 T-코일 네트워크의 구현은 입력 노드의 대역폭을 증가시킬 수 있다. 또한, T-코일 네크워크는, 예를 들어, 귀환 감쇠량을 감소시키고, 비트 에러 레이트를 감소시키고, 파워 게인을 증가시키는 등에 의해 입력 노드에서의 RF 시스템 성능을 개선시킬 수 있다.
개요
본 명세서 내에 개시된 실시예는 반도체 집적 회로(IC) 에 관한 것으로, 특히, IC 내에 구현되는 듀얼 인덕터(Dual Inductor; DI) 구조물에 관한 것이다. DI 구조물은 복수의 제1 코일을 포함하는 제1 인덕터를 포함할 수 있다. 복수의 제1 코일의 각각의 코일은 복수의 도전층 중의 다른 도전층 내에 배치될 수 있다. 복수의 제1 코일의 코일들은 수직으로 스택될 수 있고 수직 축에 대하여 동심적(concentric)이다. DI 구조물은 복수의 제2 코일을 포함하는 제2 인덕터를 포함할 수 있다. 복수의 제2 코일의 각각의 코일은 복수의 도전층 중의 다른 도전층 내에 배치될 수 있다. 복수의 제2 코일의 코일들은 수직으로 스택될 수 있고 수직 축에 대하여 동심적이다. 각각의 도전층 내에, 복수의 제2 코일 중의 하나의 코일이 복수의 제1 코일 중의 하나의 코일의 내부 둘레 내에 배치될 수 있다.
복수의 제1 코일의 각각의 코일은 단일 턴 및 복수의 제1 코일의 다른 코일과 동일한 선폭을 가질 수 있다. 복수의 제2 코일의 각각의 코일은 적어도 하나의 턴, 복수의 제2 코일의 다른 코일과 동일한 턴수 및 동일한 선폭을 가질 수 있다.
일 형태에서, DI 구조물은 IC의 입력 패드에 결합된 제1 인덕터의 제1 단자 및 IC의 내부 노드에 결합된 제2 인덕터의 제1 단자를 포함할 수 있다. 제1 인덕터의 제1 단자 및 제2 인덕터의 제1 단자는 복수의 도전층 중에 IC의 기판으로부터 가장 먼 도전층 내에 배치될 수 있다. DI 구조물은 제1 인덕터 및 제2 인덕터에 결합된 제2 단자를 더 포함할 수 있다. 제2 단자가 복수의 도전층 중에서 기판에 가장 가까운 도전층 내에 배치될 수 있다. 제2 단자는 제1 인덕터 및 제2 인덕터를 직렬로 전기적으로 결합시킬 수 있다.
다른 형태에서, DI 구조물은 IC의 입력 패드에 결합된 제1 인덕터의 제1 단자 및 IC의 내부 노드에 결합된 제2 인덕터의 제1 단자를 포함할 수 있다. 제1 인덕터의 제1 단자 및 상기 제2 인덕터의 제1 단자는 복수의 도전층 중에 IC의 기판에 가장 가까운 도전층 내에 배치될 수 있다. DI 구조물은 제1 인덕터 및 제2 인덕터에 결합된 제2 단자를 더 포함할 수 있다. 제2 단자는 복수의 도전층 중에서 기판으로부터 가장 먼 도전층 상에 배치될 수 있다. 제2 단자는 제1 인덕터 및 제2 인덕터를 직렬로 전기적으로 결합시킬 수 있다.
동일한 도전층 내에서 복수의 제1 코일 중의 하나의 코일 및 복수의 제2 코일 중의 하나의 코일은 동일한 방향으로 전류가 흐르도록 구성될 수 있다. 다른 형태에서, 복수의 제1 코일의 선폭은 복수의 제2 코일의 선폭보다 클 수 있다. 이 경우, 복수의 제2 코일의 각각의 코일은 복수의 제1 코일의 각각의 코일보다 많은 수의 턴을 포함하여 제1 인덕터 및 제2 인덕터에 대하여 대략 동일한 유도값을 생성할 수 있다.
제1 인덕터의 복수의 제1 코일은 적어도 하나의 비아로 직렬로 결합될 수 있다. 제2 인덕터의 복수의 제2 코일은 적어도 하나의 비아로 직렬로 결합될 수 있다. 제1 인덕터의 유도값은 제2 인덕터의 유도값과 대략 동일할 수 있다.
다른 실시예는 IC 내에 구현되는 DI 구조물을 포함할 수 있다. DI 구조물은 제1 인덕터의 제1 코일 및 제2 인덕터의 제1 코일을 포함하는 제1 도전층을 포함하고, 제2 인덕터의 제1 코일은 제1 인덕터의 제1 코일 내에 배치된다. DI 구조물은 제1 인덕터의 제2 코일 및 제2 인턱터의 제2 코일을 포함하는 제2 도전층을 더 포함할 수 있다. 제1 인턱터의 제2 코일은 제1 인덕터의 제1 코일과 동일한 선폭을 갖고 제1 인덕터의 제1 코일 바로 아래에 수직으로 스택될 수 있다. 제2 인턱터의 제2 코일은 제2 인덕터의 제1 코일과 동일한 선폭을 갖고 제2 인덕터의 제1 코일 바로 아래에 수직으로 스택될 수 있다.
DI 구조물은 제1 인덕터의 제3 코일 및 제2 인덕터의 제3 코일을 포함하는 제3 도전층을 포함할 수 있다. 제1 인턱터의 제3 코일은 제1 인덕터의 제2 코일과 동일한 선폭을 갖고 제1 인덕터의 제2 코일 바로 아래에 수직으로 스택될 수 있다. 제2 인턱터의 제3 코일은 제2 인덕터의 제2 코일과 동일한 선폭을 갖고 제2 인덕터의 제2 코일 바로 아래에 수직으로 스택될 수 있다.
제1 인덕터의 각각의 코일은 단일 턴으로서 구현될 수 있다. 제2 인덕터의 각각의 코일은 적어도 하나의 턴을 포함하는 코일로서 구현될 수 있다. 제2 인덕터의 각각의 코일은 동일한 수의 턴을 가질 수 있다. 다른 형태에 있어서, 동일한 도전층 내에, 제1 인덕터의 코일 및 제2 인덕터의 코일은 동일한 방향으로 전류가 흐르도록 구성될 수 있다.
일 형태에서, DI 구조물은 IC의 입력 패드에 결합된 제1 인덕터의 제1 단자 및 IC의 내부 노드에 결합된 제2 인덕터의 제1 단자를 포함할 수 있다. 제1 인덕터의 제1 단자 및 제2 인덕터의 제1 단자는 복수의 도전층 중에 IC의 기판으로부터 가장 먼 도전층 내에 배치될 수 있다. DI 구조물은 제1 인덕터 및 제2 인덕터에 결합된 제2 단자를 더 포함할 수 있다. 제2 단자가 복수의 도전층 중에서 기판에 가장 가까운 도전층 내에 배치될 수 있다. 제2 단자는 제1 인덕터 및 제2 인덕터를 직렬로 전기적으로 결합시킬 수 있다.
다른 형태에서, DI 구조물은 IC의 입력 패드에 결합된 제1 인덕터의 제1 단자 및 IC의 내부 노드에 결합된 제2 인덕터의 제1 단자를 포함할 수 있다. 제1 인덕터의 제1 단자 및 상기 제2 인덕터의 제1 단자는 복수의 도전층 중에 기판에 가장 가까운 도전층 내에 배치될 수 있다. DI 구조물은 제1 인덕터 및 제2 인덕터에 결합된 제2 단자를 더 포함할 수 있다. 제2 단자는 복수의 도전층 중에서 기판으로부터 가장 먼 도전층 상에 배치될 수 있다. 제2 단자는 제1 인덕터 및 제2 인덕터를 직렬로 전기적으로 결합시킬 수 있다.
제1 인덕터의 코일들은 적어도 하나의 비아로 직렬로 결합될 수 있다. 제2 인덕터의 코일들은 적어도 하나의 비아로 직렬로 결합될 수 있다.
반도체 집적 회로(IC) 내에 듀얼 인덕터 구조물을 구현하는 방법이 또한 개시된다. 본 발명에 따르면, 제1 인덕터의 제1 코일 및 제2 인덕터의 제1 코일을 포함하는 제1 도전층을 증착한다. 제2 인덕터의 제1 코일은 제1 인덕터의 제1 코일 내에 배치된다. 제1 도전층 상에 제1 절연층을 증착하고, 제1 절연층 상에 제2 도전층을 증착한다. 제2 도전층은 제1 인덕터의 제2 코일 및 제2 인덕터의 제2 코일을 포함한다. 제1 및 제2 도전층은 제1 절연층을 통해 수직 도전 경로를 형성하는 제1 비아를 통해 전기적으로 결합된다. 제1 인덕터의 제1 및 제2 코일은 수직으로 스택되고 수직축에 동심적이다. 제2 인덕터의 제1 및 제2 코일은 수직으로 스택되고 수직축에 동심적이다. 제1 및 제2 도전층의 각각의 내에, 상기 복수의 제2 코일 중의 하나의 코일이 복수의 제1 코일 중의 하나의 코일의 내부 둘레 내에 배치된다.
제1 인덕터의 제2 코일은 제1 인덕터의 제1 코일과 동일한 선폭을 가질 수 있다. 제2 인덕터의 제2 코일은 제2 인덕터의 제1 코일과 동일한 선폭을 가질 수 있다.
방법은 제2 도전층 상에 제2 절연층을 증착하는 단계, 및 제2 절연층 상에 제3 도전층을 증착하는 단계를 더 포함할 수 있다. 제3 도전층은 제1 인덕터의 제3 코일 및 제2 인덕터의 제3 코일을 포함한다. 제2 및 제3 도전층은 제2 절연층을 통해 수직 도전 경로를 형성하는 제2 비아를 통해 전기적으로 결합된다. 제1 인덕터의 제3 코일이 제1 인턱터의 제2 코일과 동일한 선폭을 갖고 제1 인덕터의 제2 코일의 바로 아래에서 수직으로 스택된다. 제2 인덕터의 제3 코일은 제2 인덕터의 제2 코일과 동일한 선폭을 갖고 제2 인덕터의 제2 코일의 바로 아래에서 수직으로 스택된다.
제1 도전층을 증착하는 단계는 단일 턴으로서 제1 인덕터의 제1 코일 및 적어도 하나의 턴으로서 제2 인덕터의 제1 코일을 증착하는 단계를 포함할 수 있다. 제2 도전층을 증착하는 단계는 단일 턴으로서 제1 인덕터의 제2 코일 및 적어도 하나의 턴으로서 제2 인덕터의 제2 코일을 증착하는 단계를 포함할 수 있다. 제2 인덕터의 제1 및 제2 코일의 각각은 동일한 수의 턴을 가질 수 있다.
동일한 도전 층 내에서, 제1 인덕터의 코일 및 제2 인덕터의 코일은 동일한 방향으로 전류가 흐르도록 구성될 수 있다.
또 다른 실시예는 IC 내에 구현되는 T-코일 네트워크 회로를 포함할 수 있다. T-코일 네트워크 회로는 IC의 입력 패드에 결합된 제1 단자 및 IC의 입력 장치에 결합된 제2 단자를 포함하는 제1 인덕터를 포함할 수 있다. 제1 인덕터는 복수의 도전층 내에 배치된 복수의 수직으로 스택된 코일을 포함할 수 있다. T-코일 네트워크 회로는 또한 제1 단자 및 제2 단자를 갖는 제2 인덕터를 포함할 수 있다. 제2 인덕터의 제2 단자는 제1 인덕터의 제2 단자에 결합될 수 있다. 제2 인덕터는 복수의 수직으로 스택된 코일을 포함할 수 있고, 제2 인덕터의 각각의 코일은 적어도 하나의 턴을 포함하고 동일한 수의 턴을 갖는다. 또한, 복수의 도전층 중의 각각의 도전층은 제1 인덕터의 단일 코일 내에 배치된 제2 인덕터의 단일 코일을 포함할 수 있다. DI 구조물은 또한 제1 단자 및 제2 단자를 포함하는 종단 저항기를 포함할 수 있다. 종단 저항기의 제1 단자는 제2 인덕터의 제1 단자에 결합될 수 있다. 종단 저항기의 제2 단자는 IC 내의 소정의 전압 포텐셜에 결합될 수 있다.
일 형태에서, 제1 인덕터의 복수의 코일 및 제2 인덕터의 복수의 코일은 수직 축에 대하여 동심적일 수 있다. 제1 인덕터의 선폭은 제2 인덕터의 선폭보다 클 수 있다. 이 경우, 제2 인덕터의 각각의 코일은 제1 인덕터의 각각의 코일보다 많은 수의 턴을 포함하여 제1 인덕터 및 제2 인덕터에 대하여 대략 동일한 유도값을 생성할 수 있다.
도 1은 반도체 집적 회로(IC) 내에서 사용되는 듀얼 인덕터 구조물을 나타내는 제1 지형도.
도 2는 도 1의 듀얼 인덕터 구조물을 나타내는 측면도.
도 3은 도 1의 듀얼 인덕터 구조물을 나타내는 제2 지형도.
도 4는 도 1의 듀얼 인덕터 구조물을 나타내는 3차원 사시도.
도 5는 T-코일 네트워크를 포함하는 회로를 나타내는 회로도.
본 명세서는 신규한 것으로 간주되는 본 발명의 실시예를 정의하는 청구범위로 결론짓지만, 본 발명은 도면과 결합하여 설명의 고려사항으로부터 더 잘 이해될 것으로 믿는다. 필요에 따라, 본 발명의 실시예가 여기에 기재되지만, 개시된 실시예는 단지 다양한 형태에서 구현될 수 있는 진보적인 구성의 예시적인 것이다. 그러므로, 여기에 기재된 특정한 구조물 및 기능적 세부사항은 제한적인 것으로 해석되지 않고 단지 당업자가 임의의 적절한 세부 구조물에서 진보적인 구성을 다양하게 채용할 수 있도록 하기 위한 대표적인 기초 및 청구범위의 기초일 뿐이다. 또한, 여기에 사용되는 용어 및 구는 제한적인 것이 아니며, 본 발명의 실시예의 설명의 이해를 돕기 위한 것이다.
본 명세서에 개시된 실시예는 반도체 집적 회로(IC)에 관한 것이다. 특히, 본 실시예는 IC 내에 사용되는 듀얼 인덕터 구조물에 관한 것이다. 듀얼 인덕터 구조물은 IC 제조 프로세스 내에서 이용가능한 2 이상의 도전층에 걸쳐 구성되는 양 인덕터로 구현될 수 있다. 듀얼 인덕터 구조물의 제1 인덕터 및 제2 인덕터의 각각의 코일은 각 인덕터의 권선간 커패시턴스(inter-winding capacitance)를 감소시키고 높은 주파수에서 각각의 인덕터의 코일의 내부 내에서 전류가 흐르게 하는 방식으로 수직으로 스택될 수 있다.
T-코일 네트워크 내에서 구현될 때, 예를 들어, 듀얼 인덕터 구조물의 낮은 권선간 커패시턴스는 무선 주파수(RF) 신호를 수신하도록 구성되는 IC 입력 노드에 위치할 때 T-코일 네트워크에 의해 제공되는 대역폭 개선을 증가시킬 수 있다. 또한, 제1 인덕터가 T-코일 네트워크를 통해 정전 방전(ESD) 경로를 따라 배치되면, 수직으로 스택된 듀얼 인덕터 구조물은 제1 인덕터의 유도값(inductive value)의 최소 변화와 함께 제1 인덕터의 코일의 선폭이 변경될 수 있도록 한다. 제1 인덕터의 코일을 넓히면, 예를 들어, ESD 이벤트시 제1 인덕터의 ESD 성능을 증가시킬 수 있다.
도 1은 일 실시예에 따라 IC 내에서 구현되는 듀얼 인덕터 구조물(100)의 제1 지형도이다. 도 1은 듀얼 인덕터 구조물(DI 구조물)(100)의 제1 도전층(층)(105)을 나타낸다. DI 구조물(100)을 포함하는 IC는 IC 기판(미도시) 상에 스택된 복수의 도전층을 포함할 수 있다. DI 구조물(100)은 IC의 2이상의 도전층 내에서 구현될 수 있음에 따라, 층(105)은 IC 기판 상의 가장 높은 곳에 있는 DI 구조물(100)의 도전층일 수 있다.
층(105) 내에, 소정의 치수의 도전 물질 영역이 다양한 절연 물질 중의 임의의 것, 예를 들어, 실리콘 디옥사이드 내에 배치되거나 그들에 의해 둘러싸일 수 있다. 층(105) 내의 도전 물질은 현대의 IC 제조 프로세스에 일반적으로 포함되는 RF 장치 제조 물질 뿐만 아니라 신호 라우팅 상호연결 금속을 포함할 수 있다. 구리, 알루미늄, 텅스텐 또는 실리사이드 금속 층 등의 금속은 층(105)의 도전 물질을 구현하는데 사용될 수 있다. 층(105)은 인덕터(110)의 일부 및 인덕터(115)의 일부를 포함할 수 있다.
도 1을 참조하면, 인덕터(110)의 제1 코일이 층(105) 내에 배치된다. 인덕터(110)의 제1 코일은 비아(120) 및 노드(125)를 포함할 수 있다. 노드(125)는 인덕터(110)의 제1 단자이다. 노드(125)는 층(105) 내의 인덕터(110)의 제1 코일을 구현하거나 라우팅하는데 사용되는 도전 물질을 DI 구조물(100)이 구현되는 IC의 다른 구성요소에 전기적으로 결합시킬 수 있다. 예를 들어, 노드(125)는 IC의 입력 패드에 전기적으로 결합될 수 있다. 층(105) 상의 인덕터(110)의 제1 코일은 단일 턴(turn)을 갖는 코일로서 구현될 수 있다. 인덕터(110)의 다른 코일도 또한 본 명세서 내에서 더 상세히 설명하는 바와 같이 단일 턴으로 구현될 수 있다.
본 명세서에서 사용되는 바와 같이, 구 "선폭'은 인덕터(110 및 115)의 각 코일을 구현하는데 사용되는 라우팅되는 도전 물질의 폭을 지칭한다. 예를 들어, 선폭(140)은 층(105) 상의 인덕터(110)의 단일 턴 코일을 라우팅하는데 사용되는 도전 물질의 폭을 말한다. 일 실시예에서, 선폭(140)은 각 코일에 걸쳐 인덕터(110)를 구현하는데 사용되는 도전 물질의 전체 길이에 걸쳐 일정하거나 실질적으로 일정하다. 다른 실시예에서, 선폭은 도전 물질의 길이에 걸쳐 변한다.
비아(120)는 IC 내의 상이한, 즉, 개별 도전층을 전기적으로 결합하는 IC 제조 프로세스 내에서 일반적으로 사용되는 하나 이상의 비아 구조물을 나타낼 수 있다. 이러한 상이한 도전층이 예를 들어, 필드 옥사이드 등의 절연층에 의해 수직으로 분리될 수 있음에 따라, 비아(120)는 절연층을 통해 층(105) 아래의 도전층에 층(105)을 전기적으로 결합하는 수직 도전 경로를 생성할 수 있다. 비아(120)는 2개의 인접 도전층을 결합하는 단일 비아 또는 비인접 도전층을 전기적으로 결합하기 위하여 수직으로 스택된 2이상의 비아일 수 있다.
본 명세서에서 사용되는 바와 같이, 구 "비인접 도전층"은 하나 이상의 추가의 도전층에 의해 분리되는 제1 도전층 및 제2 도전층을 지칭할 수 있다. 예를 들어, IC 제조 프로세스는 IC 기판 상의 가장 낮은 도전층, 즉, IC 기판에 가장 가까운 금속층인 제1 금속층을 갖는 4개의 금속 상호연결층을 포함할 수 있다. 제4 금속층은 IC 기판 상의 가장 높은 도전층, 예를 들어, 본 예에서, IC 기판으로부터 가장 먼 금속층일 수 있다. 따라서, 제1 금속층 및 제2 금속층은 인접하고 제1 금속층 및 제2 금속층을 수직으로 결합하는 단일 비아로 전기적으로 결합될 수 있다. 그러나, 제3 금속층이 제2 금속층 및 제4 금속층 사이에 배치되므로, 제4 금속층 및 제2 금속층은 비인접 도전층이다. 비인접 도전층인 제2 금속층 및 제4 금속층은 전기적으로 결합되기 위하여 2 이상의 비아의 스택을 필요로 한다.
인덕터(115)의 제1 코일은 비아(130) 및 노드(135)를 포함할 수 있다. 노드(135)는 인덕터(115)의 제1 코일을 구현하거나 라우팅하는데 사용되는 도전 물질을 DI 구조물(100)이 구현되는 IC를 갖는 다른 회로 구성요소에 전기적으로 결합시킬 수 있는 인덕터(115)의 제1 단자이다. 층(105) 상의 인덕터(115)의 제1 코일은 적어도 하나의 턴을 갖는 코일로서 구현될 수 있다. 또한, 인덕터(115)의 다른 코일은 적어도 하나의 턴으로 구현될 수 있다. 본 명세서에서 더 상세히 설명하는 바와 같이, 턴의 일부이든 전부이든 간에, 인덕터(115)의 각각의 코일은 동일한 수의 턴을 포함할 수 있다. 인덕터(110)와 마찬가지로, 인덕터(115)를 구현하는데 사용되는 도전 물질의 선폭은 인덕터(115)의 각 코일에 걸쳐 일정할 수 있다.
비아(120)와 마찬가지로, 비아(130)는 IC 제조 프로세스 내에서 다양한 도전층을 전기적으로 결합하기 위하여 IC 제조 프로세스 내에서 일반적으로 사용되는 하나 이상의 비아 구조물을 나타낼 수 있다. 비아(130)는 2개의 인접하는 금속층을 전기적으로 결합하는 단일 비아이거나 2개의 비인접 도전층을 전기적으로 결합하는 2개 이상의 수직 스택 비아일 수 있다.
인덕터(115)의 제1 코일은 인덕터(110)의 제1 코일의 내부 둘레 내에 배치된다. 인덕터(110) 및 인덕터(115)의 제1 코일은 동심적(concentric)이다. 스페이스(145)는 인턱터(110) 및 인덕터(115)의 도전 물질 사이의 거리를 나타낸다. 스페이스(145)는 인덕터(110 및 115)에 대한 소망의 유도값, 인덕터(110 및 115) 사이의 요구되는 자기 결합, DI 구조물(100)의 구현을 위해 제공되는 다이 면적, 또는 DI 구조물(100)이 구현되는 제조 프로세스에 대한 최소 금속 간격 룰을 포함하는 다양한 인자에 의해 결정될 수 있다. 스페이스(145)는 인덕터(115)의 외부 에지 및 인덕터(110)의 내부 에지의 길이에 걸쳐 일정 또는 실질적으로 일정할 수 있다.
인덕터(110 및 115)의 유도값 및 인덕터(110 및 115) 사이의 자기 결합은 인덕터(110 및 115)의 각각의 코일의 외부 둘레의 직경을 변경함으로써 변경될 수 있다. 코일의 직경을 변경하는 것은 코일의 내부 둘레 내의 "할로우(hollow)" 또는 빈 영역을 증가시키고 및/또는 코일의 턴 사이의 간격을 증가시킴으로써 달성될 수 있다. 직경을 변경하면, 인덕터(110) 및 인덕터(115)를 형성하는데 사용되는 금속 트레이스의 전체 길이에 걸쳐서 변화를 초래한다. 추가적으로 또는 대안으로, 인덕터(110 및 115)의 유도값은 도전층의 수 및 인덕터(110 및 115)를 구현하는데 사용되는 코일의 수를 변경함으로써 변경될 수 있다. 예를 들어, 인덕터(110 및 115)의 유도값은 하부의 도전층에서 인덕터(110 및 115)의 각각에 추가의 코일을 결합함으로써 증가될 수 있다. 이 방식에서, 인덕터(110 및 115)의 유도값은 큰 개별 수량, 예를 들어, 2개의 코일 인덕터에 추가되는 제3 코일에 의해 조절될 수 있다. 추가적으로 또는 대안으로, 인덕터(110 및 115)를 구현하는데 사용되는 각 도전층 내의 코일의 외부 둘레의 직경이 증가되어 인덕터(110 및 115)의 유도값을 증가시킬 수 있다. 이 방식에서, 인덕터(110 및 115)의 유도값은 각각 연속적인 범위에 걸쳐 점차 조절될 수 있다. 대응하여, 인덕터(110 및 115)의 유도값은 도전층을 제거하거나 각 도전층의 코일의 외부 둘레를 감소시킴으로써 감소될 수 있다.
인덕터(110 및 115)의 코일의 라우팅 방향은 노드(125) 및 노드(135) 사이의 어느 하나의 방향으로 전류가 흐를 때 인덕터(110 및 115)의 코일 내에서 동일한 방향으로 전류가 흐르도록 해야 한다. 이러한 방식으로 인덕터(110 및 115)의 코일을 라우팅하면, 동작시 DI 구조물(100) 내의 인덕터(110 및 115) 사이에 자기 결합을 생성시킨다.
도 2는 다른 실시예에 따른 도 1의 DI 구조물(100)을 나타내는 측면도이다. 도 2는 DI 구조물(100) 내의 인덕터(110 및 115)의 다층 성분을 나타낸다. 이처럼, 동일한 번호는 본 명세서에 걸쳐 동일한 항목을 지칭하는데 사용된다. 도 2에서 4개의 도전층으로 구현되지만, 2이상 등의 임의의 수의 도전층이 DI 구조물(100)을 구현하는데 사용될 수 있다. 이처럼, 도 2는 명료화 및 설명의 목적으로 제공되며 본 명세서 내에서 개시되는 실시예를 제한하는 것으로 의도되지 않는다.
DI 구조물(100)은 코일(205, 210, 215 및 220) 및 비아(120, 130, 235, 240, 245 및 250)를 포함할 수 있다. 도 2에 도시된 바와 같이, 인덕터(115)의 코일이 인덕터(110)의 내부 둘레 내에 동심적으로 위치하기 때문에, 인덕터(110)의 코일만이 보인다. 이처럼, 코일(205 내지 220)의 각각은 인덕터(110)의 코일을 나타낸다. 코일(205 내지 220)의 각각은 IC 내의 상이한 인접 도전층 상에 위치한다. 예를 들어, 코일(205)은 층(105) 내에 배치된다. 코일(210)은 층(255) 내에 배치된다. 코일(215)은 층(260) 내에 배치한다. 코일(220)은 층(265) 내에 배치된다.
코일(205 내지 220)의 각각은 절연층(270)에 의해 인접하는 코일 또는 기판(275)으로부터 수직으로 분리되어 있다. 각각의 절연층(270)은 현대의 IC 제조 프로세스 내에 이용가능한 다양한 절연 물질 중의 임의의 것, 예를 들어, 실리콘 디옥사이드로 형성될 수 있다. 코일(205 내지 220)의 각각은 인덕터(115)의 코일과 수직 축에 대하여 동심적일 수 있다. 일 실시예에서, 인덕터(110) 및/또는 인덕터(115)의 코일 중의 2이상은 비인접 도전층 상에 위치할 수 있다. 특히, 인덕터(110) 또는 인덕터(115)의 코일을 포함하지 않는 하나 이상의 도전층은 인덕터(110 및 115)의 각각의 적어도 하나의 코일을 포함하는 2개의 도전층 사이에 배치될 수 있다.
비아(120, 130 및 235 내지 250)는 절연층(270)을 통해 인덕터(110 및 115)의 각각의 코일을 전기적으로 결합시킨다. 절연층(270)은 DI 구조물(100)을 구현하는데 사용되는 4개의 도전층을 전기적으로 격리시킨다. 비아(120)는 코일(205)을 코일(210)에 전기적으로 결합시킨다. 비아(235)는 코일(210)을 코일(215)에 전기적으로 결합시킨다. 비아(245)는 코일(215)을 코일(220)에 전기적으로 결합시킨다. 이 방식으로, 비아(120, 235, 245)는 인덕터(110)의 코일(205 내지 220)을 포함하는 연속적인 도전 경로를 생성한다. 따라서, 인덕터(110)는 인덕터(110)를 구현하는데 사용되는 층(105, 255, 260, 265)를 전기적으로 결합하는 비아(120, 235, 245)를 갖는 절연층(270)을 통해 연장한다.
마찬가지로, 비아(130, 240, 250)는 인덕터(115)의 코일(미도시)을 전기적으로 함께 결합하여 절연층(270)을 통해 연장하는 연속적인 도전 경로를 생성한다. 비아(130, 245, 250)의 각각의 수평 위치는 인덕터(115)의 코일을 구현하는데 사용되는 턴수에 의존할 수 있다. 도 2에 도시된 바와 같이, 비아(120, 130, 235 내지 250)의 위치는 설명을 목적으로 되는 것이며 본 명세서 내에 개시되는 실시예를 제한하기 위한 것이 아니다.
일반적으로, 인덕터 내에 흐르는 전류의 주파수가 RF 레벨로 증가함에 따라, 스킨 효과는 인덕터를 구현하는데 사용되는 도체 내의 전류 흐름의 분포에 영향을 주기 시작한다. 스킨 효과는 도체의 표면 부근의 전류 밀도가 인덕터의 코어에서의 전류 밀도보다 크도록 인덕터 내에서 교류 전류가 분포하는 경향이다. 전류는 스킨 깊이라 불리우는 평균 깊이에서 도체의 "스킨" 또는 표면에 흐르는 경향이 있다. 도체의 단면적이 전류 흐름을 별로 지원하지 않음에 따라 스킨 효과는 도체의 실효 저항이 전류의 주파수와 함께 증가하도록 한다.
따라서, 높은 주파수에서, 도체의 유도 임피던스가 커서, 전류가 도체의 표면을 통해 많이 흐르기 시작함에 따라 도체의 인덕턴스의 값을 최소화한다. DI 구조물(100) 내의 코일, 즉, 코일(205 내지 220) 및/또는 코일(405 내지 420)의 수직 스택은 인접 도전층 상의 DI 구조물(100)의 코일들 사이에 강한 자기 결합을 초래할 수 있고, 여기서, K는 대략 1과 동일하다. 결과적으로, 각각의 코일을 구현하는데 사용되는 도체 물질의 내부 에지 또는 내부를 따라 전류가 흐르도록 하는 인접하는 도전층 상에 수직으로 스택된 코일 사이에 강한 자계가 생성될 수 있다. 즉, 각 코일 내에, 수직으로 스택된 코일 사이에 생성된 자계는 코일의 빈 중심에 가장 가까운 도전 물질의 일부를 따라 전류가 흐르도록 한다. DI 구조물(100) 내에 코일을 수직으로 스택함으로써 생성된 자기 결합은 중간 RF 주파수, 예를 들어, 대략 5기가헤르쯔(GHz)를 초과하는 주파수에서 시작한다. 코일의 내부로의 수직으로 스택된 각 코일 내의 전류 흐름에 의해 스택된 코일로 구현되는 인덕터의 인덕턴스의 값은 코일의 선폭에 비교적 독립적일 수 있다.
DI 구조물(100)이 IC 내에서 T-코일 네트워크 내에 포함되면, 인덕터(110)는 일반적으로 IC의 입력 패드에 전기적으로 결합된다. 결과적으로, IC의 입력 패드에서 발생하는 ESD 이벤트는 ESD 전류가 인덕터(110)를 통해 흐르도록 할 수 있다. 비교적 높은 속도 이벤트에도, ESD 이벤트와 연관된 주파수는 RF 주파수보다 여러 차수만큼 작다. ESD 이벤트는 일반적으로 서브-RF 주파수 이벤트이므로, 스킨 효과는 ESD 이벤트시 인덕터(110) 내의 전류 흐름에 크게 영향을 주지 않는다.
코일의 선폭에 비교적 독립적인 스택된 코일로 구현되는 인덕터의 인덕턴스의 값으로, 인덕터(110)의 코일의 선폭은 코일 간의 결합 계수 및 인덕터(110)의 유도값을 크게 변경하지 않고 증가될 수 있다. 자계 효과 때문에, 인덕터(110)의 코일의 선폭이 개선되어 인덕터(110)의 유도 값의 최소 변화와 함께 인덕터(110)의 ESD 전류 처리 능력을 개선할 수 있다. 동일한 자계 효과는 또한 인덕터(110)와 동일한 유도 값을 제공하면서 인덕터(115)가 인덕터(110)보다 더 좁은 선폭으로 구현되도록 할 수 있다.
또한, DI 구조물(100) 내에서 구현되는 스택 인덕터 구조물의 사용은 단일층 인덕터보다 더 낮은 권선간 커패시턴스(CBI)를 제공한다. 스택 인덕터 구조물의 분석은 스택 인덕터와 연관된 기생 커패시턴스가 스택 인덕터를 구현하는데 사용되는 상이한 도전층 내의 각각의 코일 양단에 나타나는 전압 변화에 의해 크게 영향을 받는다는 것을 나타낸다. 결과적으로, 코일에 의한 CBI에 대한 기여는 스택 인덕터를 생성하는데 사용되는 각 하강 도전층과 함께 감소한다. 스택 인덕터가 분석될 때, 2-레벨 스택 인덕터에 대한 CBI의 값을 추정하는 식은 CBI=1/12(4C1+C2)로 기재될 수 있고, 여기서, C1는 인덕터의 상부 코일과 관련된 커패시턴스를 나타내고, C2는 스택 인덕터의 하부 코일과 관련된 커패시턴스를 나타낸다. 2-레벨 스택 인덕터에 대한 CBI에 대한 식은 CBI에 대한 C1의 영향이 C2의 영향보다 훨씬 크다는 것을 나타낸다.
n층 스택 인덕터에 대한 CBI에 대한 일반식은 다음과 같이 기재된다.
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CBI에 대한 상기 식은 스택 인덕터를 구현하는데 사용되는 도전층의 수를 증가시키면 스택 인덕터의 권선간 커패시턴스를 크게 감소시킨다는 것을 나타낸다. 종래의 듀얼 인덕터 IC 구조물은 일반적인 1나노헨리(nH) IC 인덕터에 대한 수십 펨토패럿(fF)에서 CBI에 대한 값을 달성하는 반면, 듀얼 인덕터 구조물(100)은 1nH IC 인덕터에 대한 6fF만큼 낮은 CBI에 대한 값을 달성할 수 있다. DI 구조물(100)에 의해 제공되는 CBI의 감소는 DI 구조물(100) 내의 인덕터(110 및 115)의 각각의 자기 공진 주파수를 증가시킨다. T-코일 네트워크 성능에 대한 감소된 CBI의 영향의 세부사항은 본 명세서 내의 도 5의 설명에 제공된다.
추가적으로, 일반적인 IC 제조 프로세스 내의 인덕터(110 및 115)의 코일들의 수직 스택은 인덕터(110 및 115)의 코일들 간의 간격이 추가의 수평 다이 면적을 소비하지 않고 증가될 수 있도록 한다. 상이한 도전층 상에 인덕터(110 및 115)의 각각의 코일을 수직으로 스택함으로써 제공되는 증가되는 간격은 인덕터(110 및 115)에 대한 CBI의 값을 더 감소시킨다.
도 3은 또 다른 실시예에 따른 도 1의 DI 구조물(100)을 나타내는 지형도이다. 특히, 도 3은 DI 구조물(100)의 또 다른 도전층, 즉, 층(265)을 나타낸다. 층(265)은 DI 구조물(100)을 구현하는데 사용되는 2 이상의 도전층 중의 하나의 도전층, 즉, IC 기판 상의 가장 낮은 층일 수 있다. 따라서, DI 구조물(100)을 형성하는데 사용되는 모든 층 중의 층(265)은 IC 기판에 가장 가깝다.
도 3을 참조하면, 인덕터(110)의 제4 코일, 즉, 코일(220)이 층(265) 내에 도시된다. 인덕터(110)의 코일(220)은 비아(245) 및 노드(305)를 포함할 수 있다. 노드(305)는 인덕터(110) 및 인덕터(115)를 직렬로 전기적으로 결합하는 인덕터(110)와 인덕터(115) 사이의 공통 단자이다. T-코일 네트워크 내에, 예를 들어, 노드(305)는 T-코일 네트워크가 구현되는 입력 장치에 전기적으로 결합하는 출력 단자일 수 있다. 인덕터(110)의 다른 코일처럼, 층(265) 내의 인덕터(110)의 코일(220)은 단일 턴을 갖는 코일로서 구현된다.
비아(245)는 다음번째로 높은 인접층 내의 인덕터(110)의 단일 턴 코일, 즉, 코일(215)에 층(265) 내의 인덕터(110)의 단일 턴 코일(220)을 전기적으로 결합시킬 수 있다. 비아(245)는 기재된 바와 같이 2개의 인접하는 도전층을 결합하는 단일 비아 또는 비인접 도전층을 전기적으로 결합하기 위하여 수직으로 스택된 2이상의 비아일 수 있다.
인덕터(115)의 제4 코일은 비아(250)를 포함할 수 있다. 층(265) 내에 배치되는 인덕터(115)의 제4 코일은 적어도 하나의 턴을 갖는 코일로서 구현될 수 있다. 지적하는 바와 같이, 인덕터(115)의 각 코일은 인덕터(115)의 다른 코일과 동일한 수의 턴을 포함할 수 있다. 비아(245)와 마찬가지로, 비아(250)는 2개의 인접하는 도전층을 결합하는 단일 비아 또는 비인접 도전층을 전기적으로 결합하도록 수직으로 스택된 2 이상의 비아일 수 있다. 인덕터(115)의 제4 코일은, 인덕터(110)의 제4 코일의 내부 둘레 내에 배치되고 이와 동심적이다.
도 4는 또 다른 실시예에 따른 도 1의 DI 구조물(100)을 나타내는 3차원(3D) 사시도이다. 도 4는 DI 구조물(100)의 다층 성분을 3D을 나타낸다. 도 4에서는 4개의 도전층이 구현되지만, 2 이상의 임의의 갯수의 도전층들이 DI 구조물(100)을 구현하는데 사용될 수 있다. 이처럼, 도 4에 도시된 실시예는 명료화 및 설명의 목적으로 제공되며 본 명세서에 개시되는 실시에를 제한하기 위한 것이 아니다. DI 구조물(100)은 인덕터(110 및 115)를 포함할 수 있다.
도시된 바와 같이, 인덕터(110)는 코일(205, 210, 215, 220)을 포함한다. 노드(125)는 인덕터(110)의 제1 단자이다. 코일(205 내지 220)의 각각은 단일 턴에 의해 형성된다. 인덕터(115)는 코일(405, 410, 415, 420)을 포함할 수 있다. 노드(135)는 인덕터(115)의 제1 단자이다. 도시된 예에서, 코일(405 내지 420)의 각각은 1과 1/2의 턴으로 구현된다. 인덕터(115)의 코일(405 내지 420) 각각은 코일(205 내지 220)의 내부 둘레 내에 각각 배치되고, 각각 코일(205 내지 220)의 각각과 동일한 도전층 내에 위치한다.
코일(205 내지 220 및 405 내지 420)의 각각은 DI 구조물(100) 내의 다른 코일에 대하여 수직축으로 동심적이다. 코일(205 내지 220)은 수직으로 스택되고, 각 코일(205 내지 220)의 각각은 동일한 외부 둘레 직경, 동일한 일정 선폭 및 단일 턴을 갖는다. 코일(405 내지 420)은 수직으로 스택되고, 코일(405 내지 420)의 각각은 동일한 외부 둘레 직경, 동일한 일정 선폭 및 동일한 수의 턴을 갖는다. 인덕터(110 및 115)는 동일한 유도값을 갖도록 구현될 수 있다. 도 4에서 코일(205 내지 220)의 각각 및 코일(405 내지 420)의 각각은 동일한 외부 둘레 직경, 동일한 일정 선폭 및 동일한 수의 턴을 가지고 있지만, 코일(205 내지 220) 및 코일(405 내지 420)의 각 코일에 대한 외부 둘레 직경, 선폭 및 턴 수는 DI 구조물(100)에 대한 설계 요구사항에 따라 변경될 수 있다. 이처럼, 도 4에 도시된 실시예는 명료화 및 설명의 목적으로 제공되며, 본 명세서 내에 개시된 실시예를 제한하는 것이 아니다.
인덕터(110 및 115)는 동일한 유도값을 갖지만, 인덕터(110)에 인덕터(115)보다 큰 ESD 전류 처리 능력을 제공하기 위하여 코일(205 내지 220)의 각각의 선폭은 코일(405 내지 420)의 각각의 선폭보다 크다. 부분적으로 각각의 인덕터(110 및 115)의 코일의 수직 스택으로부터 발생하는 자계는 인덕터(110) 및 인덕터(115)에 대한 동일한 선폭을 유지하지 않고 인덕터(110 및 115)에 대하여 동일한 유도값이 구현되도록 할 수 있다. 인덕터(115)의 코일은 인덕터(110)에 대한 유도값과 대략 동일한 인덕터(115)에 대한 유도값을 얻기 위하여 하나 이상의 턴으로 구현될 수 있다.
비아(120, 130 및 235 내지 250) 또는 이에 필적한 층간 상호연결 구조물은 기재되는 바와 같이 인덕터(110 및 115)의 각각의 코일을 결합시킨다. 노드(305)는 인덕터(110) 및 인덕터(115)를 직렬로 전기적으로 결합시키는 인덕터(110 및 115)에 공통인 제2 단자이다. 각 도전층 내에, 인덕터(110)의 코일 및 인덕터(115)의 코일은 상반되는 순회 방향으로 라우팅된다. 인덕터(110 및 115)의 라우팅이 이 방식으로 구성될 때, 노드(125)와 노드(135) 사이의 어느 하나의 방향으로 흐르는 전류는 각 도전층 내에서 동일 방향으로 인덕터(110 및 115)의 코일을 통해 흐른다.
일 실시예에서, 도 4에 도시된 바와 같이, DI 구조물(100)은 역전될 수 있다. 이 경우, 코일(205 및 405)가 IC 기판에 가장 가까운 DI 구조물(100)을 구현하는데 사용되는 도전층 상에 놓일 수 있다. 코일(210 및 410)은 코일(205 및 405) 상에 있는 DI 구조물(100)을 구현하는데 사용되는 다음번째로 높은 도전층 상에 놓일 수 있다. 또한, 코일(215 및 415)은 코일(210 및 410) 상에 놓인 DI 구조물(100)을 구현하는데 사용되는 다음번째의 도전층 상에 놓일 수 있다. 코일(220 및 420)은 IC 기판으로부터 가장 멀리 있는 DI 구조물(100)을 구현하는데 사용되는 도전층 상에 있을 수 있다. 따라서, 노드(125 및 135)는 IC 기판에 가장 가까운 DI 구조물(100)을 구현하는데 사용되는 도전층 상에 놓일 수 있다. 노드(305)는 IC 기판으로부터 가장 먼 DI 구조물(100)을 구현하는데 사용되는 도전층 상에 놓일 수 있다.
도 5는 다른 실시예에 따른 T-코일 네트워크를 포함하는 회로(500)를 나타내는 회로도이다. 회로(500)는 IC의 입력 노드를 나타낸다. 도시된 바와 같이, T-코일 네트워크는 입력 노드의 임피던스 및 입력 노드로 입력 신호를 제공하는 소스의 출력의 임피던스 간의 매칭을 개선하기 위하여 입력 노드에서 구현된다. 회로(500)는 인덕터(110 및 115)를 포함하는 DI 구조물(100)을 포함할 수 있다.
회로(500)는 입력 장치(505), 입력 패드(510), ESD 장치(515 및 520) 및 T-코일 네트워크(525)를 포함할 수 있다. 입력 장치(505)는 입력 신호로서 외부 고주파 신호를 수신하도록 구성되는 IC 내의 임의의 입력 장치일 수 있다. 도 5에서, 입력 장치(505)는 MOSFET(metal oxide field effect transistor)로서 표시된다. 입력 장치(505)가 IC 제조 프로세스 내에서 이용가능한 다양한 장치 중의 임의 임의의 것으로 구현될 수 있으므로, 입력 장치(505)를 나타내기 위하여 MOSFET를 사용하는 것은 본 명세서 내에 개시된 실시예를 제한하기 위한 것이 아니다. 입력 장치(505)는 IC 내의 추가의 입력 회로(530)에 전기적으로 결합될 수 있다. 추가의 입력 회로(530)는 입력 패드(510)를 통해 수신되는 입력 신호를 처리하기 위하여 입력 장치(505)에 전기적으로 결합될 수 있는 추가의 장치 또는 회로를 나타낼 수 있다.
도시된 바와 같이, 소스(580)는 IC의 입력핀(미도시)을 통해 입력 패드(510)에 전기적으로 결합된다. 소스(580)는 신호 생성기(590)를 포함할 수 있다. 소스(580)의 출력(595)을 조사할 때, 소스(580)의 임피던스는 RSource(585)로 표시된다. 소스(580)는 출력(595)를 통해 입력 패드(510)에 입력 신호를 제공할 수 있다. 입력 신호는 RF 입력 신호일 수 있다.
입력 패드(510)는 IC의 외부 신호가 IC의 내부 회로에 제공되도록 하는 IC 제조 프로세스 내에서 이용가능한 임의의 패드 구조물일 수 있다. 입력 패드(510)는 T-코일 입력 노드(입력 노드)(535)에서 T-코일 네트워크(525)에 전기적으로 결합된다. 입력 패드(510)는 입력 장치(505)에 입력 신호를 결합시키는 신호 경로의 일부일 수 있다.
ESD 장치(515 및 520)는 T-코일 출력 노드(출력 노드)(540)에 전기적으로 결합된다. 출력 노드(540)는 입력 장치(505)에 신호를 제공한다. 도 5에서, ESD 장치(515 및 520)는 입력 장치(505)로의 ESD 이벤트로부터의 보호를 제공할 수 있는 IC 제조 프로세스 내에서 이용가능한 다양한 장치 또는 회로 중의 임의의 것일 수 있다.
T-코일 네트워크(525)는 인덕터(110 및 115) 및 종단 저항기(RTM)(560)를 포함하는 DI 구조물(100)을 포함할 수 있다. T-코일 네트워크(525)는 다양한 기생 커패시턴스를 포함할 수 있다. 실제 회로 소자에서는 없지만, 하나의 이러한 기생 커패시턴스가 도 5에서 CL(545)로 표시된다. CL(545)는 출력 노드(540) 및, 따라서 입력 장치(505)의 입력 노드에 나타나는 기생 커패시턴스의 합을 나타낸다. 따라서, CL(545)는 T-코일 네트워크(525)에 의해 바라본 부하 커패시턴스를 나타낸다. CL(545)는 출력 노드(540)에 전기적으로 결합되는 장치와 연관된 다양한 기생 커패시턴스를 포함할 수 있다. 예를 들어, CL(545)는 입력 장치(505)와 연관된 게이트 커패시턴스, 장치들을 출력 노드(540)에 결합하는 상호연결 라인들과 연관된 커패시턴스, ESD 장치(515 및 520)와 연관된 커패시턴스 등을 포함할 수 있다. IC 및 IC 패키징과 연관된 다양한 기생 인덕턴스 및 커패시턴스와 함께 CL(545)는 소스(580)에 복소 임피턴스를 제공할 수 있다.
CBI(565)는 인덕터(110 및 115)와 연관된 권선간 커패시턴스를 나타낸다. 본 명세서에서 사용되는 바와 같이, "권선간 커패시턴스"는 인덕터의 밀접하게 배치된 권선 간의 용량 결합에 의해 생성되는 기생 커패시턴스를 말한다. 일반적으로, 권선간 커패시턴스는 인덕터의 권선의 선폭이 증가함에 따라 증가한다. 대응하여, 권선간 커패시턴스는 권선의 선폭이 감소함에 따라 감소한다. 인덕터(110 및 115)의 각각은 수직으로 스택된 인덕터이므로, 권선간 커패시턴스에 대한 선폭의 영향이 크게 감소한다. 기생 커패시턴스를 나타내지만 회로(500) 내의 실제 커패시커가 아닌 CBI(565)의 값은 인덕터(110 및 115)의 각각의 권선의 선폭이 증가 또는 감소함에 따라 크게 증가 또는 감소하지 않는다. 추가적으로, 선폭 변화의 효과를 제외하고, 수직으로 스택된 인덕터(110 및 115)에 대한 CBI(565)의 값은 인덕터(110 및 115)를 구현하는데 사용되는 2이상의 도전층에 걸쳐 인덕터(110 및 115)의 코일을 분포시킴으로써 크게 감소한다.
입력 노드에서 구현될 때, T-코일 네트워크(525)는 입력 장치(505)와 연관된 복소 임피던스를 제거하고 소스(580)에 저항 우세적 임피던스를 제공하여 입력 장치(505)를 구동시키는 고주파 입력 신호를 생성한다. 일반적으로, RF 시스템의 입력 및 출력 노드는 50 오옴의 매칭 특성 임피던스를 갖도록 설계된다. 따라서, RSource(585) 및 RTM(560)의 각각은 대략 50 오옴의 특성 임피던스로 구현될 수 있다. 적절히 구현될 때, T-코일 네트워크(525)는 소스(580)의 출력(595)에 의해 바라본 복소 임피던스를 제거하는 효과를 가져 IC의 입력 노드는 소스(580)에 의해 RTM(560)와 대략 동일한 RSource(585)을 갖는 순저항으로 보인다. 도 5를 참조하여 사용되는 값은 설명을 목적으로 하는 것이며 여기에 개시된 실시예를 제한하는 것이 아니다.
수직으로 스택된 인덕터(110 및 115)로 CBI(565)를 감소시키는 것은 IC의 입력 노드 뿐만 아니라 T-코일 네트워크(525)와 연관된 복소 임피던스를 감소시키고 IC 입력 노드가 T-코일 네트워크에 대하여 가능한 이론적 최대 대역폭 확장에 접근하도록 할 수 있다. T-코일 네트워크(525) 내에 여기에 개시된 DI 구조물을 사용하면 T-코일 네트워크없는 동일한 입력 노드에 대하여 대략 2.7배의 대역폭 증가를 초래할 수 있다. 예를 들어, T-코일 네트워크가 없는 종래의 IC 수신기 회로는 대략 12.7 GHz의 최대 입력 대역폭을 달성하지만, 3개의 도전층 DI 구조물을 갖는 T-코일 네트워크로 구현되는 동일한 IC 수신 회로는 대략 30 GHz의 입력 대역폭을 달성할 수 있다. 이 예에서, T-코일 네트워크는 대역폭을 대략 2.4배 증가시켰다. 일반적으로, IC에 대한 종래의 인덕터 구조물을 이용하는 T-코일 네트워크는 단지 T-코일 네트워크가 없는 입력 노드보다 대략 1.6배 큰 대역폭을 달성한다.
도 5를 참조하면, 인덕터(110)는 노드(535)에서 입력 패드(510)에 전기적으로 결합되고 노드(540)에서 입력 장치(505) 및 ESD 장치(515 및 520)에 전기적으로 결합된다. ESD 이벤트시, 인덕터(110)는 ESD 장치(515) 및/또는 ESD 장치(520)를 통해 입력 패드(510)로부터의 ESD 전류 경로와 직렬로 있다. 이 경우, 인덕터(110)를 구현하는 도전 물질은 ESD 이벤트 동안에 인덕터(110)를 통해 흐르는 피크 전류 레벨을 처리할 능력을 필요로 한다. 인덕터(110)의 유도값에 무시할만한 영향을 갖는 인덕터(110)를 구현하는데 사용되는 스택 인덕터 구조물의 선폭으로, 인덕터(110)의 선폭이 증가되어 인덕터(110)의 유도값을 크게 증가시키지 않고 인덕터(110)의 ESD 전류 처리 능력을 개선할 수 있다. 따라서, T-코일 네트워크(525)의 ESD 성능을 크게 개선할 수 있다.
여기에 사용되는 용어 "a" 및 "an"은 1 이상으로서 정의된다. 여기에 사용되는 용어 "복수"는 2 이상으로 정의된다. 여기에 사용되는 용어 "또 다른(another)"은 적어도 두번째 이상으로서 정의된다. 여기에 사용되는 용어 "포함하는(including)" 및/또는 "갖는*having)"은 "구비하는(comprising)", 즉, 개방 언어로 정의된다. 여기에 사용되는 용어 "결합되는"은 다르게 지시되지 않으면, 하나 이상의 중간 소자에 의해 간접적이든 임의의 중간 소자 없이 직접적이든 접속되는 것으로 정의된다. 2개의 소자는 또한 통신 채널, 경로, 네트워크 또는 시스템을 통해 기계적, 전기적 또는 통신 링크로 결합될 수 있다.
여기에 개시된 실시예는 그 사상 및 필수적인 속성을 벗어나지 않고 다른 형태로 구현될 수 있다. 따라서, 본 발명의 범위를 지시하는 것으로서 상기 명세서 보다는 다음의 청구범위가 참조된다.

Claims (15)

  1. 반도체 집적 회로(IC) 내에 구현되는 듀얼 인덕터 구조물로서,
    복수의 제1 코일들을 포함하며, 상기 복수의 제1 코일들의 각 코일은 복수의 도전층들 중 상이한 도전층 내에 배치되고, 상기 복수의 제1 코일들은 서로가 위아래로 수직하게 적층되고 수직 축에 대하여 동심적(concentric)인 것인, 제1 인덕터; 및
    복수의 제2 코일들을 포함하며, 상기 복수의 제2 코일들의 각 코일은 상기 복수의 도전층들 중의 상이한 도전층 내에 배치되고, 상기 복수의 제2 코일들은 서로가 위아래로 수직하게 적층되고 상기 수직 축에 대하여 동심적인 것인, 제2 인덕터
    를 포함하며,
    상기 복수의 제1 코일들의 선폭은 상기 복수의 제2 코일들의 선폭보다 크고,
    상기 제1 인덕터의 복수의 제1 코일들은 적어도 하나의 비아를 통해 직렬로 결합되고, 상기 제2 인덕터의 복수의 제2 코일들은 적어도 하나의 비아를 통해 직렬로 결합되고,
    각 도전층 내에서, 상기 복수의 제2 코일들 중의 하나의 코일은 상기 복수의 제1 코일들 중의 하나의 코일의 내부 둘레 내에 배치되는 것인, 듀얼 인덕터 구조물.
  2. 제1항에 있어서, 상기 복수의 제1 코일들의 각 코일은 단일 턴(turn)을 포함하고, 상기 복수의 제1 코일들의 다른 코일들 각각과 동일한 선폭을 포함하는 것인, 듀얼 인덕터 구조물.
  3. 제1항에 있어서, 상기 복수의 제2 코일들의 각 코일은 적어도 하나의 턴을 포함하고, 상기 복수의 제2 코일들의 다른 코일들 각각과 동일한 선폭 및 동일한 수의 턴을 포함하는 것인, 듀얼 인덕터 구조물.
  4. 제1항에 있어서,
    상기 IC의 입력 패드에 결합된 상기 제1 인덕터의 제1 단자;
    상기 IC의 내부 노드에 결합된 상기 제2 인덕터의 제1 단자; 및
    상기 제1 인덕터 및 상기 제2 인덕터에 결합된 제2 단자
    를 더 포함하고,
    상기 제1 인덕터의 제1 단자 및 상기 제2 인덕터의 제1 단자는 상기 복수의 도전층들 중에 상기 IC의 기판으로부터 가장 먼 도전층 내에 배치되고,
    상기 제2 단자가 상기 복수의 도전층들 중에서 상기 기판에 가장 가까운 도전층 내에 배치되고,
    상기 제2 단자는 상기 제1 인덕터 및 상기 제2 인덕터를 직렬로 전기적으로 결합시키는 것인, 듀얼 인덕터 구조물.
  5. 제1항에 있어서,
    상기 IC의 입력 패드에 결합된 상기 제1 인덕터의 제1 단자;
    상기 IC의 내부 노드에 결합된 상기 제2 인덕터의 제1 단자; 및
    상기 제1 인덕터 및 상기 제2 인덕터에 결합된 제2 단자
    를 더 포함하고,
    상기 제1 인덕터의 제1 단자 및 상기 제2 인덕터의 제1 단자는 상기 복수의 도전층들 중에서 상기 IC의 기판에 가장 가까운 도전층 내에 배치되고,
    상기 제2 단자는 상기 복수의 도전층들 중에서 상기 기판으로부터 가장 먼 도전층 상에 배치되며,
    상기 제2 단자는 상기 제1 인덕터 및 상기 제2 인덕터를 직렬로 전기적으로 결합시키는 것인, 듀얼 인덕터 구조물.
  6. 제1항에 있어서, 상기 복수의 제1 코일들 중 하나의 코일과 상기 복수의 제2 코일들 중 하나의 코일은 동일한 도전층 내에서 동일한 방향으로 전류가 흐르도록 구성되는 것인, 듀얼 인덕터 구조물.
  7. 제1항에 있어서, 상기 복수의 제2 코일들의 각 코일은 상기 복수의 제1 코일들의 각 코일보다 많은 수의 턴을 포함하여 상기 제1 인덕터 및 상기 제2 인덕터에 대하여 동일한 유도값(inductive value)을 생성하는 것인, 듀얼 인덕터 구조물.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서, 상기 제1 인덕터의 유도값은 상기 제2 인덕터의 유도값과 동일한 것인, 듀얼 인덕터 구조물.
  9. 반도체 집적 회로(IC) 내에서 듀얼 인덕터 구조물을 구현하는 방법으로서,
    제1 인덕터의 제1 코일 및 제2 인덕터의 제1 코일을 포함하며, 상기 제2 인덕터의 제1 코일은 상기 제1 인덕터의 제1 코일 내에 배치되는 것인 제1 도전층을 증착하는 단계;
    상기 제1 도전층 상에 제1 절연층을 증착하는 단계; 및
    상기 제1 절연층 상에, 상기 제1 인덕터의 제2 코일 및 상기 제2 인덕터의 제2 코일을 포함하는 제2 도전층을 증착하는 단계
    를 포함하고,
    상기 제1 도전층과 상기 제2 도전층은, 상기 제1 절연층을 통해 수직 도전 경로를 형성하는 제1 비아를 통해 전기적으로 결합되고,
    상기 제1 인덕터의 제1 코일과 제2 코일은 서로가 위아래로 수직하게 적층되고, 직렬로 결합되며, 수직축에 대하여 동심적이고,
    상기 제2 인덕터의 제1 코일과 제2 코일은 서로가 위아래로 수직하게 적층되고, 직렬로 결합되며, 상기 수직축에 대하여 동심적이고,
    상기 제1 인덕터의 각 코일의 선폭은 상기 제2 인덕터의 각 코일의 선폭보다 크고,
    상기 제1 도전층과 상기 제2 도전층 각각 내에서, 상기 제2 인덕터의 제1 코일과 제2 코일 각각은 상기 제1 인덕터의 제1 코일과 제2 코일 각각의 내부 둘레 내에 각각 배치되는 것인, 듀얼 인덕터 구조물 구현 방법.
  10. 제9항에 있어서,
    상기 제1 인덕터의 제2 코일은 상기 제1 인덕터의 제1 코일과 동일한 선폭을 갖고,
    상기 제2 인덕터의 제2 코일은 상기 제2 인덕터의 제1 코일과 동일한 선폭을 갖는 것인, 듀얼 인덕터 구조물 구현 방법.
  11. 제9항에 있어서,
    상기 제2 도전층 상에 제2 절연층을 증착하는 단계; 및
    상기 제2 절연층 상에, 상기 제1 인덕터의 제3 코일 및 상기 제2 인덕터의 제3 코일을 포함하는 제3 도전층을 증착하는 단계
    를 더 포함하고,
    상기 제2 도전층 및 상기 제3 도전층은, 상기 제2 절연층을 통해 수직 도전 경로를 형성하는 제2 비아를 통해 전기적으로 결합되고,
    상기 제1 인덕터의 제3 코일이 상기 제1 인턱터의 제2 코일과 동일한 선폭을 갖고,
    상기 제2 인덕터의 제3 코일은 상기 제2 인덕터의 제2 코일과 동일한 선폭을 갖는 것인, 듀얼 인덕터 구조물 구현 방법.
  12. 제9항에 있어서,
    상기 제1 도전층을 증착하는 단계는 상기 제1 인덕터의 제1 코일을 단일 턴으로서 증착하고, 상기 제2 인덕터의 제1 코일을 적어도 하나의 턴으로서 증착하는 단계를 포함하고,
    상기 제2 도전층을 증착하는 단계는 상기 제1 인덕터의 제2 코일을 단일 턴으로서 증착하고, 상기 제2 인덕터의 제2 코일을 적어도 하나의 턴으로서 증착하는 단계를 포함하고,
    상기 제2 인덕터의 제1 코일 및 제2 코일 각각은 동일한 수의 턴을 갖는 것인, 듀얼 인덕터 구조물 구현 방법.
  13. 제9항 내지 제12항 중 어느 한 항에 있어서, 상기 제1 인덕터의 코일 및 상기 제2 인덕터의 코일은, 동일한 도전층 내에서, 동일한 방향으로 전류가 흐르도록 구성되는 것인, 듀얼 인덕터 구조물 구현 방법.
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Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5442358B2 (ja) * 2009-08-25 2014-03-12 ルネサスエレクトロニクス株式会社 半導体装置
US9095359B2 (en) 2009-09-18 2015-08-04 Covidien Lp Tissue ablation system with energy distribution
US9111675B1 (en) 2010-04-07 2015-08-18 Xilinx, Inc. Stacked inductor structure
US8384507B2 (en) * 2010-06-01 2013-02-26 Qualcomm Incorporated Through via inductor or transformer in a high-resistance substrate with programmability
US9287344B2 (en) * 2010-08-23 2016-03-15 The Hong Kong University Of Science And Technology Monolithic magnetic induction device
CN103168354B (zh) * 2010-09-17 2015-11-25 日本电信电话株式会社 电感器
US9691544B2 (en) 2011-08-18 2017-06-27 Winchester Technologies, LLC Electrostatically tunable magnetoelectric inductors with large inductance tunability
US9087838B2 (en) * 2011-10-25 2015-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for a high-K transformer with capacitive coupling
GB2513725B (en) * 2012-02-29 2016-01-13 Murata Manufacturing Co Multilayer inductor and power supply circuit module
US9049067B2 (en) * 2012-07-16 2015-06-02 Fujitsu Limited Receiver interface
US8860180B2 (en) 2012-10-26 2014-10-14 Xilinx, Inc. Inductor structure with a current return encompassing a coil
US9203185B1 (en) * 2013-02-05 2015-12-01 Paige Electric Company, Lp Security loop cable
US9048017B2 (en) * 2013-03-14 2015-06-02 Xilinx, Inc. Circuits for and methods of implementing a gain stage in an integrated circuit
JP6004108B2 (ja) * 2013-07-11 2016-10-05 株式会社村田製作所 電子部品
JP5907124B2 (ja) * 2013-07-24 2016-04-20 株式会社村田製作所 高周波部品およびフィルタ部品
US10051741B2 (en) * 2013-11-06 2018-08-14 Qualcomm Incorporated Embedded layered inductor
US9502168B1 (en) * 2013-11-15 2016-11-22 Altera Corporation Interleaved T-coil structure and a method of manufacturing the T-coil structure
CN103681539B (zh) * 2013-12-18 2016-06-08 江阴长电先进封装有限公司 一种集成共模电感的封装结构及其封装方法
EP3007224A1 (en) * 2014-10-08 2016-04-13 Nxp B.V. Metallisation for semiconductor device
US9356556B1 (en) 2015-08-06 2016-05-31 Xilinx, Inc. Circuits for and methods of implementing a dual-mode oscillator
US10985465B2 (en) * 2015-08-19 2021-04-20 Nucurrent, Inc. Multi-mode wireless antenna configurations
TWI541842B (zh) * 2015-10-23 2016-07-11 瑞昱半導體股份有限公司 螺旋狀堆疊式積體變壓器及電感
TWI619128B (zh) * 2015-12-08 2018-03-21 瑞昱半導體股份有限公司 螺旋狀堆疊式積體電感及變壓器
US20170287623A1 (en) * 2016-04-01 2017-10-05 Xytech Electronic Technology (Shanghai) Co., Ltd. Inductor winding and method for preparing a layout of a Multi-Layer Spiral Inductor winding
US10026546B2 (en) * 2016-05-20 2018-07-17 Qualcomm Incorported Apparatus with 3D wirewound inductor integrated within a substrate
TWI658567B (zh) * 2017-01-13 2019-05-01 矽品精密工業股份有限公司 電子封裝件及其基板結構
US10601222B2 (en) 2017-09-01 2020-03-24 Qualcomm Incorporated Stacked symmetric T-coil with intrinsic bridge capacitance
US10498139B2 (en) 2017-09-01 2019-12-03 Qualcomm Incorporated T-coil design with optimized magnetic coupling coefficient for improving bandwidth extension
US10529480B2 (en) 2017-09-01 2020-01-07 Qualcomm Incorporated Asymmetrical T-coil design for high-speed transmitter IO ESD circuit applications
US11616014B2 (en) 2017-09-20 2023-03-28 Intel Corporation Peripheral inductors
US10447226B2 (en) * 2017-12-21 2019-10-15 Qualcomm Incorporated Three dimensional inductor-capacitor apparatus and method of fabricating
CN210467826U (zh) * 2018-04-16 2020-05-05 株式会社村田制作所 Esd保护元件
JP6536768B1 (ja) 2018-04-16 2019-07-03 株式会社村田製作所 Ｅｓｄ保護素子
US10943729B2 (en) * 2018-10-31 2021-03-09 Taiwan Semiconductor Manufacturing Co., Ltd. Entangled inductor structures
JP7183709B2 (ja) * 2018-11-02 2022-12-06 日本電信電話株式会社 トランスインピーダンスアンプ
US10862521B1 (en) * 2019-01-30 2020-12-08 Inphi Corporation Techniques for programmable gain attenuation in wideband matching networks with enhanced bandwidth
US11651884B2 (en) * 2019-03-26 2023-05-16 Globalfoundries U.S. Inc. Peaking inductor embedded within a T-coil
US10944397B1 (en) * 2020-01-31 2021-03-09 Cadence Design Systems, Inc. Compact four-terminal TCOIL
US11715722B2 (en) * 2020-04-30 2023-08-01 Wolfspeed, Inc. Wirebond-constructed inductors
US11626236B2 (en) * 2021-03-08 2023-04-11 Qualcomm Incorporated Stacked inductor having a discrete metal-stack pattern
US11418026B1 (en) * 2021-03-22 2022-08-16 International Business Machines Corporation Electrostatic protection device
US20220328237A1 (en) * 2021-04-09 2022-10-13 Qualcomm Incorporated Three dimensional (3d) vertical spiral inductor and transformer
CN113871136B (zh) * 2021-08-24 2022-07-26 锐石创芯(深圳)科技股份有限公司 耦合器及射频前端模组
KR20240038433A (ko) * 2022-09-16 2024-03-25 주식회사 모다이노칩 전자 부품

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020077799A (ko) * 2001-02-14 2002-10-14 가부시키가이샤 무라타 세이사쿠쇼 적층인덕터

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5017902A (en) * 1989-05-30 1991-05-21 General Electric Company Conductive film magnetic components
JPH0786851A (ja) * 1993-09-10 1995-03-31 Mitsubishi Electric Corp 高周波集積回路
US5610433A (en) * 1995-03-13 1997-03-11 National Semiconductor Corporation Multi-turn, multi-level IC inductor with crossovers
JPH08116031A (ja) * 1994-10-17 1996-05-07 Hitachi Ltd 半導体装置
JPH08130115A (ja) * 1994-10-31 1996-05-21 Fuji Elelctrochem Co Ltd 電子チップ部品
JPH09306770A (ja) * 1996-05-20 1997-11-28 Fuji Elelctrochem Co Ltd 積層型チップトランスの製造方法
JP3444226B2 (ja) * 1998-11-18 2003-09-08 エフ・ディ−・ケイ株式会社 積層インダクタ
JP2005333004A (ja) 2004-05-20 2005-12-02 Nec Electronics Corp 半導体装置
JP2006086211A (ja) * 2004-09-14 2006-03-30 Denso Corp 半導体装置
US7265433B2 (en) * 2005-01-13 2007-09-04 International Business Machines Corporation On-pad broadband matching network
US8325001B2 (en) * 2005-08-04 2012-12-04 The Regents Of The University Of California Interleaved three-dimensional on-chip differential inductors and transformers
US7486167B2 (en) 2005-08-24 2009-02-03 Avago Technologies General Ip (Singapore) Pte. Ltd. Cross-coupled inductor pair formed in an integrated circuit
US7761078B2 (en) 2006-07-28 2010-07-20 Qualcomm Incorporated Dual inductor circuit for multi-band wireless communication device
TWI336922B (en) * 2007-01-12 2011-02-01 Via Tech Inc Spiral inductor with multi-trace structure
TWI337363B (en) * 2007-03-16 2011-02-11 United Microelectronics Corp Three dimensional transformer
TWI397930B (zh) 2007-11-06 2013-06-01 Via Tech Inc 螺旋電感元件
JP2009272360A (ja) * 2008-05-01 2009-11-19 Panasonic Corp インダクタおよびその製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020077799A (ko) * 2001-02-14 2002-10-14 가부시키가이샤 무라타 세이사쿠쇼 적층인덕터

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