KR101445544B1 - Needle and needle installation board for probe card - Google Patents
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Abstract
반도체소자의 패드에 전기적으로 접촉되는 탐침이 있는 탐침부 및 상기 탐침부를 지지하고 니들이 설치되는 설치판의 삽입구멍에 삽입되는 삽입부를 포함하고, 상기 삽입부에는 상기 설치판과 상기 삽입부 사이에서 발생하여 상기 탐침부의 단자전압을 저하시키는 기생 커패시턴스를 제거하는 기생 커패시턴스 제거 구멍이 형성되어 있는 것을 특징으로 하는 프로브 니들.A probing portion having a probe electrically in contact with a pad of a semiconductor element and an insertion portion inserted into an insertion hole of a mounting plate for supporting the probe and provided with a needle, And a parasitic capacitance removing hole for removing a parasitic capacitance that reduces a terminal voltage of the probe unit is formed.
Description
본 발명은 반도체 웨이퍼의 전기적 특성을 검사하기 위한 프로브카드에 관한 것으로, 보다 상세하게는 프로브 니들 및 프로브카드에 구성되는 니들이 설치된 니들설치판에 관련된 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a probe card for inspecting the electrical characteristics of a semiconductor wafer, and more particularly, to a needle mounting plate provided with a probe needle and a needle formed in the probe card.
반도체소자는 웨이퍼(Wafer)상에 패턴(Pattern)을 형성시키는 패브리케이션(Fabrication)공정과 패브리케이션공정이 끝난 웨이퍼를 동일한 패턴을 가지는 다수의 소자별로 나눈 후 각각의 소자를 조립하는 어셈블리(Assembly)공정을 통해서 제조된다.A semiconductor device includes a fabrication process for forming a pattern on a wafer and an assembly for assembling each device after dividing the wafer after the fabrication process into a plurality of devices having the same pattern, ≪ / RTI >
그런데 패브리케이션공정이 끝난 웨이퍼의 각 소자들 중에는 제조 불량으로 전기적 특성이 양호하지 못한 소자들이 있을 수 있기 때문에 어셈블리공정을 거치기 전에 웨이퍼 상태에서 각각의 소자들에 대해서 전기적 특성을 검사하는 이디에스(Electrical Die Sorting: 이하 'EDS'라 함)공정을 거치게 된다. However, there are some devices in the fabrication process that are not fabricated due to poor manufacturing process. Therefore, it is necessary to check the electrical characteristics of each device in the wafer state before the assembly process. Die Sorting (hereinafter referred to as "EDS").
EDS공정에서는 웨이퍼 상의 각 소자로 전기적 신호를 인가시킨 후, 각 소자로부터 응답되는 전기적신호를 분석함으로써 각각의 소자들에 대한 불량 여부를 판정하는 프로브스테이션을 이용하며, 이와 관련된 종래의 기술로는 대한민국 공개특허공보 제10-2012-0031628호(2012.4.4)가 있었다.In the EDS process, an electric signal is applied to each element on a wafer, and a probe station is used to determine whether or not each element is defective by analyzing an electric signal responded from each element. Conventionally, There has been disclosed in Korean Patent Publication No. 10-2012-0031628 (April 4, 2012).
프로브스테이션에는 테스터로부터 오는 전기적신호를 소자의 패드로 전달하기 위한 프로브카드(Probe card)가 사용된다.In the probe station, a probe card is used to transmit the electric signal from the tester to the pad of the device.
프로브카드는 지지플레이트, 다수의 회로기판 및 웨이퍼 상의 패드들과 전기적으로 접촉될 수 있는 니들(Needle)들을 갖추고 있다.The probe card is equipped with a support plate, a plurality of circuit boards and needles which can be in electrical contact with the pads on the wafer.
테스터로부터 오는 전기적신호는 다수의 회로기판과 니들을 순차적으로 거쳐 웨이퍼 상의 패드로 인가된 후 웨이퍼 상의 패드로부터 니들 및 다수의 회로기판을 역순으로 거치면서 테스터로 피이드백 된다.The electrical signal from the tester is applied to the pads on the wafer sequentially through a plurality of circuit boards and needles, and fed back to the tester while passing the needles and the plurality of circuit boards in reverse order from the pads on the wafer.
따라서 프로브카드에는 니들이 탑재되어 있는 인터페이스회로기판인 니들설치판이 구성되어야 한다.Therefore, the probe card must be provided with a needle mounting plate, which is an interface circuit board on which the needles are mounted.
니들설치판(110)은, 니들을 설치하기 위해 마련되며, 니들의 삽입부위가 통과될 수 있는 삽입구멍이 형성되어 있다. 이러한 니들설치판은 세라믹이나 실리콘으로 구비될 수 있다. 니들이 니들설치판에 형성된 삽입구멍에 삽입되어 있는 상태에서 EDS공정을 거치는 경우, 프로브스테이션 인가된 전압(1.5V)이 니들의 탐침부에 그대로 나오는 경우는 드물며, 여러 기판을 거치는 동안 어느 정도의 전압강하는 예상해야한다.The
일반적인 반도체를 테스트하는 EDS공정은 주파수가 50MHz에서 이루어지므로 프로브스테이션의 입력 전원으로 1.5V를 인가하는 경우 EDS공정의 테스트가 영향을 미치지 않는 범위에서 전압강하가 일어나기 때문에 문제가 발생하지 않는다. 그런데 Dram 반도체를 테스트하는 경우, 주파수를 100MHz를 사용하게 되는데, 이 경우 중간의 전압강하로 인하여 니들의 탐침부의 전압은 740㎷~750㎷의 출력 전압이 측정되는데, 이와 같은 전압으로는 정상적인 EDS공정을 수행하기 어려워진다.Since the EDS process for testing a general semiconductor is performed at a frequency of 50 MHz, when the 1.5 V is applied to the input terminal of the probe station, there is no problem because a voltage drop occurs within a range that does not affect the test of the EDS process. However, when testing a Dram semiconductor, a frequency of 100 MHz is used. In this case, due to the intermediate voltage drop, the output voltage of the probe of the needle is measured to be 740 to 750 kV. . ≪ / RTI >
탐침부의 출력전압이 입력 전압보다 낮게 측정되는 이유는 중간의 여러 회로기판을 통과해야 하는 것도 이유가 되겠지만, 원하지 않는 부위에서의 기생 커패시턴스의 발생에 의하여도 전압강하가 발생하게 된다. 더욱이 고주파의 경우에는 전압강하의 폭도 더 커지게 된다.The reason why the output voltage of the probe is measured lower than the input voltage is that it is necessary to pass through several intermediate circuit boards. However, the voltage drop also occurs due to the parasitic capacitance at the undesired portion. Furthermore, in the case of high frequency, the width of the voltage drop becomes larger.
본 발명은 기존의 니들 및 니들설치판을 이용하여 100MHz의 주파수에서 Dram을 테스트하는 EDS공정에서 발생하는 전압강하의 원인을 분석하여 전압강하의 폭을 대폭 줄여서 공정이 성공적으로 이뤄질 수 있는 프로브 니들 및 프로브 니들설치판에 관한 발명에 관한 것이다.The present invention analyzes probable cause of a voltage drop occurring in an EDS process for testing a Dram at a frequency of 100 MHz using a conventional needle and a needle mounting plate, thereby significantly reducing the width of the voltage drop, To a probe needle mounting plate.
본 발명에서 사용하는 용어에 있에서 니들이 없는 설치판과 니들이 설치판에 삽입된 형태인 니들설치판을 구별하여 사용한다.In the term used in the present invention, a needle-free mounting plate and a needle mounting plate inserted into the mounting plate are used separately.
따라서 본 발명의 목적은 선행기술에 의하는 경우 EDS공정을 수행하기 어려울 정도의 출력전압을 복구하여, 전압강하가 대폭 줄어든 프로브 니들 및 프로브 니들설치판을 제공하는 것이다.It is therefore an object of the present invention to provide a probe needle and probe needle mounting plate in which the voltage drop is greatly reduced by restoring an output voltage that is difficult to perform the EDS process according to the prior art.
상기한 바와 같은 목적을 달성하기 위한 본 발명에 따른 프로브 니들은 반도체소자의 패드에 전기적으로 접촉되는 탐침이 있는 탐침부 및 상기 탐침부를 지지하고 니들이 설치되는 설치판의 삽입구멍에 삽입되는 삽입부를 포함하고, 상기 삽입부에는 상기 설치판과 상기 삽입부 사이에서 발생하여 상기 탐침부의 단자전압을 저하시키는 기생 커패시턴스를 제거하는 기생 커패시턴스 제거 구멍이 형성되어 있다.According to an aspect of the present invention, there is provided a probe comprising: a probe having a probe electrically connected to a pad of a semiconductor device; and an insertion portion inserted into the insertion hole of the mounting plate supporting the probe, And a parasitic capacitance removing hole is formed in the inserting portion for eliminating a parasitic capacitance generated between the mounting plate and the inserting portion and lowering the terminal voltage of the probe portion.
상기한 바와 같은 목적을 달성하기 위한 본 발명에 따른 프로브카드용 니들설치판은 삽입구멍이 형성되어 있는 설치판 및 상기 설치판에 고정되는 니들을 포함하고, 상기 니들은, 반도체소자의 패드에 전기적으로 접촉되는 탐침이 있는 탐침부 및 상기 삽입구멍에 삽입되며, 상기 탐침부를 지지하는 삽입부를 포함하며, 상기 삽입구멍을 이루는 설치판 내면은, 상기 설치판과 삽입부 사이에서 발생하여 상기 탐침부의 단자전압을 저하시키는 기생 커패시턴스를 제거하도록 상기 삽입부와 이격되어 있다.According to an aspect of the present invention, there is provided a probe card mounting plate for a probe card, the mounting plate including a mounting plate on which an insertion hole is formed and a needle fixed to the mounting plate, And an insertion portion inserted into the insertion hole and supporting the probe portion, wherein an inner surface of the mounting plate forming the insertion hole is formed between the mounting plate and the insertion portion, And is spaced apart from the inserting portion to eliminate a parasitic capacitance that lowers the voltage.
상기한 바와 같은 목적을 달성하기 위한 본 발명에 따른 프로브카드용 니들설치판에 있어서, 상기 삽입부는, 상기 탐침부가 있는 설치면의 반대면이 단차지게 형성됨으로써, 삽입구멍을 이루는 설치판 내면의 하측부위와 접촉하지 않도록 상기 삽입구멍을 이루는 설치판 내면과 이격되어 있는 것이 바람직하다.According to an aspect of the present invention, there is provided a needle plate for a probe card according to the present invention, wherein the insertion portion is formed such that the opposite surface of the insertion surface having the probe portion is stepped, And is spaced apart from the inner surface of the mounting plate constituting the insertion hole so as not to come into contact with the portion.
상기한 바와 같은 목적을 달성하기 위한 본 발명에 따른 프로브카드용 니들설치판에 있어서, 상기 삽입부는, 상기 삽입구멍의 일단 또는 양단에서만 접촉함으로써 상기 설치판에 고정되고, 상기 삽입구멍을 이루는 설치판 내면과 이격되어 있는 것이 바람직하다.In order to attain the above object, according to the present invention, there is provided a needle plate for a probe card, wherein the insertion portion is fixed to the mounting plate by making contact with only one end or both ends of the insertion hole, It is preferable to be spaced apart from the inner surface.
상기한 바와 같은 목적을 달성하기 위한 본 발명에 따른 프로브카드용 니들설치블록은, 삽입구멍이 형성되어 있는 설치판 및 상기 설치판에 고정되는 니들을 포함하고, 상기 니들은, 반도체소자의 패드에 전기적으로 접촉되는 탐침이 있는 탐침부 및 상기 삽입구멍에 삽입되며, 상기 탐침부를 지지함과 동시에 니들 전체를 상기 설치판에 대하여 지지하는 다리부를 포함하며, 상기 다리부는, 상기 니들의 폭보다 좁은 폭을 가짐으로써 상기 삽입구멍을 이루는 설치판 내면과의 접촉 면적을 최소로 하면서 설치판에 대한 지지수단으로 작용하고, 상기 설치판과 삽입부 사이에서 발생하여 상기 탐침부의 단자전압을 저하시키는 기생커패시턴스를 방지한다.According to an aspect of the present invention, there is provided a probe card mounting block for a probe card, the mounting block including a mounting plate having an insertion hole formed therein and a needle fixed to the mounting plate, And a leg portion inserted into the insertion hole and supporting the probe portion and supporting the entire needle with respect to the mounting plate, wherein the leg portion has a width narrower than the width of the needle So that a parasitic capacitance which acts between the mounting plate and the inserting portion to lower the terminal voltage of the probe portion acts as a supporting means for the mounting plate while minimizing the contact area with the inner surface of the mounting plate constituting the insertion hole prevent.
위와 같은 본 발명에 따르면, 프로브 카드를 이용한 EDS공정에서 주파수 100MHz의 고주파에서 Dram 반도체 테스트를 함에 있어서, 프로브 니들의 출력단에서 발생하는 기생 커패시턴스를 제거하여 과도한 전압강하를 제거함으로써 정상적인 EDS공정을 수행할 수 있다. According to the present invention, in performing the Dram semiconductor test at the high frequency of 100 MHz in the EDS process using the probe card, the normal EDS process is performed by removing the parasitic capacitance generated at the output terminal of the probe needle to eliminate an excessive voltage drop .
도1(a)는 프로브 니들의 정면도이고, 도1(b)는 프로브 니들이 설치판에 삽입된 상태를 도시하고 있는 상평면도이다.
도2는 프로브 니들이 설치판에 삽입된 상태를 도시하는 도1(b)에 대한 정면도이다.
도3은(a) 2개의 다리가 구비된 니들을 도시하고 있으며, 도3(b)는 도3(a)의 니들이 삽입될 수 있는 삽입구멍을 구비하고 있는 설치판이다.
도4는 도3(a)의 니들이 도3(b)의 설치판에 삽입된 상태의 정면도이다.
도5(a)는 하나의 다리가 구비된 니들을 도시하고 있으며, 도5(b)는 도5(a)의 니들이 삽입될 수 있는 하나의 삽입구멍을 구비하고 있는 설치판이다.
도6은 도5(a)의 니들이 도5(b)의 설치판에 설치된 상태를 도시하는 정면도이다.
도7은 도1(b)를 확대하여 도시하고 있다.Fig. 1 (a) is a front view of a probe needle, and Fig. 1 (b) is a top plan view showing a state in which probe needles are inserted into a mounting plate.
Fig. 2 is a front view of Fig. 1 (b) showing a state in which probe needles are inserted into a mounting plate.
Fig. 3 shows (a) a needle with two legs, and Fig. 3 (b) is a mounting plate having an insertion hole into which the needles of Fig. 3 (a) can be inserted.
Fig. 4 is a front view of the state in which the needles of Fig. 3 (a) are inserted into the mounting plate of Fig. 3 (b).
FIG. 5 (a) shows a needle with one leg, and FIG. 5 (b) is a mounting plate having one insertion hole into which the needle of FIG. 5 (a) can be inserted.
Fig. 6 is a front view showing a state in which the needles of Fig. 5 (a) are installed on the mounting plate of Fig. 5 (b).
Fig. 7 is an enlarged view of Fig. 1 (b).
반도체를 테스트하는 EDS공정에 있어서 Dram 반도체 테스트를 하는 경우 주파수 100MHz를 사용하는데, 이 경우 프로브스테이션의 입력 전원으로 1.5V를 인가하여도 프로브 니들에서의 전압은 740㎷~750㎷에 불과하여 정상적인 EDS공정을 수행하기 어렵다. 이의 원인은 의도되지 않은 부분에서의 전압강하 때문인데 근본적인 이유는 기생 커패시턴스가 발생하기 때문이다.In the case of Dram semiconductor test in the EDS process for semiconductor testing, the frequency is 100 MHz. In this case, even when 1.5 V is applied as the input power of the probe station, the voltage at the probe needle is only 740 ~ It is difficult to carry out the process. The cause of this is due to the voltage drop in the unintended part, because the fundamental cause is the parasitic capacitance.
기생 커패시턴스는 고전압에 의하여 송전선로와 대지 사이에서 발생하는 경우 이외에 커패시터가 발생될 수 있는 조건, 즉 두개의 도체 사이에 유전물질이 채워져 있고 두개의 도체에는 각각 음전하, 양전하로 충전되어 있는 조건을 만족하면 발생한다.The parasitic capacitance is the condition that the capacitor can be generated except the case where it occurs between the transmission line and the ground due to the high voltage, that is, the dielectric material is filled between the two conductors and the two conductors are charged with the negative charge and the positive charge respectively .
프로브 카드를 이용한 반도체 패드를 검사하는 경우에 있어서 프로브 니들이 설치되는 설치판의 재질이 실리콘인 경우에 있어서 프로브 니들이 삽입되는 삽입구멍이 산화막으로 코딩되는 경우 산화막을 사이에 두고 삽입된 니들과 실리콘이 도체 역할을 하고 산화막이 유전물질 역할을 하게 되면서 기생 커패시턴스가 발생한다.In the case of inspecting a semiconductor pad using a probe card, when the material of the mounting plate on which the probe needles are provided is silicon, when the insertion hole into which the probe needle is inserted is coded with an oxide film, the needle inserted through the oxide film, And parasitic capacitance occurs as the oxide film acts as a dielectric material.
기생 커패시턴스의 발생으로 프로브카드의 프로브 니들에서의 전압강하의 폭이 커져서 1.5V의 입력 전압에 못 미치는 740㎷ 내지 750㎷의 출력 전압으로 인하여 정상적인 Dram 패드를 대상으로 하는 EDS공정의 테스트를 할 수 없게 된다.With the generation of parasitic capacitance, the width of the voltage drop across the probing needle of the probe card increases, and the output voltage of 740 to 750 pF, which is less than the input voltage of 1.5 V, can be used to test the EDS process for normal Dram pads. I will not.
따라서 기생 커패시턴스의 발생을 방지하거나 기생 커패시턴스에 의하여 발생하는 전압강하를 줄일 수 있는 방안이 요구된다. 프로브 카드의 프로브 니들 말단에서의 기생 커패시턴스의 발생을 원천적으로 방지하기는 어려운 일이며, 다만 기생 커패시턴스의 발생에 의한 전압강하를 적게 할 수 있는 장치에서 본 발명은 시작된다.Therefore, it is required to prevent generation of parasitic capacitance or to reduce voltage drop caused by parasitic capacitance. It is difficult to prevent the generation of parasitic capacitances at the probe needle ends of the probe card. However, the present invention starts from a device capable of reducing the voltage drop due to the generation of parasitic capacitance.
EDS공정에서의 기생 케패시턴스의 주요 발생 원인은, 구리 재질의 프로브 니들과 실리콘 재질의 니들 설치판과의 접촉이다. 물론 비접촉의 경우라도 공기층이 유전물질의 역할을 할 수 있기 때문에 기생 커패시턴스가 발생할 수 있으나 접촉의 경우에 보다 문제가 된다. 커패시터의 구조에 있어서 두 개의 도체의 역할을 하는 니들과 실리콘 설치판 사이에 산화막 코팅이 자리잡고 있고 이 산화막 코팅이 유전물질로 동작함으로 인하여 기생 커패시턴스가 발생하여 전압강하를 야기하게 된다.The main cause of the parasitic capacitance in the EDS process is the contact between the copper probe needle and the silicon mounting plate. Of course, even in the case of non-contact, parasitic capacitance may occur because the air layer can serve as a dielectric material, but it becomes more problematic in the case of contact. In the structure of the capacitor, an oxide coating is disposed between the needle and the silicon mounting plate acting as two conductors, and the oxide coating acts as a dielectric material, causing parasitic capacitance and causing a voltage drop.
프로브 니들과 실리콘 재질의 니들 설치판과의 접촉을 방지하거나 접촉하는 면적을 줄일 수 있는 프로브 니들 및 실리콘 니들 설치판에 관한 본 발명에 대하여 도면을 참조하면서 구체적인 내용에 대하여 설명한다.The present invention relating to a probe needle and a silicon needle mounting plate capable of reducing the contact area between a probe needle and a needle mounting plate made of a silicon material and reducing contact area will be described in detail with reference to the drawings.
도1(a)는 프로브 니들의 정면도이다.1 (a) is a front view of a probe needle.
도1(a)에 도시되어 있는 프로브 니들은 반도체소자의 패드에 전기적으로 접촉되는 탐침이 있는 탐침부 및 상기 탐침부를 지지하고 니들이 설치되는 설치판의 삽입구멍에 삽입되는 삽입부를 포함하고, 상기 삽입부에는 상기 설치판과 상기 삽입부 사이에서 발생하여 상기 탐침부의 단자전압을 저하시키는 기생 커패시턴스를 제거하는 기생 커패시턴스 제거 구멍이 형성되어 있다. 이러한 구성은 유전물질로 작용하는 산화막에 접촉하는 프로브 니들과 실리콘 니들설치판의 접촉면적을 줄일 수 있는 구성이다.The probe needle shown in Fig. 1 (a) includes a probe portion having a probe electrically contacting the pad of the semiconductor element, and an insertion portion inserted into the insertion hole of the mounting plate for supporting the probe portion, A parasitic capacitance elimination hole is formed in the portion for eliminating the parasitic capacitance which occurs between the mounting plate and the insertion portion to lower the terminal voltage of the probe portion. This configuration is a configuration capable of reducing the contact area between the probe needle and the silicon needle mounting plate contacting the oxide film serving as a dielectric material.
기생 커패시턴스 제거 구멍은 니들이 삽입되어 실리콘 니들설치판과 접하게 되는 삽입부에 구비되어 있으면 기생 커패시턴스 제거 구멍의 갯수는 하나 이상이다. 작은 크기의 여러 개의 구멍이 구비될 수 있으며, 하나의 구멍으로 삽입부의 접촉면적을 줄일 수도 있다. 도1(a)은 하나의 실시예로서 기생 커패시턴스 제거 구멍이 하나인 경우이다.When the parasitic capacitance removing hole is provided in the inserting portion which is inserted into the needle and is in contact with the silicon needle mounting plate, the number of parasitic capacitance removing holes is one or more. A plurality of holes of a small size may be provided, and the contact area of the insertion portion may be reduced by one hole. 1 (a) shows a case where one parasitic capacitance removing hole is provided as one embodiment.
도1(b)는 프로브 니들이 설치판에 삽입된 상태를 도시하고 있는 상평면도이다. 도1(b)를 확대한 것이 도7이다. 1 (b) is a top plan view showing a state in which probe needles are inserted into an installation plate. Fig. 7 is an enlarged view of Fig. 1 (b).
프로브카드용 니들설치판은 삽입구멍이 형성되어 있는 설치판 및 상기 설치판에 고정되는 니들을 포함하고, 상기 니들은, 반도체소자의 패드에 전기적으로 접촉되는 탐침이 있는 탐침부 및 상기 삽입구멍에 삽입되며, 상기 탐침부를 지지하는 삽입부를 포함하며, 상기 삽입구멍을 이루는 설치판 내면은, 상기 설치판과 삽입부 사이에서 발생하여 상기 탐침부의 단자전압을 저하시키는 기생 커패시턴스를 제거하도록 상기 삽입부와 이격되어 있다.Wherein the needle mounting plate for a probe card includes a mounting plate on which an insertion hole is formed and a needle fixed to the mounting plate, the needle including a probe having a probe electrically contacting the pad of the semiconductor element, And an inserting portion for inserting the probing portion, wherein an inner surface of the mounting plate constituting the insertion hole is formed between the inserting portion and the inserting portion so as to eliminate a parasitic capacitance which is generated between the mounting plate and the inserting portion, Are spaced apart.
도7에서 니들(110)이 기생 커패시턴스 제거 구멍을 이루는 설치판 내면과 이격(122, 123)을 두고 삽입되어 있다. 원모양의 프로브 니들의 다리부분이 설치되는 구멍(121)도 도시되어 있다. 프로브 니들은 설치 구멍을 이루는 설치판 내면과 오른쪽 모서리 끝에서 접촉하고 있다. In Fig. 7, the
상기 삽입구멍에 삽입될 니들과 삽입구멍의 일단 또는 양단에서 점접촉하여 접촉면을 최소화함으로써 상기 삽입부와 설치판 사이에서 발생하여 니들의 출력전압을 저하시키는 기생 커패시턴스를 제거하게 된다.The needle to be inserted into the insertion hole is in point contact with one end or both ends of the insertion hole to minimize the contact surface, thereby eliminating the parasitic capacitance which is generated between the insertion portion and the installation plate and reduces the output voltage of the needle.
도2는 프로브 니들이 설치판에 삽입된 상태를 도시하는 도1(b)에 대한 정면도이다. 도2는 실리콘 설치판에 있어서 니들이 삽입되는 면의 반대면의 특징을 도시하고 있다.Fig. 2 is a front view of Fig. 1 (b) showing a state in which probe needles are inserted into a mounting plate. Fig. 2 shows the feature of the silicon mounting plate opposite to the surface on which the needles are inserted.
프로브카드용 니들설치판에 있어서, 삽입부는, 탐침부가 있는 설치면의 반대면이 단차지게 형성됨으로써, 삽입구멍을 이루는 설치판 내면의 하측부위와 접촉하지 않도록 상기 삽입구멍을 이루는 설치판 내면과 이격되어 있다.In the needle plate for a probe card, the insertion portion is formed so that the opposite surface of the mounting surface with the probe portion is stepped, so that the insertion portion is spaced apart from the mounting plate inner surface constituting the insertion hole so as not to come into contact with the lower portion of the inner surface of the mounting plate, .
즉, 실리콘 니들설치판의 일면에 반도체소자의 패드에 전기적으로 접촉되는 니들의 삽입부가 삽입될 수 있는 삽입구멍이 일면에 형성되고, 타면은 상기 니들의 삽입부와의 접촉면의 면적을 최소로 하기 위하여 단차가공을 하여 상기 삽입부 사이에서 발생하여 니들의 출력전압을 저하시키는 기생 커패시턴스를 제거하게 된다. 본 발명에 있어서도 프로브 니들과 실리콘 설치판과의 접촉면을 줄이기 위하여 설치판에 형성된 삽입구멍의 하측부위에 있는 실리콘 성분을 단차가공에 의하여 보다 얇은 층을 구성하도록 깎아냄으로써 접촉면의 면적을 줄일 수 있다. 기호 124 부분이 단차 가공에 의하여 깎여진 부분이다.That is, one surface of the silicon needle mounting plate is provided with an insertion hole for inserting the insertion portion of the needle electrically contacting the pad of the semiconductor element, and the other surface is formed to have the minimum area of the contact surface with the insertion portion of the needle A stepped process is performed to remove the parasitic capacitance generated between the inserting portions and lowering the output voltage of the needles. Also in the present invention, in order to reduce the contact surface between the probe needle and the silicon mounting plate, the area of the contact surface can be reduced by cutting the silicon component below the insertion hole formed in the mounting plate by a stepping process so as to form a thinner layer. A portion of the
도3은(a) 2개의 다리가 구비된 니들을 도시하고 있으며, 도3(b)는 도3(a)의 니들이 삽입될 수 있는 삽입구멍을 구비하고 있는 설치판이고, 도4는 도3(a)의 니들이 도3(b)의 설치판에 삽입된 상태의 정면도이다.Fig. 3 (a) shows a needle having two legs, Fig. 3 (b) is a mounting plate having an insertion hole into which the needles of Fig. 3 (a) (a) is inserted into the mounting plate of Fig. 3 (b).
도3에서 프로브카드용 니들설치판은 삽입구멍(121)이 형성되어 있는 설치판(120) 및 상기 설치판에 고정되는 니들을 포함하고, 상기 니들은, 반도체소자의 패드에 전기적으로 접촉되는 탐침이 있는 탐침부(110) 및 상기 삽입구멍에 삽입되며, 상기 탐침부를 지지함과 동시에 니들 전체를 상기 설치판에 대하여 지지하는 다리부(111)를 포함하며, 상기 다리부는, 상기 니들의 폭보다 좁은 폭을 가짐으로써 상기 삽입구멍을 이루는 설치판 내면과의 접촉 면적을 최소로 하면서 설치판에 대한 지지수단으로 작용하고, 상기 설치판과 삽입부 사이에서 발생하여 상기 탐침부의 단자전압을 저하시키는 기생커패시턴스를 제거한다.3, the probe card mounting plate includes a mounting
도3에서 프로브 니들에 삽입부가 있는 경우와 비교해 볼 때, 접촉면적이 상대적으로 적은 다리부가 삽입구멍에 삽입되므로 접촉면적의 크기에 비례하는 전압강하를 줄일 수 있다. 다리부의 삽입만으로 프로브 니들이 니들설치판에 고정되도록 한다. In FIG. 3, as compared with the case where the probe needle is inserted, since the leg portion having a relatively small contact area is inserted into the insertion hole, the voltage drop proportional to the size of the contact area can be reduced. Ensure that the probe needle is secured to the needle mounting plate by inserting the legs only.
또 하나의 실시예로서 하나의 삽입구멍이 구비되어 있는 경우도 있을 수 있다. 도5(a)는 하나의 다리가 구비된 니들을 도시하고 있으며, 도5(b)는 도5(a)의 니들이 삽입될 수 있는 하나의 삽입구멍을 구비하고 있는 설치판이다.As another embodiment, there may be a case where one insertion hole is provided. FIG. 5 (a) shows a needle with one leg, and FIG. 5 (b) is a mounting plate having one insertion hole into which the needle of FIG. 5 (a) can be inserted.
도6은 도5(a)의 니들이 도5(b)의 설치판에 설치된 상태를 도시하는 정면도이다.Fig. 6 is a front view showing a state in which the needles of Fig. 5 (a) are installed on the mounting plate of Fig. 5 (b).
110: 프로브 니들
111: 기생 커패시턴스 제거 구멍
112: 다리부
120: 설치판
121: 삽입구멍
122, 123: 삽입구멍을 이루는 설치판 내면
124: 단차가공된 부분110: probe needle
111: parasitic capacitance removal hole
112:
120: Mounting plate
121: Insertion hole
122, 123: inner surface of the mounting plate constituting the insertion hole
124: Stepped portion
Claims (5)
상기 탐침부를 지지하고 니들이 설치되는 설치판의 삽입구멍에 삽입되는 삽입부; 를 포함하고,
상기 삽입부에는 상기 설치판과 상기 삽입부 사이에서 발생하여 상기 탐침부의 단자전압을 저하시키는 기생 커패시턴스를 제거하는 기생 커패시턴스 제거 구멍이 형성되며,
상기 삽입부는,
상기 삽입구멍의 일단 또는 양단에서만 접촉함으로써 상기 설치판에 고정되고, 상기 삽입구멍을 이루는 설치판 내면과 이격되는 것을 특징으로 하는
프로브카드용 니들.A probe having a probe electrically in contact with a pad of a semiconductor device; And
An insertion part for supporting the probing part and inserted into an insertion hole of a mounting plate on which a needle is installed; Lt; / RTI >
A parasitic capacitance eliminating hole is formed in the inserting portion for eliminating a parasitic capacitance which is generated between the mounting plate and the inserting portion to lower the terminal voltage of the probe portion,
The insertion portion
And is fixed to the mounting plate by making contact with only one end or both ends of the insertion hole, and is spaced apart from the inner surface of the mounting plate constituting the insertion hole
Needle for probe card.
상기 설치판에 고정되는 니들; 을 포함하고,
상기 니들은,
반도체소자의 패드에 전기적으로 접촉되는 탐침이 있는 탐침부; 및
상기 삽입구멍에 삽입되며, 상기 탐침부를 지지하는 삽입부; 를 포함하며,
상기 삽입구멍을 이루는 설치판 내면은,
상기 설치판과 삽입부 사이에서 발생하여 상기 탐침부의 단자전압을 저하시키는 기생 커패시턴스를 제거하도록 상기 삽입부와 이격되되,
상기 삽입부는,
상기 삽입구멍의 일단 또는 양단에서만 접촉함으로써 상기 설치판에 고정되고, 상기 삽입구멍을 이루는 설치판 내면과 이격되어 있는 것을 특징으로 하는
프로브카드용 니들설치판.A mounting plate on which an insertion hole is formed; And
A needle fixed to the mounting plate; / RTI >
The needle
A probe having a probe electrically in contact with a pad of a semiconductor device; And
An insertion part inserted into the insertion hole and supporting the probe part; / RTI >
The inner surface of the mounting plate, which constitutes the insertion hole,
The inserting portion being spaced apart from the inserting portion so as to eliminate a parasitic capacitance generated between the mounting plate and the inserting portion and lowering the terminal voltage of the probe portion,
The insertion portion
And is fixed to the mounting plate by making contact with only one end or both ends of the insertion hole, and is spaced apart from the inner surface of the mounting plate constituting the insertion hole
Needle mounting plate for probe card.
상기 삽입부는,
상기 탐침부가 있는 설치면의 반대면이 단차지게 형성됨으로써, 삽입구멍을 이루는 설치판 내면의 하측부위와 접촉하지 않도록 상기 삽입구멍을 이루는 설치판 내면과 이격되어 있는 것을 특징으로 하는
프로브카드용 니들설치판.3. The method of claim 2,
The insertion portion
Wherein an opposite surface of the mounting surface having the probing portion is formed so as to be stepped away from the inner surface of the mounting plate constituting the insertion hole so as not to come into contact with a lower portion of the inner surface of the mounting plate constituting the insertion hole
Needle mounting plate for probe card.
상기 설치판에 고정되는 니들; 을 포함하고,
상기 니들은,
반도체소자의 패드에 전기적으로 접촉되는 탐침이 있는 탐침부; 및
상기 삽입구멍에 삽입되며, 상기 탐침부를 지지함과 동시에 니들 전체를 상기 설치판에 대하여 지지하는 다리부; 를 포함하며,
상기 다리부는,
상기 니들의 폭보다 좁은 폭을 가짐으로써 상기 삽입구멍을 이루는 설치판 내면과의 접촉 면적을 최소로 하면서 설치판에 대한 지지수단으로 작용하고,
상기 설치판과 삽입부 사이에서 발생하여 상기 탐침부의 단자전압을 저하시키는 기생커패시턴스를 제거하는 것을 특징으로 하는
프로브카드용 니들설치판.A mounting plate on which an insertion hole is formed; And
A needle fixed to the mounting plate; / RTI >
The needle
A probe having a probe electrically in contact with a pad of a semiconductor device; And
A leg portion inserted into the insertion hole and supporting the probing portion and supporting the entire needle with respect to the mounting plate; / RTI >
Wherein,
The width of the needle is narrower than the width of the needle, thereby minimizing the contact area with the inner surface of the mounting plate constituting the insertion hole,
And a parasitic capacitance which is generated between the mounting plate and the insertion portion and lowers the terminal voltage of the probe portion is eliminated
Needle mounting plate for probe card.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020120097570A KR101445544B1 (en) | 2012-09-04 | 2012-09-04 | Needle and needle installation board for probe card |
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| KR20140031537A KR20140031537A (en) | 2014-03-13 |
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Citations (4)
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| KR20060100695A (en) * | 2005-03-17 | 2006-09-21 | 송광석 | Probe card for multi-chip test |
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| KR20110136766A (en) * | 2011-11-10 | 2011-12-21 | (주) 미코티엔 | Probe structure of probe card |
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2012
- 2012-09-04 KR KR1020120097570A patent/KR101445544B1/en not_active IP Right Cessation
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