KR101440747B1 - 제어 회로 및 이것을 구비한 인터리브 전원 - Google Patents

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Abstract

부품 편차의 영향이 적고 양산에 적합한 인터리브 전원을 제어하는 제어 회로 및 이것을 구비한 인터리브 전원을 제공한다. 클록 생성부에 의해 소정의 주파수의 클록 펄스가 생성된다. 신호 배화부에 의해 주컨버터의 주스위치를 주구동 펄스 신호 및 클록 펄스에 의거하여 주스위치 온 폭 펄스 신호가 생성되고, 주스위치 온 폭 펄스 신호에 대해 2배의 듀티의 배듀티 펄스 신호가 생성된다. 에지 펄스 생성부에 의해 주구동 펄스 신호에 의거하여 제1 에지 펄스 신호가 생성되고, 배듀티 펄스 신호에 의거하여 제2 에지 펄스 신호가 생성된다. 종구동 펄스 신호 생성부에 의해 제1 에지 펄스 신호 및 제2 에지 펄스 신호에 의거하여, 주스위치의 온 시간폭과 종스위치의 온 시간폭이 동일하게 되도록 종구동 펄스 신호가 생성된다.

Description

제어 회로 및 이것을 구비한 인터리브 전원{CONTROL CIRCUIT AND INTERLEAVE POWER SUPPLY PROVIDED WITH SAME}
본 발명은, 부품 편차의 영향이 적고 양산에 적합한 인터리브 전원을 제어하는 제어 회로 및 이것을 구비한 인터리브 전원에 관한 것이다.
본원은, 2011년 11월 18일에, 일본에 출원된 일본국 특원2011-252579호에 의거하여 우선권을 주장하고, 그 내용을 여기에 원용한다.
종래의 인터리브형(型) 스위칭 전원으로서, 특허 문헌 1의 도 1에 개시된 것이 있다. 이 종래의 인터리브형 스위칭 전원에서는, 예를 들면 2개의 임계형(臨界型) 승압 초핑 컨버터가, 트랜스의 타단과 접지 사이에 마련된 스위치 소자의 온/오프를 제어하는 제어 회로를 구비하고, 제1의 임계형 승압 초핑 컨버터의 제어 회로가, 제1의 임계형 승압 초핑 컨버터의 제어 권선의 전압에 의해 제1의 임계형 승압 초핑 컨버터의 스위치 소자의 온 타이밍을 생성하고, 제2의 임계형 승압 초핑 컨버터의 제어 회로가, 제1의 임계형 승압 초핑 컨버터의 스위치 소자가 오프 한 타이밍에서 제2의 임계형 승압 초핑 컨버터의 스위치 소자의 온 타이밍을 생성한다.
특허 문헌 1의 도 1에 개시된 인터리브형 스위칭 전원에서는, 2개의 임계형 승압 초핑 컨버터의 FB단자 및 GND단자를 공통 접속시킴에 의해, 극히 간이한 구성으로 제어 가능한 인터리브형 스위칭 전원을 실현할 수 있다.
상기한 바와 같은 2개의 임계형 승압 초핑 컨버터의 FB단자 및 GND단자를 공통 접속시키는 방식에서는, 제1의 임계형 승압 초핑 컨버터에 사용하는 제어 회로와, 제2의 임계형 승압 초핑 컨버터에 사용하는 제어 회로로, 특허 문헌 1의 도 4에 도시된 FB단자의 전압(VFB)과 스위치 소자(Q31)의 온 시간폭(TON)과의 관계가 개략 근사(近似)한 제어 회로를 사용할 필요가 있다.
특허 문헌 1 : 일본국 특개2009-261229호 공보
그러나, 가령, FB단자의 전압(VFB)과 스위치 소자(Q31)의 온 시간폭(TON)과의 관계가 근사하지 않는 제어 회로를 사용하면, 제1의 임계형 승압 초핑 컨버터와 제2의 임계형 승압 초핑 컨버터에서, 각각의 스위칭 전류의 온 시간폭이 언밸런스가 되어 버린다. 그 결과, 제2의 임계형 승압 초핑 컨버터의 전류 임계 동작이 유지되지 않게 되어 버려, 역률의 저하, 출력 전압 리플의 증가, 노이즈의 증가, 나아가서는, 초크의 노이즈음(音) 증가에 이어져 버릴 우려가 있다. 그 때문에, 상기 종래형의 인터리브형 스위칭 전원에서는, 제1의 임계형 승압 초핑 컨버터와 제2의 임계형 승압 초핑 컨버터 각각의 스위칭 전류의 온 시간폭을 자동적으로 정돈할 수가 없기 때문에, 양산에 있어서 선별을 필요로 할 가능성이 있다. 따라서, 특히, 2개보다도 많이 임계형 승압 초핑 컨버터를 사용하는 다단(多段)의 전류 임계형 인터리브형 스위칭 전원을 구성하는 경우에는, 양산성이라는 면에서 곤란하다라는 과제가 있다.
그래서, 본 발명의 한 양태는, 부품 편차의 영향이 적고 양산에 적합한 인터리브 전원을 제어하는 제어 회로 및 이것을 구비한 인터리브 전원을 제공하는 것을 목적으로 한다.
본 발명의 한 양태는, 이하의 사항을 제안하고 있다.
본 발명의 한 양태에 의하면, 스위칭 동작하는 주(主)스위치를 갖는 주(主)컨버터와, 상기 주스위치의 스위칭 동작에 대해 소정의 위상차로 스위칭하는 종(從)스위치를 갖는 종(從)컨버터를 구비하고, 주컨버터와 종컨버터의 사이에서 주종 관계를 구성하는 인터리브 전원용의 종스위치의 스위칭 동작을 제어하는 제어 회로에 있어서, 소정의 주파수의 클록 펄스를 생성하는 클록 생성부와, 주컨버터의 주스위치를 스위칭 구동하는 주(主)구동 펄스 신호 및 클록 펄스에 의거하여, 주스위치의 온 시간 정보를 나타내는 주스위치 온 폭(幅) 펄스 신호를 생성하고, 주스위치 온 폭 펄스 신호에 대해 2배(倍)의 듀티의 배(倍)듀티 펄스 신호를 생성하는 신호 배화부(倍化部)와, 주구동 펄스 신호에 의거하여 제1 에지 펄스 신호를 생성하고, 배듀티 펄스 신호에 의거하여 제2 에지 펄스 신호를 생성하는 에지 펄스 생성부와, 제1 에지 펄스 신호 및 제2 에지 펄스 신호에 의거하여, 주스위치의 온 시간폭과 종스위치의 온 시간폭이 동일하게 되도록 종스위치를 스위칭 구동하는 종구동 펄스 신호를 생성하는 종구동 펄스 신호 생성부를 적어도 포함하는 제어 회로를 제안하고 있다.
본 발명의 한 양태에 의하면, 클록 생성부에 의해 소정의 주파수의 클록 펄스가 생성된다. 또한, 신호 배화부에 의해 주컨버터의 주스위치를 스위칭 구동하는 주구동 펄스 신호 및 클록 펄스에 의거하여, 주스위치의 온 시간 정보를 나타내는 주스위치 온 폭 펄스 신호가 생성되고, 주스위치 온 폭 펄스 신호에 대해 2배의 듀티의 배듀티 펄스 신호가 생성된다. 또한, 에지 펄스 생성부에 의해 주구동 펄스 신호에 의거하여 제1 에지 펄스 신호가 생성되고, 배듀티 펄스 신호에 의거하여 제2 에지 펄스 신호가 생성된다. 종구동 펄스 신호 생성부에 의해, 제1 에지 펄스 신호 및 제2 에지 펄스 신호에 의거하여, 주스위치의 온 시간폭과 종스위치의 온 시간폭이 동일하게 되도록 종스위치를 스위칭 구동하는 종구동 펄스 신호가 생성된다.
본 발명의 한 양태에 의하면, 제1 에지 펄스 신호는, 주구동 펄스 신호의 네거 에지 타이밍 또는 주구동 펄스 신호의 네거 에지 타이밍의 후에 최초에 발생하는 클록 펄스의 타이밍과 동기하여 생성되는 제어 회로를 제안하고 있다.
본 발명의 한 양태에 의하면, 제1 에지 펄스 신호는, 주구동 펄스 신호의 네거 에지 타이밍 또는 주구동 펄스 신호의 네거 에지 타이밍의 후에 최초에 발생하는 클록 펄스의 타이밍과 동기하여 생성된다.
본 발명의 한 양태에 의하면, 제2 에지 펄스 신호는, 배듀티 펄스 신호의 네거 에지 타이밍과 동기하여 생성되는 제어 회로를 제안하고 있다.
본 발명의 한 양태에 의하면, 제2 에지 펄스 신호는, 배듀티 펄스 신호의 네거 에지 타이밍과 동기하여 생성된다.
본 발명의 한 양태에 의하면, 스위칭 동작하는 주스위치를 갖는 주컨버터와, 상기 주스위치의 스위칭 동작에 대해 소정의 위상차로 스위칭하는 종스위치를 갖는 종컨버터와, 종스위치의 스위칭 동작을 제어하는 제어 회로를 구비하고, 주컨버터와 종컨버터의 사이에서 주종 관계를 구성하는 인터리브 전원에 있어서, 제어 회로는, 소정의 주파수의 클록 펄스를 생성하는 클록 생성부와, 주컨버터의 주스위치를 스위칭 구동하는 주구동 펄스 신호 및 클록 펄스에 의거하여 주스위치의 온 시간 정보를 나타내는 주스위치 온 폭 펄스 신호를 생성하고, 주스위치 온 폭 펄스 신호에 대해 2배의 시간폭의 배듀티 펄스 신호를 생성하는 신호 배화부와, 주구동 펄스 신호에 의거하여 제1 에지 펄스 신호를 생성하고, 배듀티 펄스 신호에 의거하여 제2 에지 펄스 신호를 생성하는 에지 펄스 생성부와, 제1 에지 펄스 신호 및 제2 에지 펄스 신호에 의거하여, 주스위치의 온 시간폭과 종스위치의 온 시간폭이 동일하게 되도록 종스위치를 스위칭 구동하는 종구동 펄스 신호를 생성하는 종구동 펄스 신호 생성부를 적어도 포함하는 인터리브 전원을 제안하고 있다.
본 발명의 한 양태에 의하면, 클록 생성부에 의해 소정의 주파수의 클록 펄스가 생성된다. 또한, 신호 배화부에 의해 주컨버터의 주스위치를 스위칭 구동하는 주구동 펄스 신호 및 클록 펄스에 의거하여, 주스위치의 온 시간 정보를 나타내는 주스위치 온 폭 펄스 신호가 생성되고, 주스위치 온 폭 펄스 신호에 대해 2배의 듀티의 배듀티 펄스 신호가 생성된다. 또한, 에지 펄스 생성부에 의해 주구동 펄스 신호에 의거하여 제1 에지 펄스 신호가 생성되고, 배듀티 펄스 신호에 의거하여 제2 에지 펄스 신호가 생성된다. 종구동 펄스 신호 생성부에 의해, 제1 에지 펄스 신호 및 제2 에지 펄스 신호에 의거하여, 주스위치의 온 시간폭과 종스위치의 온 시간폭이 동일하게 되도록 종스위치를 스위칭 구동하는 종구동 펄스 신호가 생성된다.
본 발명의 한 양태에 의하면, 제1 에지 펄스 신호는, 주구동 펄스 신호의 네거 에지 타이밍 또는 주구동 펄스 신호의 네거 에지 타이밍의 후에 최초에 발생하는 클록 펄스의 타이밍과 동기하여 생성되는 인터리브 전원을 제안하고 있다.
본 발명의 한 양태에 의하면, 제1 에지 펄스 신호는, 주구동 펄스 신호의 네거 에지 타이밍 또는 주구동 펄스 신호의 네거 에지 타이밍의 후에 최초에 발생하는 클록 펄스의 타이밍과 동기하여 생성된다.
본 발명의 한 양태에 의하면, 제2 에지 펄스 신호는, 배듀티 펄스 신호의 네거 에지 타이밍과 동기하여 생성되는 인터리브 전원을 제안하고 있다.
본 발명의 한 양태에 의하면, 제2 에지 펄스 신호는, 배듀티 펄스 신호의 네거 에지 타이밍과 동기하여 생성된다.
본 발명의 한 양태에 의하면, 스위칭 동작하는 주스위치를 갖는 주컨버터와, 상기 주스위치의 스위칭 동작에 대해 소정의 위상차로 스위칭하는 종스위치를 갖는 종컨버터를 구비하고, 주컨버터와 종컨버터의 사이에서 주종 관계를 구성하는 인터리브 전원용의 종스위치의 스위칭 동작을 제어하는 제어 회로에 있어서, 소정의 주파수의 클록 펄스를 생성하는 클록 생성부와, 주컨버터의 주스위치를 스위칭 구동하는 주구동 펄스 신호 및 클록 펄스에 의거하여, 주스위치의 온 시간 정보를 나타내는 주스위치 온 폭 펄스 신호를 생성하고, 주스위치 온 폭 펄스 신호에 대해 주파수 및 듀디비를 1/n(n은 2 이상의 정수)으로 하는 n개의 분주(分周) 신호를 생성하고, 분주 신호에 대해 듀티를 2배로 하는 배듀티 펄스 신호를 생성하는 분주 신호 배화부와, 주구동 펄스 신호에 의거하여 제1 에지 펄스 신호를 생성하고, 배듀티 펄스 신호에 의거하여 제2 에지 펄스 신호를 생성하는 에지 펄스 생성부와, 제1 에지 펄스 신호 및 제2 에지 펄스 신호에 의거하여, 주스위치의 온 시간폭과 종스위치의 온 시간폭이 동일하게 되도록 종스위치를 스위칭 구동하는 종구동 펄스 신호를 생성하는 종구동 펄스 신호 생성부를 적어도 포함하는 제어 회로를 제안하고 있다.
본 발명의 한 양태에 의하면, 클록 생성부에 의해 소정의 주파수의 클록 펄스가 생성된다. 또한, 분주 신호 배화부에 의해 주컨버터의 주스위치를 스위칭 구동하는 주구동 펄스 신호 및 클록 펄스에 의거하여, 주스위치의 온 시간 정보를 나타내는 주스위치 온 폭 펄스 신호가 생성되고, 주스위치 온 폭 펄스 신호에 대해 주파수 및 듀디비를 1/n(n은 2 이상의 정수)으로 하는 n개의 분주 신호가 생성되고, 분주 신호에 대해 듀티를 2배로 하는 배듀티 펄스 신호가 생성된다. 또한, 에지 펄스 생성부에 의해 주구동 펄스 신호에 의거하여 제1 에지 펄스 신호가 생성되고, 배듀티 펄스 신호에 의거하여 제2 에지 펄스 신호가 생성된다. 종구동 펄스 신호 생성부에 의해, 제1 에지 펄스 신호 및 제2 에지 펄스 신호에 의거하여, 주스위치의 온 시간폭과 종스위치의 온 시간폭이 동일하게 되도록 종스위치를 스위칭 구동하는 종구동 펄스 신호가 생성된다.
본 발명의 한 양태에 의하면, 제1 에지 펄스 신호는, 주구동 펄스 신호의 네거 에지 타이밍 또는 주구동 펄스 신호의 네거 에지 타이밍의 후에 최초에 발생하는 클록 펄스의 타이밍과 동기하여 생성되는 제어 회로를 제안하고 있다.
본 발명의 한 양태에 의하면, 제1 에지 펄스 신호는, 주구동 펄스 신호의 네거 에지 타이밍 또는 주구동 펄스 신호의 네거 에지 타이밍의 후에 최초에 발생하는 클록 펄스의 타이밍과 동기하여 생성된다.
본 발명의 한 양태에 의하면, 제2 에지 펄스 신호는, 배듀티 펄스 신호의 네거 에지 타이밍과 동기하여 생성되는 제어 회로를 제안하고 있다.
본 발명의 한 양태에 의하면, 제2 에지 펄스 신호는, 배듀티 펄스 신호의 네거 에지 타이밍과 동기하여 생성된다.
본 발명의 한 양태에 의하면, 스위칭 동작하는 주스위치를 갖는 주컨버터와, 주스위치의 스위칭 동작에 대해 소정의 위상차로 스위칭하는 종스위치를 갖는 종컨버터와, 종스위치의 스위칭 동작을 제어하는 제어 회로를 구비하고, 주컨버터와 종컨버터의 사이에서 주종 관계를 구성하는 인터리브 전원에 있어서, 제어 회로는, 소정의 주파수의 클록 펄스를 생성하는 클록 생성부와, 주컨버터의 주스위치를 스위칭 구동하는 주구동 펄스 신호 및 클록 펄스에 의거하여, 주스위치의 온 시간 정보를 나타내는 주스위치 온 폭 펄스 신호를 생성하고, 주스위치 온 폭 펄스 신호에 대해 주파수 및 듀디비를 1/n(n은 2 이상의 정수)으로 하는 n개의 분주 신호를 생성하고, 분주 신호에 대해 듀티를 2배로 하는 배듀티 펄스 신호를 생성하는 분주 신호 배화부와, 주구동 펄스 신호에 의거하여 제1 에지 펄스 신호를 생성하고, 배듀티 펄스 신호에 의거하여 제2 에지 펄스 신호를 생성하는 에지 펄스 생성부와, 제1 에지 펄스 신호 및 제2 에지 펄스 신호에 의거하여, 주스위치의 온 시간폭과 종스위치의 온 시간폭이 동일하게 되도록 종스위치를 스위칭 구동하는 종구동 펄스 신호를 생성하는 종구동 펄스 신호 생성부를 적어도 포함하는 인터리브 전원을 제안하고 있다.
본 발명의 한 양태에 의하면, 클록 생성부에 의해 소정의 주파수의 클록 펄스가 생성된다. 또한, 분주 신호 배화부에 의해 주컨버터의 주스위치를 스위칭 구동하는 주구동 펄스 신호 및 클록 펄스에 의거하여, 주스위치의 온 시간 정보를 나타내는 주스위치 온 폭 펄스 신호가 생성되고, 주스위치 온 폭 펄스 신호에 대해 주파수 및 듀디비를 1/n(n은 2 이상의 정수)으로 하는 n개의 분주 신호가 생성되고, 분주 신호에 대해 듀티를 2배로 하는 배듀티 펄스 신호가 생성된다. 또한, 에지 펄스 생성부에 의해 주구동 펄스 신호에 의거하여 제1 에지 펄스 신호가 생성되고, 배듀티 펄스 신호에 의거하여 제2 에지 펄스 신호가 생성된다. 종구동 펄스 신호 생성부에 의해, 제1 에지 펄스 신호 및 제2 에지 펄스 신호에 의거하여, 주스위치의 온 시간폭과 종스위치의 온 시간폭이 동일하게 되도록 종스위치를 스위칭 구동하는 종구동 펄스 신호가 생성된다.
본 발명의 한 양태에 의하면, 제1 에지 펄스 신호는, 주구동 펄스 신호의 네거 에지 타이밍 또는 주구동 펄스 신호의 네거 에지 타이밍의 후에 최초에 발생하는 클록 펄스의 타이밍과 동기하여 생성되는 인터리브 전원을 제안하고 있다.
본 발명의 한 양태에 의하면, 제1 에지 펄스 신호는, 주구동 펄스 신호의 네거 에지 타이밍 또는 주구동 펄스 신호의 네거 에지 타이밍의 후에 최초에 발생하는 클록 펄스의 타이밍과 동기하여 생성된다.
본 발명의 한 양태에 의하면, 제2 에지 펄스 신호는, 배듀티 펄스 신호의 네거 에지 타이밍과 동기하여 생성되는 인터리브 전원을 제안하고 있다.
본 발명의 한 양태에 의하면, 제2 에지 펄스 신호는, 배듀티 펄스 신호의 네거 에지 타이밍과 동기하여 생성된다.
본 발명의 한 양태에 의하면, 클록 생성부에 의해 소정의 주파수의 클록 펄스가 생성된다. 또한, 신호 배화부에 의해 주컨버터의 주스위치를 스위칭 구동하는 주구동 펄스 신호 및 클록 펄스에 의거하여, 주스위치의 온 시간 정보를 나타내는 주스위치 온 폭 펄스 신호가 생성되고, 주스위치 온 폭 펄스 신호에 대해 2배의 듀티의 배듀티 펄스 신호가 생성된다. 또한, 에지 펄스 생성부에 의해 주구동 펄스 신호에 의거하여 제1 에지 펄스 신호가 생성되고, 배듀티 펄스 신호에 의거하여 제2 에지 펄스 신호가 생성된다. 종구동 펄스 신호 생성부에 의해, 제1 에지 펄스 신호 및 제2 에지 펄스 신호에 의거하여, 주스위치의 온 시간폭과 종스위치의 온 시간폭이 동일하게 되도록 종스위치를 스위칭 구동하는 종구동 펄스 신호가 생성되기 때문에, 주컨버터와 종컨버터 각각의 스위칭 전류의 온 시간폭을 개략 같은 폭으로 정돈할 수 있다. 이에 의해, 부품 편차의 영향이 적고 양산에 적합한 인터리브 전원을 제어하는 제어 회로를 용이하게 실현할 수 있다.
본 발명의 한 양태에 의하면, 제1 에지 펄스 신호는, 주구동 펄스 신호의 네거 에지 타이밍 또는 주구동 펄스 신호의 네거 에지 타이밍의 후에 최초에 발생하는 클록 펄스의 타이밍과 동기하여 생성되기 때문에, 주컨버터와 종컨버터 각각의 스위칭 전류의 온 시간폭을 개략 같은 폭으로 정확하면서 확실하게 정돈할 수 있다. 특히, 주구동 펄스 신호의 네거 에지 타이밍의 후에 최초에 발생하는 클록 펄스의 타이밍과 동기하여 제1 에지 펄스 신호를 생성하는 방법은, 주구동 펄스 신호의 종점을 클록 펄스의 타이밍에 동기시키기 때문에, 주구동 펄스 신호의 네거 에지 타이밍과 동기하여 제1 에지 펄스를 생성하는 방법보다도 더욱 정확하게 종스위칭 구동 펄스 신호를 생성하는 것이 가능해진다.
본 발명의 한 양태에 의하면, 제2 에지 펄스 신호는, 배듀티 펄스 신호의 네거 에지 타이밍과 동기하여 생성되기 때문에, 주컨버터와 종컨버터 각각의 스위칭 전류의 온 시간폭을 같은 폭으로 정돈할 수 있다.
본 발명의 한 양태에 의하면, 클록 생성부에 의해 소정의 주파수의 클록 펄스가 생성된다. 또한, 신호 배화부에 의해 주컨버터의 주스위치를 스위칭 구동하는 주구동 펄스 신호 및 클록 펄스에 의거하여, 주스위치의 온 시간 정보를 나타내는 주스위치 온 폭 펄스 신호가 생성되고, 주스위치 온 폭 펄스 신호에 대해 2배의 듀티의 배듀티 펄스 신호가 생성된다. 또한, 에지 펄스 생성부에 의해 주구동 펄스 신호에 의거하여 제1 에지 펄스 신호가 생성되고, 배듀티 펄스 신호에 의거하여 제2 에지 펄스 신호가 생성된다. 종구동 펄스 신호 생성부에 의해, 제1 에지 펄스 신호 및 제2 에지 펄스 신호에 의거하여, 주스위치의 온 시간폭과 종스위치의 온 시간폭이 동일하게 되도록 종스위치를 스위칭 구동하는 종구동 펄스 신호가 생성되기 때문에, 주컨버터와 종컨버터 각각의 스위칭 전류의 온 시간폭을 개략 같은 폭으로 정돈할 수 있다. 이에 의해, 부품 편차의 영향이 적고 양산에 적합한 인터리브 전원을 용이하게 실현할 수 있다.
본 발명의 한 양태에 의하면, 제1 에지 펄스 신호는, 주구동 펄스 신호의 네거 에지 타이밍 또는 주구동 펄스 신호의 네거 에지 타이밍의 후에 최초에 발생하는 클록 펄스의 타이밍과 동기하여 생성되기 때문에, 주컨버터와 종컨버터 각각의 스위칭 전류의 온 시간폭을 개략 같은 폭으로 정확하면서 확실하게 정돈할 수 있다. 특히, 주구동 펄스 신호의 네거 에지 타이밍의 후에 최초에 발생하는 클록 펄스의 타이밍과 동기하여 제1 에지 펄스 신호를 생성하는 방법은, 주구동 펄스 신호의 종점을 클록 펄스의 타이밍에 동기시키기 때문에, 주구동 펄스 신호의 네거 에지 타이밍과 동기하여 제1 에지 펄스를 생성하는 방법보다도 더욱 정확하게 종스위칭 구동 펄스 신호를 생성하는 것이 가능해진다.
본 발명의 한 양태에 의하면, 제2 에지 펄스 신호는, 배듀티 펄스 신호의 네거 에지 타이밍과 동기하여 생성되기 때문에, 주컨버터와 종컨버터 각각의 스위칭 전류의 온 시간폭을 같은 폭으로 정돈할 수 있다.
본 발명의 한 양태에 의하면, 클록 생성부에 의해 소정의 주파수의 클록 펄스가 생성된다. 또한, 분주 신호 배화부에 의해 주컨버터의 주스위치를 스위칭 구동하는 주구동 펄스 신호 및 클록 펄스에 의거하여, 주스위치의 온 시간 정보를 나타내는 주스위치 온 폭 펄스 신호가 생성되고, 주스위치 온 폭 펄스 신호에 대해 주파수 및 듀디비를 1/n(n은 2 이상의 정수)으로 하는 n개의 분주 신호가 생성되고, 분주 신호에 대해 듀티를 2배로 하는 배듀티 펄스 신호가 생성된다. 또한, 에지 펄스 생성부에 의해 주구동 펄스 신호에 의거하여 제1 에지 펄스 신호가 생성되고, 배듀티 펄스 신호에 의거하여 제2 에지 펄스 신호가 생성된다. 종구동 펄스 신호 생성부에 의해, 제1 에지 펄스 신호 및 제2 에지 펄스 신호에 의거하여, 주스위치의 온 시간폭과 종스위치의 온 시간폭이 동일하게 되도록 종스위치를 스위칭 구동하는 종구동 펄스 신호가 생성되기 때문에, 주컨버터의 스위칭 동작의 듀티가 변화하는 경우라도, 주컨버터와 종컨버터 각각의 스위칭 전류의 온 시간폭을 개략 같은 폭으로 정돈할 수 있다. 이에 의해, 부품 편차의 영향이 적고 양산에 적합한 인터리브 전원을 제어하는 제어 회로를 용이하게 실현할 수 있다.
본 발명의 한 양태에 의하면, 제1 에지 펄스 신호는, 주구동 펄스 신호의 네거 에지 타이밍 또는 주구동 펄스 신호의 네거 에지 타이밍의 후에 최초에 발생하는 클록 펄스의 타이밍과 동기하여 생성되기 때문에, 주컨버터의 스위칭 동작의 듀티가 변화하는 경우라도, 주컨버터와 종컨버터 각각의 스위칭 전류의 온 시간폭을 개략 같은 폭으로 정확하면서 확실하게 정돈할 수 있다. 특히, 주구동 펄스 신호의 네거 에지 타이밍의 후에 최초에 발생하는 클록 펄스의 타이밍과 동기하여 제1 에지 펄스 신호를 생성하는 방법은, 주구동 펄스 신호의 종점을 클록 펄스의 타이밍에 동기시키기 때문에, 주구동 펄스 신호의 네거 에지 타이밍과 동기하여 제1 에지 펄스를 생성하는 방법보다도 더욱 정확하게 종스위칭 구동 펄스 신호를 생성하는 것이 가능해진다.
본 발명의 한 양태에 의하면, 제2 에지 펄스 신호는, 배듀티 펄스 신호의 네거 에지 타이밍과 동기하여 생성되기 때문에, 주컨버터의 스위칭 동작의 듀티가 변화하는 경우라도, 주컨버터와 종컨버터 각각의 스위칭 전류의 온 시간폭을 같은 폭으로 정돈할 수 있다.
본 발명의 한 양태에 의하면, 클록 생성부에 의해 소정의 주파수의 클록 펄스가 생성된다. 또한, 분주 신호 배화부에 의해 주컨버터의 주스위치를 스위칭 구동하는 주구동 펄스 신호 및 클록 펄스에 의거하여, 주스위치의 온 시간 정보를 나타내는 주스위치 온 폭 펄스 신호가 생성되고, 주스위치 온 폭 펄스 신호에 대해 주파수 및 듀디비를 1/n(n은 2 이상의 정수)으로 하는 n개의 분주 신호가 생성되고, 분주 신호에 대해 듀티를 2배로 하는 배듀티 펄스 신호가 생성된다. 또한, 에지 펄스 생성부에 의해 주구동 펄스 신호에 의거하여 제1 에지 펄스 신호가 생성되고, 배듀티 펄스 신호에 의거하여 제2 에지 펄스 신호가 생성된다. 종구동 펄스 신호 생성부에 의해, 제1 에지 펄스 신호 및 제2 에지 펄스 신호에 의거하여, 주스위치의 온 시간폭과 종스위치의 온 시간폭이 동일하게 되도록 종스위치를 스위칭 구동하는 종구동 펄스 신호가 생성되기 때문에, 주컨버터의 스위칭 동작의 듀티가 변화하는 경우라도, 주컨버터와 종컨버터 각각의 스위칭 전류의 온 시간폭을 개략 같은 폭으로 정돈할 수 있다. 이에 의해, 부품 편차의 영향이 적고 양산에 적합한 인터리브 전원을 용이하게 실현할 수 있다.
본 발명의 한 양태에 의하면, 제1 에지 펄스 신호는, 주구동 펄스 신호의 네거 에지 타이밍 또는 주구동 펄스 신호의 네거 에지 타이밍의 후에 최초에 발생하는 클록 펄스의 타이밍과 동기하여 생성되기 때문에, 주컨버터의 스위칭 동작의 듀티가 변화하는 경우라도, 주컨버터와 종컨버터 각각의 스위칭 전류의 온 시간폭을 개략 같은 폭으로 정확하면서 확실하게 정돈할 수 있다. 특히, 주구동 펄스 신호의 네거 에지 타이밍의 후에 최초에 발생하는 클록 펄스의 타이밍과 동기하여 제1 에지 펄스 신호를 생성하는 방법은, 주구동 펄스 신호의 종점을 클록 펄스의 타이밍에 동기시키기 때문에, 주구동 펄스 신호의 네거 에지 타이밍과 동기하여 제1 에지 펄스를 생성하는 방법보다도 더욱 정확하게 종스위칭 구동 펄스 신호를 생성하는 것이 가능해진다.
본 발명의 한 양태에 의하면, 제2 에지 펄스 신호는, 배듀티 펄스 신호의 네거 에지 타이밍과 동기하여 생성되기 때문에, 주컨버터의 스위칭 동작의 듀티가 변화하는 경우라도, 주컨버터와 종컨버터 각각의 스위칭 전류의 온 시간폭을 같은 폭으로 정돈할 수 있다.
도 1은 본 발명의 실시 형태에 관한 제어 회로를 구비한 인터리브 전원의 구성을 도시하는 회로도.
도 2는 본 발명의 제1의 실시 형태에 관한 제어 회로의 구성을 도시하는 회로도.
도 3은 도 2의 제어 회로(60b)의 동작을 도시하는 타이밍 차트.
도 4는 도 2의 제어 회로(60b)의 변형례를 도시하는 회로도.
도 5는 도 4의 제어 회로(60b)의 동작을 도시하는 타이밍 차트.
도 6은 도 1의 인터리브 전원의 동작을 도시하는 타이밍 차트.
도 7은 도 2의 주구동 펄스 신호의 듀티가 50% 이상이 된 경우의 본 발명의 제1의 실시 형태에 관한 제어 회로(60b) 및 인터리브 전원(1)의 동작을 도시하는 타이밍 차트.
도 8은 본 발명의 제2의 실시 형태에 관한 제어 회로의 구성을 도시하는 회로도.
도 9는 도 8의 제어 회로(60b)의 동작을 도시하는 타이밍 차트.
도 10은 도 8의 제어 회로(60b)의 변형례를 도시하는 회로도.
도 11은 도 10의 제어 회로(60b)의 동작을 도시하는 타이밍 차트.
이하, 본 발명의 실시의 형태에 관해 도면을 참조하면서 설명한다. 또한, 본 실시 형태에서의 구성 요소는 적절히, 기존의 구성 요소 등과의 치환이 가능하고, 또한, 다른 기존의 구성 요소와의 조합을 포함하는 다양한 베리에이션이 가능하다. 따라서 본 실시 형태의 기재로써, 특허청구의 범위에 기재된 발명의 내용을 한정하는 것이 아니다.
<인터리브 전원의 접속>
도 1은, 본 발명의 실시 형태에 관한 제어 회로를 구비한 인터리브 전원의 접속도이다. 본 실시 형태에 관한 제어 회로는, 도 1에 도시하는 바와 같이, 스위칭 동작하는 주스위치(Q1)를 갖는 주컨버터(70)와, 상기 주스위치(Q1)의 스위칭 동작에 대해 소정의 위상차로 스위칭하는 종스위치(Q2)를 갖는 종컨버터(80) 등을 구비하고, 주종 관계를 구성하는 복수의 컨버터가 다단 접속된 인터리브형 스위칭 전원(1) 등에 사용된다. 인터리브형 스위칭 전원(1)은, 도 1에 도시하는 바와 같이, 정류 회로(10)와, 주컨버터(70)와, 종컨버터(80)와, 종컨버터(90)를 구비하고 있다.
도 1과 같은 구성에서, 제어 회로(60a)와 제어 회로(60b)의 관계는, 제어 회로(60a)가 주컨버터측의 제어 회로가 되고, 제어 회로(60b)가 종컨버터측의 제어 회로가 되어, 주종 관계를 갖는다. 또한, 제어 회로(60b)와 제어 회로(60c)의 관계는, 제어 회로(60b)가 주컨버터측으로서의 제어 회로가 되고, 제어 회로(60c)가 종컨버터측의 제어 회로가 되어, 주종 관계를 갖는다. 즉, 주컨버터(70)와 종컨버터(80)의 관계에서는, 주컨버터(70)가 주컨버터측, 종컨버터(80)가 종컨버터측이 된다. 또한, 종컨버터(80)와 종컨버터(90)의 관계에서는, 종컨버터(80)가 주컨버터측, 종컨버터(90)가 종컨버터측이 된다. 또한, 도 1에 도시하는 인터리브형 스위칭 전원(1)은, 3단 구성의 인터리브 전원이지만, 종컨버터(90)를 주컨버터측으로 하여 주종 관계가 되는 종컨버터를 또한 마련하도록 하여도 좋다. 이하, 설명을 이해하기 쉽게 하기 위해, 제어 회로(60a)와 제어 회로(60b)의 관계에 주목하여 설명한다.
정류 회로(10)는, 상용 전원의 교류를 예를 들면 전파(全波) 정류하고, 전파 정류하여 얻어지는 맥류를 정류하는 브리지 다이오드(BD)와, 콘덴서(C1)를 구비하고 있다. 정류 회로(10)에는, 주컨버터(70)와 종컨버터(80) 등이 접속되어 있다. 도 1은, 주컨버터(70)와 종컨버터(80) 등이 승압 초퍼 회로로 구성된 예이다.
주컨버터(70)는, 트랜스(20)와, 주스위치(Q1)와, 다이오드(D1)와, 콘덴서(C2)와, 제어 회로(60a)와, 구동부(DR1)와, 저항(R1)과, 저항(R2)을 구비하고 있다. 종컨버터(80)는, 초크 코일(L3)과, 종스위치(Q2)와, 다이오드(D2)와, 제어 회로(60b)를 구비하고 있다.
트랜스(20)는, 초크 코일(L1)과, 제어 권선(L2)과, 도시하지 않은 자성체 코어를 구비하고 있다. 트랜스(20)는, 주스위치(Q1)가 온인 경우에, 입출력의 전압차에 상당하는 에너지를 초크 코일(L1)에 축적하고, 주스위치(Q1)가 오프인 경우에, 초크 코일(L1)에 축적한 에너지를 부하에 공급한다. 제어 권선(L2)은, 초크 코일(L1)을 흐르는 전류에 대응한 신호를 제어 회로(60a)의 VZ단자에 공급한다. 이 신호는, 주스위치(Q1)를 온 하기 위한 트리거 신호가 된다.
제어 회로(60a)는, VZ단자 및 FB단자에 입력된 신호에 의해, 주스위치(Q1)의 온 타이밍 및 온 시간폭을 제어하도록 되어 있다.
즉, 제어 회로(60a)의 VZ단자는, 트랜스(20)의 제어 권선(L2)에 접속되어 있고, 초크 코일(L1)을 흐르는 전류에 대응한 신호가 제어 회로(60a)에 입력된다. 따라서 제어 회로(60a)는, 초크 코일(L1)을 흐르는 전류가 제로가 되는 타이밍에서 주스위치(Q1)를 온 시켜, 임계 동작이 가능하게 되어 있다.
주스위치(Q1)의 스위칭 제어는, 제어 회로(60a)의 IL_OUT단자로부터의 구동 펄스 신호가 구동부(DR1)를 통하여 주스위치(Q1)의 제어 단자에 입력됨에 의해 행하여진다. 또한, 제어 회로(60a)의 FB단자는, 출력 전압을 검출하기 위한 저항(R1 및 R2)이 접속되고, 저항(R1 및 R2)에 의한 출력 전압의 분압치가 소정 전압보다도 높아지면, 제어 회로(60a)는, 주스위치(Q1)의 온 시간폭을 작게 하도록 제어한다.
<제1의 실시 형태로서의 제어 회로(60b)의 구성>
다음에, 도 2를 이용하여, 종컨버터측 제어 회로(60b)의 구성(제1의 실시 형태)에 관해 설명한다.
도 2는, 본 발명의 제1의 실시 형태에 관한 제어 회로의 구성을 도시하는 회로도이다. 제어 회로(60b)는, 도 1에 도시하는 바와 같은 주종 관계를 구성하는 인터리브 전원에 사용된다.
제어 회로(60b)는, 도 2에 도시하는 바와 같이, 클록 생성부(110)와, 신호 배화부(120)와, 에지 펄스 생성부(150)와, 종구동 펄스 신호 생성부(180)를 구비하고 있다.
클록 생성부(110)는, 소정의 주파수의 클록 펄스를 생성하도록 구성된다. 클록 생성부(110)가 생성하는 클록 펄스의 주파수는, 예를 들면, 주스위치(Q1) 및 종스위치(Q2)를 50kHz 내지 500kHz로 스위칭시키는 설계의 경우에는, 약 15MHz로 하는 것이 바람직하다. 이에 의해, 주구동 펄스 신호와 종구동 펄스 신호의 온 시간 신호를 개략 동등하게 하는 것이 가능해지고, 종컨버터(80)의 전류 임계 동작이 안정된다. 이와 같이, 종컨버터(80)의 전류 임계 동작은, 주스위치(Q1) 및 종스위치(Q2)의 스위칭 주파수에 대해, 클록 펄스의 주파수를 충분히 높게 설정함으로써 보다 확실해진다.
신호 배화부(120)는, 예를 들면, 주스위치 온 폭 펄스 생성 회로(130)와, 배듀티 펄스 신호 생성부(140)를 갖고 있다. 신호 배화부(120)는, 주스위치(Q1)를 스위칭 구동하는 주구동 펄스 신호(A) 및 클록 펄스(B)에 의거하여, 주스위치(Q1)의 온 시간 정보를 나타내는 주스위치 온 폭 펄스 신호(C)를 생성하고, 주스위치 온 폭 펄스 신호(C)에 대해 2배의 시간폭의 배듀티 펄스 신호(D)를 생성하도록 구성된다.
신호 배화부(120) 내의 주스위치 온 폭 펄스 생성 회로(130)는, 예를 들면 D플립플롭(131)를 이용하여 구성하면, 용이하게 설계할 수 있다. D플립플롭(131)의 제1의 입력단자(D)에는 주구동 펄스 신호(A)가 입력되고, 제2의 입력단자(CLK)에는, 클록 생성부(110)에서 생성된 클록 펄스(B)가 입력되도록 구성된다. 또한, D플립플롭(131)의 출력 단자(Q)는, 업 다운 카운터(141)의 입력단자(UP/DOWN단자)에 접속된다. 주스위치 온 폭 펄스 생성부(130)는, 주스위치(Q1)를 스위칭 구동하는 주구동 펄스 신호(A) 및 클록 펄스(B)에 의거하여, 주스위치 온 폭 펄스 신호(C)를 생성하도록 구성된다.
배듀티 펄스 신호 생성부(140)는, 예를 들면, 도 2에 도시하는 바와 같이, 수치를 차례로 가산하여 계수(計數)함과 함께 수치를 감산하여 계수하는 것이 가능한 업 다운 카운터(141)와, OR 회로(142)로 구성하면, 용이하게 설계할 수 있다. 업 다운 카운터(141)의 제1의 입력단자(UP/DOWM단자)는, 주스위치 온 폭 펄스 생성 회로(130)에서 생성된 주스위치 온 폭 펄스 신호(C)가 입력되도록 구성된다. 또한, 업 다운 카운터(141)의 제2의 입력단자(CLK)에는, 클록 생성부(110)에서 생성된 클록 펄스(B)가 입력되도록 구성된다.
또한, 업 다운 카운터(141)의 카운터 출력(Q)(Q0 내지 Qn)은 각각 OR 회로(142)의 입력에 접속되고, 그 출력은 에지 펄스 생성부(150)에 접속되어 있다. 업 다운 카운터(141)는, 입력된 주스위치 온 폭 펄스 신호(C)와 클록 펄스(B)에 의거하여, 주스위치 온 폭 펄스 신호(C)의 2배의 시간폭을 갖는 배듀티 펄스 신호(D)를 생성하도록 구성된다.
에지 펄스 생성부(150)는, 예를 들면, 제1 에지 펄스 신호 생성 회로(160)와, 제2 에지 펄스 신호 생성 회로(170)로 구성된다. 에지 펄스 생성부(150)는, 주구동 펄스 신호(A)에 의거하여 제1 에지 펄스 신호(E)를 생성하고, 배듀티 펄스 신호(D)에 의거하여 제2 에지 펄스 신호(F)를 생성하도록 구성된다.
제1 에지 펄스 신호(E)는, 주구동 펄스 신호(A)의 네거 에지 타이밍 또는 주구동 펄스 신호(A)의 네거 에지 타이밍의 후에 최초에 발생하는 클록 펄스(B)의 타이밍과 동기하여 생성되도록 구성된다. 제1 에지 펄스 신호(E)가 주구동 펄스 신호(A)의 네거 에지 타이밍과 동기하여 생성되도록 하려면, 도 2에 도시하는 구성으로 하면 가능하다. 또한, 제1 에지 펄스 신호(E)가 주구동 펄스 신호(A)의 네거 에지 타이밍의 후에 최초에 발생하는 클록 펄스(B)의 타이밍과 동기하여 생성되도록 하려면, 도 4에 도시하는 구성으로 하면 가능하다.
제2 에지 펄스 신호(F)는, 배듀티 펄스 신호(D)의 네거 에지 타이밍과 동기하여 생성되도록 구성된다.
또한, 제1 에지 펄스 신호(E)는, 주구동 펄스 신호(A)의 포지 에지 타이밍 또는 주구동 펄스 신호(A)의 포지 에지 타이밍의 후에 최초에 발생하는 클록 펄스의 타이밍과 동기하여 생성되도록 하고, 제2 에지 펄스 신호(F)는, 배듀티 펄스 신호(D)의 포지 에지 타이밍과 동기하여 생성되도록 하여도 좋다.
종구동 펄스 신호(G)는, 제1 에지 펄스 신호(E)의 발생 타이밍을 시점(始點)으로 하고, 제2 에지 펄스 신호(F)의 발생 타이밍을 종점(終點)으로 하도록 구성된다.
또한, 종구동 펄스 신호(G)는, 제2 에지 펄스 신호(F)의 발생 타이밍을 시점으로 하고, 제1 에지 펄스 신호(E)의 발생 타이밍을 종점으로 하도록 하여도 좋다.
에지 펄스 생성부(150)는, 예를 들면, 2개의 입력단자와 2개의 출력 단자를 갖도록 구성하고, 에지 펄스 생성부(150)의 입력단자의 일방(제1 에지 펄스 신호 생성 회로(160)의 입력부)에는, 단자(IL_IN)를 통하여 입력되는 주구동 펄스 신호(A)가 입력되도록 구성된다.
에지 펄스 생성부(150)의 입력단자의 타방(제2 에지 펄스 신호 생성 회로(170)의 입력부)에는, 배듀티 펄스 신호 생성부(140)에 의해 생성된 배듀티 펄스 신호(D)가 입력되도록 구성된다. 에지 펄스 생성부(150)의 출력 단자의 일방은, 종구동 펄스 신호 생성부(180)의 제1의 입력단자(TM1)에 접속되고, 에지 펄스 생성부(150)의 출력 단자의 타방은, 종구동 펄스 신호 생성부(180)의 제2의 입력단자(TM2)에 접속되어 있다.
제1 에지 펄스 신호 생성 회로(160)는, 예를 들면, 스위치(161), 스위치(162), 용량 소자(163), 인버터(164), 인버터(165), AND(166) 및 정전류원(167)으로 구성된다. 도 2에 도시하는 제1 에지 펄스 생성 신호 회로(160)는, 입력된 주구동 펄스 신호(A)의 하강 타이밍에서 협(狹)펄스를 출력하고, 그것을 제1 에지 펄스 신호(E)로서 종구동 펄스 신호 생성부(180)의 제1의 입력단자(TM1)에 입력하도록 구성된다. 또한, 후술하는 도 4에 도시하는 제1 에지 펄스 생성 신호 회로(160)는, 입력된 주스위치 온 폭 펄스 신호(C)의 하강 타이밍에서 협펄스를 출력하고, 그것을 제1 에지 펄스 신호(E)로서 종구동 펄스 신호 생성부(180)의 제1의 입력단자(TM1)에 입력하도록 구성된다.
제2 에지 펄스 신호 생성 회로(170)는, 예를 들면, 스위치(171), 스위치(172), 용량 소자(173), 인버터(174), 인버터(175), AND(176) 및 정전류원(177)으로 구성된다. 제2 에지 펄스 생성 신호 회로(170)는, 입력된 배듀티 펄스 신호(D)의 하강 타이밍에서 협펄스를 출력하고, 그것을 제2 에지 펄스 신호(F)로서 종구동 펄스 신호 생성부(180)의 제2의 입력단자(TM2)에 입력하도록 구성된다.
종구동 펄스 신호 생성부(180)는, 제1 에지 펄스 신호(E) 및 제2 에지 펄스 신호(F)에 의거하여, 주스위치(Q1)의 온 시간폭과 종스위치(Q2)의 온 시간폭이 동일하게 되도록 종스위치(Q2)를 스위칭 구동하는 종구동 펄스 신호(G)를 생성하도록 구성된다.
종구동 펄스 신호 생성부(180)는, 예를 들면, 플립플롭 회로(181)로 구성된다. 플립플롭 회로(181)의 세트 단자(S)는, 제1의 입력단자(TM1)를 통하여 제1 에지 펄스 신호 생성 회로(160)의 출력에 접속되어 있다. 플립플롭 회로(181)의 리셋 단자(R)는, 제2의 입력단자(TM2)를 통하여 제2 에지 펄스 신호 생성 회로(170)의 출력에 접속되어 있다. 플립플롭 회로(181)의 단자(Q)는, 종구동 펄스 신호(G)로서 제어 회로(60b)의 IL_OUT단자에 접속되어 있다.
플립플롭 회로(181)는, 세트 단자(S)에 제1 에지 펄스 신호(E)로서 협펄스가 입력되면 단자(Q)의 출력 신호가 Hi 상태가 되고, 리셋 단자(R)에 제2 에지 펄스 신호(F)로서 협펄스가 입력되면 단자(Q)의 출력 신호는 Low 상태가 되도록 구성된다.
<제1의 실시 형태의 변형례>
다음에, 도 4를 이용하여, 제어 회로(60b)의 구성의 제1의 실시 형태의 변형례에 관해 설명한다.
도 4는, 도 2에 도시한 제어 회로(60b)의 구성의 제1의 실시 형태의 변형례를 도시하는 회로도이다. 도 4에 도시하는 제어 회로(60b)는 도 2에 도시하는 제어 회로(60b)와 달리, 제1 에지 펄스 신호(E)를, 주구동 펄스 신호(A)의 네거 에지 타이밍의 후에 최초에 발생하는 클록 펄스(B)의 타이밍과 동기하여 생성하도록 변형한 것이다. 그 때문에, 도 4의 제어 회로(60b)는, 제1 에지 펄스 생성 회로(160)의 입력단자가 도 4 중의 주구동 펄스 신호(A)의 노드(단자(IL_IN))가 아니라, 주스위치 온 폭 펄스 신호(C)의 노드(주스위치 온 폭 펄스 생성 회로(130)의 출력 노드)에 접속되어 있다.
또한, 상기 주스위치(Q1), 주컨버터(70), 종스위치(Q2), 종컨버터(80), 인터리브 전원 1, 제어 회로(60b), 클록 생성부(110), 신호 배화부(120), 에지 펄스 생성부(150) 및 종구동 펄스 신호 생성부(180)는, 각각 본 발명에 관한 주스위치, 주컨버터, 종스위치, 종컨버터, 인터리브 전원, 제어 회로, 클록 생성부, 신호 배화부, 에지 펄스 생성부 및 종구동 펄스 신호 생성부에 상당한다.
<제1의 실시 형태로서의 제어 회로(60b)의 동작>
계속해서, 제1의 실시 형태로서의 제어 회로(60b)의 동작에 관해, 도 3 및 도 5를 이용하여 설명한다.
도 3은, 도 2에 도시한 제1의 실시 형태로서의 제어 회로(60b)의 동작을 도시하는 타이밍 차트이다. 도 3 중에 도시하는 A, B, C, D, E, F 및 G는, 도 2 중에 도시하는 주구동 펄스 신호(A), 클록 펄스(B), 주스위치 온 폭 펄스 신호(C), 배듀티 펄스 신호(D), 제1 에지 펄스 신호(E), 제2 에지 펄스 신호(F) 및 종구동 펄스 신호(G)의 각 전압 파형을 나타낸다.
도 5는, 도 4에 도시한 제어 회로(60b)의 동작을 도시하는 타이밍 차트이다. 도 5 중에 도시하는 A, B, C, D, E, F 및 G는, 도 4 중에 도시하는 주구동 펄스 신호(A), 클록 펄스(B), 주스위치 온 폭 펄스 신호(C), 배듀티 펄스 신호(D), 제1 에지 펄스 신호(E), 제2 에지 펄스 신호(F) 및 종구동 펄스 신호(G)의 각 전압 파형을 나타낸다.
도 3 중의 주구동 펄스 신호(A)는, 도 1의 주스위치(Q1)를 구동 제어하는 신호와 동기하고 있다. 또한, 도 3 중의 클록 펄스(B)는, 예를 들면, 15MHz의 주파수의 펄스로서 설정되어 있다. 주스위치 온 폭 펄스 신호(C)는, 주스위치(Q1)의 온 시간 정보를 나타내는 신호로서 생성된다. 주스위치 온 폭 펄스 생성 회로(130)로서 D플립플롭(131)을 이용한 경우, D플립플롭(131)은, CLK단자에 입력되는 클록 펄스의 포지 에지의 타이밍에서의 D단자의 입력의 값이 Q단자에 출력된다.
도 3 중의 시각(t1 내지 t4)에서, 주스위치 온 폭 펄스(C)는, 예를 들면, 주구동 펄스 신호(A)가 High가 된 시각(도 3 중의 시각(t1)) 후의 최초의 클록 펄스(B)의 포지 에지 타이밍(도 3 중의 시각(t2))에서 Low로부터 High가 된다. 그 후(도 3 중의 시각(t2)의 후), 주스위치 온 폭 펄스 신호(C)는, 예를 들면, 주구동 펄스 신호(A)가 Low가 된 시각(도 3 중의 시각(t3)) 후의 최초의 클록 펄스(B)의 포지 에지 타이밍(도 3 중의 시각(t4))에서 High로부터 Low가 된다.
이와 같이 하여, 신호 배화부(120)는, 주컨버터(70)의 주스위치(Q1)를 스위칭 구동하는 주구동 펄스 신호(A) 및 클록 펄스(B)에 의거하여, 주스위치(Q1)의 온 시간 정보를 나타내는 주스위치 온 폭 펄스 신호(C)를 생성한다.
또한, 신호 배화부(120)는, 주스위치 온 폭 펄스 신호(C)에 대해 2배의 시간폭의 배듀티 펄스 신호(D)를 생성한다. 신호 배화부(120) 내의 배듀티 펄스 신호 생성부(140)를, 예를 들면, 도 2에 도시하는 바와 같이, 업 다운 카운터(141) 및 OR 회로(142)로 구성한 경우, 업 다운 카운터(141)는, UP/DOWN단자 입력의 값이 High인 기간(도 3 중의 시각(t2) 내지 시각(t4)), CLK단자에 입력되는 각각의 펄스에 대응하여 Q0, Q1, Q2 … Qn단자로부터 신호가 출력되고, OR 회로(142)에 입력되고, 클록 펄스(B)가 카운트업된다. 그 때문에, 배듀티 펄스 신호(D)는, UP/DOWN단자 입력의 값이 High인 기간(도 3 중의 시각(t2) 내지 시각(t4)), High가 된다.
그리고, UP/DOWN단자 입력의 값이 High로부터 Low가 된 시각(도 3 중의 시각(t4))의 후, 업 다운 카운터(141)는, UP/DOWN단자 입력의 값이 High인 기간(도 3 중의 시각(t2) 내지 시각(t4))에 클록 펄스(B)를 카운트업한 카운트수와 같은 카운트수로 클록 펄스(B)를 카운트다운한다. 그 때문에, 배듀티 펄스 신호(D)는, UP/DOWN단자 입력의 값이 High인 기간(도 3 중의 시각(t2) 내지 시각(t4))과 같은 시간(도 3 중의 시간(T1)), High가 된다. 그 결과, 배듀티 펄스 신호(D)는, 주스위치 온 폭 펄스 신호(C)에 대해 2배의 시간폭(도 3 중의 시간(T2))의 High 신호가 된다(도 3 중의 시각(t2) 내지 시각(t5)).
이와 같이 하여, 신호 배화부(120)는, 주스위치 온 폭 펄스 신호(C)에 대해 2배의 듀티의 배듀티 펄스 신호(D)를 생성한다.
도 2에 도시하는 에지 펄스 생성부(150)는, 주구동 펄스 신호(A)에 의거하여 제1 에지 펄스 신호(E)를 생성하고, 배듀티 펄스 신호(D)에 의거하여 제2 에지 펄스 신호(F)를 생성한다. 도 4에 도시하는 에지 펄스 생성부(150)는, 주스위치 온 폭 펄스(C)에 의거하여 제1 에지 펄스 신호(E)를 생성하고, 배듀티 펄스 신호(D)에 의거하여 제2 에지 펄스 신호(F)를 생성한다.
도 2에 도시한 구성의 경우, 제1 에지 펄스 신호(E)는, 주구동 펄스 신호(A)의 네거 에지 타이밍(도 3 중의 시각(t3))과 동기하여 생성된다. 또한, 도 4에 도시한 구성의 경우, 제1 에지 펄스 신호(E)는, 주구동 펄스 신호(A)의 네거 에지 타이밍(도 5 중의 시각(t3))의 후에 최초에 발생하는 클록 펄스(B)의 타이밍(도 5 중의 시간 시각(t4))과 동기하여 생성된다.
제2 에지 펄스 신호(F)는, 배듀티 펄스 신호(D)의 네거 에지 타이밍(도 3 중의 시각(t5))과 동기하여 생성된다.
종구동 펄스 신호 생성부(180)는, 제1 에지 펄스 신호(E) 및 제2 에지 펄스 신호(F)에 의거하여, 종구동 펄스 신호(G)를 생성한다. 도 2에 도시한 구성의 경우, 종구동 펄스 신호(G)는, 제1 에지 펄스 신호(E)의 발생 타이밍(도 3 중의 시각(t3))을 시점으로 하고, 제2 에지 펄스 신호(F)의 발생 타이밍(도 3 중의 시각(t5))을 종점으로 한 High 레벨 신호가 된다. 또한, 도 4에 도시한 구성의 경우, 제1 에지 펄스 신호(E)의 발생 타이밍(도 5 중의 시각(t4))을 시점으로 하고, 제2 에지 펄스 신호(F)의 발생 타이밍(도 5 중의 시각(t5))을 종점으로 한 High 레벨 신호가 된다.
또한, 도 4에 도시하는 제어 회로(60b)에서는, 주스위치 온 폭 펄스 신호(C)의 종점(도 5 중의 시각(t4))을 클록 펄스(B)의 타이밍에 동기시키기 때문에, 주구동 펄스 신호(A)의 네거 에지 타이밍(도 5 중의 시각(t3))과 동기하여 제1 에지 펄스(E)를 생성하는 방법보다도, 정확하게 종구동 펄스 신호를 생성하는 것이 가능해진다. 구체적으로는, 도 5 중에 나타나는 시간(△T)의 분만큼 주구동 펄스 신호(A)와 종구동 펄스 신호(G)를 근사시킬 수 있게 된다.
<제1의 실시 형태로서의 인터리브형 스위칭 전원의 동작>
계속해서, 도 1에 도시한 인터리브형 스위칭 전원(1)의 동작에 관해, 도 6을 이용하여 설명한다.
도 6은, 도 1에 도시한 인터리브형 스위칭 전원의 동작을 도시하는 타이밍 차트이다. 도 2 또는 도 4에 도시하는 제어 회로(60b)를 도 1의 인터리브형 스위칭 전원(1)에 이용함에 의해, 주컨버터(70)의 초크 코일(L1)에 흐르는 초크 전류(IL)(M)와 종컨버터(80)의 초크 코일(L3)에 흐르는 초크 전류(IL)(S)는 소정의 위상차로 제어된다. 이것은, 도 3 및 도 5에 도시한 바와 같이, 주구동 펄스 신호(A)와 종구동 펄스 신호(G)를 동일(거의 동일도 포함한다)한 시간폭이 되도록 제어하기 때문이다.
제1의 실시 형태에 관한 제어 회로(60b)에서는, 주구동 펄스 신호(A)와 종구동 펄스 신호(G)를 동일(거의 동일도 포함한다)한 시간폭이 되도록 제어하려면, 도 3 및 도 5에 도시하는 바와 같이, 주구동 펄스 신호(A)의 듀티가 50% 미만의 스위칭 동작이 되는 전원의 입출력 전압 사양으로 사용하는 것이 바람직하다.
이상, 설명한 바와 같이, 제1의 실시 형태에 의하면, 클록 생성부(110)에 의해 소정의 주파수의 클록 펄스(B)가 생성된다. 또한, 신호 배화부(120)에 의해 주컨버터(70)의 주스위치(Q1)를 스위칭 구동하는 주구동 펄스 신호(A) 및 클록 펄스(B)에 의거하여, 주스위치(Q1)의 온 시간 정보를 나타내는 주스위치 온 폭 펄스 신호(C)가 생성되고, 주스위치 온 폭 펄스 신호(C)에 대해 2배의 듀티의 배듀티 펄스 신호(D)가 생성된다. 또한, 에지 펄스 생성부(150)에 의해 주구동 펄스 신호(A)에 의거하여 제1 에지 펄스 신호(E)가 생성되고, 배듀티 펄스 신호(D)에 의거하여 제2 에지 펄스 신호(F)가 생성된다. 종구동 펄스 신호 생성부(180)에 의해, 제1 에지 펄스 신호(E) 및 제2 에지 펄스 신호(F)에 의거하여, 주스위치(Q1)의 온 시간폭과 종스위치(Q2)의 온 시간폭이 동일하게 되도록 종스위치(Q2)를 스위칭 구동하는 종구동 펄스 신호(G)가 생성되기 때문에, 주컨버터(70)와 종컨버터(80) 각각의 스위칭 전류의 온 시간폭을 개략 같은 폭으로 정돈할 수 있다. 이에 의해, 부품 편차의 영향이 적고 양산에 적합한 인터리브 전원을 용이하게 실현할 수 있다. 특히, 상용 전원의 정류 출력을 승압 초핑하는 복수의 컨버터로 구성되는 인터리브 전원에 있어서, 본 발명의 제1의 실시 형태에 관한 제어 회로(60b)를 이용한 경우에는, 종컨버터(80)측에서 전류 임계 동작을 확실하게 실현할 수 있다.
또한, 제1의 실시 형태에 의하면, 제1 에지 펄스 신호(E)는, 주구동 펄스 신호(A)의 네거 에지 타이밍 또는 주구동 펄스 신호(A)의 네거 에지 타이밍의 후에 최초에 발생하는 클록 펄스(B)의 타이밍과 동기하여 생성되기 때문에, 주컨버터와 종컨버터 각각의 스위칭 전류의 온 시간폭을 개략 같은 폭으로 정확하면서 확실하게 정돈할 수 있다. 특히, 주구동 펄스 신호(A)의 네거 에지 타이밍의 후에 최초에 발생하는 클록 펄스(B)의 타이밍과 동기하여 제1 에지 펄스 신호(E)를 생성하는 방법은, 주구동 펄스 신호(A)의 종점을 클록 펄스(B)의 타이밍에 동기시키기 때문에, 주구동 펄스 신호(A)의 네거 에지 타이밍과 동기하여 제1 에지 펄스(E)를 생성하는 방법보다도 더욱 정확하게 종스위칭 구동 펄스 신호(G)를 생성하는 것이 가능해진다.
또한, 제1의 실시 형태에 의하면, 제2 에지 펄스 신호(F)는, 배듀티 펄스 신호(D)의 네거 에지 타이밍과 동기하여 생성되기 때문에, 주컨버터와 종컨버터 각각의 스위칭 전류의 온 시간폭을 같은 폭으로 정돈할 수 있다.
그런데, 제1의 실시 형태에서는, 상기한 바와 같이, 주구동 펄스 신호(A)의 듀티가 50% 미만의 스위칭 동작이 되는 전원의 입출력 전압 사양으로 사용하는 것이 바람직하지만, 주구동 펄스 신호(A)의 듀티가 50% 이상의 스위칭 동작이 되는 전원의 입출력 전압 사양으로의 사용은 바람직하지 않다. 가령, 주구동 펄스 신호(A)의 듀티가 50% 이상의 스위칭 동작이 되는 전원의 입출력 전압 사양으로, 제1의 실시 형태의 제어 회로(60b)를 사용하면, 도 7의 타이밍 차트에 도시하는 동작이 된다. 도 7에 도시하는 바와 같이, 주구동 펄스 신호(A)와 종구동 펄스 신호(G)를 동일(거의 동일도 포함한다)한 시간폭이 되도록 제어할 수가 없다. 그 결과, 예를 들면, 상용 전원의 정류 출력을 승압 초핑하는 복수의 컨버터로 구성된 도 1과 같은 인터리브 전원(1)에서는, 종컨버터(80)측에서 전류 임계 동작을 확실하게 실현할 수가 없게 된다.
따라서 주구동 펄스 신호의 듀티가 50% 이상의 스위칭 동작이 되는 전원의 입출력 전압 사양에서는, 이하에 설명한 제2의 실시 형태로서의 제어 회로(60b)를 사용하는 것이 바람직하다.
<제2의 실시 형태로서의 제어 회로(60b)의 구성>
다음에, 도 8을 이용하여, 제어 회로(60b)의 구성(제2의 실시의 형태)에 관해 설명한다.
도 8은, 본 발명의 제2의 실시 형태에 관한 제어 회로(60b)의 구성을 도시하는 회로도이다. 도 8에 도시하는 제어 회로(60b)는, 도 1에 도시하는 바와 같은 주종 관계를 구성하는 인터리브 전원에 사용된다.
본 발명의 제2의 실시 형태에 관한 제어 회로(60b)는, 스위칭 동작하는 주스위치를 갖는 주컨버터와, 상기 주스위치의 스위칭 동작에 대해 소정의 위상차로 스위칭하는 종스위치를 갖는 종컨버터를 구비하고, 주컨버터와 종컨버터의 사이에서 주종 관계를 구성하는 인터리브 전원용의 종스위치의 스위칭 동작을 제어하는 제어 회로이다.
제2의 실시 형태에 관한 제어 회로(60b)는, 도 8에 도시하는 바와 같이, 클록 생성부(110)와, 분주 신호 배화부(200)와, 에지 펄스 생성부(250)와, 종구동 펄스 신호 생성부(180)를 구비하고 있다. 제2의 실시 형태에 관한 제어 회로(60b)는, 제1의 실시 형태에 관한 제어 회로(60b)의 신호 배화부(120) 및 에지 펄스 생성부(150)가 각각 분주 신호 배화부(200) 및 에지 펄스 생성부(250)로 치환되고, 클록 생성부(110) 및 종구동 펄스 신호 생성부(180)는 같은 구성이다. 그 때문에, 이하의 설명에서는, 클록 생성부(110)와 종구동 펄스 신호 생성부(180)의 구성 및 동작의 설명을 생략한다.
분주 신호 배화부(200)는, 주컨버터(70)의 주스위치(Q1)를 스위칭 구동하는 주구동 펄스 신호(A) 및 클록 펄스(B)에 의거하여, 주스위치(Q1)의 온 시간 정보를 나타내는 주스위치 온 폭 펄스 신호(C)를 생성하고, 주스위치 온 폭 펄스 신호(C)에 대해 주파수 및 듀디비를 1/n(n은 2 이상의 정수)으로 하는 n개의 분주 신호를 생성하고, 분주 신호에 대해 듀티를 2배로 하는 배듀티 펄스 신호(D1, D2)를 생성하도록 구성된다.
분주 신호 배화부(200)는, 예를 들면, 주스위치 온 폭 펄스 생성 회로(130)와, 분주 회로(220)와, 배듀티 펄스 신호 생성 회로(240)를 갖고 있다. 분주 신호 배화부(200) 내의 주스위치 온 폭 펄스 생성 회로(130)는, 예를 들면 D플립플롭(131)을 이용하여 구성하면, 용이하게 설계할 수 있다. D플립플롭(131)의 제1의 입력단자(D)에는 주구동 펄스 신호(A)가 입력되고, 제2의 입력단자(CLK)에는, 클록 생성부(110)에서 생성된 클록 펄스(B)가 입력되도록 구성된다. 또한, D플립플롭(131)의 출력 단자(Q)는, 분주 회로(220)에 접속되어 있다.
분주 회로(220)는, 예를 들면, D플립플롭(221), AND 회로(222), AND 회로(223)를 갖고 있다. D플립플롭(221)의 제1 입력 신호(D)에는 D플립플롭(221)의 출력 단자(Q)의 반전 신호가 입력되도록 구성된다.
AND 회로(222)의 입력단자에는, 플립플롭(221)의 출력 단자(Q), 및 주스위치 온 폭 펄스 신호(C)가 입력되고, AND 회로(222)의 출력은 배듀티 신호 생성 회로(240)에 접속되고, 제1 분주 펄스 신호(I1)가 AND 회로(222)의 출력 단자로부터 출력되도록 구성된다. AND 회로(223)의 입력단자에는, 플립플롭(223)의 출력 단자(Q)의 반전 신호 및 주스위치 온 폭 펄스 신호(C)가 입력되고, AND 회로(223)의 출력은 배듀티 신호 생성 회로(240)에 접속되고, 제2 분주 펄스 신호(I2)가 AND 회로(223)의 출력 단자로부터 출력되도록 구성된다.
배듀티 펄스 신호 생성 회로(240)는, 예를 들면, 제1 업 다운 카운터(241), 제2 업 다운 카운터(243), OR 회로(242), OR 회로(244)를 갖고 있다. 업 다운 카운터(241)의 제1의 입력단자(UP/DOWM단자)는, 분주 회로(220)에서 생성된 제1 분주 펄스 신호(I1)가 입력되고, 업 다운 카운터(241)의 제2의 입력단자(CLK)에는, 클록 생성부(110)에서 생성된 클록 펄스(B)가 입력되도록 구성된다.
또한, 업 다운 카운터(241)의 카운터 출력(Q)은 각각 OR 회로(242)의 입력에 접속되고, OR 회로(242)의 출력은 에지 펄스 생성부(250)의 제2 에지 펄스 신호 생성 회로(270)에 접속되어 있다. 업 다운 카운터(243)의 제1의 입력단자(UP/DOWM단자)는, 분주 회로(220)에서 생성된 제2 분주 펄스 신호(I2)가 입력되고, 업 다운 카운터(243)의 제2의 입력단자(CLK)에는, 클록 생성부(110)에서 생성된 클록 펄스(B)가 입력되도록 구성된다.
또한, 업 다운 카운터(243)의 카운터 출력(Q)은 각각 OR 회로(244)의 입력에 접속되고, OR 회로(244)의 출력은 에지 펄스 생성부(250)의 제3 에지 펄스 신호 생성 회로(280)에 접속되어 있다. 업 다운 카운터(241 및 243)는, 각각 입력된 분주 펄스 신호(I1, I2)와 클록 펄스(B)에 의거하여, 제1 분주 펄스 신호(I1), 및 제2 분주 펄스 신호(I2)의 각각 2배의 시간폭을 갖는 제1의 배듀티 펄스 신호(D1), 및 제2의 배듀티 펄스 신호(D2)를 생성하도록 구성된다.
에지 펄스 생성부(250)는, 본 발명의 제1의 실시 형태에 관한 제어 회로(60b)의 에지 펄스 생성부(150)와 마찬가지로, 주구동 펄스 신호(A)에 의거하여 제1 에지 펄스 신호(E)를 생성하고, 배듀티 펄스 신호에 의거하여 제2 에지 펄스 신호(J)를 생성하도록 구성된다. 배듀티 펄스 신호는, 배듀티 신호 생성 회로(240)에서 배듀티 펄스 신호(D1) 및 배듀티 펄스 신호(D2)로서 생성되고, 에지 펄스 생성부(250)에 입력되도록 구성된다.
에지 펄스 생성부(250)는, 예를 들면, 제1 에지 펄스 신호 생성 회로(160)와, 제2 에지 펄스 신호 생성 회로(270)와, 제3 에지 펄스 신호 생성 회로(280)와, OR 회로(290)로 구성된다. 제2 에지 펄스 신호 생성 회로(270) 및 제3 에지 펄스 신호 생성 회로(280)의 입력단자에는, 각각 제1의 배듀티 펄스 신호(D1) 및 제2의 배듀티 펄스 신호(D2)가 입력되도록 구성된다. 제2 에지 펄스 신호 생성 회로(270) 및 제3 에지 펄스 신호 생성 회로(280)의 출력 단자는, OR 회로(290)의 입력에 접속되어 있다.
OR 회로(290)의 출력 단자는, 종구동 펄스 생성부(180)에 접속된다. OR 회로(290)의 출력 단자로부터는, 제2 에지 펄스 신호(J)가 출력되도록 구성된다. 즉, 도 8의 구성의 제어 회로(60b)에서는, 에지 펄스 생성부(250)는, 주구동 펄스 신호(A)에 의거하여 제1 에지 펄스 신호(E)를 생성하고, 또한, 제1의 배듀티 펄스 신호(D1) 및 제2의 배듀티 펄스 신호(D2)에 의거하여 제2 에지 펄스 신호(J)를 생성하도록 구성된다.
또한, 상술한 바와 같이, 제1 에지 펄스 신호(E)는, 주구동 펄스 신호(A)의 네거 에지 타이밍 또는 주구동 펄스 신호(A)의 네거 에지 타이밍의 후에 최초에 발생하는 클록 펄스(B)의 타이밍과 동기하여 생성되도록 구성된다. 제1 에지 펄스 신호(E)가 주구동 펄스 신호(A)의 네거 에지 타이밍과 동기하여 생성되도록 하려면, 도 8에 도시하는 구성으로 하면 가능하다. 또한, 제1 에지 펄스 신호(E)가 주구동 펄스 신호(A)의 네거 에지 타이밍의 후에 최초에 발생하는 클록 펄스(B)의 타이밍과 동기하여 생성되도록 하려면, 도 10에 도시하는 구성으로 하면 가능하다.
제2 에지 펄스 신호(J)는, 배듀티 펄스 신호(D1, D2)의 네거 에지 타이밍과 동기하여 생성되도록 구성된다.
또한, 상기 클록 생성부(110), 분주 신호 배화부(200), 에지 펄스 생성부(250) 및 종구동 펄스 신호 생성부(180)는, 각각 본 발명에 관한 클록 생성부, 분주 신호 배화부, 에지 펄스 생성부 및 종구동 펄스 신호 생성부에 상당한다. 상기의 제1의 배듀티 펄스 신호(D1) 및 제2의 배듀티 펄스 신호(D2)는, 본 발명에 관한 배듀티 펄스 신호에 상당한다. 또한, 상기의 제1 분주 펄스 신호(I1) 및 제2 분주 펄스 신호(I2)는, 본 발명에 관한 분주 신호에 상당한다.
<제2의 실시 형태로서의 제어 회로(60b)의 동작>
계속해서, 제2의 실시 형태로서의 제어 회로(60b)의 동작에 관해, 도 9 내지 도 11을 이용하여 설명한다.
도 9는, 도 8에 도시한 제2의 실시 형태로서의 제어 회로(60b)의 동작을 도시하는 타이밍 차트이다. 도 9 중에 도시하는 A, B, C, D1, D2, E, F1, F2, G, H, I1, I2, 및 J는, 도 8 중에 도시하는 주구동 펄스 신호(A), 클록 펄스(B), 주스위치 온 폭 펄스 신호(C), 제1의 배듀티 펄스 신호(D1), 제2의 배듀티 펄스 신호(D2), 제1 에지 펄스 신호(E), 제2 에지 펄스 신호 생성 회로(270)의 출력 신호(F1), 제3 에지 펄스 신호 생성 회로(280)의 출력 신호(F2), 종구동 펄스 신호(G), D플립플롭(221)의 출력 신호(H), 제1 분주 펄스 신호(I1), 제2 분주 펄스 신호(I2) 및 제2 에지 펄스 신호(J)의 각 전압 파형을 나타낸다.
도 11은, 도 10에 도시한 제어 회로(60b)의 동작을 도시하는 타이밍 차트이다. 도 11 중에 도시하는 A, B, C, D1, D2, E, F1, F2, G, H, I1, I2, 및 J는, 도 10 중에 도시하는 주구동 펄스 신호(A), 클록 펄스(B), 주스위치 온 폭 펄스 신호(C), 제1의 배듀티 펄스 신호(D1), 제2의 배듀티 펄스 신호(D2), 제1 에지 펄스 신호(E), 제2 에지 펄스 신호 생성 회로(270)의 출력 신호(F1), 제3 에지 펄스 신호 생성 회로(280)의 출력 신호(F2), 종구동 펄스 신호(G), D플립플롭(221)의 출력 신호(H), 제1 분주 펄스 신호(I1), 제2 분주 펄스 신호(I2), 및 제2 에지 펄스 신호(J)의 각 전압 파형을 나타낸다.
도 11 중의 주구동 펄스 신호(A)는, 도 1의 주스위치(Q1)를 구동 제어하는 신호와 동기하여 있다. 또한, 도 9 중의 클록 펄스(B)는, 예를 들면, 15MHz의 주파수의 펄스로서 설정되어 있다. 주스위치 온 폭 펄스 신호(C)는, 주스위치(Q1)의 온 시간 정보를 나타내는 신호로서 생성된다. 주스위치 온 폭 펄스 생성 회로(130)로서 D플립플롭(131)을 이용한 경우, D플립플롭(131)은, CLK단자에 입력된 클록 펄스의 포지 에지의 타이밍에서의 D단자의 입력의 값이 Q단자에 출력된다.
도 11 중의 시각(t1 내지 t4)에서, 주스위치 온 폭 펄스(C)는, 예를 들면 주구동 펄스 신호(A)가 High가 된 시각(도 9 중의 시각(t1)) 후의 최초의 클록 펄스(B)의 포지 에지 타이밍(도 9 중의 시각(t2))에서 Low로부터 High가 된다. 그 후(도 9 중의 시각(t2)의 후), 주스위치 온 폭 펄스 신호(C)는, 예를 들면, 주구동 펄스 신호(A)가 Low가 된 시각(도 9 중의 시각(t3)) 후의 최초의 클록 펄스(B)의 포지 에지 타이밍(도 9 중의 시각(t4))에서 High로부터 Low가 된다.
이와 같이 하여, 분주 신호 배화부(200)는, 주구동 펄스 신호(A) 및 클록 펄스(B)에 의거하여, 주스위치(Q1)의 온 시간 정보를 나타내는 주스위치 온 폭 펄스 신호(C)를 생성한다.
분주 신호 배화부(200) 내의 분주 회로(220)를, 예를 들면, 도 8에 도시하는 바와 같이 D플립플롭(221)과, AND 회로(222)와, AND 회로(223)로 구성한 경우, D플립플롭(221)은, D단자 입력의 값이 High이면서 CLK단자 입력의 값이 Low로부터 High로 전환되는 타이밍(도 9 중의 시각(t2))에서 D단자 입력의 값 High가 출력 단자(Q)에 출력되고, 재차 CLK단자 입력의 값이 Low로부터 High로 전환되는 타이밍(도 8 중의 시각(t5))까지 출력(Q)의 값은 유지된다(도 9 중의 H).
또한, AND 회로(222) 입력단자의 일단에는, D플립플롭(221)의 출력(Q)이 접속되고, AND 회로(223) 입력단자의 일단에는, D플립플롭(221)에서의 출력(Q)의 반전 신호가 접속되어 있기 때문에, AND 회로(222) 및 AND 회로(223) 각각의 출력 신호는, 주스위치 온 폭 펄스 신호(C)가 High가 되는, 주스위치(Q1)의 온 시간 정보로서의 펄스를, 제1 분주 펄스 신호(I1) 및 제2 분주 펄스 신호(I2)로서 교대로 배분하는 형태가 된다.
따라서 예를 들면, 시각(t2 내지 t4)에서의 주스위치 온 폭 펄스 신호(C)의 High의 펄스는, 시각(t2 내지 t4)에서의 제1 분주 펄스 신호(I1)의 High의 펄스와 동기하여 제1 분주 펄스 신호(I1)로서 나타나고, 시각(t5 내지 t8)에서의 주스위치 온 폭 펄스 신호(C)의 High의 펄스는, 시각(t5 내지 t8)에서의 제2 분주 펄스 신호(I2)의 High의 펄스와 동기하여 제2 분주 펄스 신호(I2)로서 나타난다.
분주 신호 배화부(200) 내의 배듀티 펄스 신호 생성 회로(240)를, 예를 들면, 도 8에 도시하는 바와 같이, 제1 업 다운 카운터(241), 제2 업 다운 카운터(243), OR 회로(242) 및 OR 회로(244)로 구성한 경우, 제1 업 다운 카운터(241)는, UP/DOWN단자 입력의 값이 High인 기간(도 9 중의 시각(t2) 내지 시각(t4)), CLK단자에 입력된 펄스에 대응하여 Q0, Q1, Q3 … Qn단자로부터 신호가 출력되고 OR 회로(242)에 입력되고, 클록 펄스(B)가 카운트업된다. 그 때문에, 제1의 배듀티 펄스 신호(D1)는, UP/DOWN단자 입력의 값이 High인 기간(도 8 중의 시각(t2) 내지 시각(t4)), High가 된다.
그리고, UP/DOWN단자 입력의 값이 High로부터 Low가 된 시각(도 9 중의 시각(t4))의 후, 제1 업 다운 카운터(241)는, UP/DOWN단자 입력의 값이 High인 기간(도 9 중의 시각(t2) 내지 시각(t4))에 클록 펄스(B)를 카운트업한 카운트수와 같은 카운트수로 클록 펄스(B)를 카운트다운한다. 그 때문에, 제1의 배듀티 펄스 신호(D1)는, UP/DOWN단자 입력의 값이 High인 기간(도 9 중의 시각(t2) 내지 시각(t4))과 같은 시간(도 9 중의 시간(T1)), High가 된다. 그 결과, 제1의 배듀티 펄스 신호(D1)는, 제1 분주 펄스 신호(I1)(도 9 중의 시간(T1))의 2배의 시간폭(도 9 중의 시간(T2))의 High 신호가 된다(도 9 중의 시각(t2) 내지 시각(t6)).
제2 업 다운 카운터(243) 및 OR 회로(244)에 관해서는, 제1 업 다운 카운터(241) 및 OR 회로(242)와 마찬가지의 동작이 되고, UP/DOWN단자에 입력된 제2 분주 펄스 신호(I2)(도 9 중의 시간(T3))의 2배의 시간폭(도 9 중의 시간 T4)을 갖는 제2 듀티 펄스 신호(D2)를 출력한다.
이와 같이 하여, 분주 신호 배화부(200)는, 주스위치 온 폭 펄스 신호(C)에 대해 주파수 및 듀디비를 1/n(예를 들면 n=2)으로 하는 n개의 분주 신호(제1 분주 펄스 신호(I1) 및 제2 분주 펄스 신호(I2))를 생성하고, 분주 신호에 대해 듀티를 2배로 하는 배듀티 펄스 신호(D1 및 D2)를 생성한다.
도 8에 도시하는 에지 펄스 생성부(250)는, 주구동 펄스 신호(A)에 의거하여 제1 에지 펄스 신호(E)를 생성하고, 제1의 배듀티 펄스 신호(D1) 및 제2의 배듀티 펄스 신호(D2)에 의거하여 제2 에지 펄스 신호(J)를 생성한다. 도 10에 도시하는 에지 펄스 생성부(250)는, 주스위치 온 폭 펄스(C)에 의거하여 제1 에지 펄스 신호(E)를 생성하고, 제1의 배듀티 펄스 신호(D1) 및 제2의 배듀티 펄스 신호(D2)에 의거하여 제2 에지 펄스 신호(J)를 생성한다.
도 8에 도시한 구성의 경우, 제1 에지 펄스 신호(E)는, 주구동 펄스 신호(A)의 네거 에지 타이밍(도 9 중의 시각(t3))과 동기하여 생성된다. 또한, 도 10에 도시한 구성의 경우, 제1 에지 펄스 신호(E)는, 주구동 펄스 신호(A)의 네거 에지 타이밍(도 11 중의 시각(t3))의 후에 최초에 발생하는 클록 펄스(B)의 타이밍(도 11 중의 시간 시각(t4))과 동기하여 생성된다.
제2 에지 펄스 신호(J)는, 제1의 배듀티 펄스 신호(D1) 및 제2의 배듀티 펄스 신호(D2) 각각의 네거 에지 타이밍(도 8 중의 시각(t6 및 t10))과 동기하여 생성된다.
종구동 펄스 신호 생성부(180)는, 제1 에지 펄스 신호(E점) 및 제2 에지 펄스 신호(J)에 의거하여, 종구동 펄스 신호(G)를 생성한다. 도 8에 도시한 구성의 경우, 종구동 펄스 신호(G)는, 제1 에지 펄스 신호(E)의 발생 타이밍(도 9 중의 시각(t3))을 시점으로 하고, 제2 에지 펄스 신호(J)의 발생 타이밍(도 9 중의 시각(t6))을 종점으로 한 High 레벨 신호가 된다. 또한, 도 11에 도시한 구성의 경우, 제1 에지 펄스 신호(E)의 발생 타이밍(도 11 중의 시각(t4))을 시점으로 하고, 제2 에지 펄스 신호(J)의 발생 타이밍(도 11 중의 시각(t6))을 종점으로 한 High 레벨 신호가 된다.
또한, 도 10에 도시하는 제어 회로(60b)에서는, 주스위치 온 폭 펄스 신호(C)의 종점(도 11 중의 시각(t4))을 클록 펄스(B)의 타이밍에 동기시키기 때문에, 주구동 펄스 신호(A)의 네거 에지 타이밍(도 11 중의 시각(t3))과 동기하여 제1 에지 펄스 신호(E)를 생성하는 방법보다도, 정확하게 종구동 펄스 신호(G)를 생성하는 것이 가능해진다. 구체적으로는, 도 11 중에 도시되어는 시간(△T)의 분만큼 주구동 펄스 신호(A)와 종구동 펄스 신호(G)를 근사시킬 수 있게 된다.
이상, 설명한 바와 같이, 제2의 실시 형태에 의하면, 클록 생성부(110)에 의해 소정의 주파수의 클록 펄스(B)가 생성된다. 또한, 분주 신호 배화부(200)에 의해 주컨버터(70)의 주스위치(Q1)를 스위칭 구동하는 주구동 펄스 신호(A) 및 클록 펄스(B)에 의거하여, 주스위치(Q1)의 온 시간 정보를 나타내는 주스위치 온 폭 펄스 신호(C)가 생성되고, 주스위치 온 폭 펄스 신호(C)에 대해 주파수 및 듀디비를 1/n(예를 들면 n=2)으로 하는 n개의 분주 신호(제1 분주 펄스 신호(I1) 및 제2 분주 펄스 신호(I2))가 생성되고, 분주 신호에 대해 듀티를 2배로 하는 배듀티 펄스 신호(제1의 배듀티 펄스 신호(D1) 및 제2의 배듀티 펄스 신호(D2))가 생성된다. 또한, 에지 펄스 생성부(250)에 의해 주구동 펄스 신호(A)에 의거하여 제1 에지 펄스 신호(E)가 생성되고, 배듀티 펄스 신호에 의거하여 제2 에지 펄스 신호(J)가 생성된다. 종구동 펄스 신호 생성부(180)에 의해, 제1 에지 펄스 신호(E) 및 제2 에지 펄스 신호(J)에 의거하여, 주스위치의 온 시간폭과 종스위치의 온 시간폭이 동일하게 되도록 종스위치(Q2)를 스위칭 구동하는 종구동 펄스 신호(G)가 생성되기 때문에, 주컨버터(70)의 스위칭 동작의 듀티가 변화하는 경우라도, 주컨버터(70)와 종컨버터(80) 각각의 스위칭 전류의 온 시간폭을 개략 같은 폭으로 정돈할 수 있다. 이에 의해, 부품 편차의 영향이 적고 양산에 적합한 인터리브 전원을 용이하게 실현할 수 있다.
또한, 제2의 실시 형태에 의하면, 제1 에지 펄스 신호(E)는, 주구동 펄스 신호(A)의 네거 에지 타이밍 또는 주구동 펄스 신호(A)의 네거 에지 타이밍의 후에 최초에 발생하는 클록 펄스(B)의 타이밍과 동기하여 생성되기 때문에, 주컨버터(70)의 스위칭 동작의 듀티가 변화하는 경우라도, 주컨버터(70)와 종컨버터(80) 각각의 스위칭 전류의 온 시간폭을 개략 같은 폭으로 정확하면서 확실하게 정돈할 수 있다. 특히, 주구동 펄스 신호(A)의 네거 에지 타이밍의 후에 최초에 발생하는 클록 펄스(B)의 타이밍과 동기하여 제1 에지 펄스 신호(E)를 생성하는 방법은, 주구동 펄스 신호(A)의 종점을 클록 펄스의 타이밍에 동기시키기 때문에, 주구동 펄스 신호(A)의 네거 에지 타이밍과 동기하여 제1 에지 펄스(E)를 생성하는 방법보다도 더욱 정확하게 종스위칭 구동 펄스 신호(G)를 생성하는 것이 가능해진다.
또한, 제2의 실시 형태에 의하면, 제2 에지 펄스 신호(J)는, 배듀티 펄스 신호(D1, D2)의 네거 에지 타이밍과 동기하여 생성되기 때문에, 주컨버터(70)의 스위칭 동작의 듀티가 변화하는 경우라도, 주컨버터(70)와 종컨버터(80) 각각의 스위칭 전류의 온 시간폭을 같은 폭으로 정돈할 수 있다.
이상, 본 발명의 실시 형태에 관해 설명하였지만, 본 발명은, 상술한 실시 형태로 한정되는 것이 아니고, 본 발명의 요지를 일탈하지 않는 범위 내에서 다양한 변형이나 응용이 가능하다.
1 : 인터리브 전원
10 : 정류 회로
20 : 트랜스
60a, 60b, 60c : 제어 회로
70 : 주컨버터
80 : 종컨버터
110 : 클록 생성부
120 : 신호 배화부
130 : 주스위치 온 폭 펄스 생성 회로
140 : 배듀티 펄스 신호 생성부
150 : 에지 펄스 생성부
160 : 제1 에지 펄스 신호 생성 회로
170 : 제2 에지 펄스 신호 생성 회로
180 : 종구동 펄스 신호 생성부
200 : 분주 신호 배화부
220 : 분주 회로
240 : 배듀티 펄스 신호 생성 회로
250 : 에지 펄스 생성부

Claims (8)

  1. 스위칭 동작하는 주스위치를 갖는 주컨버터와, 상기 주스위치의 스위칭 동작에 대해 소정의 위상차로 스위칭하는 종스위치를 갖는 종컨버터를 구비하고, 상기 주컨버터와 상기 종컨버터의 사이에서 주종 관계를 구성하는 인터리브 전원용의 상기 종스위치의 스위칭 동작을 제어하는 제어 회로에 있어서,
    소정의 주파수의 클록 펄스를 생성하는 클록 생성부와,
    상기 주컨버터의 주스위치를 스위칭 구동하는 주구동 펄스 신호 및 상기 클록 펄스에 의거하여, 상기 주스위치의 온 시간 정보를 나타내는 주스위치 온 폭 펄스 신호를 생성하고, 상기 주스위치 온 폭 펄스 신호에 대해 2배의 듀티의 배듀티 펄스 신호를 생성하는 신호 배화부와,
    상기 주구동 펄스 신호에 의거하여 제1 에지 펄스 신호를 생성하고, 상기 배듀티 펄스 신호에 의거하여 제2 에지 펄스 신호를 생성하는 에지 펄스 생성부와,
    상기 제1 에지 펄스 신호 및 상기 제2 에지 펄스 신호에 의거하여, 상기 주스위치의 온 시간폭과 상기 종스위치의 온 시간폭이 동일하게 되도록 상기 종스위치를 스위칭 구동하는 종구동 펄스 신호를 생성하는 종구동 펄스 신호 생성부를 적어도 포함하는 것을 특징으로 하는 제어 회로.
  2. 제1항에 있어서,
    상기 제1 에지 펄스 신호는, 상기 주구동 펄스 신호의 네거 에지 타이밍 또는 상기 주구동 펄스 신호의 네거 에지 타이밍의 후에 최초에 발생하는 상기 클록 펄스의 타이밍과 동기하여 생성되는 것을 특징으로 하는 제어 회로.
  3. 제1항에 있어서,
    상기 제2 에지 펄스 신호는, 상기 배듀티 펄스 신호의 네거 에지 타이밍과 동기하여 생성되는 것을 특징으로 하는 제어 회로.
  4. 제1항에 기재한 제어 회로와,
    스위칭 동작하는 주스위치를 갖는 주컨버터와,
    상기 주스위치의 스위칭 동작에 대해 소정의 위상차로 스위칭하는 종스위치를 갖는 종컨버터를 구비하고,
    상기 주컨버터와 상기 종컨버터의 사이에서 주종 관계를 구성하는 것을 특징으로 하는 인터리브 전원.
  5. 스위칭 동작하는 주스위치를 갖는 주컨버터와, 상기 주스위치의 스위칭 동작에 대해 소정의 위상차로 스위칭하는 종스위치를 갖는 종컨버터를 구비하고, 상기 주컨버터와 상기 종컨버터의 사이에서 주종 관계를 구성하는 인터리브 전원용의 상기 종스위치의 스위칭 동작을 제어하는 제어 회로에 있어서,
    소정의 주파수의 클록 펄스를 생성하는 클록 생성부와,
    상기 주컨버터의 주스위치를 스위칭 구동하는 주구동 펄스 신호 및 상기 클록 펄스에 의거하여, 상기 주스위치의 온 시간 정보를 나타내는 주스위치 온 폭 펄스 신호를 생성하고, 상기 주스위치 온 폭 펄스 신호에 대해 주파수 및 듀디비를 1/n(n은 2 이상의 정수)으로 하는 n개의 분주 신호를 생성하고, 상기분주 신호에 대해 듀티를 2배로 하는 배듀티 펄스 신호를 생성하는 분주 신호 배화부와,
    상기 주구동 펄스 신호에 의거하여 제1 에지 펄스 신호를 생성하고, 상기 배듀티 펄스 신호에 의거하여 제2 에지 펄스 신호를 생성하는 에지 펄스 생성부와,
    상기 제1 에지 펄스 신호 및 상기 제2 에지 펄스 신호에 의거하여, 상기 주스위치의 온 시간폭과 상기 종스위치의 온 시간폭이 동일하게 되도록 상기 종스위치를 스위칭 구동하는 종구동 펄스 신호를 생성하는 종구동 펄스 신호 생성부를 적어도 포함하는 것을 특징으로 하는 제어 회로.
  6. 제5항에 있어서,
    상기 제1 에지 펄스 신호는, 상기 주구동 펄스 신호의 네거 에지 타이밍 또는 상기 주구동 펄스 신호의 네거 에지 타이밍의 후에 최초에 발생하는 상기 클록 펄스의 타이밍과 동기하여 생성되는 것을 특징으로 하는 제어 회로.
  7. 제5항에 있어서,
    상기 제2 에지 펄스 신호는, 상기 배듀티 펄스 신호의 네거 에지 타이밍과 동기하여 생성되는 것을 특징으로 하는 제어 회로.
  8. 청구항 5에 기재한 제어 회로와,
    스위칭 동작하는 주스위치를 갖는 주컨버터와,
    상기 주스위치의 스위칭 동작에 대해 소정의 위상차로 스위칭하는 종스위치를 갖는 종컨버터를 적어도 포함하고,
    상기 주컨버터와 상기 종컨버터의 사이에서 주종 관계를 구성하는 것을 특징으로 하는 인터리브 전원.
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