KR101424095B1 - 금속간 화합물의 성장을 억제하는 방법 - Google Patents

금속간 화합물의 성장을 억제하는 방법 Download PDF

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Abstract

본 발명은 다음 단계들: (ⅰ) 그 위에 적어도 하나의 금속 패드 층이 적층되어 있으며, 적어도 하나의 솔더 박막이 금속 패드 층 상에 적층되어 있는 기판을 포함하는 기판 요소를 준비한 다음, 리플로우 공정을 수행하는 단계; 및 (ⅱ) 상기 기판 요소 상에 적절한 두께를 갖는 솔더 범프를 더 적층하는 단계;를 포함하는 금속간 화합물의 성장을 억제하는 방법에 관한 것으로서, 솔더 박막의 적절한 열처리 후에 솔더 박막과 금속 패드 내의 금속의 반응에 의해 금속간 화합물 박막이 형성되는 것을 특징으로 한다. 본 발명에 있어서, 금속간 화합물 박막의 형성은 금속간 화합물의 성장을 늦출 수 있고 금속간 화합물의 변태(transformation)를 방지할 수 있다.

Description

금속간 화합물의 성장을 억제하는 방법{METHOD FOR INHIBITING GROWTH OF INTERMETALLIC COMPOUNDS}
본 발명은 금속간 화합물의 성장을 억제하는 방법에 관한 것이다. 구체적으로, 솔더 박막을 금속 패드 층과 반응시킴으로써 형성되는 금속간 화합물의 성장을 억제하는 방법이 나타난다. 이에 더하여, 본 발명은 플립-칩 접합 구조(structure of flip-chip bonding)에 관한 것이다.
반도체 및 패키지 기술에 있어서의 발전 동향은 칩 상의 부품 집적도를 증가시키는 것이며, 상호 접속(interconnection)이 점점 더 작아지고 있다. 현재, 플립-칩 접합 공정에서 솔더 범프(solder bump)의 사이즈(직경)는 약 100㎛ 이다. 도 1, 도 2A 및 도 2B를 참조하면, 종래의 플립-칩에서의 솔더 범프가 나타나 있다. 종래의 솔더 범프를 마련하는 방법은 다음을 포함한다: 마이크로범프(microbumps)를 포함하는 반도체 칩 요소(1)가 형성되도록, 실리콘(Si) 기판(11) 상에 5㎛ 두께의 Cu 패드 층(12)을 적층하는 단계; Cu 패드 층(12) 상에 3㎛ 두께의 Ni 패드 층(13)을 적층하는 단계; 및 Ni 패드 층(13) 상에 70-100㎛ 두께의 솔더(14)를 적층하는 단계. 이에 더하여, 반도체 칩 요소(1)는 플립 칩 공정을 통해 얻어진다. 즉, 반도체 칩 요소(1)는 Cu 패드 층(22) 및 Ni 패드 층(23)을 구비하는 실리콘 기판(21)에 해당하는 부품(2)과 상호 연결되어 있다.
3D IC 내에 있는 마이크로범프와 같은 소형 범프에 있어서, 범프의 총 높이는 대략 20㎛ 이며, 여기서 솔더의 두께는 10㎛ 를 넘고, 상측 및 하측에 있는 Cu 패드 층 또는 Ni 패드 층(under-bump-metallization, UBM)은 각각 약 8㎛ 이다. 접합 공정(적어도 3번의 리플로우 공정(reflowing process)) 또는 잠시 동안의 사용으로 인해 솔더 범프는 결국 Cu-Sn, Ni-Sn 또는 Cu-Ni-Sn과 같은 금속간 화합물을 갖는 범프로 전체적으로 변태(transformation)된다. 상기 금속간 화합물은 깨지기 쉬워 솔더 범프의 기계적 성질에 심각하게 영향을 미치도록 잘 파손된다는 것은 알려져 있다. 예로써, 부품이 휴대용 제품에 사용되는 경우 제품을 떨어뜨리거나 충격을 가하면 범프가 파손될 수 있다. 근래에는, 상기 언급된 문제점을 개선하기 위해, Ni 층이 마이크로 범프 상에 확산 배리어 층(diffusion barrier layer)으로서 적층된다. 그러나, 이러한 방법은 비용이 많이 들고, Ni의 높은 스트레스로 인해 범프의 기계적 성질의 측면에서 부정적인 효과가 발현된다.
패키지 기술에서, 솔더로서는 주석 솔더(tin solder)가 일반적으로 사용된다. 예전의 패키지 산업에서는 유텍틱 SnPb 솔더(eutectic SnPb solder)가 용융 상태(약 220℃)의 Cu 또는 Ni에 접합되었다. 그러나, 유텍틱 SnPb 솔더는 Cu3-Sn 및/또는 Cu6-Sn5 와 같은 금속간 화합물을 형성하기 위해 Cu와 반응하게 된다. 납을 함유하는 재료는 환경에 유해하고, 환경 보호 의무가 중요해지고 있기 때문에 이러한 종류의 유텍틱 SnPb 재료는 플립 칩 범프 내의 솔더로서 사용되는 것이 금지되고, 그 대신에 무연 솔더(lead free solder)가 사용된다.
현재, 주석-은 또는 주석-은-구리 등과 같이 종래의 유텍틱 SnPb 솔더보다 약 50℃ 더 높은 융점을 갖는 무연 솔더가 일반적으로 사용된다. 이후, 무연 솔더는 250-260℃에서의 접합 공정을 거쳐야 한다. 그러나, 대부분의 무연 솔더는 Cu 및 Ni과 비교적 빠르게 반응하여 두꺼운 금속간 화합물(예를 들어 Cu-Sn 화합물)을 형성한다. 솔더 범프의 기계적 성질은 우수하고 스트레스를 흡수할 수 있지만, 형성되는 Cu-Sn 금속간 화합물은 만족스럽지 못한 기계적 성질(예를 들어, 잘 파손되는 성질(fragility))을 갖는다. 따라서, 두꺼운 Cu-Sn 금속간 화합물을 갖는 전체 구조는 스트레스를 받으며, Cu-Sn 금속간 화합물 내에서 취성 파괴(brittle fracture)가 쉽게 일어나고, 이는 전체 구조를 깨뜨리는 원인이 된다.
Cu는 Sn과 빠르게 반응하는데, 이러한 반응과 그 이후의 성장은 상온에서도 일어난다. 선행 기술에서는 금속간 화합물(예를 들어, Cu6Sn5)을 억제하거나 제어할 수 없다. 일반적으로, 큰 사이즈의 솔더 범프(예를 들어, 플립 칩에서의 솔더 범프)에 있어서는, 솔더 범프 상에 형성되는 금속간 화합물이 기계적 성질에 심각한 영향을 미치지는 않는다. 이와 대조적으로, 매우 작은 사이즈의 솔더 범프(예를 들어, 3D IC 공정에서의 마이크로 범프)에서는, 마이크로 범프 상의 솔더의 부피는 전형적인 플립 칩 공정에서의 솔더 범프 부피의 단지 100분의 1에 불과하며, 적어도 10회의 리플로우 공정(reflowing processes)과 같은 접합 공정 또는 잠시 동안의 사용으로 인해 마이크로 범프는 깨지기 쉬우며 마이크로 범프의 기계적 성질에 심각하게 영향을 미칠 Cu-Sn 금속간 화합물을 함유하는 범프로 빠르게 변태된다.
현재, 이러한 문제점을 해결하기 위한 방안은 마이크로 범프 상에 Ni 층을 확산 배리어 층으로서 적층시키는 것이다. 그러나, 이러한 방법은 비용이 많이 들고, Ni의 높은 스트레스로 인해 기계적 성질의 측면에서 부정적 효과가 발현된다.
다른 선행 기술에서는, Cu 및 Ni이 공동-스퍼터링(co-sputtering)법에 의해 적층된다. 그러나, 이러한 방법은 비용이 많이 들고, 이러한 방법을 사용하는 것으로는 더 두꺼운 필름을 형성할 수 없다. 아울러, 무연 솔더가 Cu 및 Ni과 반응하는 속도는 납을 함유하는 솔더가 Cu 및 Ni과 반응하는 속도보다 훨씬 더 빠르기 때문에 무연 솔더는 이러한 방법에 사용될 수 없다.
미국 특허 No. 6716738 B2 (2004.04.06)는 “전기도금에 의한 플립 칩 상호연결용 다층 UBM의 제조 방법(Method of fabrication multilayered UBM for flip chip interconnections by electroplating).”을 개시한다. 해당 특허는 전류 밀도를 조절함으로써 Cu-Ni 합금 층을 전기 도금하는 방법에 관한 것이다. Cu-Ni 합금 층은 스트레스를 제어하는데 사용되는 것으로서 금속 층의 구성 성분에 해당하며, 여기서 Ni 층은 솔더가 Cu 및 Ni과 반응하여 형성된 화합물의 성장을 억제하는 반응 배리어 층으로서 사용된다. 그러나, Cu 층 및 Ni 층을 동시에 도금하는 공정은 복잡하며, 금속 층의 구성 성분 및 스트레스는 제어하기가 어렵다. 금속 층의 생산율 및 안정성은 나쁘다. 더욱이, Cu는 솔더와 반응한다.
미국 특허 No. 6602777 (2003.08.05)는 “솔더 연결부위에 있어서 금속간 화합물의 형성을 제어하는 방법(Method for controlling the formation of intermetallic compound in solder joints).” 을 개시한다. 해당 특허는 솔더 내의 Cu 농도를 조절함으로써 제어되는 솔더와 Ni 사이의 반응에 의해 형성되는 금속간 화합물(예를 들어, (Cu1 - xNix)6Sn5 또는 (Ni1 - yCuy)3Sn4)에 관한 것이다. 그러나, 솔더 및 Cu에 의해 형성되는 금속간 화합물의 성장은 이러한 방법에 의해 제어될 수 없다.
대만 특허 No. I338344 (2011.03.01)는 “금속간 화합물의 성장을 억제하는 솔더 범프를 구비한 반도체 칩 및 이를 제조하는 방법(Semiconductor chip with solder bump suppressing growth of inter-metallic compound and method of fabricating the same).” 을 개시한다. 해당 특허는 침투 층의 재료가 금속간 화합물의 성장이 억제될 수 있도록 솔더 범프를 다성분계 솔더 범프로 변화시키기 위해 솔더 범프 내로 어떻게 침투하는지에 관한 것이다. 그러나, Cu-Sn 금속간 화합물의 억제는 제한적이다.
간행 문헌(“Cu를 약간 함유한 Sn(Cu) 솔더와의 반응에 의한 Cu-Ni(P) 기판 내의 Ni3P 결정 층의 성장에 대한 억제(Retarding growth of Ni3P crystalline layer in Ni(P) substrate by reacting with Cu-bearing Sn(Cu) solders)”, S. J. Wang, C. Y. Liu, Scripta Materialia 49 (2003) 813-818)은 Ni3P의 형성이 억제되도록 SN-Cu 솔더 내의 Cu 농도를 조절함으로써 제어되는 솔더 및 Ni의 반응에 관한 것이다. 그러나, Cu-Sn 또는 Ni-Sn 화합물의 성장은 억제되지 않는다.
상술한 문제점 및 불이익을 개선하기 위해, 본 발명은 솔더 및 Cu 사이에 형성되는 금속간 화합물, 즉 접합 공정에 앞서 솔더 및 Cu 의 빠른 반응에 의해 형성되는 금속간 화합물(예를 들어, Sn-Cu 화합물)의 두께 성장을 제어하며, 접합 공정 이후에 금속간 화합물의 두께 성장을 억제하는 방법을 제공한다.
본 발명의 목적은 다음의 단계들을 포함하는 금속간 화합물의 성장을 억제하는 방법을 제공하는 것이다:
(ⅰ) 다음의 단계들을 포함하는 기판 요소를 준비하는 단계: 및
(ⅰ-1) 적어도 하나의 금속 패드 층을 기판 상에 적층하는 단계;
(ⅰ-2) 적어도 하나의 솔더 박막을 금속 패드 층 상에 적층한 다음, 기판 요소를 얻기 위해 열처리를 수행하는 단계(여기서, 열처리는 액상에서의 리플로우 공정 또는 고상의 에이징 공정(solid state aging process)일 수 있음); 및 적절한 두께를 갖는 솔더 범프를 기판 요소 상에 적층하는 단계; 및
(ⅱ) 기판 요소 및 다른 요소들을 접합하는 이어지는 접합 공정을 수행하는 단계.
본 발명은, 패키지 기술에 있어서, 특히 솔더 박막을 Cu 패드와 반응시킴으로써 형성되는 금속간 화합물의 성장을 억제하는데 이용된다. 본 발명의 상기 방법에 따르면, 솔더 박막은 칩 접합 공정에 앞서 기판 상에 있는 금속 패드 층 상에 적층되며, 그런 다음 열처리가 수행된다. 이에 더하여, 이어지는 플립 칩 접합 공정이 수행된다. 여기서, 솔더 박막은 금속간 화합물의 특성 및 형상을 변화시킬 수 있도록 먼저 금속간 화합물 박막을 형성하기 위해 금속 패드 내의 금속과 먼저 반응된다. 금속간 화합물 박막은 접합 공정에 앞서 솔더 박막 및 금속 패드 내의 금속의 반응에 의해 형성되므로, 접합 공정 이후에 솔더 범프의 금속간 화합물의 형성 속도는 억제된다.
도 3을 참조하면, 본 발명에 따른 방법을 보여주는 도식이 나타난다. 금속 층은 기판 상에 적층되고(단계: S201), 솔더 박막이 금속 패드 층 상에 적층되며(단계: S301), 다음으로 기판 요소를 얻기 위해 고온의 열처리가 수행된다. 여기서, 금속간 화합물 박막은 고온의 열처리가 수행된 이후에, 솔더 박막 및 금속 패드 내의 금속의 반응에 의해 형성된다(단계: S401). 다음으로, 적절한 두께를 갖는 솔더의 범프는 기판 요소 상에 적층된다(단계: S501). S101, S201, S301, S401, 및 S501 단계에 의해 기판 요소가 준비되는 즉시 이어지는 접합 공정이 더 수행될 수 있다(단계: S601).
본 발명의 방법에 있어서, 금속 패드 내의 금속 원자가 솔더와 반응하는 것을 피하기 위해 솔더 박막 및 금속 패드 내의 금속의 반응에 의해 형성되는 금속간 화합물 박막은 금속 패드 및 솔더 사이의 채널(channels)을 줄일 수 있으며, 솔더 범프의 금속간 화합물의 성장이 효율적으로 억제되도록 금속 패드 내의 금속을 솔더 범프로부터 격리시키는데 사용된다. 반도체 부품(예를 들어, 반도체 칩)이 플립 칩 접합 공정을 통해 얻어지는 경우, 금속간 화합물 박막은 먼저 솔더 및 기판 상의 금속 패드 사이에 형성되는데, 이러한 금속간 화합물 박막은 금속 패드 내의 금속 원자가 솔더 범프 내로 침투하는 것을 방지할 수 있다. 따라서, 리플로우 공정(reflowing process) 또는 멀티-리플로우 공정(multi-reflowing processes) 후에 솔더 범프의 금속간 화합물의 형성은 감소된다. 한편, 금속 패드 내의 금속 원자의 감소율 역시 감소된다.
본 발명의 또 다른 목적은 다음을 포함하는 플립-칩 접합 구조 또는 솔더의 계면을 제공하는 것이다:
(A) 다음을 포함하는 기판 요소:
(A-1) 기판;
(A-2) 기판 상에 적층되는 적어도 하나의 금속 패드 층;
(A-3) 금속 패드 층 상에 적층되는 적어도 하나의 솔더 박막; 및
(A-4) 기판 요소 상에 적층되는 것으로서, 적절한 두께를 갖는 솔더 범프;
(기판 (A)는 플립-칩 접합 구조를 얻기 위해 리플로우 공정에 의해 플립 칩 방식으로 다른 기판 요소에 접착될 수 있고, 기판 요소 (A)는 플립 칩 접합 공정에 앞서 박막 솔더 및 금속 패드 내의 금속의 반응에 의해 형성되는 연속적인 박층 구조(laminated structure) 또는 이와 유사한 구조를 갖는 금속간 화합물 박막을 포함함)
본 발명의 구조에 있어서, 금속간 화합물 박막은 금속 패드 내의 금속을 솔더 범프(interconnects)로부터 격리시키기 위해 이용된다. 따라서, 솔더 범프의 금속간 화합물 성장이 효율적으로 억제된다.
본 발명에 있어서, 금속 패드 층 또는 솔더를 적층시키는 방법은 이에 한정되지 않으며, 황산 구리(copper sulphate) 용액에 의해 구리가 적층되는 경우, 및 Sn2P2O7 와 AgI 용액에 의해 Sn-Ag 솔더가 적층되는 경우와 같은 선행기술에 따른 어떠한 적층 기술이라도 가능하다.
본 발명에 있어서, 기판은 이에 한정되지 않으며, 본 발명의 실시예에 따라 반도체 칩, 실리콘 칩, 폴리머, 또는 글라스가 가능하다.
본 발명에 있어서, 금속 패드는 이에 한정되지 않으며, 본 발명의 실시예에 따라 구리, 니켈, 금, 또는 이들의 합금 역시 가능하며, 바람직하게 본 발명의 실시예에 따른 구리가 가능하다. 본 발명에 따른 금속 패드의 두께 범위는 수 ㎛ 내지 100㎛ 일 수 있다.
본 발명에 있어서, 솔더는 이에 한정되지 않으며, 무연 솔더, 및 바람직하게 본 발명의 실시예에 따른 무연 솔더가 가능하다.
상기 솔더 박막은 본 발명의 실시예에 따라 4㎛ 이하, 및 바람직하게 2㎛ 일 수 있다. 본 발명에 있어서, 솔더 범프의 두께는 100㎛ 이하, 및 바람직하게 20㎛일 수 있다(접합 공정 이후).
본 발명에 따른 금속간 화합물의 성장 억제 방법은 특히 3D IC 산업(예를 들어 3D IC 패키지 기술), 중앙 처리 장치(CPU), 휴대폰(mobile phones), 이미지 프로세싱 칩(image processing chip), 다이나믹 램(dynamic random access memory, DRAM) 등의 분야에서 사용된다.
본 발명의 다른 목적, 장점, 및 신규한 특징들은 이어지는 상세한 설명이 수반되는 도면과 결합되는 경우 더욱 명확해질 것이다.
본 발명에 따르면, 금속간 화합물의 성장을 효과적으로 억제할 수 있다.
도 1은 플립 칩 방식의 종래의 솔더 범프에 대한 개략도이고;
도 2A는 SEM 플립 칩 방식의 종래의 솔더 범프의 SEM 횡단면 이미지이며;
도 2B는 20㎛ 두께를 갖는 플립 칩 방식의 종래의 마이크로범프의 SEM 횡단면 이미지이고;
도 3은 본 발명에 따른 방법을 나타내는 계통도이며;
도 4A는 본 발명의 방법에 따른 솔더 박막을 구비한 기판 요소의 일 실시예에 대한 개략도이고;
도 4B는 본 발명의 방법에 따른 솔더 층을 구비한 기판 요소의 일 실시예에 대한 개략도이며;
도 5A는 본 발명의 방법에 따라 2㎛ 두께의 솔더 박막이 적층된 5㎛ 두께를 갖는 Cu 패드의 SEM 횡단면 이미지이고;
도 5B는 본 발명의 방법에 따라 2㎛ 두께의 솔더 박막이 적층된 5㎛ 두께를 갖는 Cu 패드의 SEM 횡단면 이미지이며(솔더 박막을 구비한 Cu 패드는 260 ℃ 에서 10 분간의 리플로우 공정을 거친 것임);
도 6A는 본 발명의 방법에 따른 적절한 두께를 갖는 솔더 층을 구비한 2-㎛-SnAg 시료에 대한 SEM 횡단면 이미지이고(10분간의 예비-리플로우 공정(pre-reflowing process) 이후에 20㎛ 두께를 갖는 솔더 범프가 2-㎛-SnAg 시료 상에 더 적층되고, 제2 리플로우 공정이 260℃에서 1분간 수행됨);
도 6B는 본 발명의 방법에 따른 적절한 두께를 갖는 솔더 층을 구비한 2-㎛-SnAg 시료에 대한 SEM 횡단면 이미지이며(10분간의 예비-리플로우 공정(pre-reflowing process) 이후에 20㎛ 두께를 갖는 솔더 범프가 2-㎛-SnAg 시료 상에 더 적층되고, 제2 리플로우 공정이 260℃에서 5분간 수행됨);
도 6C는 본 발명의 방법에 따른 적절한 두께를 갖는 솔더 층을 구비한 2-㎛-SnAg 시료에 대한 SEM 횡단면 이미지이고(10분간의 예비-리플로우 공정(pre-reflowing process) 이후에 20㎛ 두께를 갖는 솔더 범프가 2-㎛-SnAg 시료 상에 더 적층되고, 제2 리플로우 공정이 260℃에서 10분간 수행됨);
도 7A는 본 발명의 방법에 따른 19-㎛-SnAg 시료에 대한 SEM 횡단면 이미지이고(19-㎛-SnAg 시료는 260℃에서 1분간 리플로우 공정을 거친 것임);
도 7B는 본 발명의 방법에 따른 19-㎛-SnAg 시료에 대한 SEM 횡단면 이미지이고(19-㎛-SnAg 시료는 260℃에서 5분간 리플로우 공정을 거친 것임);
도 7C는 본 발명의 방법에 따른 19-㎛-SnAg 시료에 대한 SEM 횡단면 이미지이고(19-㎛-SnAg 시료는 260℃에서 10분간 리플로우 공정을 거친 것임);
도 8은 260 ℃에서 리플로우 시간을 늘려감에 따른 Cu- Sn 금속간 화합물의 두께에 대한 변화 차트(chart)이다.
이하 본 발명은 실시예에 대한 참조와 함께 상세히 설명될 것이다. 다만, 본 발명은 많은 다른 형태로 구현될 수 있으며, 여기서 제시된 실시예에 한정되어 해석되어서는 아니된다. 그보다, 이러한 실시예들은 당업자에게 본 발명의 개념을 충분히 전달하기 위해 제공되는 것이다.
첫째로,솔더 박막을 구비하는 2-㎛-SnAg/Cu 패드 시료가 준비된다.
솔더 박막(2-㎛-SnAg 시료)을 구비하는 제1 시료 및 솔더 층(19-㎛-SnAg 시료)을 구비하는 제2 시료가 준비된다.
도 4A를 참조하면, 솔더 박막(2-㎛-SnAg 시료)을 구비하는 제1 시료는 다음의 단계들에 의해 준비된다:
첫째, 실리콘 칩은 제1 기판(31)으로서 사용되며, 그 위에는 5㎛의 두께를 갖는 제1 Cu 패드(Cu UBM)(321, 322, 32n; 이하 “32” 로 참조됨)가 적층된다. 2㎛의 두께를 갖는 SnAg 무연 솔더(331, 332, 33n; 이하 “33”으로 참조됨)가 제1 Cu 패드(32) 상에 적층된다. 다음으로, 260 ℃ 에서 10분간 리플로우 공정이 수행된다. 2-㎛-SnAg 시료가 얻어질 수 있도록, 무연 솔더의 리플로우 및 냉각 공정 이후에 Cu 및 무연 솔더의 반응에 의해 제1 박막 Cu-Sn 금속간 화합물(Cu-Sn IMC)이 형성된다.
도 4B를 참조하면, 솔더 층 19-㎛-SnAg 을 구비하는 제2 시료가 준비된다.
다른 실리콘 칩이 제2 기판(41)으로서 사용되며, 그 위에는 20㎛ 두께를 갖는 제2 Cu 패드(Cu UBM)(421, 422, 42n; 이하 “42” 로 참조됨)가 적층된다. 19㎛의 두께를 갖는 SnAg 무연 솔더 층(431, 432, 43n; 이하 “43”으로 참조됨)이 제2 Cu 패드(42) 상에 적층된다. 다음으로, 260℃에서 1-10분간 리플로우 공정이 수행된다. 19-㎛-SnAg 시료가 얻어질 수 있도록, 무연 솔더의 리플로우 및 냉각 공정 이후에 Cu 및 무연 솔더의 반응에 의해 제2 Cu-Sn 금속간 화합물(Cu-Sn IMC)이 형성된다.
상기 공정에 있어서, Cu-Sn 금속간 화합물 박막은 접합 공정에 앞서 제1 구리 패드 내의 구리 원자 및 솔더 박막(33)의 반응에 의해 형성되며, 여기서 제1 Cu 패드(32)가 솔더 범프(interconnection)와 격리되도록 하기 위해 Cu-Sn 금속간 화합물 박막은 Cu 원자가 Cu-Sn 금속간 화합물 박막을 통해 솔더와 반응하는 것을 억제할 수 있다.
본 발명의 실시예에 있어서, SEM은 솔더 범프를 테스트 하기 위해 260℃에서 5시간 동안 리플로우 공정을 거친 상기 시료의 구조의 횡단면 이미지를 검출하는데 사용된다.
도 5A, 및 5B를 참조하면, 상기 2-㎛-SnAg 시료가 나타난다. 도 5A는 이렇게 준비된 2-㎛-SnAg 시료의 SEM 횡단면 이미지를 보여준다. 도 5B는 10분간의 리플로우 공정 이후의 2-㎛-SnAg 시료의 SEM 횡단면 이미지를 보여준다. 10분간의 리플로우 공정 이후에, 상기 무연 솔더가 Cu-Sn 금속간 화합물로 완전히 반응되는 것이 명확히 관찰된다. Cu-Sn 금속간 화합물 구조는 박층 구조(laminated structure)이다. 따라서, 박층 구조를 갖는 Cu-Sn 금속간 화합물은 이어지는 접합 공정 과정에서 Cu 원자가 솔더의 배리어 층 내로 침투하는 것을 억제하는데 사용된다.
도 6A, 6B, 및 6C를 참조하면, 20㎛의 두께를 갖는 솔더 범프가 260℃에서 10분간의 예비-리플로우 공정 이후에 얻어진 2-㎛-SnAg 시료 상에 적층되고, 다음으로 260℃에서 제2 리플로우 공정이 수행된다. 각각 1분간(도 6A), 5분간(도 6B), 및 10분간(도 6C)의 제2 리플로우 공정 후의 2-㎛-SnAg 시료의 SEM 횡단면 이미지가 나타난다. 도 6C에 나타난 바와 같이, Cu-Sn 금속간 화합물 박막은 10분간의 제2 리플로우 공정 이후에 박층 구조를 유지한다. 따라서, Cu-Sn 금속간 화합물 박막 은 Cu 원자가 솔더와 반응하는 것이 어려워지도록 Cu 원자가 솔더 내로 침투하는 것을 억제할 수 있다.
다른 측면에서, 테스트의 결과는 솔더 박막이 Cu 패드 상에 첫번째로 적층된 것이 아닌 경우(제2 시료)에 Cu-Sn 금속간 화합물이 상대적으로 빨리 성장한다는 것을 보여준다. 각각 1분간(도 7A), 5분간(도 7B), 및 10분간(도 7C)의 리플로우 공정 후의 19-㎛-SnAg 시료의 SEM 횡단면 이미지가 나타난다. 도 7A, 7B 및 7C를 참조하면, Cu-Sn 금속간 화합물의 두께는 리플로우 시간이 증가함에 따라 증가한다는 것이 나타난다. Cu-Sn 금속간 화합물의 형태는 Cu 원자가 Cu-Sn 금속간 화합물을 통해 솔더 내로 쉽게 침투하여 솔더와 반응할 수 있도록 반원 형태이다. 따라서, Cu-Sn 금속간 화합물의 두께는 리플로우 시간이 증가함에 따라 크게 증가한다.
도 8을 참조하면, 변화 차트는 리플로우 시간이 증가함에 따른 Cu-Sn 금속간 화합물의 두께를 나타낸다. 도 8에 나타나듯이, 이미 10분간의 예비-리플로우 공정을 거친 2-㎛-SnAg 시료의 Cu-Sn 금속간 화합물은 제2 리플로우 시간이 증가함에 따라 Cu-Sn 금속간 화합물의 두께가 크게 증가하지 않고 단지 0.2㎛ 증가한다. 그러나, 19-㎛-SnAg 시료의 Cu-Sn 금속간 화합물의 두께는 10분간의 리프로우 공정 후에 1.6㎛ 증가하였다. 따라서, 이는 Cu-Sn 금속간 화합물의 두께 성장은 본 발명에 따른 접합 공정에 앞서 금속 패드 상에 적층된 솔더 박막을 통해 억제될 수 있다는 것을 증명한다. 한편, Cu 패드는, Cu 패드의 두께 감소율이 명백히 감소되도록 솔더 범프와 격리된다.
아울러, 본 발명의 금속간 화합물의 성장을 억제하기 위한 방법에 따라, 금속간 화합물의 성장을 억제하는 메커니즘은 다음의 이유들에 기인한다:
(1) 박막 솔더가 접합 공정에 앞서 금속 패드 상에 적층되지 않는다면, 반원에 유사한 구조를 갖는 Cu-Sn 금속간 화합물(예를 들어, Cu6Sn5 화합물)이 형성된다. 1분간의 리플로우 공정 이후 19-㎛-SnAg 시료 내의 Cu-Sn 금속간 화합물의 형태는 도 7A에 나타난다. Cu-Sn 금속간 화합물의 형태를 관찰할 수 있도록 19-㎛-SnAg 시료의 솔더 범프의 잔여물은 식각 용액에 의해 식각된다. 반원 구조를 갖는 Cu6Sn5 내에는 Cu 원자가 솔더 내로 침투하여 채널을 통해 솔더와 반응할 수 있도록 많은 채널들이 있다.
더욱이, 솔더 박막은 본 발명의 방법으로서의 접합 공정에 앞서 금속 패드 상에 적층된다. 10분간의 예비-리플로우 공정 이후, 2-㎛-AgSn 시료 상에 채널이 거의 없는 박층 유사 구조(similar laminated structure)를 갖는 Cu6Sn5 또는 Cu3Sn 화합물이 형성된다. 솔더는 단지 2㎛ 이고, Cu-Sn 금속간 화합물 내의 채널이 닫히도록 10분간의 리플로우 공정 이후 완전히 소진된다. 따라서, 적절한 두께를 갖는 솔더가 2-㎛-AgSn 시료 상에 더 적층되는 경우, Cu 원자 및 2-㎛-AgSn 시료 상의 솔더의 반응은 효율적으로 억제될 수 있다.
(2) 솔더 박막은 매우 얇은 두께(예를 들어, 단지 2㎛)를 가지며, 리플로우 공정 이후에 완전히 소진된다. Cu6Sn5 화합물은 전체적으로 또는 부분적으로 박층 구조를 갖는 Cu3Sn 화합물로 변태될 수 있다. 밑에 있는 Cu는 Cu 원자 및 솔더의 반응이 효율적으로 억제되며, 또한 Cu-Sn 금속간 화합물의 두께 성장이 억제될 수 있도록 용이하게 솔더 내로 침투하지 못한다.
본 발명의 방법은 상술한 실시예에 따라 금속간 화합물의 성장을 억제하는 것으로 증명되었다. 금속간 화합물의 성장이 억제되는 즉시 Sn 위스커(whiskers)의 성장 역시 억제될 수 있다. 따라서, 본 발명은 Sn 위스커의 성장을 억제하는데 사용된다.
비록 본 발명은 바람직한 실시예와의 관계에서 설명되었으나, 아래 청구된 발명의 사상 및 범위를 벗어나지 않고 다른 많은 수정 및 변형이 가능함을 이해해야 한다.

Claims (10)

  1. 다음의 단계들을 포함하는 금속간 화합물의 성장을 억제하는 방법:
    (ⅰ) 금속 패드 및 Sn-Ag 솔더 박막을 포함하는 기판을 준비하는 단계로서 다음의 단계들을 포함하는 단계:
    (ⅰ-1) 적어도 하나의 금속 패드 층을 기판 상에 적층하는 단계; 및
    (ⅰ-2) 적어도 하나의 솔더 박막을 금속 패드 층 상에 적층한 다음, 금속 패드 및 솔더 박막을 포함하는 기판을 얻기 위해 열처리를 하는 단계; 및 솔더 범프를 금속 패드 및 솔더 박막을 포함하는 기판 상에 적층하는 단계; 및
    (ⅱ) 금속 패드 및 솔더 박막을 포함하는 기판과 금속 패드 및 솔더 박막을 포함하는 다른 기판들을 접합하는 접합 공정을 수행하는 단계.
    (플립-칩 접합 공정에 선행하는 솔더 박막에 대한 열처리 후에 솔더 박막과 금속 패드 내의 금속의 반응에 의해 금속간 화합물 박막이 형성되되, 상기 솔더 박막은 금속간 화합물로 완전히 반응됨)
  2. 제1항에 있어서,
    상기 기판은 반도체 칩 또는 실리콘 칩인 것을 특징으로 하는 금속간 화합물의 성장을 억제하는 방법.
  3. 제1항에 있어서,
    상기 금속 패드 내의 금속은 구리인 것을 특징으로 하는 금속간 화합물의 성장을 억제하는 방법.
  4. 제1항에 있어서,
    상기 솔더는 무연 솔더인 것을 특징으로 하는 금속간 화합물의 성장을 억제하는 방법.
  5. 제1항에 있어서,
    상기 솔더 박막의 두께는 2㎛ 내지 4㎛ 인 것을 특징으로 하는 금속간 화합물의 성장을 억제하는 방법.
  6. 기판;
    기판 상에 적층되는 적어도 하나의 금속 패드 층;
    플립-칩 공정에 선행하는 열처리에 의해 금속 패드 내의 금속과 금속 패드 상에 적층된 솔더 박박의 반응에 의해 형성되는 연속적인 박층 구조를 갖는 금속간 화합물 박막(단, 상기 솔더 박막은 금속간 화합물로 완전히 반응됨); 및
    금속 박막에 대한 열처리 후에 금속 패드 및 솔더 박막을 포함하는 기판 상에 적층되는 솔더 범프;를 포함하는 플립-칩 접합 구조.
  7. 제6항에 있어서,
    상기 기판은 반도체 칩 또는 실리콘 칩인 것을 특징으로 하는 플립-칩 접합 구조.
  8. 제6항에 있어서,
    상기 금속 패드 내의 금속은 구리인 것을 특징으로 하는 플립-칩 접합 구조.
  9. 제6항에 있어서,
    상기 솔더는 무연 솔더인 것을 특징으로 하는 플립-칩 접합 구조.
  10. 제6항에 있어서,
    상기 솔더 박막의 두께는 2㎛ 내지 4㎛ 인 것을 특징으로 하는 플립-칩 접합 구조.
KR1020120081954A 2011-08-09 2012-07-26 금속간 화합물의 성장을 억제하는 방법 KR101424095B1 (ko)

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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9227257B2 (en) 2012-04-24 2016-01-05 Seagate Technology Llc Laser subassembly metallization for heat assisted magnetic recording
TWI572436B (zh) * 2014-12-19 2017-03-01 中原大學 一種銲接結構及其製造方法
DE102016103585B4 (de) * 2016-02-29 2022-01-13 Infineon Technologies Ag Verfahren zum Herstellen eines Package mit lötbarem elektrischen Kontakt
JP6042577B1 (ja) * 2016-07-05 2016-12-14 有限会社 ナプラ 多層プリフォームシート
US10347602B1 (en) * 2018-07-23 2019-07-09 Mikro Mesa Technology Co., Ltd. Micro-bonding structure
US10388627B1 (en) * 2018-07-23 2019-08-20 Mikro Mesa Technology Co., Ltd. Micro-bonding structure and method of forming the same
CN110026705A (zh) * 2019-03-08 2019-07-19 南昌大学 一种增强Sn基钎料/Kovar合金互连焊点可靠性的镀层及其制备工艺
WO2023039786A1 (zh) * 2021-09-16 2023-03-23 京东方科技集团股份有限公司 阵列基板及其检测方法、发光装置
CN114226901B (zh) * 2021-12-31 2023-03-31 北京工业大学 一种多双孪晶组和细小晶粒构成的多晶结构焊点生成方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110031002A1 (en) * 2008-05-02 2011-02-10 Fujitsu Limited Printed wiring board having metal layers producing eutectic reaction

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11307565A (ja) * 1998-04-24 1999-11-05 Mitsubishi Electric Corp 半導体装置の電極およびその製造方法ならびに半導体装置
JP3910363B2 (ja) * 2000-12-28 2007-04-25 富士通株式会社 外部接続端子
JP4656275B2 (ja) * 2001-01-15 2011-03-23 日本電気株式会社 半導体装置の製造方法
US6602777B1 (en) 2001-12-28 2003-08-05 National Central University Method for controlling the formation of intermetallic compounds in solder joints
TW558821B (en) * 2002-05-29 2003-10-21 Via Tech Inc Under bump buffer metallurgy structure
US6716737B2 (en) 2002-07-29 2004-04-06 Hewlett-Packard Development Company, L.P. Method of forming a through-substrate interconnect
TWI261330B (en) * 2005-05-06 2006-09-01 Via Tech Inc Contact structure on chip and package thereof
DE102005051857A1 (de) * 2005-05-25 2007-02-22 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. UBM-PAD, Lötkontakt und Verfahren zur Herstellung einer Lötverbindung
JP4742844B2 (ja) * 2005-12-15 2011-08-10 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR100859641B1 (ko) 2006-02-20 2008-09-23 주식회사 네패스 금속간 화합물 성장을 억제시킨 솔더 범프가 형성된 반도체칩 및 제조 방법
JP4939891B2 (ja) * 2006-10-06 2012-05-30 株式会社日立製作所 電子装置
JP2009054790A (ja) * 2007-08-27 2009-03-12 Oki Electric Ind Co Ltd 半導体装置
JP4724192B2 (ja) * 2008-02-28 2011-07-13 株式会社東芝 電子部品の製造方法
JP2009283628A (ja) * 2008-05-21 2009-12-03 Tamura Seisakusho Co Ltd 半導体素子実装方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110031002A1 (en) * 2008-05-02 2011-02-10 Fujitsu Limited Printed wiring board having metal layers producing eutectic reaction

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