KR101393168B1 - 반도체 디바이스, 수납형 반도체 디바이스 및 반도체 디바이스 제조 방법 - Google Patents

반도체 디바이스, 수납형 반도체 디바이스 및 반도체 디바이스 제조 방법 Download PDF

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Abstract

반도체 디바이스는 반도체 기판, 반도체 기판 상의 무기 절연층 및 무기 절연층 상의 금속화층을 포함한다. 금속화층은 퓨즈 구조체를 포함한다. 적어도 퓨즈 구조체의 영역에서, 금속화층 및 무기 절연층은 공통 계면을 갖는다.

Description

반도체 디바이스, 수납형 반도체 디바이스 및 반도체 디바이스 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING A SEMICONDUCTOR}
본 발명의 실시예는 퓨즈 구조체를 포함하는 반도체 디바이스에 관한 것이다. 본 발명의 다른 실시예는 이러한 반도체 디바이스를 제조하기 위한 방법에 관한 것이다.
전자 디바이스에서, 퓨즈가 전자 디바이스의 과열을 유도할 수 있는 과전류로부터 이들 전자 디바이스 내의 회로를 보호하는데 사용된다. 통상적으로, SMD 퓨즈(SMD-표면 실장 디바이스)가 이러한 디바이스의 기판 상에, 예를 들어 이동 전화 PCB 기판(PCB-인쇄 회로 기판) 상에 납땜된다. 이 개념의 단점은 이러한 PCB 기판 상의 제한된 패킹 레벨 및 더욱이 이러한 SMD 퓨즈의 높은 비용이다.
본 발명의 실시예는 반도체 기판, 반도체 기판 상의 무기 절연층 및 무기 절연층 상의 금속화층을 포함하는 반도체 디바이스를 제공한다. 금속화층은 퓨즈 구조체를 포함하고, 적어도 퓨즈 구조체의 영역에서, 금속화층 및 무기 절연층은 공통 계면을 갖는다.
본 발명의 다른 실시예는 이러한 반도체 디바이스를 제조하기 위한 방법을 제공한다. 방법은 반도체 기판 상에 무기 절연층을 형성하는 단계를 포함한다. 방법은 무기 절연층 상에 금속화층을 형성하는 단계를 추가로 포함한다. 더욱이, 방법은 금속화층 내에 퓨즈 구조체를 형성하여, 적어도 퓨즈 구조체의 영역에서, 금속화층 및 무기 절연층이 공통 계면을 갖게 되는 단계를 포함한다.
본 발명의 실시예가 첨부 도면을 사용하여 더 상세히 설명될 것이다.
도 1a는 본 발명의 실시예에 따른 반도체 디바이스의 사시도를 도시한다.
도 1b는 본 발명의 다른 실시예에 따른 반도체 디바이스의 사시도를 도시한다.
도 2(a)는 다른 실시예에 다른 반도체 디바이스의 금속화층의 알루미늄층의 평면도를 도시한다.
도 2(b)는 도 2(a)의 금속화층을 갖는 반도체 디바이스의 단면도를 도시한다.
도 2(c)는 도 2(b)의 반도체 디바이스의 등가 회로 다이어그램을 도시한다.
도 2(d)는 도 2(b)의 반도체 디바이스를 포함하는 수납형 반도체 디바이스의 저면도를 도시한다.
도 3은 본 발명의 실시예에 따른 반도체 디바이스를 제조하기 위한 방법의 흐름도를 도시한다.
도 4a 내지 도 4h는 도 3의 방법에 따라 반도체 디바이스를 제조하는 동안에 이들이 어떻게 발생할 수 있는지를 도시하는 중간 제품의 단면도를 도시한다.
도 4i는 도 3의 방법으로 제조된 최종 제품의 단면도를 도시한다.
본 발명의 실시예를 상세히 설명하기 전에, 동일한 또는 기능적으로 동등한 요소는 동일한 도면 부호를 갖고 동일한 도면 부호를 갖는 요소의 반복 설명은 생략된다는 것을 지적할 것이다. 따라서, 동일한 도면 부호를 갖는 요소에 대해 제공된 설명은 상호 교환 가능하다.
도 1a는 본 발명의 실시예에 따른 반도체 디바이스(100)의 사시도를 도시한다. 반도체 디바이스(100)는 반도체 기판(102) 및 반도체 기판(102) 상의 무기 절연층(104)을 포함한다.
이하에서, 반도체 기판(102)은 또한 기판(102)이라 칭한다.
더욱이, 반도체 디바이스(100)는 무기 절연층(104) 상의 금속화층(106)을 포함한다. 금속화층(106)은 퓨즈 구조체(108)를 포함한다. 퓨즈 구조체(108)의 영역(도 1a의 음영 영역)에서, 금속화층(106) 및 무기 절연층(104)은 공통 계면을 갖는다. 달리 말하면, 적어도 퓨즈 구조체(108)의 영역에서, 금속화층(106) 및 무기 절연층(104)은 서로 인접한다. 달리 말하면, 반도체 디바이스(100)의 층 스테이플 방향(layer staple direction)에서, 금속화층(106)은 적어도 퓨즈 구조체(108)의 영역에서 무기 절연층(104)을 직접 따른다.
반도체 디바이스(100)의 통상의 금속화층(106) 내에 퓨즈 구조체(108)를 집적함으로써, 고레벨의 소형화가 성취 가능하다. 더욱이, 반도체 디바이스(100)는 SMD 퓨즈보다 감소된 PCB 영역 요구를 갖는다. 반도체 디바이스(100)의 추가의 장점은, 반도체 디바이스(100)가 매우 낮은 동작 저항을 갖고, 반도체 디바이스(100)가 반도체 프로세스/기술을 사용하여 제조될 수 있다는 것이다. 따라서, 양호하게 제어된 퓨즈 특성이 ppm 레벨로 보장된 사양으로 성취될 수 있다. 요컨대, 반도체 디바이스(100)는 반도체 프로세스 품질에 기초하여 매우 저가의 정확한 집적된(부가의 금속화층이 요구되지 않음) 개념을 제공한다.
퓨즈 구조체(108)는 다른 디바이스(예를 들어, TVS 다이오드, 저항, 트랜지스터 등)와 임의의 반도체 기술에서 용이하게 집적될 수 있다. 다른 실시예에서, 반도체 디바이스(100)는 또한 퓨즈 구조체(108)가 구현되는 금속화층(106)을 사용하여 서로 접속된 다른 반도체 소자를 포함할 수 있다. 따라서, 퓨즈 구조체(108)는 반도체 디바이스(100) 내의 다른 소자와 용이하게 집적될 수 있는 모듈로서 보여질 수 있다.
도 1a로부터 알 수 있는 바와 같이, 퓨즈 구조체(108)(이하, 또한 퓨즈라 칭함)는 반도체 디바이스(100)의 표준 상호 접속부 및 패드를 위해 사용된 바와 동일한 금속화층(106) 내에 집적된다. 실시예에 따르면, 퓨즈 구조체(108)를 갖는 반도체(100)의 적용 분야는 과부하의 경우에 회로의 보호이다. 달리 말하면, 퓨즈(108)는 다른 통상적으로 공지된 퓨즈(트리밍 또는 프로그램 가능 퓨즈와 같은)와는 상이한 과전류(EOS=전기 과응력) 보호 용융 퓨즈로서 고려될 수 있다.
본 발명의 실시예에 따르면, 전기 및 열 이동 효과를 갖는 금속(알루미늄 또는 구리 등)이 퓨즈 구조체(108)[및 선택적으로 또한 완전한 금속화층(106)에 대해]에 대해 사용될 수 있는데, 이는 퓨즈 수명의 양호한 조정을 허용한다.
이러한 금속 침략적인 수명을 가짐으로써, 좁은 전류 범위에 대한 사양이 성취될 수 있는데, 예를 들어 2 A 정격 퓨즈에 대해, 5 A에서 퓨징 시간은 2 A에서의 퓨즈 수명보다 짧은 107의 팩터 초과일 수 있다.
도 1a로부터 알 수 있는 바와 같이, 퓨즈 구조체(108)는 금속화층(106)의 제 1 퓨즈 영역(110), 금속화층(106)의 제 2 퓨즈 영역(112) 및 금속화층(106)의 제 3 퓨즈 영역(114)에 의해 형성될 수 있다. 제 3 퓨즈 영역(114)은 제 1 퓨즈 영역(110)과 제 2 퓨즈 영역(112)을 접속하는 퓨즈 소자를 형성할 수 있다. 퓨즈 소자(114)는 적어도 부분적으로는 제 1 퓨즈 영역(110)의 폭(w1) 및 퓨즈 구조체(108)의 제 2 퓨즈 영역(112)의 폭(w2)보다 적어도 30%, 50% 또는 70% 작은 최소 폭(w3)을 가질 수 있다. 퓨즈 영역(110, 112)의 폭(w1, w2)보다 작은 퓨즈 소자(114)의 폭(w3)을 가짐으로써, 제 3 퓨즈 영역(114)의 저항은 제 1 퓨즈 영역(110) 및 제 2 퓨즈 영역(112)의 저항보다 높은데, 이는 과전류의 경우에 퓨즈 소자(114)의 더 고속의 가열을 유도하고, 따라서 제 1 퓨즈 영역(110) 및 제 2 퓨즈 영역(112)이 용융되기 시작하기 전에 퓨즈 소자(114)의 용융을 유도한다. 더욱이, 작은폭(w3)에 기인하여, 퓨즈 소자(114)의 전기 이동이 퓨즈 영역(110, 112)의 전기 이동보다 빠르게 발생한다.
더욱이, 예를 들어 폴리머 패시베이션층 대신에 무기 절연층(104)의 사용은 완전한 반도체 디바이스(100)가 통상의 반도체 제조 프로세스 중에 제조될 수 있고 퓨즈 구조체(108)가 반도체 디바이스(100)의 상이한 소자를 접속하기 위해 통상의 금속화층 내에 집적될 수 있는 장점을 갖는다.
이는 이들이 상이한 프로세스에서 제조되어야 하기 때문에(반도체 디바이스의 상이한 소자를 제조한 후에), 폴리머 패시베이션층을 사용하는 것이 가능하지 않을 수 있다. 더욱이, 이러한 반도체 디바이스의 통상의 금속화층 내로의 퓨즈 구조체의 집적은, 이 제조 상태 중에 금속화층이 통상적으로 미리 밀봉되기 때문에, 더 이상 가능하지 않을 수도 있다. 따라서, 퓨즈 구조체는 단지 부가의 퓨즈 금속화층 상의 밀봉된 금속화층의 상부에만 집적될 수 있다. 그러나, 이는 이러한 퓨즈 디바이스의 비용을 증가시킬 것이다.
요약하면, 퓨즈 구조체(108)를 실현하기 위해, 더욱이 반도체 디바이스(100)의 다른 소자, 예를 들어 능동 또는 수동 부품 또는 소자를 접속하기 위해 사용될 수 있는 표준 BEOL(back end of line: 후속 공정) 금속화가 사용된다.
다른 실시예에 따르면, 무기 절연층(104)은 적어도 하나의 실리콘계 비도전성 하위층(sublayer)을 포함할 수 있다.
도 1b는 기판(102)과 금속화층(106) 사이에 배열된 디바이스(100)의 무기 절연층(105)이 기판(102) 상의 제 1 무기 하위층(105a)과, 적어도 퓨즈 구조체(108)의 영역에서 금속화층(106)과 제 1 무기 하위층(105a) 사이에 배열된 제 2 무기 하위층(105b)을 포함한다. 도 1b에서, 제 1 무기 하위층(105a)은 퓨즈 구조체(108)의 영역(음영 영역) 및 퓨즈 구조체(108)의 영역에 인접하는 비퓨즈 영역에 배열된다. 더욱이, 제 2 무기 하위층(105b)은 퓨즈 구조체(108)의 영역에만 배열될 수 있다는 것을 알 수 있다. 이 제 2 무기 하위층(105b)은 퓨즈 파괴 시간(ms 대 년) 대 인가된 전류의 기울기를 제어하는데 사용될 수 있다. 더욱이, 제 2 무기 하위층(105b)은 열적 배리어로서 작용하고 퓨즈 특성(퓨징 시간, 수명)의 정확한 조정을 허용한다.
도 1b로부터 알 수 있는 바와 같이, 제 2 무기 하위층(105b)은 퓨즈 구조체(108)의 영역에서 금속화층(106)과의 공통 계면을 가질 수 있고, 따라서 퓨즈 구조체(108)의 제 1 퓨즈 영역(110), 제 2 퓨즈 영역(112) 및 퓨즈 소자(114)와의 공통 계면을 가질 수 있다. 더욱이, 제 2 무기 하위층(105b)은 퓨즈 구조체(108)의 영역에서 제 1 무기 하위층(105a)과의 공통 계면을 가질 수 있다. 달리 말하면, 퓨즈 구조체(108)의 영역에서, 제 2 무기 하위층(105b)은 금속화층(106)과 제 1 무기 하위층(105a) 사이에 배열될 수 있다.
본 발명의 실시예에 따르면, 제 1 무기 하위층(105a)은 100 nm(포함) 내지 2,000 nm(포함)의 두께를 갖는 열적 또는 비열적(예를 들어, 증착된) 산화물층일 수 있다. 더욱이, 제 2 무기 하위층(105b)은 ≤ 10,000 nm의 두께를 갖는 증착 산화물층일 수 있다.
본 발명의 다른 실시예에 따르면, 제 1 무기 하위층(105a)은 FOX 층(FOX-절연 산화물)일 수 있다. 본 발명의 다른 실시예에 따르면, 제 2 무기 하위층(105b)은 TEOS 층(TEOS-테트라에틸 오쏘실리케이트)일 수 있다. 표준 산화물 FOX 및 TEOS 대신에, SiC, SixOyNz 및/또는 SixNy와 같은 다른 재료가 또한 무기 하위층(105a, 105b)에 대해 또한 사용될 수 있다.
더욱이, 도 1b로부터 알 수 있는 바와 같이, 퓨즈 구조체(108)의 영역에서 제 2 무기 하위층(105b)에 기인하여, 금속화층(106)의 재료는 퓨즈 구조체(108)의 영역의 외부에서[또는 제 2 무기 하위층(105b)의 영역의 외부에서 및/또는 제 1 무기 하위층(105a)의 영역의 외부에서] 금속화층(106)의 재료 상으로 퓨즈 구조체(108)의 영역에서 돌출한다.
도 2(b)는 본 발명의 다른 실시예에 따른 반도체 디바이스(200)의 단면도를 도시한다.
반도체 디바이스(200)는 도 1b에 도시된 디바이스(101)와 동일한 층 및 이하에 설명될 몇몇 부가의 층 및 요소를 포함한다. 따라서, 반도체 디바이스(200)는 기판(102) 상에 배열된 무기 절연층(105)을 갖는 기판(102)을 포함한다. 무기 절연층(105)은 제 1 무기 하위층(105a) 및 제 2 무기 하위층(105b)을 포함한다. 무기 하위층(105b)은 적어도 금속화층(106)과 제 1 무기 하위층(105a) 사이에 배열된 퓨즈 구조체(108)의 영역에 있다. 따라서, 퓨즈 구조체(108)의 영역에서, 제 2 무기 하위층(105b)은 금속화층(106) 및 제 1 무기 하위층(105a)과의 공통 계면을 갖는다. 더욱이, 제 1 무기 하위층(105a)은 반도체 디바이스(200)의 비퓨즈 영역에서 금속화층(106)과의 공통 계면을 갖는다.
다른 실시예에 따르면, 금속화층(105)은 반도체 디바이스(200)의 비퓨즈 영역에서 기판(102)과의 공통 계면을 가질 수 있다. 또는, 달리 말하면, 퓨즈 영역 외부에서, 반도체 디바이스(200)는 어떠한 절연층도 기판(102)과 금속화층(106) 사이에 제공되지 않은 하나 이상의 영역을 포함할 수 있다.
도 2(b)로부터 알 수 있는 바와 같이, 반도체 디바이스(200)는 금속화층(106) 상에 배열된 무기 패시베이션층(202)을 포함할 수 있다. 무기 패시베이션층(202)은 적어도 퓨즈 구조체(108)의 영역에서 금속화층(106)과의 공통 계면을 가질 수 있다.
다른 실시예에 따르면, 무기 하위층(202)은 퓨즈 구조체(108)의 영역[예를 들어, 퓨즈 요소(114)의 영역]에서 생략될 수 있어, 무기 패시베이션층(202)이 반도체 디바이스(200)의 외부(환경)로부터 퓨즈 요소(114)로 퓨즈 소자(114) 위에 개구를 갖게 된다. 개구는 퓨즈 소자(114)와 동일한 치수[길이(l3) 및 폭(w3)에서]를 가질 수 있다. 다른 실시예에 따르면, 개구는 퓨즈 소자(114)보다 작을 수 있다.
다른 실시예에 따르면, 무기 패시베이션층(202)은 완전히 생략될 수 있다.
도 2(b)에 도시된 예에서, 무기 패시베이션층(202)은 패시베이션 산화물 하위층(204) 및 패시베이션 니트라이드 하위층(204b)을 포함할 수 있다. 패시베이션 산화물 하위층(204a)은 패시베이션 니트라이드 하위층(204b)과 금속화층(106) 사이에 배열될 수 있다. 더욱이, 금속화층(106)은 라이너(예를 들어, Ti 및/또는 TiN 또는 Ti-W)를 포함하는 제 1 도전성 하위층(206a)을 포함할 수 있다. 더욱이, 금속화층(106)은 알루미늄을 포함하는 제 2 도전성 하위층(206b)을 포함할 수 있다. 제 1 도전성 하위층(206a)은 무기 절연층(105)과 제 2 도전성 하위층(206b) 사이에 배열될 수 있다. 제 2 도전성 하위층(206b)의 두께는 제 1 도전성 하위층(206a)의 두께보다 클 수 있다(예를 들어, 적어도 5배 큼).
따라서, 퓨즈 구조체(108)[및 퓨즈 요소(114)]의 특성은 도 2(b)에 도시된 예에서 알루미늄을 포함하지만 다른 실시예에서는 구리와 같은 다른 도전성 재료를 포함하는 제 2 도전성 하위층(206b)에 주로 의존한다.
더욱이, 금속화층(106)은 제 2 도전성 하위층(206b) 상에 배열된 제 3 도전성 하위층(206c)을 포함할 수 있어, 제 2 도전성 하위층(206b)이 제 1 도전성 하위층(206a)과 제 3 도전성 하위층(206c) 사이에 배열되게 된다. 제 3 도전성 하위층(206c)은 제 1 도전성 하위층(206a)과 동일한 라이너를 포함할 수 있다. 더욱이, 제 3 도전성 하위층(206c)은 반사 방지층(ARC-층)일 수 있다.
도 2(a)는 어떻게 제 2 도전성 하위층(206b)이 반도체 디바이스(200)에 형성되는지를 도시하기 위한 제 2 도전성 하위층(206b)(또한 알루미늄층으로서 나타냄)의 평면도를 도시한다.
더욱이, 반도체 디바이스(200)는 퓨즈 구조체(108)로의 제 1 전기 접속부를 제공하기 위한 제 1 단자(A1)를 형성하는 금속화층(106) 상의 제 1 언더 범프 금속화층(208a)을 포함할 수 있다. 더욱이, 반도체 디바이스(200)는 퓨즈 구조체(108)로의 제 2 전기 접속부를 제공하기 위한 제 2 단자(A2)를 형성하는 금속화층(106) 상의 제 2 언더 범프 금속화층(208b)을 포함할 수 있다. 제 1 언더 범프 금속화층(208a) 및 제 2 언더 범프 금속화층(208b)은 서로 기하학적으로 분리된다. 달리 말하면, 제 1 언더 범프 금속화층(208a) 및 제 2 언더 범프 금속화층(208b)은 언더 범프 금속화층(208a, 208b)의 층에 도전성 접속되지 않는다.
대신에, 제 1 언더 범프 금속화층(208a)은 금속화층(106)에 의해서만 제 2 언더 범프 금속화층(208b)에 도전성 접속된다(또는 결합된다). 달리 말하면, 제 1 단자(A1)로부터 오고 제 2 단자(A2)로 흐르는 전류는, 제 1 언더 범프 금속화층(208a)과 제 2 언더 범프 금속화층(208b) 사이의 어떠한 다른 전기 접속부도 반도체 디바이스(200)에 존재하지 않기 때문에[반도체 디바이스(200)가 오기능을 갖지 않는 한], 퓨즈 구조체(108)를 따라, 따라서 퓨즈 소자(114)를 따라 라우팅된다.
예를 들어, 용융 또는 전기 이동에 기인하여 퓨즈 소자(114)가 파괴되면, 어떠한 전류도 제 1 단자(A1)로부터 제 2 단자(A2)로 더 이상 흐를 수 없다.
언더 범프 금속화층(208a, 208b) 상에, 디바이스(200)는 땜납 볼(210a, 210b)을 포함할 수 있다.
언더 범프 금속화층(208a, 208b)의 재료는 제 2 도전성 하위층(206b)의 재료와는 상이할 수 있다. 전술된 바와 같이, 제 2 도전성 하위층(206b)은 알루미늄을 포함할 수 있다. 언더 범프 금속화층(208a, 208b)은 구리를 포함할 수 있다.
언더 범프 금속화층 대신에 또는 언더 범프 금속화층(208a, 208b)에 부가적으로, 반도체 디바이스(200)는 금속화층(106) 상에 구리 기둥을 포함할 수 있다. 알루미늄을 포함하는 제 2 도전성 하위층을 갖는 금속화층(106)의 경우에, 구리 기둥은 제 3 도전성 하위층 또는 라이너(206c)와의 공통 계면을 가질 수 있다.
제 2 도전성 하위층(206b)을 위한 재료로서 구리를 선택할 때, 제 1 도전성 하위층(206a) 및 제 3 도전성 하위층(206c)은 생략될 수도 있다. 이 경우에, 구리 기둥은 제 2 도전성 하위층(206b) 및 따라서 구리와의 공통 계면을 가질 수 있다.
다른 실시예에 따르면, 도전성 하위층(206c)은 제 2 도전성 하위층(206b)과 언더 범프 금속화층(208a, 208b) 또는 구리 기둥 사이의 배리어일 수 있다.
다른 실시예에 따르면, 반도체 디바이스(200)는 제 3 전도성 하위층(206c)과 언더 범프 금속화층(208a, 208b) 또는 구리 기둥 사이의 배리어로서 부가의 층을 포함할 수 있다.
이러한 배리어는 TiW(티타늄 텅스템) 및/또는 TiNi(티타늄 니트라이드)를 포함할 수 있다.
달리 말하면, 다른 실시예에 따르면, 반도체 디바이스(200)는 퓨즈 구조체(108)에 제 1 전기 접속부를 제공하기 위한 제 1 단자(A1)를 형성하는 금속화층(106) 상의 제 1 구리 기둥을 포함할 수 있다. 더욱이, 반도체 디바이스(200)는 퓨즈 구조체(108)에 제 2 전기 접속부를 제공하기 위한 제 2 단자(A2)를 형성하는 금속화층(106) 상의 제 2 구리 기둥을 포함할 수 있다. 제 1 구리 기둥 및 제 2 구리 기둥은 서로 기하학적으로 분리될 수 있고, 금속화층(106)에 의해서만 서로 도전성 결합될 수 있다.
더욱이, 반도체 디바이스(200)는 반도체 기판(102) 내에 형성된 다이오드(212)를 포함할 수 있다. 다이오드(212)는 TVS 다이오드(TVS-과도 전압 억제기)일 수 있다. 다이오드(212)의 제 1 전극 영역(214)[예를 들어, 다이오드(212)의 캐소드 영역] 및 퓨즈 구조체(108)는 퓨즈 구조체(108)와 다이오드(212)의 제 1 전극 영역(214)을 전기적으로 접속하기 위해 공통 단자(A1)를 공유할 수 있다. 다이오드(212)의 제 1 전극 영역(214)은 우물, 예를 들어 n-우물(216) 및 고농도 도핑된 영역(218), 예를 들어 n-플러스 영역(218)을 포함할 수 있다. 고농도 도핑된 영역(218)은 금속화층(106)과의 공통 계면을 가질 수 있다.
더욱이, TVS 다이오드(212)는 제 2 전극 영역(예를 들어, 애노드 영역)을 포함할 수 있고, 제 2 전극 영역은 고농도 도핑된 영역(예를 들어, p-플러스 영역)일 수 있다.
도 2(b)에 도시된 예에서, 기판(102)은 p-도핑된 기판이고, 우물(216)은 n-우물이며, 고농도 도핑된 영역(218)은 n-플러스 도핑된 영역이고, 고농도 도핑된 영역(220)은 p-플러스 도핑된 영역이다. 물론, 상보적 구현이 또한 가능할 수 있을 것이다.
금속화층(106)은 제 2 전극 영역(220)의 영역에 배열될 수 있어, 금속화층(106) 및 제 2 전극 영역(220)이 공통 계면을 갖게 된다. 제 2 전극 영역(220)의 영역에서 금속화층(106)의 재료는 퓨즈(108)의 영역에서 금속화층(106)의 재료로부터 전기적으로 절연될 수 있어, 다이오드(212)가 제 1 전극 영역(214), 기판(102) 및 제 2 전극 영역(220) 사이에 설정되게 된다. 제 2 전극 영역(220)을 접촉하기 위해, 반도체 디바이스(200)는 제 2 전극 영역(220)의 영역에서 금속화층(106)과의 공통 계면을 갖는 제 3 언더 범프 금속화층(208c)을 포함할 수 있다. 제 3 언더 범프 금속화층(208c)은 다이오드(212)의 제 2 전극 영역(220)으로의 전기 접속부를 제공하기 위한 반도체 디바이스(200)의 제 3 단자(b1)를 형성할 수 있다. 더욱이, 반도체 디바이스(200)는 제 3 언더 범프 금속화층(208c) 상의 제 3 땜납 볼(210c)을 포함할 수 있다.
도 2(b)로부터, 다이오드(212)의 제 1 전극 영역(214)은 기판(102) 내에 배열되어, 퓨즈 구조체(108)의 영역에 인접한 퓨즈 영역에서, 다이오드(212)의 제 1 전극 영역(214) 및 금속화층(106)이 공통(도전성) 계면을 갖게 된다.
다른 실시예에 따르면, 반도체 디바이스(200)는 다른 우물(222)(예를 들어, 다른 n-우물) 및 다른 고농도 도핑된 영역(224)(예를 들어, 다른 n-플러스 도핑된 영역)을 포함할 수 있다. 금속화층(106) 및 다른 고농도 도핑된 영역(224)은 공통 계면을 가질 수 있다. 다른 고농도 도핑된 영역(224)의 영역에서 금속화층(106)의 재료는 퓨즈 구조체(108)의 영역에서 금속화층(106)의 재료로부터 절연될 수 있다.
이하, 반도체 디바이스(200)의 층의 층 스테이플 방향에서 재료 및 두께에 대한 예가 제공된다.
기판(102)은 실리콘을 포함하는 도핑된 반도체 기판일 수 있는데, 예를 들어 기판(102)은 p-기판일 수 있다. 기판(102)은 10,000 nm 내지 5백만 nm의 범위의 두께를 가질 수 있다. 제 1 전극 영역(214)은 100 nm 내지 10,000 nm의 범위의 두께를 가질 수 있다.
Ti 및/또는 TIN을 포함할 수 있는 제 1 도전성 하위층(206b)은 Ti에 대해 5 nm 내지 50 nm의 범위 및 TIN에 대해 15 nm 내지 300 nm의 범위의 두께를 포함할 수 있다.
제 2 도전성 하위층(206b)(ALSICU를 포함할 수 있거나 ALSICU로 이루어질 수 있음)은 500 nm 내지 5,000 nm의 범위의 두께를 가질 수 있다.
제 3 도전성 하위층(206c)은 5 nm 내지 100 nm의 범위의 두께를 가질 수 있다.
언더 범프 금속화층(208a, 208b)(구리를 포함할 수 있음)은 1,000 nm 내지 50,000 nm의 범위의 두께를 가질 수 있다.
제 1 무기 하위층(105a)(FOX 층일 수 있음)은 100 nm 내지 2,000 nm의 범위의 두께를 가질 수 있다.
제 2 무기 하위층(105b)(TEOS 층일 수 있음)은 10,000 nm보다 작은 두께를 가질 수 있다.
패시베이션 산화물 하위층(204a)은 15 nm 내지 1,000 nm의 범위의 두께를 가질 수 있다.
패시베이션 니트라이드 하위층(204b)은 100 nm 내지 1,000 nm의 범위의 두께를 가질 수 있다.
퓨즈 소자(114)는 5 ㎛ 내지 100 ㎛의 범위의 폭(w3)을 가질 수 있다. 더욱이, 퓨즈 소자(114)는 5 ㎛ 내지 100 ㎛의 범위의 길이(l3)를 가질 수 있다.
요약하면, 반도체 디바이스(200)는 하나의 반도체 디바이스(200) 내에 TVS 다이오드(212)와 퓨즈의 조합(예를 들어, 과전류 보호 용융 퓨즈를 형성하는)을 제공한다. 퓨즈 소자(114)는 반도체 디바이스(200) 내에 집적된 금속화 상호 접속부(예를 들어, 알루미늄 또는 구리 상호 접속부)에 의해 집적된다. 따라서, 실시예는 반도체 디바이스(200) 내에 집적된 알루미늄(또는 구리) 상호 접속부[퓨즈 소자(114)로서 작용함]에 의해 SMD 퓨즈의 교체를 가능하게 하고, 더욱이 과도 전압 억제기 다이오드(212)를 제공할 수 있다.
통상의 구현예에서, 반도체 디바이스(200)는 단면도(200)로서 도시된 바와 같이 구현되지 않을 수도 있다. 대신에, 도 2(b)에 도시된 바와 동일한 관점으로부터 볼 때, 단자(B1)[땜납 볼(210c)과 함께], 언더 범프 금속화층(208c) 및 제 2 전극 영역(220)은 단자(A1) 뒤에 배치될 것이다. 다른 우물(222)[및 다른 고농도 도핑된 영역(224)]이 단자(A2) 뒤에 배치될 것이다.
도 2(c)는 반도체 디바이스(200)의 단자가 어떻게 배열될 수 있는지를 개략 평면도로 도시한다.
디바이스(200)는 반도체 디바이스(200)의 접지 패드를 제 3 단자(B1)로서 형성할 수 있는 제 4 단자(B2)를 포함할 수 있다.
도 2(d)는 본 발명의 다른 실시예에 따른 수납형 반도체 디바이스(300)의 저면도를 도시한다. 수납형 반도체 디바이스(300)는 웨이퍼 레벨 패키지(302) 내에 수납된 반도체 디바이스(304)를 포함한다. 반도체 디바이스(304)는 예를 들어 본 발명의 실시예에 따른 반도체 디바이스(100, 101, 200) 또는 다른 반도체 디바이스 중 하나일 수 있다.
이하, 반도체 디바이스(200)를 제조하기 위한 본 발명의 실시예에 따른 방법이 도 3 및 도 4a 내지 도 4i를 사용하여 상세히 설명될 것이다.
도 3은 이러한 방법(300)의 흐름도를 도시한다. 도 4a 내지 도 4h는 반도체 디바이스(200)의 제조 중에 상이한 중간 제품을 도시한다. 도 4i는 최종 제품을 도시한다.
도 4a는 반도체 기판(102)을 도시한다.
방법(300)의 제 1 단계 302에서, TVS 다이오드(212)의 제 1 전극 영역(214)이 반도체 기판(102)에 형성된다. 설명된 예에서, 우물(216)이 먼저 기판(102)에 형성되고, 반면에 고농도 도핑된 영역(218)이 이후에 형성된다. 달리 말하면, 단계 302는 TVS 다이오드(212)의 제 1 전극 영역의 우물(216)을 형성하는 제 1 하위단계 및 TVS 다이오드(212)의 제 1 전극 영역(214)의 고농도 도핑된 영역(218)을 형성하는 제 2 하위단계를 포함할 수 있는데, 이는 방법(300)에서 이후에 수행될 수 있다.
달리 말하면, 도핑된 반도체 재료(102)로부터 시작하여, 다이오드 캐소드 영역(214)이 생성되고 다이오드 구조체 또는 확산 저항을 실현하는데 사용될 수 있다.
방법(300)의 다른 단계 304에서, 무기 절연층(105)이 반도체 기판(102) 상에 형성된다. 이는 기판(102) 상에 무기 절연층(105)의 제 1 무기 하위층(105a)을 형성하는 제 1 하위단계 304a에 의해 행해질 수 있다. 도 4b는 제 1 하위단계 304a 후의 중간 제품을 도시한다. 달리 말하면, 이는 열적 성장된 산화물층[유전체 1-제 1 무기 하위층(105a)]을 따른다.
선택적으로, 퓨즈 파괴 시간(ms ... 년) 대 공급 전류의 기울기는 증착되는 산화물층(105a)과 조합하여, 제 2 산화물[제 2 무기 하위층(105b)]에 의해 제어될 수도 있다. 이는 또한 열적 배리어로서 작용하고 퓨즈 특성(퓨징 시간, 수명)의 정확한 조정을 허용한다. 제 2 무기 하위층(105b)은 제 1 무기 하위층(105a) 상에 제 2 무기 하위층(105b)을 형성하는 단계 304의 제 2 하위단계 304b에서 형성될 수 있어, 제 1 무기 하위층(105a)이 제 2 무기 하위층(105b)에 의해 적어도 부분적으로 덮여지게 된다. 도 4c는 제 2 하위단계 304a 후의 중간 제품을 도시한다.
표준 리소그래피 프로세스를 사용하여, 산화물 개구(유전체 1 내의) 또는 제 1 무기 하위층(105a)이 제공되어 디바이스 접촉을 가능하게 한다(예를 들어, 다이오드 구현을 위해). 유사한 산화물 개구 프로세스가 제 2 산화물에 대해[제 2 무기 하위층(105b)에 대해] 수행될 수 있다.
방법(300)의 다른 단계 306에서, 금속화층(106)이 무기 절연층(105) 상에 형성된다. 이는 표준 리소그래피 기술을 사용하여 알루미늄 증착에 의해 행해질 수 있다. 더욱이, 단계 304와 단계 306 사이에, TVS 다이오드(212)의 전극 영역(214)의 고농도 도핑된 영역(218) 및/또는 접지 접점[예를 들어, 제 2 전극 영역(220)]이 예를 들어 주입(implanting)에 의해 단계 302의 제 2 하위단계에서 형성될 수 있다. 더욱이, 또한 TVS 다이오드의 제 2 전극 영역(220)은 예를 들어 주입에 의해 형성될 수 있다. 도 4d는 단계 306 후의 중간 제품을 도시한다.
따라서, 도 4a 내지 도 4i에 도시된 이 예에서, TVS 다이오드(212)의 제 1 전극 영역(214)을 형성하는 단계 302가 단계 306 전에 완료된다.
더욱이, 무기 절연층(105) 상에 금속화층(106)을 형성한 후에, 퓨즈 구조체(108)가 방법(300)의 단계 308에서 금속화층(106)에 형성될 수 있다. 퓨즈 구조체(108)는 적어도 퓨즈 구조체(108)의 영역에서 금속화층(106) 및 무기 절연층(105)이 공통 계면을 갖도록 형성된다. 더욱이, 제 2 무기 하위층(105b)을 포함하는 반도체 디바이스(200)의 예에서, 퓨즈 구조체는 금속화층(106) 및 제 2 무기 하위층(105b)이 퓨즈 구조체(108)의 영역에서 공통 계면을 갖고 금속화층(106) 및 제 1 무기 하위층(105a)이 퓨즈 구조체(108)의 영역에 인접한 비퓨즈 영역에서 공통 계면을 갖도록 형성된다.
더욱이, 퓨즈 구조체(108)는 TVS 다이오드(212)의 제 1 전극 영역(214)이 형성되는 영역에 인접하는 영역에 형성된다.
전술된 바와 같이, 퓨즈 구조체(108)는 표준 리소그래피 기술을 사용하여 형성될 수 있다. 도 4e는 퓨즈 구조체(108)를 형성하기 위한 리소그래피 마스크 상의 평면도를 상부 도면에 도시한다.
퓨즈 구조체(108)의 퓨즈 기하학 구조 및 반도체 디바이스(200)의 상호 접속부는 동시에 패터닝된다.
도 4f는 미리 형성된 퓨즈 구조체(108)를 갖는 단계 308 후의 중간 제품을 도시한다.
이는 반도체 디바이스(200)를 부식으로부터 보호하기 위한 패시베이션층으로서 작용하는 제 3 유전체[무기 패시베이션층(202)]의 증착을 따른다. 이러한 것은 금속화층(106) 상에 무기 패시베이션층(202)[패시베이션 산화물층(204a) 및 패시베이션 니트라이드층(204b)을 포함함]을 형성하는 단계 310에서 수행될 수 있다.
도 4g는 단계 310 후에[무기 패시베이션층(202)을 증착한 후에] 중간 제품을 도시한다.
다른 산화물 개구가 외부 환경으로의 전기 접점(패드 개구)을 위해 제공된다.
선택적으로, 다른 산화물 개구가 퓨즈 구조체(118)의 영역에[예를 들어, 퓨즈 소자(114) 위에] 제공될 수 있다(도면에는 도시되지 않음). 다른 개구의 치수는 퓨즈 소자(114)의 치수와 동일할 수 있고 또는 더 작을 수 있어 예를 들어 퓨즈 소자(114)가 무기 패시베이션층(202)에 의해 전혀 덮여지지 않거나 무기 패시베이션층(202)에 의해 단지 부분적으로만 덮여지게 된다.
도 4h는 무기 패시베이션층(202) 내에 산화물 개구를 제공한 후의 중간 제품을 도시한다.
패드는 언더 범프 금속화층(208a, 208c)으로 덮여질 수 있고, 여기서 땜납 볼(210a 내지 210c)이 전기 경로를 제공하기 위해 배치된다.
이를 위해, 방법(300)의 단계 312에서, 제 1 언더 범프 금속화층(208a)은 금속화층(106) 상에 형성될 수 있어, 제 1 언더 범프 금속화층(208a)이 퓨즈 구조체(108)로의 제 1 전기 접속부를 제공하기 위한 제 1 단자(A1)를 형성하게 된다.
더욱이, 방법(300)의 단계 314(단계 312와 동시에 발생할 수 있음)에서, 제 2 언더 범프 금속화층(208b)은 금속화층(106) 상에 형성되어, 제 2 언더 범프 금속화층(208b)이 퓨즈 구조체(108)로의 제 2 전기 접속부를 제공하기 위한 제 2 단자(A2)를 형성하게 된다. 제 1 언더 범프 금속화층(208a) 및 제 2 언더 범프 금속화층(208b)은 기하학적으로 분리되어 형성될 수 있어, 예를 들어 제 1 언더 범프 금속화층(208a) 및 제 2 언더 범프 금속화층(208b)이 단지 금속화층(106)에 의해서만 도전성 결합되게 된다.
전술된 바와 같이, 언더 범프 금속화층(208a, 208b)이 땜납 볼(210a, 201b)로 덮여질 수 있다. 더욱이, 제 3 언더 범프 금속화층(208c)이 TVS 다이오드(212)로의 제 2 전기 접속부[TVS 다이오드(212)로의 제 1 전기 접속부는 제 1 단자(A1)에 의해 미리 제공되어 있기 때문에]를 제공하기 위한 제 3 단자(B1)를 형성하기 위해 TVS 다이오드(212)의 제 2 전극 영역(220)의 영역에 형성될 수 있다.
도 4i는 방법(300)의 완료 후에 완성된 반도체 디바이스의 단면도[물론, 도 2(b)에 도시된 반도체 디바이스(200)의 단면도와 동일함]를 도시한다.
매우 상세한 예가 상기에 제공되어 있지만, 본 발명의 최소 실시예에서, 방법(300)은 단지 단계 304, 306 및 308만을 포함할 수 있다[예를 들어, 도 1a에 따른 반도체 디바이스(100)를 제조하기 위해]
몇몇 양태가 장치와 관련하여 설명되어 있지만, 이들 양태는 또한 대응 방법의 설명을 표현하고, 여기서 블록 또는 디바이스는 방법 단계 또는 방법 단계의 특징에 대응한다. 유사하게, 방법 단계와 관련하여 설명된 양태는 또한 대응 장치의 대응 블록 또는 아이템 또는 특징의 설명을 표현한다.
100: 반도체 디바이스 102: 반도체 기판
104: 무기 절연층 106: 금속화층
108: 퓨즈 구조체 110: 제 1 퓨즈 영역
112: 제 2 퓨즈 영역 114: 제 3 퓨즈 영역
200: 반도체 디바이스 202: 무기 패시베이션층
204: 패시베이션 산화물 하위층 208a, 208: 언더 범프 금속화층

Claims (30)

  1. 반도체 디바이스에 있어서,
    반도체 기판과,
    상기 반도체 기판 위의 무기 절연층(an anorganic isolation layer)과,
    상기 무기 절연층 상의 금속화층을 포함하되,
    상기 금속화층은 퓨즈 구조체를 포함하고, 적어도 상기 퓨즈 구조체의 영역에서 상기 금속화층 및 상기 무기 절연층은 공통 계면을 갖고,
    상기 무기 절연층은, 상기 퓨즈 구조체의 영역에서 그리고 상기 퓨즈 구조체의 영역에 인접한 비퓨즈(non-fuse) 영역에서 상기 반도체 기판 상에 제 1 무기 하위층을 포함하고, 상기 퓨즈 구조체의 영역에서 상기 무기 절연층의 제 1 무기 하위층과 상기 금속화층 사이의 제 2 무기 하위층을 포함하는
    반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 금속화층 상의 무기 패시베이션층(an anorganic passivation layer)을 더 포함하는
    반도체 디바이스.
  3. 제 2 항에 있어서,
    상기 무기 패시베이션층 및 상기 금속화층은 적어도 상기 퓨즈 구조체의 영역에 공통 계면을 갖는
    반도체 디바이스.
  4. 제 1 항에 있어서,
    상기 무기 절연층은 적어도 하나의 실리콘계 비도전성 하위층(at least one silicon based non-conductive sublayer)을 포함하는
    반도체 디바이스.
  5. 삭제
  6. 제 1 항에 있어서,
    상기 무기 절연층의 제 1 무기 하위층은 100 nm 내지 2000 nm의 두께를 갖는 열 산화물층이고, 상기 무기 절연층의 제 2 무기 하위층은 5000 nm 이하의 두께를 갖는 증착 산화물층인
    반도체 디바이스.
  7. 제 1 항에 있어서,
    상기 퓨즈 구조체는 상기 금속화층의 제 1 퓨즈 영역, 상기 금속화층의 제 2 퓨즈 영역 및 상기 금속화층의 제 3 퓨즈 영역에 의해 형성되고,
    상기 제 3 퓨즈 영역은 상기 제 1 퓨즈 영역과 상기 제 2 퓨즈 영역을 접속시키는 퓨즈 소자를 형성하고, 상기 퓨즈 소자는 상기 퓨즈 구조체의 제 1 퓨즈 영역의 폭 및 상기 퓨즈 구조체의 상기 제 2 퓨즈 영역의 폭보다 적어도 30% 작은 최소 폭을 적어도 부분적으로 갖는
    반도체 디바이스.
  8. 제 1 항에 있어서,
    상기 퓨즈 구조체에 제 1 전기 접속부를 제공하기 위한 제 1 단자를 형성하는 상기 금속화층 상의 제 1 구리 기둥과,
    상기 퓨즈 구조체에 제 2 전기 접속부를 제공하기 위한 제 2 단자를 형성하는 상기 금속화층 상의 제 2 구리 기둥을 더 포함하고,
    상기 제 1 구리 기둥 및 상기 제 2 구리 기둥은 기하학적으로 서로 분리되어 있으며,
    상기 제 1 구리 기둥은 상기 금속화층에 의해서만 상기 제 2 구리 기둥과 도전성 결합되는
    반도체 디바이스.
  9. 제 1 항에 있어서,
    상기 퓨즈 구조체에 제 1 전기 접속부를 제공하기 위한 제 1 단자를 형성하는 상기 금속화층 상의 제 1 언더 범프 금속화층과,
    상기 퓨즈 구조체에 제 2 전기 접속부를 제공하기 위한 제 2 단자를 형성하는 상기 금속화층 상의 제 2 언더 범프 금속화층을 더 포함하고,
    상기 제 1 언더 범프 금속화층 및 상기 제 2 언더 범프 금속화층은 기하학적으로 서로 분리되어 있는
    반도체 디바이스.
  10. 제 9 항에 있어서,
    상기 제 1 언더 범프 금속화층은 상기 금속화층에 의해서만 상기 제 2 언더 범프 금속화층과 도전성 결합되는
    반도체 디바이스.
  11. 제 9 항에 있어서,
    상기 금속화층 및 상기 언더 범프 금속화층들의 재료는 상이한
    반도체 디바이스.
  12. 제 1 항에 있어서,
    상기 금속화층은 알루미늄을 포함하는
    반도체 디바이스.
  13. 제 1 항에 있어서,
    상기 금속화층은 라이너를 포함하는 제 1 도전성 하위층 및 알루미늄을 포함하는 제 2 도전성 하위층을 포함하고, 상기 제 1 도전성 하위층은 상기 무기 절연층과 상기 제 2 도전성 하위층 사이에 배치되는
    반도체 디바이스.
  14. 제 13 항에 있어서,
    상기 금속화층은 상기 제 2 도전성 하위층 상에 배치된 제 3 도전성 하위층을 포함하여, 상기 제 2 도전성 하위층이 상기 제 1 도전성 하위층과 상기 제 3 도전성 하위층 사이에 배치되는
    반도체 디바이스.
  15. 제 14 항에 있어서,
    상기 제 3 도전성 하위층은 반사 방지층(an anti relective layer)인
    반도체 디바이스.
  16. 제 14 항에 있어서,
    상기 제 3 도전성 하위층 및 상기 제 1 도전성 하위층은 동일한 재료를 포함하는
    반도체 디바이스.
  17. 제 1 항에 있어서,
    상기 반도체 기판에 형성된 TVS 다이오드를 더 포함하는
    반도체 디바이스.
  18. 제 17 항에 있어서,
    상기 TVS 다이오드의 전극 영역 및 상기 퓨즈 구조체는 상기 퓨즈 구조체 및 상기 TVS 다이오드의 전극 영역을 전기적으로 접속하기 위한 공통 단자를 공유하는
    반도체 디바이스.
  19. 제 17 항에 있어서,
    상기 TVS 다이오드의 전극 영역은 상기 반도체 기판 내에 배치되어 상기 퓨즈 구조체의 영역에 인접하는 비퓨즈 영역에서, 상기 TVS 다이오드의 전극 영역 및 상기 금속화층이 공통 계면을 갖게 되는
    반도체 디바이스.
  20. 제 1 항에 있어서,
    상기 퓨즈 구조체는 과전류 보호 용융 퓨즈(an overcurrent protection melting fuse)를 형성하는
    반도체 디바이스.

  21. 제 2 항에 있어서,
    상기 무기 패시베이션층은 패시베이션 산화물 하위층 및 패시베이션 질화물 하위층을 포함하고, 상기 패시베이션 산화물 하위층은 상기 금속화층과 상기 패시베이션 질화물 하위층 사이에 배치되는
    반도체 디바이스.
  22. 수납형 반도체 디바이스(a housed semiconductor device)에 있어서,
    웨이퍼 레벨 패키지와,
    제1항 내지 제4항 및 제6항 내지 제21항 중 어느 한 항의 반도체 디바이스를 포함하되,
    상기 반도체 디바이스는 상기 웨이퍼 레벨 패키지 내에 수납되는
    수납형 반도체 디바이스.
  23. 반도체 디바이스 제조 방법에 있어서,
    반도체 기판 상에 무기 절연층을 형성하는 단계와,
    상기 무기 절연층 상에 금속화층을 형성하는 단계와,
    상기 금속화층에 퓨즈 구조체를 형성하여, 적어도 상기 퓨즈 구조체의 영역에서 상기 금속화층 및 상기 무기 절연층이 공통 계면을 갖도록 하는 단계와,
    상기 반도체 기판에 과도 전압 억제기 다이오드(a transient voltage suppressor diode)의 전극 영역을 형성하는 단계를 포함하고,
    상기 퓨즈 구조체는 TVS 다이오드의 전극 영역이 형성되는 비퓨즈 영역에 인접하는 영역에 형성되는
    반도체 디바이스 제조 방법.
  24. 제 23 항에 있어서,
    상기 무기 절연층을 형성하는 단계 중에, 상기 무기 절연층의 제 1 무기 하위층은 상기 반도체 기판 상에 형성되고, 상기 무기 절연층의 제 2 무기 하위층은 상기 제 1 무기 하위층 상에 형성되어, 상기 제 1 무기 하위층이 상기 제 2 무기 하위층에 의해 적어도 부분적으로 덮여지게 되고,
    상기 퓨즈 구조체는 상기 제 2 무기 하위층 상에 형성되어, 상기 금속화층 및 상기 제 2 무기 하위층이 상기 퓨즈 구조체의 영역에 공통 계면을 갖고 상기 금속화층 및 상기 제 1 무기 하위층이 상기 퓨즈 구조체의 영역에 인접한 비퓨즈 영역에 공통 계면을 갖게 되는
    반도체 디바이스 제조 방법.
  25. 삭제
  26. 반도체 디바이스에 있어서,
    반도체 기판과,
    상기 반도체 기판 상에 100 nm 내지 2000 nm의 두께를 갖는 열 산화물 하위층 및 상기 열 산화물 하위층 상에 5000 nm 이하의 두께를 갖는 증착 산화물 하위층을 포함하는 무기 절연층과,
    퓨즈 구조체를 포함하는 금속화층 - 상기 증착 산화물 하위층 및 상기 금속화층은 상기 퓨즈 구조체의 영역에 공통 계면을 갖고, 상기 열 산화물 하위층 및 상기 금속화층은 상기 퓨즈 구조체의 영역에 인접한 비퓨즈 영역에 공통 계면을 가짐 - 과,
    상기 반도체 기판에 형성된 과도 전압 억제기 다이오드 - 상기 과도 전압 억제기 다이오드는 상기 비퓨즈 영역에서 상기 금속화층과의 공통 계면을 갖는 전극 영역을 포함함 - 와,
    상기 금속화층 상의 패시베이션층 - 상기 패시베이션층은 패시베이션 산화물 하위층 및 패시베이션 질화물 하위층을 포함하고, 상기 패시베이션층은 적어도 상기 퓨즈 구조체의 영역에서 상기 금속화층과의 공통 계면을 가짐 - 과,
    상기 퓨즈 구조체로의 제 1 전기 접속부를 제공하고 또한 상기 과도 전압 억제기 다이오드의 전극 영역으로의 전기 접속부를 제공하기 위한 제 1 단자를 형성하는 제 1 언더 범프 금속화층과,
    상기 퓨즈 구조체로의 제 2 전기 접속부를 제공하기 위한 제 2 단자를 형성하는 제 2 언더 범프 금속화층을 포함하되,
    상기 퓨즈 구조체는 상기 금속화층의 제 1 퓨즈 영역, 제 2 퓨즈 영역 및 제 3 퓨즈 영역에 의해 형성되고,
    상기 제 3 퓨즈 영역은 상기 제 1 퓨즈 영역과 상기 제 2 퓨즈 영역을 접속시키는 퓨즈 소자를 형성하고, 상기 퓨즈 소자는 상기 제 1 퓨즈 영역의 폭 및 상기 제 2 퓨즈 영역의 폭보다 적어도 30% 작은 최소 폭을 적어도 부분적으로 갖고,
    상기 제 1 언더 범프 금속화층은 상기 금속화층에 의해 상기 제 1 퓨즈 영역에 도전성 결합되고, 상기 제 2 언더 범프 금속화층은 상기 금속화층에 의해 상기 제 2 퓨즈 영역에 도전성 결합되며,
    상기 제 1 언더 범프 금속화층 및 상기 제 2 언더 범프 금속화층은 기하학적으로 서로 분리되어, 상기 제 1 단자 및 상기 제 2 단자가 상기 금속화층에 의해서만 서로 도전성 결합되게 되는
    반도체 디바이스.
  27. 반도체 디바이스에 있어서,
    반도체 기판과,
    상기 반도체 기판 위의 무기 절연층과,
    상기 무기 절연층 상의 금속화층 - 상기 금속화층은 퓨즈 구조체를 포함하고, 적어도 상기 퓨즈 구조체의 영역에서 상기 금속화층 및 상기 무기 절연층은 공통 계면을 가짐 - 과,
    상기 퓨즈 구조체에 제 1 전기 접속부를 제공하기 위한 제 1 단자를 형성하는 상기 금속화층 상의 제 1 언더 범프 금속화층과,
    상기 퓨즈 구조체에 제 2 전기 접속부를 제공하기 위한 제 2 단자를 형성하는 상기 금속화층 상의 제 2 언더 범프 금속화층을 포함하고,
    상기 제 1 언더 범프 금속화층 및 상기 제 2 언더 범프 금속화층은 기하학적으로 서로 분리되어 있는
    반도체 디바이스.
  28. 반도체 디바이스에 있어서,
    반도체 기판과,
    상기 반도체 기판 위의 무기 절연층과,
    상기 무기 절연층 상의 금속화층을 포함하되,
    상기 금속화층은 퓨즈 구조체를 포함하고, 적어도 상기 퓨즈 구조체의 영역에서 상기 금속화층 및 상기 무기 절연층은 공통 계면을 갖고,
    상기 금속화층은 라이너를 포함하는 제 1 도전성 하위층 및 알루미늄을 포함하는 제 2 도전성 하위층을 포함하고, 상기 제 1 도전성 하위층은 상기 무기 절연층과 상기 제 2 도전성 하위층 사이에 배치되는
    반도체 디바이스.
  29. 반도체 디바이스에 있어서,
    반도체 기판과,
    상기 반도체 기판 위의 무기 절연층과,
    상기 무기 절연층 상의 금속화층 - 상기 금속화층은 퓨즈 구조체를 포함하고, 적어도 상기 퓨즈 구조체의 영역에서 상기 금속화층 및 상기 무기 절연층은 공통 계면을 가짐 - 과,
    상기 반도체 기판에 형성된 TVS 다이오드를 포함하는
    반도체 디바이스.
  30. 수납형 반도체 디바이스에 있어서,
    웨이퍼 레벨 패키지와,
    제27항 내지 제29항 중 어느 한 항의 반도체 디바이스를 포함하되,
    상기 반도체 디바이스는 상기 웨이퍼 레벨 패키지 내에 수납되는
    수납형 반도체 디바이스.
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