KR101389036B1 - 화소 회로 및 표시 장치 - Google Patents

Abstract

컬러 표시 장치의 화소 회로를 간략화하여 토털 소자수를 삭감하고, 이로써 패널 제조율의 개선, 화소의 고선명화 및 제조 비용의 저감화를 도모한다. ＲＧＢ화소의 각각은, 영상신호를 샘플링하는 샘플링 트랜지스터Ｔｒ1과 샘플링된 영상신호를 유지하는 유지 용량Ｃｓ와, 유지된 영상신호에 따른 구동전류를 발광 기간 중 출력하는 드라이브 트랜지스터Ｔｒｄ와, 구동전류에 따라 할당된 ＲＧＢ색으로 발광하는 발광소자ＥＬ을 포함한다. ＲＧＢ각 화소의 드라이브 트랜지스터Ｔｒｄ를 발광 기간 중 전원 라인Ｖｃｃ에 접속하기 위해 3개의 ＲＧＢ화소에 대하여 공통으로 배치된 한 개의 스위칭 트랜지스터Ｔｒ4를 구비하고 있다.

화소 회로, 샘플링 트랜지스터, 유지 용량, 구동전류, 발광소자

Description

화소 회로 및 표시 장치{Pixel Circuit and Display Apparatus}

본 발명은, 삼원색으로 발광하는 발광소자가 각각 할당된 3개의 화소와, 각 발광 소자에 전류를 공급하는 전원 라인을 구비한 화소 회로 및 화소 회로를 매트릭스 형으로 배열한 표시 장치에 관한 것이다. 보다 상세하게는, 화소 회로를 구성하는 소자수를 삭감하여, 회로구성을 간략화하는 기술에 관한 것이다.

화상표시 장치, 예를 들면 액정 디스플레이 등에서는 다수의 액정화소를 매트릭스 모양으로 나열하고, 표시해야 할 화상정보에 따라 화소마다 입사광의 투과 강도 또는 반사 강도를 제어함으로써 화상을 표시한다. 이것은, 유기ＥＬ소자를 화소에 사용한 유기 EL디스플레이 등에 있어서도 동일하지만, 액정화소와 달리 유기ＥＬ소자는 자발광 소자이다. 그 때문에, 유기 EL디스플레이는 액정 디스플레이에 비해 화상의 시인성이 높아, 백라이트가 불필요하며, 응답 속도가 높은 등의 이점을 가진다. 또한, 각 발광소자의 휘도 레벨(계조)은 거기에 흐르는 전류값에 의해 제어가능하며, 소위 전류 제어형이라는 점에서 액정 디스플레이 등의 전압 제어형과는 크게 다르다.

유기 EL디스플레이에 있어서는, 액정 디스플레이와 마찬가지로 그 구동방식으로서 단순 매트릭스 방식과 액티브 매트릭스 방식이 있다. 전자는 구조가 단순하지만, 대형이며, 고선명한 디스플레이의 실현이 어려운 등의 문제가 있기 때문에, 현재는 액티브 매트릭스 방식의 개발이 한창 행해지고 있다. 이 방식은, 각 화소 회로 내부의 발광소자에 흐르는 전류를, 화소 회로 내부에 설치한 능동소자(일반적으로는 박막트랜지스터, ＴＦＴ)에 의해 제어하는 것이며, 이하의 특허문헌에 기재가 있다.

[특허문헌 1] 일본국 공개특허공보 특개 2003-255856

[특허문헌 2] 일본국 공개특허공보 특개 2003-271095

[특허문헌 3] 일본국 공개특허공보 특개 2004-133240

[특허문헌 4] 일본국 공개특허공보 특개 2004-029791

[특허문헌 5] 일본국 공개특허공보 특개 2004-093682

전술한 유기 EL디스플레이에 있어서 컬러 표시를 실현하기 위해, 삼원색(ＲＧＢ )으로 발광하는 발광소자가 각각 할당된 3개의 화소를 1쌍(트리오)으로 하여, 매트릭스 모양으로 배열하고 있다. 종래의 컬러 표시 장치는, ＲＧＢ 각 화소마다 독립하여 화소 회로를 구성하고 있다. 따라서 단순히 계산하면, 단색표시의 유기 EL디스플레이에 비하여, 화소 회로를 구성하는 능동소자의 토털 개수가 3배가 되어, 그 만큼 유기ＥＬ디스플레이를 구성하는 패널의 제조율 저하를 초래하고 있었다. 또한 한정된 면적의 패널에 무수한 능동소자(일반적으로는 박막트랜지스터, ＴＦＴ)를 집적 형성해야 하므로, 화소의 고선명화를 저해하고 있었다. 또 소자수가 증가하는 만큼 제조 비용이 높아진다는 문제가 있었다.

전술한 종래의 기술의 과제를 감안하여, 본 발명은 컬러 표시 장치의 화소 회로를 간략화하여 토털의 소자수를 삭감함으로써, 패널의 제조율의 개선, 화소의 고선명화 및 제조 비용의 저감화를 도모하는 것을 목적으로 한다. 이러한 목적을 달성하기 위해 이하의 수단을 강구했다. 즉 본 발명은, 삼원색이 할당된 3개의 화소와 전원 라인을 구비한 화소 회로에 있어서, 각 화소는, 영상신호를 샘플링하는 샘플링 트랜지스터와, 샘플링된 영상신호를 유지하는 유지 용량과, 유지된 영상신호에 따른 구동전류를 소정의 발광 기간 중 출력하는 드라이브 트랜지스터와, 상기 구동전류에 따라 상기 할당된 색으로 발광하는 발광소자를 포함하고, 각 화소의 드 라이브 트랜지스터를 발광 기간 중 상기 전원 라인에 접속하기 위해 3개의 화소에 대하여 공통으로 배치된 한 개의 스위칭 트랜지스터를 구비한 것을 특징으로 한다. 바람직하게는, 각 화소는, 상기 유지 용량을 보조하기 위해 다른 용량값을 가지는 보조 용량을 구비하고 있으며, 상기 스위칭 트랜지스터는 가장 용량값이 작은 보조 용량을 구비한 화소에 배치한다. 또 상기 스위칭 트랜지스터는, 다층배선으로 3개 화소의 3개의 드라이브 트랜지스터에 접속하고 있다.

또 본 발명은, 삼원색이 할당된 3개의 화소를 단위로서 매트릭스 모양으로 배치한 화소와, 각 화소에 전원을 공급하는 전원 라인을 구비한 패널 형의 표시 장치로서, 삼원색이 할당된 3개의 화소는, 각각이 영상신호를 샘플링하는 샘플링 트랜지스터와, 샘플링된 영상신호를 유지하는 유지 용량과, 유지된 영상신호에 따른 구동전류를 소정의 발광 기간 중 출력하는 드라이브 트랜지스터와, 상기 구동전류에 따라 상기 할당된 색으로 발광하는 발광소자를 포함하고, 삼원색이 할당된 3개 화소의 각 드라이브 트랜지스터를 발광 기간 중 상기 전원 라인에 접속하기 위해 3개의 화소에 대하여 공통적으로 배치된 한 개의 스위칭 트랜지스터를 구비한 것을 특징으로 한다.

본 발명에 의하면 종래 적색화소(R화소), 녹색화소(G화소) 및 청색화소(B화소)의 각각에 설치하고 있는 발광기간 제어용의 스위칭 트랜지스터를, R화소, G화소, B화소에서 공통화함으로써, 토털 소자수의 삭감화를 도모고 있다. 이에 따라, R화소, G화소, B화소마다 배선하고 있었던 전원 라인의 갯수도 스위칭 트랜지스터 를 공통화함으로써 삭감할 수 있다. 이에 따라 화소 회로의 고선명화, 패널 제조율의 개선, 제조 비용의 저감화가 가능하게 되었다. 또 소자수 및 배선수를 삭감하는 것으로 단락 결함을 방지할 수도 있다. 덧붙여 스위칭 트랜지스터를 ＲＧＢ화소에서 공통함으로써, 종래와 같이 ＲＧＢ화소간에서 스위칭 트랜지스터의 특성 변동이 없어지고, R화소, G화소, B화소간에서의 휘도의 편차를 억제하는 것도 가능하다.

[실시예]

이하 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 도 1은, 본 발명에 따른 표시 장치의 전체구성을 나타내는 모식적인 블럭도이다. 도시하는 바와 같이, 본 표시 장치는 기본적으로 화소 어레이부(1)와, 스캐너부 및 신호부를 포함하는 구동부로 구성되어 있다. 화소 어레이부(1)는, 행 모양으로 배치된 주사선ＷＳ, 주사선ＡＺ1, 주사선ＡＺ2 및 주사선ＤＳ와, 열 모양으로 배치된 신호 선ＳＬ과, 이것들의 주사선ＷＳ, ＡＺ1,ＡＺ2,ＤＳ 및 신호 선 SL에 접속한 행렬 모양의 화소 2와, 각 화소 2의 동작에 필요한 제1전위Ｖｓｓ1, 제2전위Vｓｓ2 및 제3전위Ｖｃｃ를 공급하는 복수의 전원선으로 이루어진다. 각 화소 2에는, ＲＧＢ 3원색이 각각 할당되고 있으며, 본 명세서에서는, 각각 R화소, G화소, B화소와 같이 표기하는 경우가 있다. 각 화소 2의 동작에 필요한 제1전위Ｖｓｓ1은 소정의 전위 설정용이며, 제2전위Ｖｓｓ2도 소정의 전위 설정용이다. 제3전위Ｖｃｃ는 Ｖｓｓ1 및 Ｖｓｓ2와는 달리, 각 화소 2에 전류를 공급하기 위한 전원 라인으로 되어 있다. 한편 신호부는 수평 셀렉터(3)로 이루어지고, 신호 선ＳＬ에 영상신호를 공급 한다. 스캐너부는, 라이트 스캐너(4), 드라이브 스캐너(5), 제1보정용 스캐너(71) 및 제2보정용 스캐너(72)로 이루어지고, 각각 주사선ＷＳ, 주사선ＤＳ, 주사선ＡＺ1 및 주사선ＡＺ2에 제어 신호를 공급하여 순차로 행마다 화소 2를 구동한다.

도 2는, 도 1에 나타낸 화상표시 장치에 형성되는 화소 2의 구성 예를 나타내는 회로도이다. 또한 이 화소 회로는 본 발명의 기초가 되는 구성이기 때문에, 이하 상세하게 설명한다. 도시하는 바와 같이 화소 회로(2)는, 샘플링 트랜지스터Ｔｒ1과, 드라이브 트랜지스터Ｔｒｄ와, 제1스위칭 트랜지스터Ｔｒ2와, 제2스위칭 트랜지스터Ｔｒ3과, 제3 스위칭 트랜지스터Ｔｒ4와, 화소용량Ｃｓ와, 발광소자ＥＬ을 포함한다. 샘플링 트랜지스터Ｔｒ1은, 소정의 샘플링 기간에 주사선ＷＳ로부터 공급되는 제어 신호에 따라 전도하여 신호 선ＳＬ로부터 공급된 영상신호의 신호 전위를 화소용량Ｃｓ로 샘플링한다. 화소용량Ｃｓ는, 샘플링된 영상신호의 신호 전위에 따라 드라이브 트랜지스터Ｔｒｄ의 게이트 G에 입력 전압Ｖｇｓ를 인가한다. 드라이브 트랜지스터Ｔｒd는, 입력 전압Ｖｇｓ에 따른 출력 전류Ｉｄｓ를 발광소자ＥＬ에 공급한다. 발광소자ＥＬ은, 소정의 발광 기간 중 드라이브 트랜지스터Ｔｒｄ로부터 공급되는 출력 전류Ｉｄｓ에 의해 영상신호의 신호 전위에 따른 휘도로 발광한다.

제1스위칭 트랜지스터Ｔｒ2는, 샘플링 기간에 앞서 주사선ＡＺ1로부터 공급되는 제어신호에 따라 전도하여 드라이브 트랜지스터Ｔｒｄ의 게이트 G을 제1전위Vｓｓ1로 설정한다. 제2스위칭 트랜지스터Ｔｒ3은, 샘플링 기간에 앞서 주사선ＡＺ2로부터 공급되는 제어신호에 따라 전도하여 드라이브 트랜지스터Ｔｒｄ의 소스 S를 제2전위Ｖｓｓ2로 설정한다. 제3스위칭 트랜지스터Ｔｒ4는, 샘플링 기간에 앞서 주사선ＤＳ로부터 공급되는 제어신호에 따라 전도하여 드라이브 트랜지스터Ｔｒｄ를 제3전위Ｖｃｃ에 접속함으로써, 드라이브 트랜지스터Ｔｒｄ의 임계 전압Ｖｔｈ에 해당하는 전압을 화소용량Ｃｓ에 유지시켜 임계 전압Ｖｔｈ의 영향을 보정한다. 또한 이 제3스위칭 트랜지스터Ｔｒ4는, 발광 기간에 다시 주사선ＤＳ로부터 공급되는 제어 신호에 따라 전도하여 드라이브 트랜지스터Ｔｒｄ를 제3전위Ｖｃｃ에 접속하여 출력 전류I ｄｓ를 발광소자ＥＬ에 공급한다.

여기에서 제3스위칭 트랜지스터Ｔｒ4는, 기본적으로 드라이브 트랜지스터Ｔｒｄ를 발광 기간 중 전원 라인Ｖｃｃ에 접속하기 위한 것이다. 환언하면, 이 제3스위칭 트랜지스터Ｔｒ4는 드라이브 스캐너(5)로부터 공급되는 제어신호ＤＳ에 따라 온/오프하고, 발광소자ＥＬ이 발광하는 기간을 제어하고 있다. 1필드에 포함되는 발광 기간이 길어지면, 그만큼 화면휘도가 증가한다. 반대로 발광 기간이 짧아지면 화면휘도는 감소한다. 이와 같이 제3스위칭 트랜지스터Ｔｒ4는 주로 1필드에 차지하는 발광 기간의 비율을 제어하여 화면휘도의 조정을 도모하는 주 기능을 가지고 있다.

이상의 설명으로부터 알 수 있는 바와 같이, 본 화소 회로(2)는, 5개의 트랜지스터Ｔｒ1 내지 Ｔｒ4 및 Ｔｒｄ와 1개의 화소용량Ｃｓ와 1개의 발광소자ＥＬ로 구성되어 있다. 트랜지스터Ｔｒ1∼Ｔｒ3과 Ｔｒｄ는 N채널형의 폴리실리콘ＴＦＴ이다. 트랜지스터 Ｔｒ4만 P채널형의 폴리실리콘ＴＦＴ이다. 단 본 발명은 이것에 한정되는 것은 아니고, N채널형과 P채널형의 ＴＦＴ를 적절히 혼재시킬 수 있다. 발 광 소자ＥＬ은 예를 들면 애노드 및 캐소드를 구비한 다이오드형의 유기ＥＬ디바이스이다. 단, 본 발명은 이것에 한정되는 것은 아니고, 발광소자는 일반적으로 전류구동으로 발광하는 모든 디바이스를 포함한다.

도 3은, 도 2에 나타낸 화상표시 장치로부터 화소 회로(2)의 부분만을 추출한 모식도이다. 이해를 쉽게 하기 위해, 샘플링 트랜지스터Ｔｒ1에 의해 샘플링되는 영상신호의 신호 전위Ｖｓｉｇ나, 드라이브 트랜지스터Ｔｒｄ의 입력 전압Ｖｇｓ 및 출력전류Ｉｄｓ, 또한 발광소자ＥＬ이 가지는 용량성분Ｃｏｌｅｄ등을 추가로 도시하고 있다. 이하 도 3에 의거하여 본 발명에 따른 화소 회로(2)의 동작을 설명한다.

도 4는, 도 3에 나타낸 화소 회로의 타이밍 차트이다. 도 4를 참조하여, 도 3에 나타낸 화소 회로의 동작을 구체적으로 설명한다. 도 4는, 시간축 T에 따라 각 주사선ＷＳ, AZ1, ＡＺ2 및 ＤＳ에 인가되는 제어신호의 파형을 나타내고 있다. 표기를 간략화하기 위해, 제어신호도 대응하는 주사선의 부호와 동일한 부호로 나타내고 있다. 트랜지스터Ｔｒ1, Ｔｒ2, Ｔｒ3은 N채널형이므로, 주사선ＷＳ, ＡＺ1,ＡＺ2가 각각 하이레벨 시 온 하고, 로 레벨 시 오프한다. 한편 트랜지스터Ｔｒ4는 P채널형이므로, 주사선ＤＳ가 하이레벨 시 오프하고, 로 레벨 시 온 한다. 또한 이 타이밍 차트는, 각 제어신호ＷＳ, ＡＺ1,ＡＺ 2,ＤＳ의 파형과 함께, 드라이브 트랜지스터Ｔｒｄ 의 게이트 G의 전위변화 및 소스 S의 전위변화도 나타내고 있다.

도 4의 타이밍 차트에서는 타이밍 T1∼T8까지를 1필드(1f)로 하고 있다. 1필드 사이에 화소 어레이의 각 행이 1회 순차 주사된다. 타이밍 챠트는, 1행분의 화 소에 인가되는 각 제어신호ＷＳ, ＡＺ1,ＡＺ2,ＤＳ의 파형을 나타내고 있다.

이 필드가 시작되기 전의 타이밍 T0에서, 모든 제어 신호ＷＳ,ＡＺ1,ＡＺ2,ＤＳ가 로 레벨에 있다. 따라서 N채널형의 트랜지스터Ｔｒ1,Ｔｒ2,Tr3은 오프 상태에 있는 한편, P채널형의 트랜지스터Ｔｒ4만 온 상태이다. 따라서 드라이브 트랜지스터Ｔｒｄ는 온 상태의 트랜지스터Ｔｒ4를 통해 전원Ｖｃc에 접속하고 있기 때문에, 소정의 입력 전압Ｖｇｓ에 따라 출력 전류Ｉｄｓ를 발광소자ＥＬ에 공급하고 있다. 따라서 타이밍 T0에서 발광소자ＥＬ은 발광하고 있다. 이 때 드라이부 트랜지스터Ｔｒｄ에 인가되는 입력 전압Ｖｇｓ는, 게이트 전위(G)와 소스 전위(S)의 차이로 나타낸다.

해당 필드가 시작되는 타이밍 T1에서, 제어신호ＤＳ가 로 레벨에서 하이레벨로 바뀐다. 이에 따라 트랜지스터Ｔｒ4가 오프하고, 드라이브 트랜지스터Ｔｒｄ는 전원Ｖｃｃ부터 분리되므로, 발광이 정지하여 비발광 기간으로 들어간다. 따라서 타이밍 T1에서, 모든 트랜지스터Ｔｒ1∼Ｔｒ4가 오프 상태가 된다.

타이밍 T1후 타이밍 T21에서 제어신호ＡＺ2가 상승하고, 스위칭 트랜지스터Ｔｒ3이 온 한다. 이에 따라 드라이브 트랜지스터Ｔｒｄ의 소스(S)는, 소정의 전위Ｖｓｓ2로 초기화된다. 계속해서 타이밍 T22에서 제어신호ＡＺ1이 상승하고, 스위칭 트랜지스터Ｔｒ2가 온 한다. 이에 따라 드라이브 트랜지스터Tｒｄ의 게이트 전위(G)가 소정의 전위Ｖｓｓ1로 초기화된다. 이 결과, 드라이브 트랜지스터Ｔｒｄ의 게이트 G가 기준전위Ｖｓｓ1에 접속하고, 소스 S가 기준전위Ｖｓｓ2에 접속된다. 여기에서 Ｖｓｓ1-Ｖｓｓ2>Ｖｔｈ를 충족시키고, Ｖｓｓ1-Ｖｓｓ2= Ｖｇｓ>Ｖｔｈ 로 하는 것으로, 그 후 타이밍 T3에서 행해지는 Ｖｔｈ보정의 준비를 행한다. 환언하면 기간 T21-T3은, 드라이브 트랜지스터Ｔｒｄ의 리셋트 기간에 상당한다. 또한 발광소자ＥＬ의 임계 전압을 ＶｔｈＥＬ로 하면, ＶｔｈＥＬ>Ｖｓｓ2로 설정되어 있다. 이에 따라 발광소자ＥＬ에는 마이너스 바이어스가 인가되어, 소위 역 바이어스 상태가 된다. 이 역 바이어스 상태는, 나중에 행하는 Ｖｔｈ보정동작 및 이동도 보정동작을 정상으로 행하기 위해 필요하다.

타이밍 T3에서는 제어신호ＡＺ2를 로 레벨로 한 후, 제어신호ＤＳ를 로 레벨로 하고 있다. 이에 따라 트랜지스터Ｔｒ3이 오프하는 한편 트랜지스터Ｔｒ4가 온 한다. 이 결과 드레인 전류Ｉｄｓ가 화소용량Ｃｓ로 흐르는 것으로, Ｖｔｈ보정동작을 시작한다. 이 때 드라이브 트랜지스터Ｔｒｄ의 게이트 G는 Ｖｓｓ1에 유지되고 있으며, 드라이브 트랜지스터Ｔｒｄ가 컷오프할 때까지 전류Ｉｄｓ가 흐른다. 컷오프하면 드라이브 트랜지스터Ｔｒｄ의 소스 전위(S)는 Ｖｓｓ1-Ｖｔｈ가 된다. 드레인 전류가 컷오프한 후의 타이밍 T4에서 제어신호ＤＳ를 다시 하이레벨로 되돌리고, 스위칭 트랜지스터Ｔｒ4를 오프한다. 또한 제어신호ＡＺ1도 로 레벨로 되돌리고, 스위칭 트랜지스터Ｔｒ2도 오프한다. 이 결과, 화소용량Ｃｓ에 Ｖｔｈ가 유지 고정된다. 이와 같이 타이밍 T3-T4는 드라이브 트랜지스터Ｔｒｄ의 임계 전압Ｖｔｈ를 검출하는 기간이다. 여기에서는, 이 검출 기간 T3-T4를 Ｖｔｈ보정기간으로 부른다.

이와 같이 Ｖｔｈ보정을 행한 후 타이밍 T5에서 제어신호ＷＳ를 하이레벨로 바꾸고, 샘플링 트랜지스터Ｔｒ1을 온 하여 영상신호의 신호 전위Ｖｓｉｇ를 화소 용량 Cs에 기록한다. 발광소자ＥＬ의 등가용량Ｃｏｌｅｄ에 비해 화소용량Ｃｓ는 충분히 작다. 이 결과, 영상신호의 신호 전위Ｖｓｉｇ의 거의 대부분이 화소용량Ｃｓ에 기록된다. 정확하게는, Ｖｓｓ1로부터 신호 전위 Ｖｓｉｇ의 차분Ｖｓｉｇ-Ｖｓｓ1이 화소용량Ｃｓ에 기록된다. 따라서 드라이브 트랜지스터Ｔｒｄ의 게이트 G와 소스 Ｓ간의 전압 Vｇ는, 먼저 검출 유지된 Ｖｔｈ와 이번에 샘플링된 Ｖｓｉｇ-Ｖｓｓ1을 더한 레벨(Ｖｓｉｇ-Ｖｓｓ1+Ｖｔｈ)이 된다. 이후 설명을 간단하게 하기 위해 Ｖｓｓ1=0V로 하면, 게이트/소스간 전압Ｖｇｓ는 도 4의 타이밍 차트에 나타내는 바와 같이Ｖｓｉｇ +Ｖｔｈ가 된다. 이러한 영상신호의 신호 전위Ｖｓｉｇ의 샘플링은 제어신호ＷＳ가 로 레벨로 되돌리는 타이밍 T7까지 행해진다. 즉 타이밍 T5-T7이 샘플링 기간에 해당한다.

샘플링 기간의 종료하는 타이밍 T7보다 앞의 타이밍 T6에서 제어신호ＤＳ가 로 레벨이 되어 스위칭 트랜지스터Ｔｒ4가 온 한다. 이에 따라 드라이브 트랜지스터Ｔｒｄ가 전원Ｖｃｃ에 접속되므로, 화소 회로는 비발광 기간에서 발광 기간으로 진행한다. 이와 같이 샘플링 트랜지스터Ｔｒ1이 아직 온 상태이고, 스위칭 트랜지스터Ｔｒ4가 온 상태에 들어간 기간 T6-T7에서, 드라이브 트랜지스터Ｔｒｄ의 이동도 보정을 행한다. 즉 본 발명에서는, 샘플링 기간의 뒷부분과 발광 기간의 선두부분이 겹치는 기간 T6-T7에서 이동도 보정을 행하고 있다. 또한, 이 이동도 보정을 행하는 발광 기간의 선두에서는, 발광소자ＥＬ은 실제로는 역 바이어스 상태에 있기 때문에 발광하지 않는다. 이 이동도 보정기간 T6-T7에서는, 드라이브 트랜지스터Ｔｒｄ의 게이트 G가 영상신호의 신호 전위Ｖｓｉｇ의 레벨로 고정된 상태에서, 드라이브 트랜지스터Ｔｒｄ에 드레인 전류 Ｉｄｓ가 흐른다. 여기에서 Ｖｓｓ1-Ｖｔｈ<ＶｔｈＥＬ로 설정해 두는 것으로, 발광소자 EL은 역 바이어스 상태로 놓여지므로, 다이오드 특성이 아닌 단순한 용량특성을 나타내게 된다. 따라서 드라이브 트랜지스터Ｔｒｄ에 흐르는 전류Ｉｄｓ는 화소용량Ｃｓ와 발광소자 ＥＬ의 등가용량Ｃｏｌｅｄ의 양자를 결합한 용량 C=Ｃｓ+Ｃｏｌｅｄ에 기록된다. 이에 따라 드라이브 트랜지스터Ｔｒｄ의 소스 전위(S)는 상승한다. 도 4의 타이밍 차트에서는 이 상승분을 ΔV로 나타내고 있다. 이 상승분ΔV는 결국 화소용량 Ｃｓ로 유지된 게이트/소스간 전압Ｖｇｓ로부터 빼게 되므로, 음의 피드백을 걸게 되는 것이다. 이와 같이, 드라이브 트랜지스터Ｔｒｄ의 출력 전류Ｉｄｓ를 마찬가지로 드라이브 트랜지스터Ｔｒｄ의 입력 전압Ｖｇｓ로 음의 피드백 하는 것으로, 이동도μ을 보정하는 것이 가능하다. 또한 음의 귀환량ΔV는 이동도 보정기간 T6-T7의 시간폭 t를 조정하는 것으로 최적화가 가능하다. 이 목적으로 제어신호ＷＳ의 하강에 경사가 주어지고 있다.

타이밍 T7에서는 제어신호ＷＳ가 로 레벨이 되어 샘플링 트랜지스터Ｔｒ1 이 오프한다. 이 결과 드라이브 트랜지스터Ｔｒｄ의 게이트 G는 신호 선ＳＬ로부터 분리된다. 영상신호의 신호 전위Ｖｓｉｇ의 인가가 해제되므로, 드라이브 트랜지스터Ｔｒd의 게이트 전위 (G)는 상승 가능하게 되고, 소스 전위 (S)와 함께 상승해 간다. 그 동안 화소용량Ｃｓ에 유지된 게이트/소스간 전압Ｖｇｓ는 (Ｖｓｉｇ-ΔV+Ｖｔｈ)의 값을 유지한다. 소스 전위 (S)의 상승에 따라, 발광소자ＥＬ의 역 바이어스 상태는 해소되므로, 출력 전류Ｉｄｓ의 유입에 의해 발광소자ＥＬ은 실제로 발 광을 시작한다. 이 때의 드레인 전류Ｉｄｓ대 게이트 전압Ｖｇｓ의 관계는, 이하의 식 1로 나타난다.

Ｉｄｓ= (1/2)μ(W/L)Ｃｏｘ(Ｖｇｓ-Ｖｔｈ)² ···식 1

이 트랜지스터 특성식 1에 있어서, Ｖｇｓ는 소스를 기준으로 하여 게이트에 인가되는 게이트 전압을 나타내고 있으며, Ｖｔｈ는 트랜지스터의 임계 전압이다. 또 μ는 트랜지스터의 채널을 구성하는 반도체 박막의 이동도를 나타내고 있다. 그 외 W는 채널 폭을 나타내고, L은 채널길이를 나타내고, Ｃｏｘ는 게이트 용량을 나타내고 있다.

이 트랜지스터 특성식 1의 Ｖｇｓ에 Ｖｓｉｇ-ΔV+Ｖｔｈ를 대입하는 것으로, 이하의 식 2가 얻어진다.

Ｉｄｓ=kμ(Ｖｇｓ-Ｖｔｈ)² =kμ(Ｖｓｉｇ-ΔV)² ···식 2

상기 식 2에 있어서, k= (1/2) (W /L)Ｃｏｘ이다. 이 특성식 2에서 Ｖｔｈ 의 항이 캔슬되고 있으며, 발광소자ＥＬ에 공급되는 출력 전류Ｉｄｓ는 드라이브 트랜지스터Ｔｒｄ의 임계 전압Ｖｔｈ에 의존하지 않음을 알 수 있다. 기본적으로 드레인 전류Ｉｄｓ는 영상신호의 신호 전위Ｖｓｉｇ에 의해 정해진다. 환언하면, 발광소자ＥＬ은 영상신호의 신호 전위Ｖｓｉｇ에 따른 휘도로 발광하게 된다. 그 때 Ｖｓｉｇ는 음의 귀환량ΔV로 보정되고 있다. 이 보정량ΔV는 바로 특성식 2의 계수부에 위치하는 이동도μ의 효과를 취소하도록 작용한다. 따라서, 드레인 전류Ｉｄｓ는 실질적으로 영상신호의 신호 전위Ｖｓｉｇ에만 의존하게 된다.

마지막으로 타이밍 T8에 이르면 주사선ＤＳ가 하이레벨이 되어 스위칭 트랜지스터Ｔｒ4가 오프하고, 발광이 종료하는 동시에 해당 필드가 끝난다. 이 다음 다음의 필드로 이동하여 다시 Ｖｔｈ보정동작, 신호 전위의 샘플링 동작, 이동도 보정동작 및 발광 동작이 반복되게 된다.

도 5는, R화소, G화소, B화소를 3개 나열한 화소 트리오를 나타내고 있다. 본 발명의 기초가 된 회로 구성에서는, 개개의 Ｒ화소, G화소, B화소가 각각 독립하는 화소 회로를 구성하고 있으며, R화소, G화소, B화소 모두 동일한 회로 구성으로 되어 있다. 즉 각 화소 회로는, 5개의 트랜지스터Ｔｒ1∼Ｔｒ4 및 Ｔｒｄ와, 1개의 화소용량(유지 용량)Ｃｓ과 발광소자ＥＬ로 구성되어 있다. 이 발광소자ＥＬ은 R화소, G화소, B화소에 각각 할당된 색으로 발광한다.

각 화소의 발광 기간을 제어하는 스위칭 트랜지스터Ｔｒ4도, 각각의 화소에 설치되고 있다. 이 스위칭 트랜지스터Ｔｒ4는, 주사선ＤＳ로부터 공급되는 제어신호 ＤＳ에 따라 온 하고, 드라이브 트랜지스터Ｔｒｄ를 전원 라인Ｖｃｃ에 접속하는 것이다. 본 발명의 기초가 된 회로 구성에서는 1개의 화소 트리오로 R화소, G화소, B화소에 각각 스위칭 트랜지스터Ｔｒ4를 배치하고 있다. 예를 들면 수평방향이 480쌍의 화소 트리오, 수직방향이 320쌍의 화소 트리오로 구성된 패널의 경우, 스위칭 트랜지스터Ｔｒ4는 480×320×3=460800개가 되고, 패널 전체에서의 토털 소자수가 많아진다. 또한 이들 수평방향으로 나열하는 스위칭 트랜지스터Ｔｒ4의 수만큼 전원 라인Ｖｃｃ도 필요하다. 따라서 소자수의 개수가 많으면 패널 제조율의 저하를 초래하는 동시에, 화면의 고선명화가 어렵고, 제조 비용도 높아지게 된다는 문제가 있다.

도 6은, 본 발명에 따른 화소 회로를 나타내는 모식적인 회로도이다. 이해를 쉽게 하기 위해, 도 5와 대응하는 부분에는 대응하는 참조번호를 붙이고 있다. 이 화소 회로(2)는 ＲＧＢ 3원색이 할당된 3개의 Ｒ화소, G화소, B화소와, 전원 라인Ｖｃｃ를 구비하고 있다. 각 화소는, 영상신호를 샘플링하는 샘플링 트랜지스터Ｔｒ1과, 샘플링된 영상신호를 유지하는 유지 용량(화소용량)Ｃｓ와, 유지된 영상신호에 따른 구동전류를 소정의 발광 기간 중 출력하는 드라이브 트랜지스터Ｔｒｄ와, 구동전류에 따라 할당된 색으로 발광하는 발광소자ＥＬ을 포함한다. 특징사항으로서 ＲＧＢ각 화소의 드라이브 트랜지스터Ｔｒｄ를 발광 기간 중 전원 라인Ｖｃｃ에 접속하기 위해, 3개의 ＲＧＢ 화소에 대하여 공통으로 배치된 1개의 스위칭 트랜지스터Ｔｒ4를 구비하고 있다. 환언하면, 도 5에 나타낸 참고예에서는 각 ＲＧＢ화소에 배치하고 있었던 3개의 스위칭 트랜지스터Ｔｒ4를, 본 발명에 따른 화소 회로에서는 1개의 스위칭 트랜지스터Ｔｒ4로 하여 공통화하고 있다. 상기 구성에 의해, 스위칭 트랜지스터Ｔｒ4의 토털 개수는 도 5의 참고예에 비해 3분의 1로 삭감되어, 저비용화가 가능하게 된다. 또 1쌍의 화소 트리오에 대해서 2개의 스위칭 트랜지스터Ｔｒ4와 2개의 전원 라인Ｖｃｃ가 삭감되므로 화소내 배치에 여유가 생겨, 불필요한 쇼트를 방지할 수 있다. 덧붙여 스위칭 트랜지스터Ｔｒ4를 ＲＧＢ화소로 공통화함으로써, R화소, G화소, B화소 간에서의 휘도의 편차를 억제하는 것도 가능하다. 전술한 바와 같이, 이 스위칭 트랜지스터Ｔｒ4는 주로 발광 기간을 규정하는 것이지만, 이동도 보정기간도 제어하고 있다. 전술한 바와 같이 드라이브 트 랜지스터Ｔｒｄ의 이동도 보정기간은, 스위칭 트랜지스터Ｔｒ4가 온 했을 때 시작하고, 샘플링 트랜지스터Ｔｒ1이 오프 했을 때 끝난다. 스위칭 트랜지스터Ｔｒ4는 이동도 보정기간의 시기를 규정하고 있다. 이것을 ＲＧＢ화소로 공통화함으로써, ＲＧＢ각 화소에서의 이동도 보정기간을 공통으로 하는 것이 가능하다. 이에 따라 ＲＧＢ화소간에서의 휘도의 편차를 억제할 수 있다. 또한 스위칭 트랜지스터Ｔｒ4의 게이트 커플링의 영향 등도 ＲＧＢ 3화소로 공통화되므로, 편차가 나타나지 않아 휘도의 균일성을 확보할 수 있다.

도 7은, ＲＧＢ화소 트리오의 배선 패턴을 나타내는 배치도이다. 도 7은, 도 5에 나타낸 참고예에 대응하는 배치도이다. 전술한 바와 같이 참고예에서는, R화소, G화소, B화소에 각각 드라이브 트랜지스터Ｔｒｄ나 스위칭 트랜지스터Ｔｒ4를 형성하고 있다. 그 때문에 전원 라인Ｖｃｃ을 각ＲＧＢ화소에 각각 설치할 필요가 있다. 도시한 예에서는, 드라이브 트랜지스터Ｔｒｄ나 스위칭 트랜지스터Ｔｒ4의 게이트를 처음에 형성하고 있다. 이 게이트 형성과 동시에, 주사선ＤＳ의 게이트 배선도 행하고 있다. 또한 각 트랜지스터Ｔｒｄ, Ｔｒ4의 게이트 및 ＤＳ게이트 배선은 금속 몰리부덴 Ｍｏ으로 형성하고 있다. 그 위에 드라이브 트랜지스터Ｔｒｄ나 스위칭 트랜지스터Ｔｒ4 의 소자영역이 되는 Ｐｏｌｙ-Ｓｉ층을 형성한다. 또한 그 위에, 드라이브 트랜지스터 Ｔｒｄ나 스위칭 트랜지스터Ｔｒ4의 소스 및 드레인을 적절히 접속하기 위한 배선을 알루미늄(Ａｌ)으로 형성한다. 그 때 동시에 전원 라인Ｖｃｃ도 알루미늄 배선으로 형성하고 있다.

도 8은, 도 6에 나타낸 본 발명에 따른 화소 회로의 패턴 배치 도이다. 이해 를 용이하게 하기 위해, 도 7에 나타낸 참고예와 대응하는 부분에는 대응하는 참조번호를 붙이고 있다. 전술한 바와 같이, 본 발명에 따른 화소 회로(2)는 R화소, G화소, B화소에서 스위칭 트랜지스터Ｔｒ4를 공통화하고 있다. 본 예에서는 이 스위칭 트랜지스터Ｔｒ4는 G 화소에만 형성되어 있다. R화소에서 스위칭 트랜지스터Ｔｒ4가 불필요하게 된 부분에는, 예를 들면 유지 용량Ｃｓ(화소용량)를 보조하기 위한 보조 용량Ｃｓｕｂ을 설치할 수 있다. 마찬가지로 B화소에도 스위칭 트랜지스터Ｔｒ4를 제외한 부분에 보조 용량 Ｃｓｕｂ을 필요에 따라 형성할 수 있다.

G화소에 형성한 스위칭 트랜지스터Ｔｒ4의 소스는 전원 라인Ｖｃｃ에 접속하고 있다. 한편 스위칭 트랜지스터Ｔｒ4의 드레인은 G화소의 드라이브 스튜디오Ｔｒｄ에 접속하는 동시에, 그 우측에 이웃하는 Ｂ화소에 형성된 드라이브 트랜지스터Ｔｒd에도 접속하고 있다. 이들의 접속으로 인해, 스위칭 트랜지스터Ｔｒ4의 드레인 영역이 그대로 연장 설치되어 접속용의 배선으로 되어 있다. 한편, G화소에 대하여 좌측에 위치하는 Ｒ화소의 드라이브 트랜지스터Ｔｒｄ에 대해서는, 1층째의 알루미늄 배선(Ａｌ) 위에 다층화하여 형성한 2층째의 알루미늄 배선(2Ａｌ)을 통해서 접속하고 있다. 이와 같이 스위칭 트랜지스터Ｔｒ4를 공통화하면, Ｖｃｃ전원 라인 등의 배선을 걸쳐서 연장해야 한다. 이 때문에 배선을 다층화하고, 추가한 제2의 레이어(2Ａｌ)를 사용하여 스위칭 트랜지스터Ｔｒ4의 드레인을 R화소의 드라이브 트랜지스터Tｒｄ에 접속한다. 다층화하는 데 있어 본 실시예에서는 2층째의 배선에 알루미늄을 사용하고 있다. 이 때의 프로세스는 일반적인 ＴＦＴ프로세스를 사용할 수 있다. 경우에 따라서는 추가한 2층째의 배선에 금속을 사용할 수 있다. 이 때는 발광소자ＥＬ의 애노드를 형성하는 프로세스를 이용하여, 제2배선층을 형성할 수 있다. 이와 같이 기존의 프로세스에 큰 변동을 가하지 않고, 2층째의 배선 레이어를 추가하는 것이 가능하다.

도 9는, 도 5 및 도 7에 나타낸 화소의 제조에 관용된 프로세스를 나타내는 모식적인 단면도이다. 이 관용 프로세스는, 우선 유리등의 기판(도시 생략) 위에 트랜지스터의 게이트 전극 및 게이트 배선(주사선)을 금속Ｍｏ으로 형성한다. 그 위를 2층의 게이트 절연막ＳｉＯ₂/ＳｉＮ으로 피복한다. 그 위에 트랜지스터의 소자영역이 되는 다결정 실리콘 박막ｐｏｌｙ-Ｓｉ를 패터닝 형성한다. 이것을 층간 절연막으로 피복한 후, 그 위에 1층째의 배선을 금속Ａｌ으로 패터닝 형성한다. 이 금속배선은 신호 선이나 전원 라인Ｖｃｃ가 되는 것이다. 이 배선을 제1층간 절연막 1ＰＬＮＲ로 피복한 후, 그 위에 발광 소자ＥＬ의 애노드 전극ＡＮＯＤＥ를 증착 등으로 형성한다. 그 위에 발광층이 되는 유기ＥＬ재료를 증착한 후, 캐소드 전극ＣＡＴＨＯＤＥ를 형성한다. 또한 그 위에 절연막이나 보호막을 피복한다.

도 10은, 도 6 및 도 8에 나타낸 다층배선을 포함하는 화소 회로의 제조 프로세스를 나타내는 모식적인 단면도이다. 기본적으로는 도 9에 나타낸 관용 프로세스를 응용한 것이며, 대응하는 부분에는 대응하는 참조번호를 붙이고 있다. 도시하는 바와 같이, 신호 선이나 전원 라인Ｖｃｃ를 1층째의 금속Ａｌ으로 형성한 후, 그 위를 1층째의 층간 절연막 1ＰＬＮＲ로 피복한다. 또한 그 위에, 2층째의 금속배선(2Ａｌ)을 예를 들면 금속 알루미늄으로 형성한다. 이것은, 1층째의 알루미늄 배선과 같은 프로세스를 이용하여 만들 수 있다. 2층째의 알루미늄 배선 2Ａｌ을 제2층간 절연막 2ＰＬＮＲ로 피복한 후, 그 위에 발광소자ＥＬ의 애노드 전극ＡＮＯＤＥ를 예를 들면 Ａｇ등으로 증착 형성한다. 경우에 따라서는, 2층째의 금속배선을 알루미늄에서 은으로 대체할 수 있다. 이 경우에는 발광소자ＥＬ의 애노드 전극의 제조 프로세스를 이용하여, 2층째의 금속배선을 만들게 된다.

도 11은, 도 2 및 도 5에 나타낸 화소 회로의 변형 예를 나타내고 있다. 이 화소 회로는 발광 소자ＥＬ의 등가용량Ｃｏｌｅｄ와 평행하게, 보조 용량Ｃｓｕｂ가 형성되어 있다. 이 보조 용량Ｃｓｕｂ는 유지 용량Ｃｓ에 영상신호를 기록할 때의 입력 게인을 모을 때, 등가 용량Ｃｏｌｅｄ와 병렬로 배치되는 것이다.

도 12는, 화소용량Ｃｓ에 추가로 보조 용량Ｃｓｕｂ을 형성한 화소 트리오의 패턴 배치를 나타내는 모식적인 평면도이다. ＲＧＢ각 색의 화소 회로(2)는, 각각 적색 발광소자, 녹색 발광소자 및 청색 발광소자를 구비하고 있다. 각 화소 회로(2)에 형성된 보조 용량Ｃｓｕｂ는, 각 색발광 소자마다 다른 용량값을 가지고, 이로써 ＲＧＢ각 화소 회로간의 화이트 밸런스를 조정하고 있다. 이 경우, ＲＧＢ화소간에서 공통화하는 스위칭 트랜지스터Ｔｒ4를, 가장 용량값이 작은 보조 용량Ｃｓｕｂ를 구비한 화소에 배치하는 것이, 배치상 적절하다. 도시한 예에서는 G화소의 보조 용량Ｃｓｕｂ의 용량값이 가장 적기 때문에, 스페이스 면에서 여유가 있다. 이 여유가 있는 부분에 스위칭 트랜지스터Ｔｒ4를 형성하는 것으로, 실장 효율을 개선할 수 있다. 한편 스위칭 트랜지스터Ｔｒ4를 공통화한 것으로, R화소 및 B화소에는 공간이 비게 된다. 이 부분은 도 7에 나타내는 바와 같이 보조 용량Ｃｓ ｕｂ의 스페이스로 충당해도 좋다.

샘플링 트랜지스터Ｔｒ1, 드라이브 트랜지스터Ｔｒｄ 및 스위칭 트랜지스터는, 절연 기판 위에 형성된 박막트랜지스터ＴＦＴｓ로 이루어지고, 화소용량Ｃｓ와 보조 용량Ｃｓｕｂ는 마찬가지로 절연 기판 위에 형성된 박막용량소자로 이루어진다. 도시한 예에서는, 보조 용량Ｃｓｕｂ의 한쪽 단자는 애노드 콘택을 통해 화소용량Ｃｓ에 접속하는 한편, 다른 쪽의 단자는 소정의 고정 전위에 접속되어 있다. 이 고정 전위는, 발광소자ＥＬ의 캐소드측이 되는 접지전위Ｖｃａｔｈ등이 선택된다. 도시한 화소 회로(2)는 적층구조로 되어 있으며, 하층에 ＴＦＴｓ, Ｃｓ, Ｃｓｕｂ등이 형성되어 있다. 상층에 발광소자 EL이 접속되어 있다. 이해를 쉽게 하기 위해, 도 12에서는 상층의 발광소자ＥＬ이 생략되고 있다. 실제로는, 발광소자ＥＬ은 애노드 콘택을 통해 화소 회로(2)측에 접속하게 된다.

마지막으로 참고를 위해, 본 발명에 따른 화소 회로의 이동도 보정동작에 대해 보충 설명을 한다. 도 13은, 이동도 보정기간 T6-T7에 있어서의 화소 회로(2)의 상태를 나타내는 회로도이다. 도시하는 바와 같이, 이동도 보정기간 T6-T7에서는, 샘플링 트랜지스터Ｔｒ1 및 스위칭 트랜지스터Ｔｒ4가 온 하고 있는 한편, 나머지 스위칭 트랜지스터 Ｔｒ2 및 Ｔｒ3이 오프하고 있다. 이 상태에서 드라이브 트랜지스터Ｔｒ4의 소스 전위 (S)는 Ｖｓｓ1-Ｖｔｈ이다. 이 소스 전위 (S)는 발광소자ＥＬ의 애노드 전위이기도 한다. 전술한 바와 같이Ｖｓｓ1-Ｖｔｈ <ＶｔｈＥＬ로 설정해 두는 것으로, 발광소자 ＥＬ은 역 바이어스 상태로 되어, 다이오드 특성이 아닌 단순한 용량특성을 나타내게 된다. 따라서 드라이브 트랜지스터Ｔｒｄ에 흐르는 전류Ｉｄｓ는 화소용량Ｃｓ와 발광소자ＥＬ의 등가용량Ｃｏｌｅｄ와의 합성 용량 C=Ｃｓ+Ｃｏｌｅｄ로 흘러오게 된다. 환언하면, 드레인 전류Ｉｄｓ의 일부가 화소용량Ｃｓ로 부귀환(負歸還)되어, 이동도의 보정이 행해진다.

도 14는 전술한 트랜지스터 특성식 2를 그래프화한 것이며, 세로축에 Ｉｄｓ를 취하고 가로축에 Ｖｓｉｇ를 취하고 있다. 이 그래프의 아래쪽에 특성식 2도 아울러 나타내고 있다. 도 14의 그래프는, 화소 1과 화소 2를 비교한 상태에서 특성 커브를 그리고 있다. 화소 1의 드라이브 트랜지스터의 이동도μ는 상대적으로 크다. 반대로 화소 2에 포함되는 드라이브 트랜지스터의 이동도μ는 상대적으로 작다. 이와 같이 드라이브 트랜지스터를 폴리실리콘 박막 트랜지스터 등으로 구성했을 경우, 화소간에서 이동도μ가 변동하는 것은 피할 수 없다. 예를 들면 양쪽 화소 1,2에 동 레벨의 영상신호의 신호 전위Ｖｓｉｇ를 기록했을 경우, 어떠한 이동도의 보정을 행하지 않으면, 이동도μ가 큰 화소 1에 흐르는 출력 전류Ｉｄｓ1´은, 이동도μ가 작은 화소 2에 흐르는 출력 전류Ｉｄｓ2´에 비해 큰 차이가 생기게 된다. 이렇게 이동도μ의 편차에 기인하여 출력 전류Ｉｄｓ 사이에 큰 차이가 생기므로, 불규칙한 줄무늬가 발생하여 화면의 균일성을 손상시킨다.

그래서 발명에서는 출력 전류를 입력 전압측으로 부귀환 시키는 것으로, 이동도의 편차를 캔슬하고 있다. 앞의 트랜지스터 특성식 1로부터 분명하게 나타내는 바와 같이, 이동도가 크면 드레인 전류Ｉｄｓ가 커진다. 따라서 음의 귀환량ΔV는 이동도가 큰 만큼 커진다. 도 14의 그래프에 나타내는 바와 같이 이동도μ가 큰 화소 1의 음의 귀환량ΔV1은 이동도가 작은 화소 2의 음의 귀환량ΔV2에 비해 크다. 따라서, 이동도μ가 큰 만큼 부귀환이 커져, 편차를 억제하는 것이 가능하다. 도시하는 바와 같이, 이동도 μ가 큰 화소 1에 ΔV1의 보정을 가하면, 출력 전류는 Ｉｄｓ1´에서 Ｉｄｓ1까지 크게 하강한다. 한편 이동도μ가 작은 화소 2의 보정량ΔV2는 작으므로, 출력 전류Ｉｄs2´는 Ｉｄｓ2까지 그 만큼 크게 하강하지 않는다. 결과적으로, Ｉｄｓ1과 Ｉｄｓ2는 대략 같아지고, 이동도의 편차가 캔슬 된다. 이 이동도의 편차의 캔슬은 흑 레벨에서 화이트 레벨까지 Ｖｓｉｇ의 전 범위에서 행해지므로, 화면의 균일성은 극히 높아진다. 이상을 정리하면, 이동도가 다른 화소 1과 2가 있었을 경우, 이동도가 큰 화소 1의 보정량ΔV1은 이동도가 작은 화소 2의 보정량ΔV2에 대하여 작아진다. 즉 이동도가 큰 만큼 ΔV가 크고 Ｉｄｓ의 감소 값은 커진다. 이에 따라 이동도가 다른 화소 전류값은 균일화되어, 이동도의 편차를 보정할 수 있다.

이하 참고를 위해, 전술한 이동도 보정의 수치 해석을 행한다. 도 13에 나타내는 바와 같이, 트랜지스터Ｔｒ1 및 Ｔｒ4가 온 한 상태에서, 드라이브 트랜지스터Ｔｒｄ의 소스 전위를 변수 V로서 해석을 행한다. 드라이브 트랜지스터Ｔｒｄ의 소스 전위 (S)을 V로 하면, 드라이브 트랜지스터Ｔｒｄ를 흐르는 드레인 전류Ｉｄｓ는 이하의 식 3에 나타내는 바와 같다.

[수 1]

또 드레인 전류Ｉｄｓ와 용량 C(= Ｃｓ+Ｃｏｌｅｄ)의 관계에 의해, 이하의 식 4에 나타내는 바와 같이 Ｉｄｓ=ｄＱ/ｄｔ=ＣｄＶ/ｄｔ가 성립된다.

[수 2]

식 4에 식 3을 대입하여 양변 적분한다. 여기에서, 소스 전압 V초기 상태는 -Ｖｔｈ이며, 이동도 격차 보정시간(T6-T7)을 t로 한다. 이 미분 방정식을 풀면, 이동도 보정시간t에 대한 화소전류가 이하의 수식 5와 같이 주어진다.

[수 3]

도 1은 본 발명에 따른 화소 회로를 포함하는 화상표시 장치의 전체구성을 나타내는 블럭도이다.

도 2는 본 발명의 화소 회로의 기초가 된 화소 회로를 나타내는 회로도이다.

도 3은 도 2에서 잘라낸 화소 회로를 나타내는 모식도이다.

도 4는 도 2 및 도 3에 나타낸 화소 회로의 동작 설명에 제공하는 타이밍 차트이다.

도 5는 도 2에 나타낸 화소 회로를 ＲＧＢ3개분 추출한 화소 트리오를 나타내는 회로도이다.

도 6은 본 발명에 따른 화소 회로를 나타내는 회로도이다.

도 7은 화소 회로의 패턴 배치의 참고예를 게시하는 모식도이다.

도 8은 본 발명에 따른 화소 회로의 패턴 배치를 나타내는 모식도이다.

도 9는 참고예에 따른 화소 회로의 단면구성을 나타내는 모식도이다.

도 10은 본 발명에 따른 화소 회로의 단면구조를 나타내는 모식도다.

도 11은 화소 회로의 참고예를 나타내는 모식도이다.

도 12는 ＲＧＢ3화소 트리오의 용량 배치를 나타내는 모식적인 평면도이다.

도 13은 본 발명에 따른 화소 회로의 동작 설명에 제공하는 모식도이다.

도 14는 본 발명에 따른 화소 회로의 동작 설명에 제공하는 그래프이다.

[부호의 설명]

1 : 화소 어레이부 2 : 화소

3 : 수평 셀렉터 4 : 라이트 스캐너

5 : 드라이브 스캐너 Ｔｒ1 : 샘플링 트랜지스터

Ｔｒ4 : 스위칭 트랜지스터 Ｔｒｄ : 드라이브 트랜지스터

ＥＬ : 발광소자 C s : 유지 용량

Ｃｓｕｂ : 보조 용량

Claims (6)

1. 삼원색이 할당된 3개의 화소와 전원 라인을 구비한 화소 회로에 있어서,

   각 화소는, 영상신호를 샘플링하는 샘플링 트랜지스터와, 샘플링된 영상신호를 유지하는 유지 용량과, 유지된 영상신호에 따른 구동전류를 소정의 발광 기간 중 출력하는 드라이브 트랜지스터와, 상기 구동전류에 따라 상기 할당된 색으로 발광하는 발광소자를 포함하고,

   각 화소의 드라이브 트랜지스터를 발광 기간 중 상기 전원 라인에 접속하기 위해 3개의 화소에 대하여 공통으로 배치된 한 개의 스위칭 트랜지스터를 구비한 것을 특징으로 하는 화소 회로.
2. 제 1항에 있어서,

   각 화소는, 상기 유지 용량을 보조하기 위하여, 서로 다른 용량값을 가지는 보조 용량을 구비하고 있고,

   상기 스위칭 트랜지스터는 가장 용량값이 작은 보조 용량을 구비한 화소에 배치하는 것을 특징으로 하는 화소 회로.
3. 제 1항에 있어서,

   상기 스위칭 트랜지스터는, 다층배선으로 3개의 화소의 3개의 드라이브 트랜지스터에 접속하고 있는 것을 특징으로 하는 화소 회로.
4. 삼원색이 할당된 3개의 화소를 단위로 하여 매트릭스 모양으로 배치한 화소와, 각 화소에 전원을 공급하는 전원 라인을 구비한 패널 형의 표시 장치로서,

   삼원색이 할당된 3개의 화소는, 각각이 영상신호를 샘플링하는 샘플링 트랜지스터와, 샘플링된 영상신호를 유지하는 유지 용량과, 유지된 영상 신호에 따른 구동전류를 소정의 발광 기간 중 출력하는 드라이브 트랜지스터와, 상기 구동전류에 따라 상기 할당된 색으로 발광하는 발광소자를 포함하고,

   삼원색이 할당된 3개의 화소의 각 드라이브 트랜지스터를 발광 기간 중 상기 전원 라인에 접속하기 위해 3개의 화소에 대하여 공통으로 배치된 한 개의 스위칭 트랜지스터를 구비한 것을 특징으로 하는 표시 장치.
5. 제 4항에 있어서,

   삼원색이 할당된 3개의 화소의 각각은, 상기 유지 용량을 보조하기 위하여, 서로 다른 용량 값을 가지는 보조 용량을 구비하고 있고,

   상기 스위칭 트랜지스터는 3개의 화소 중 가장 용량값이 작은 보조 용량을 구비한 화소에 배치하는 것을 특징으로 하는 표시 장치.
6. 제 4항에 있어서,

   상기 스위칭 트랜지스터는, 다층배선으로 3개의 화소의 3개의 드라이브 트랜지스터에 접속하고 있는 것을 특징으로 하는 표시 장치.

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