KR101378588B1 - 반도체장치 및 그 제작 방법 - Google Patents

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요시타카 모리야
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명의 목적은, 향상된 장벽 특성이 향상되고, 소형화, 초박형화, 경량화가 달성되며, 플렉시블성이 제공된 반도체장치를 제공하는 것이다. 한 쌍의 기판 사이의 공간에 복수의 트랜지스터를 포함하는 적층체를 제공함으로써, 유해한 물질의 침입을 방지하고 장벽 특성이 개선된 반도체장치를 제공한다. 또한, 연삭과 연마를 행함으로써 초박형화한 기판을 사용함으로써, 소형화, 초박형화, 경량화를 실현하는 반도체장치가 제공된다. 또한, 플렉시블성을 가지게 할 수 있고, 고부가가치화를 실현할 수 있는 반도체장치가 제공된다.
Figure R1020060060243
장벽 특성, 박형화, 플렉시블성, 연마, 연삭, 폴리싱.

Description

반도체장치 및 그 제작 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
도 1은 본 발명의 반도체장치 및 그 제작 방법을 설명하는 도면,
도 2의 (a) 및 (b)는 본 발명의 반도체장치 및 그 제작 방법을 설명하는 도면,
도 3의 (a) 내지 (c)는 본 발명의 반도체장치 및 그 제작 방법을 설명하는 도면,
도 4의 (a) 및 (b)는 본 발명의 반도체장치 및 그 제작 방법을 설명하는 도면,
도 5의 (a) 및 (b)는 본 발명의 반도체장치 및 그 제작 방법을 설명하는 도면,
도 6의 (a) 내지 (c)는 본 발명의 반도체장치 및 그 제작 방법을 설명하는 도면,
도 7의 (a) 내지 (d)는 본 발명의 반도체장치 및 그 제작 방법을 설명하는 도면,
도 8의 (a) 및 (b)는 본 발명의 반도체장치 및 그 제작 방법을 설명하는 도 면,
도 9의 (a) 내지 (c)는 본 발명의 반도체장치 및 그 제작 방법을 설명하는 도면,
도 10의 (a) 및 (b)는 본 발명의 반도체장치 및 그 제작 방법을 설명하는 도면,
도 11은 본 발명의 반도체장치를 설명하는 도면,
도 12의 (a) 내지 (e)는 본 발명의 반도체장치를 설명하는 도면이다.
본 발명은, 반도체장치 및 그 제작 방법에 관한 것이다. 반도체장치는, 트랜지스터를 포함하는 반도체장치에 해당한다.
트랜지스터를 포함하는 반도체장치의 개발이 진척되고 있다. 이러한 반도체장치 중, 비접촉으로 데이터의 송신과 수신을 행하는 것이 가능한 반도체장치의 개발이 활발하게 진척되고 있다. 이러한 반도체장치는, RFID(Radio Frequency Identification), RF칩, RF태그, IC칩, IC태그, IC라벨, 무선 칩, 무선 태그, 전자 칩, 전자 태그, 무선 프로세서, 무선 메모리 등으로 불리고(예를 들면, 참조문헌1: 일본국 공개특허공보 특개2004-282050호 참조), 이미 일부의 분야에 있어서, 도입이 개시되고 있다.
본 발명은, 장벽 특성을 향상시킴으로써, 신뢰성을 향상시킨 반도체장치를 제공하는 것을 목적으로 한다.
또한, 소형화, 초박형화, 경량화를 실현함에 의해, 고부가가치화를 실현한 반도체장치를 제공하는 것을 목적으로 한다.
또한, 플렉시블성을 가지게 하는 것에 의해, 고부가가치화를 실현한 반도체장치를 제공하는 것을 목적으로 한다.
본 발명은, 한 쌍의 기판 사이의 공간에 복수의 트랜지스터를 포함하는 적층체를 설치하는 것을 특징으로 한다. 이 특징에 의해, 유해한 물질의 침입을 억제하고, 장벽 특성을 향상시킬 수 있다. 한 쌍의 기판이 외측으로부터 유해한 물질의 침입을 효과적으로 막음으로써, 장벽 특성을 향상시킬 수 있다. 또한, 장벽 특성을 개선함으로써, 신뢰성을 향상시킬 수 있다.
또, 본 발명은, 연삭 및 연마를 수행함으로써 초박형화한 한 쌍의 기판을 사용하는 것을 특징으로 한다. 이 특징에 의해, 소형화, 초박형화, 경량화를 실현한다.
또한, 본 발명은, 플렉시블성을 가지게 할 수 있고, 고부가가치화를 실현할 수 있다. 이러한 플렉시블성은 얇은 기판에의해 달성되는 고부가가치화이다.
본 발명의 반도체장치는, 제1기판 위에 구비된 트랜지스터와, 트랜지스터 위에 구비된 제1절연층과, 제1절연층에 구비된 개구부를 거쳐서, 트랜지스터의 소스 또는 드레인에 전기적으로 접속된 제1도전층(소스 배선 또는 드레인 배선에 상당)과, 제1도전층 위에 구비된 제2절연층과, 제2절연층 위에 구비된 제2기판을 포함한다. 트랜지스터는, 반도체층, 절연층(게이트 절연층에 상당) 및 도전층(게이트 전극에 상당)을 포함한다.
본 발명의 반도체장치는, 제1기판 위에 구비된 트랜지스터와, 트랜지스터 위에 구비된 제1절연층과, 제1절연층에 구비된 개구부를 거쳐서, 트랜지스터의 소스 또는 드레인에 전기적으로 접속된 제1도전층(소스 배선 또는 드레인 배선에 상당)과, 제1도전층 위에 구비된 제2절연층과, 제2절연층에 구비된 개구부를 거쳐서, 제1도전층에 전기적으로 접속된 제2도전층과, 제2도전층 위에 구비된 제3절연층과, 제3절연층 위에 구비된 제2기판을 포함한다. 트랜지스터는, 반도체층, 절연층(게이트 절연층에 상당) 및 도전층(게이트 전극에 상당)을 포함한다.
본 발명의 반도체장치는, 제1기판의 한 면 위에 구비되고, 반도체층, 제1절연층 및 제1도전층을 포함하는 트랜지스터와, 트랜지스터 위에 구비된 제2절연층과, 제2절연층에 구비된 개구부를 거쳐서, 트랜지스터의 소스 또는 드레인에 전기적으로 접속된 제2도전층과, 제1도전층 또는 제2도전층과 같은 층에 구비된 제1단자부와, 제2절연층과 제2도전층에 구비된 제3절연층과, 제3절연층 위에 구비된 제2기판과, 제3기판과, 제3기판의 한 면 위에 구비된 제3도전층과, 제3도전층과 같은 층에 구비된 제2단자부와, 제1기판의 다른 면 위에 구비된 제4도전층을 포함한다.
상기 구성의 반도체장치에 있어서, 제4도전층은, 제1기판과 제2절연층에 구비된 개구부를 거쳐서, 제1단자부에 전기적으로 접속되고 있다. 제2단자부는, 이방성 도전층과 범프의 한쪽 또는 양쪽을 거쳐서, 제4도전층에 전기적으로 접속되고 있다. 제1기판의 다른 면과 제3기판의 한 면은, 서로 대향하도록 제공된다. 제1단자부와 제2단자부는 겹치도록 제공된다.
본 발명의 반도체장치는, 제1기판 위에 구비되고, 반도체층, 제1절연층 및 제1도전층을 포함하는 트랜지스터와, 트랜지스터 위에 구비된 제2절연층과, 제2절연층에 구비된 개구부를 거쳐서, 트랜지스터의 소스 또는 드레인에 전기적으로 접속된 제2도전층과, 제1도전층 또는 제2도전층과 같은 층에 구비된 제1단자부와, 제2절연층과 제2도전층 위에 구비된 제3절연층과, 한 면이 제3절연층에 접하도록 제공된 제2기판과, 제3기판과, 제3기판의 한 면 위에 구비된 제3도전층과, 제3도전층과 같은 층에 구비된 제2단자부와, 제2기판의 다른 면 위에 구비된 제4도전층을 갖는다.
상기 구성의 반도체장치에 있어서, 제4도전층은, 제2기판과 제3절연층에 구비된 개구부를 거쳐서, 제1단자부에 전기적으로 접속되고 있다. 또한, 제2단자부는, 이방성 도전층과 범프의 한쪽 또는 양쪽을 거쳐서, 제4도전층에 전기적으로 접속되고 있다. 제2기판의 다른 면과 제3기판의 한 면은, 서로 대향하도록 제공된다. 제1단자부와 제2단자부는 겹치도록 제공된다.
또한, 상기 구성의 반도체장치에 있어서, 제1기판과 제2기판 각각은, 유리 기판이다. 또한, 제1기판과 제2기판 각각의 두께는, 100㎛ 이하, 바람직하게는 50 ㎛ 이하, 더 바람직하게는 2㎛ 이상이다.
또한, 상기 구성의 반도체장치에 있어서, 제1기판과 제2기판 사이에, 실재가 제공된다. 또한, 상기 구성의 반도체장치에 있어서는, 제1기판과 제2기판 사이에 스페이서가 제공된다.
본 발명의 반도체장치의 제작 방법은, 제1기판의 한 면 위에 트랜지스터를 형성하는 공정과, 트랜지스터 위에 제1절연층을 형성하는 공정과, 제1절연층에 구비된 개구부를 거쳐서, 트랜지스터의 소스 또는 드레인에 전기적으로 접속된 제1도전층을 형성하는 공정과, 제1도전층 위에 제2절연층을 형성하는 공정과, 제2절연층의 표면과 제2기판의 한 면이 접하도록, 제2절연층 위에 제2기판을 제공하는 공정과, 제1기판의 다른 면과 제2기판의 다른 면을 연삭하는 공정과, 연삭한 제1기판의 다른 면과 제2기판의 다른 면을 연마하는 공정과, 제1기판, 제1절연층, 제2절연층 및 제2기판을 절단하고, 제1기판, 트랜지스터 및 제2기판을 포함하는 적층체를 형성하는 공정을 포함한다.
또한, 상기 공정에 더해서, 트랜지스터로서, 반도체층, 절연층(게이트 절연층에 상당) 및 도전층(게이트 전극에 상당)을 형성하는 공정을 포함한다.
본 발명의 반도체장치의 제작 방법은, 제1기판의 한 면 위에 트랜지스터를 형성하는 공정과, 트랜지스터 위에 제1절연층을 형성하는 공정과, 제1절연층에 구비된 개구부를 거쳐서, 트랜지스터의 소스 또는 드레인에 전기적으로 접속된 제1도전층을 형성하는 공정과, 제1도전층 위에 제2절연층을 형성하는 공정과, 제2절연층에 구비된 개구부를 거쳐서, 제1도전층에 전기적으로 접속된 제2도전층을 형성하는 공정과, 제2도전층 위에 제3절연층을 형성하는 공정과, 제3절연층의 표면과 제2기판의 한 면이 접하도록, 제3절연층 위에 제2기판을 제공하는 공정과, 제1기판의 다른 면과 제2기판의 다른 면의 연삭과 연마의 한쪽 또는 양쪽을 행하는 공정과, 제1기판, 제1절연층, 제2절연층, 제3절연층 및 제2기판을 절단하고, 제1기판, 트랜지스터 및 제2기판을 포함하는 적층체를 형성하는 공정을 포함한다.
또한, 상기 공정에 더해서, 트랜지스터로서, 반도체층, 절연층(게이트 절연층에 상당) 및 도전층(게이트 전극에 상당)을 형성하는 공정을 포함한다.
본 발명의 반도체장치의 제작 방법은, 제1기판의 한 면 위에, 반도체층, 제1절연층 및 제1도전층을 포함하는 트랜지스터를 형성하는 공정과, 트랜지스터 위에 제2절연층을 형성하는 공정과, 제2절연층에 구비된 개구부를 거쳐서, 트랜지스터의 소스 또는 드레인에 전기적으로 접속된 제2도전층과, 제2도전층과 같은 층에 구비된 제1단자부를 형성하는 공정과, 제2절연층, 제2도전층 및 제1단자부 위에 제3절연층을 형성하는 공정과, 제3절연층의 표면과 제2기판의 한 면이 접하도록, 제3절연층 위에 제2기판을 제공하는 공정과, 제1기판의 다른 면과 제2기판의 다른 면의 연삭과 연마의 한쪽 또는 양쪽을 행하는 공정과, 제1기판의 다른 면 위에, 제1단자부와 겹치도록 제3도전층을 형성하는 공정과, 제3도전층에 레이저 빔을 조사해서, 제1단자부가 노출하도록 개구부를 형성하고, 개구부에 제3도전층을 충전하는 공정과, 제1기판의 다른 면과, 제2단자부와 제4도전층이 구비된 제3기판의 한 면이 대향하고, 제3도전층과 제2단자부가 전기적으로 접속하도록, 제3기판을 제공하는 공정을 포함한다.
본 발명의 반도체장치의 제작 방법은, 제1기판의 한 면 위에, 반도체층, 제1절연층 및 제1도전층을 포함하는 트랜지스터를 형성하는 공정과, 트랜지스터 위에 제2절연층을 형성하는 공정과, 제2절연층에 구비된 개구부를 거쳐서, 트랜지스터의 소스 또는 드레인에 전기적으로 접속된 제2도전층과, 제2도전층과 같은 층에 구비된 제1단자부를 형성하는 공정과, 제2절연층, 제2도전층 및 제1단자부 위에 제3절연층을 형성하는 공정과, 제3절연층의 표면과 제2기판의 한 면이 접하도록, 제3절연층 위에 제2기판을 제공하는 공정과, 제1기판의 다른 면과 제2기판의 다른 면의 연삭과 연마의 한쪽 또는 양쪽을 행하는 공정과, 제2기판의 다른 면 위에, 제1단자부와 겹치도록 제3도전층을 형성하는 공정과, 제3도전층에 레이저 빔을 조사해서, 제1단자부가 노출하도록 개구부를 형성하고, 개구부에 제3도전층을 충전하는 공정과, 제2기판의 다른 면과, 제2단자부와 제4도전층이 구비된 제3기판의 한 면이 대향하고, 제3도전층과 제2단자부가 전기적으로 접속하도록, 제3기판을 제공하는 공정을 포함한다.
상기의 본 발명의 반도체장치의 제작 방법에 있어서, 제1기판과 제2기판의 두께가 100㎛ 이하가 될 때까지, 제1기판의 다른 면과 제2기판의 다른 면을 연삭한다. 또한, 제1기판과 제2기판의 두께가 50㎛ 이하가 될 때까지, 연삭한 제1기판의 다른 면과 제2기판의 다른 면을 연마한다.
상기 구성을 가지는 본 발명에 의해, 한 쌍의 기판 사이의 소자 내에, 유해한 물질의 침입을 방지하는 것이 가능해지고, 소자의 열화나 소자의 파괴의 발생을 억제할 수 있다. 따라서, 신뢰성을 향상시킬 수 있다. 또한, 연삭과 연마를 행함 으로써 초박형화한 기판을 사용함으로써, 소형화, 초박형화, 경량화를 실현할 수 있다. 또한, 초박형화한 기판을 사용하기 위해서, 플렉시블성을 가지게 할 수 있고, 고부가가치화를 실현할 수 있다.
[발명을 실시하기 위한 최선의 형태]
본 발명의 실시형태에 대해서, 도면을 사용해서 상세하게 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위에서 일탈하는 않게 그 형태 및 상세를 다양함에 변경할 수 있는 것은 당업자라면 용이하게 이해된다. 따라서, 본 발명은 이하에 나타내는 실시형태의 기재 내용에 한정해서 해석되는 것은 아니다. 또한, 이하에 설명하는 본 발명의 구성에 있어서, 동일 부호는 다른 도면의 동일 부분에 공통으로 사용한다.
(실시형태1)
본 발명의 반도체장치에 대해서, 도 1, 도 2의 (b), 도 3의 (a)의 단면도와 도 3의 (b) 및 (c)의 평면도를 참조해서 설명한다. 도 1 및 도 2의 (a)는 도 3의 (b)의 평면도이고, 도 2의 (b)는 도 3의 (c)의 평면도의 A-C선의 단면도에 해당한다.
우선, 기판(10)의 한 면 위에, 절연층(11)을 형성한다(도 1 참조). 기판(10)은, 유리 기판, 플라스틱 기판, 실리콘 기판, 석영기판 등에 해당한다. 적합하게는, 기판(10)으로서, 유리 기판이나 플라스틱 기판을 사용하면 좋다. 유리 기판이나 플라스틱 기판은, 한 변이 1미터 이상으로 형성하거나, 또한 사각형상 등의 원하는 형상으로 용이하게 형성할 수 있기 때문이다. 그러므로, 예를 들면 사각형상으로, 한 변이 1미터 이상의 유리 기판이나 플라스틱 기판을 사용하면, 생산성을 대폭 향상시킬 수 있다. 이러한 이점은, 원형의 최대 직경이 30센티 정도인 실리콘 기판을 사용할 경우와 비교하면, 큰 장점이 된다.
기판(10)의 한 면 또는 기판(10)의 양면 위에 장벽 막이 제공될 수 있다. 장벽 막으로서, Al2O3, MgO, SiO2, SiOx(x는 0 이상), Al, SiNx(x는 0 이상), SiOxNy(x와 y는 0 이상) 등이 사용될 수 있다. 장벽 막을 제공함으로써, 기판(10) 내에 포함된 유해한 물질이 확산하는 것을 방지할 수 있다. 또한, 플라스틱 기판이 사용될 때, 유리 및 플라스틱이 혼합된 재료를 사용하는 기판이나, 유리 및 플라스틱으로 형성된 층이 적층된 기판이 사용될 수 있다.
절연층(11)은, 플라즈마CVD법이나 스퍼터링법 등에 의해, 규소의 산화물, 규소의 질화물, 질소를 포함하는 규소의 산화물, 산소를 포함하는 규소의 질화물 등을 형성한다. 절연층(11)은, 기판(10)으로부터의 불순물원소가 상층에 침입해버리는 것을 방지하는 기능을 하고, 필요가 없으면, 형성하지 않아도 좋다.
다음에, 절연층(11) 위에 복수의 트랜지스터(14)를 형성한다. 여기에서는, 복수의 트랜지스터(14)로서, 복수의 박막트랜지스터(Thin film transistor)를 형성한다. 복수의 트랜지스터(14) 각각은, 반도체층(50), 게이트 절연층(51: 간단히 절연층이라고도 한다), 게이트(게이트 전극이라고도 말한다)인 도전층(52)을 갖는 다. 반도체층(50)은, 소스(소스 전극, 소스 영역이라고도 한다) 또는 드레인(드레인 전극, 드레인 영역이라고도 한다)으로 기능하는 불순물영역(53, 55)과, 채널 형성 영역(54)을 갖는다. 불순물영역(53, 55)에는, n형 또는 p형을 부여하는 불순물원소가 첨가되고 있다. 구체적으로는, n형을 부여하는 불순물원소(예를 들면, 인(P), 비소(As)), p형을 부여하는 불순물원소(예를 들면, 붕소(B))가 첨가되고 있다. 불순물영역(55)은, LDD(Lightly Doped Drain)영역이다.
또한, 도시하는 구성에서는, 복수의 트랜지스터(14) 각각은, 사이드월(44)을 갖는다. 사이드월(44)은 도전층(52)의 측면에 접하도록 제공된다. 사이드월(44)은, LDD영역을 형성할 때의 도핑용의 마스크로서 사용할 수 있다. 복수의 트랜지스터(14) 각각은, 반도체층(50) 위에 게이트 절연층(51)이 구비되고, 게이트 절연층(51) 위에 도전층(52)이 설치된 톱 게이트형, 도전층(52) 위에 게이트 절연층(51)이 구비되고, 게이트 절연층(51) 위에 반도체층(50)이 구비된 바톰 게이트형의 어느 쪽의 타입이어도 좋다. 또한, 복수의 트랜지스터(14) 각각은, 2개 이상의 게이트 전극과, 2개 이상의 채널 형성 영역을 가지는 멀티 게이트 구조의 트랜지스터로도 된다.
또한, 도시하는 구성에서는, 복수의 트랜지스터(14)만을 형성하고 있지만, 본 발명은 이 구성에 제한되지 않는다. 기판(10) 위에 구비되는 소자는, 반도체장치의 용도에 의해 적당하게 조정하면 좋다. 예를 들면, 비접촉으로 데이터를 송수신하는 기능을 가질 경우, 기판(10) 위에 복수의 트랜지스터만을 또는 기판(10) 위에 복수의 트랜지스터와 안테나로서 기능하는 도전층을 형성하면 좋다. 또한, 데 이터를 기억하는 기능을 가질 경우, 기판(10) 위에 복수의 트랜지스터와 기억소자(예를 들면, 트랜지스터, 메모리 트랜지스터 등)도 형성하면 좋다. 또한, 회로를 제어하는 기능이나 신호를 생성하는 기능 등을 가질 경우(예를 들면, CPU, 신호 생성 회로 등), 기판(10) 위에 복수의 트랜지스터를 형성하면 좋다. 또한, 상기 이외에도, 필요에 따라, 저항소자나 용량소자 등의 다른 소자를 형성하면 좋다.
다음에, 복수의 트랜지스터(14) 위에 절연층(15 내지 17)을 형성한다. 절연층(15 내지 17)은, 플라즈마CVD법, 스퍼터링법, SOG(스핀온글래스)법, 액적토출법, 스크린인쇄법 등을 사용하고, 규소의 산화물, 규소의 질화물, 수지(폴리이미드, 아크릴, 에폭시) 등을 사용해서 형성한다. 또한, 절연층(15 내지 17)은, 실록산을 사용해서 형성한다. 실록산은, 예를 들면 실리콘과 산소와의 결합 형태의 골격구조가 구성된다. 치환기에, 적어도 수소를 포함하는 유기기(예를 들면, 알킬기, 방향족탄화수소), 플루오르기 또는, 적어도 수소를 포함하는 유기기와 플루오르기를 사용한 것이다. 또한, 상기의 구성에서는, 복수의 트랜지스터(14) 위에 3층의 절연층(절연층 15 내지 17)을 형성하고 있지만, 본 발명은 이 구성에 제한되지 않는다. 복수의 트랜지스터(14) 위에 적층되는 절연층의 수는, 특별히 제한되지 않는다.
다음에, 절연층(15 내지 17)에 개구부를 형성하고, 복수의 트랜지스터(14)의 각각의 소스 또는 드레인에 전기적으로 접속된 도전층(18 내지 25)을 형성한다. 도전층(18 내지 25)은, 플라즈마CVD법이나 스퍼터링법 등에 의해, 티타늄(Ti), 알루미늄(Al)등으로부터 선택된 원소 또는 이것들의 원소를 주성분으로 하는 합금재 료 혹은 화합물재료로, 단층 또는 적층으로 형성한다. 도전층(18 내지 25)은, 소스 배선 또는 드레인 배선으로서 기능한다.
다음에, 절연층(17)과 도전층(18 내지 25) 위에, 절연층(28)을 형성한다. 절연층(28)은, 수지 등에 의해 형성한다.
다음에, 절연층(28)에 개구부를 형성하고, 도전층(19, 20, 23, 24)에 접속된 도전층(31 내지 34)을 형성한다. 도전층(31 내지 34)은, 안테나로서 기능한다. 또한, 안테나로서 기능하는 도전층은, 도전층(31 내지 34)과 같은 층에 설치하지 않고, 게이트인 도전층(52)과 같은 층 또는, 소스 배선 또는 드레인 배선인 도전층(18 내지 25)과 같은 층에 형성해도 된다. 이러한 경우에는, 도전층(31 내지 34)을 형성하지 않아도 좋다. 또한, 안테나로서 기능하는 도전층은, 복수의 층(예를 들면, 도전층(52)과 같은 층, 도전층(18 내지 25)과 같은 층, 도전층(31 내지 34)과 같은 층)에 형성해도 된다. "제2층과 동일한 층 내에 제1층이 구비되는" 것은 "제1층과 제2층이 동일 층 위에 제공되는" 것으로 언급된다.
다음에, 절연층(28)과 도전층(31 내지 34) 위에, 절연층(35)을 형성한다. 절연층(35)은, 플라즈마CVD법, 스퍼터링법 등을 사용하고, 규소의 산화물, 규소의 질화물에 의해 형성한다.
다음에, 실재(36)를 형성한다(도 1, 도 3의 (b) 참조). 실재(36)는, 스크린인쇄 또는 디스펜서에 의한 묘화 등의 방법을 사용하여, 소정의 장소에 선택적으로 형성한다. 실재(36)는, 많은 경우에 있어서, 사각형 프레임 형상으로 형성한다. 실재(36)는, 열경화수지, 자외선경화 수지, 아세트산 비닐 수지계 접착제, 비닐 공 중합수지계 접착제, 에폭시 수지계 접착제, 우레탄 수지계 접착제, 고무계 접착제, 아크릴수지계 접착제 등의 접착제를 사용해서 형성한다. 또한, 이것들의 재료에 스페이서를 혼재시킨 재료를, 실재(36)로서 사용해도 된다.
또한, 상기 접착제 내에 파이버를 혼재시킨 재료를 실재(36)로서 사용할 수도 있다. 실재(36)는 트랜지스터와 같은 소자와 겹치지 않도록 형성된다.
다음에, 실재(36)로 둘러싸인 공간 내에 절연층(37)과 스페이서(38)를 형성한다. 절연층(37)은, 스크린인쇄법 등을 사용하고, 수지, 접착제 등에 의해 형성한다. 절연층(37)을 접착제에 의해 형성하는 경우에는, 실재(36)를 제공하지 않아도 좋다. 또한, 스페이서(38)는, 비즈형, 파이버형 등의 형상이며, 수지나 실리카 등의 재료로 이루어진다. 또한, 스페이서(38)는, 포토리소그래픽법을 사용해서 형성된 절연층 등을 사용해도 된다.
포토리소그래픽법을 사용해서 스페이서(38)를 형성할 경우, 감광성 아크릴 등의 유기절연성 재료를, 패턴 가공해서 형성한다. 이 방법에 의하면, 원하는 장소에 스페이서(38)를 제공할 수 있다. 실재(36)와 스페이서(38)의 한쪽 또는 양쪽은, 기판(10)과 기판(39) 사이의 간격을 유지하는 기능을 한다. 따라서, 기판(10)과 기판(39) 사이의 간격을 유지할 수 있으면, 실재(36)나 스페이서(38)의 한쪽 또는 양쪽은 설치하지 않아도 좋다. 도 3의 (b)에서는, 실재(36)와 스페이서(38) 및 절연층(37)을 도시한다.
다음에, 절연층(37)과 스페이서(38) 위에 기판(39)을 제공한다. 기판(39)은, 기판(10)과 다른 재질로 형성할 수 있다. 예를 들면, 기판(10)은 유리 기판이 며, 기판(39)은 플라스틱 기판으로 된다. 그 후, 필요에 따라 실재(36)를 사용해서, 기판(10)과 기판(39)을 서로 붙인다. 이때, 필요에 따라 압착기 등에 의해, 가압처리와 가열처리의 한쪽 또는 양쪽을 행한다.
기판(39)의 한 면 또는 기판(39)의 양면 위에 장벽 막이 제공될 수 있다. 장벽 막으로서, Al2O3, MgO, SiO2, SiOx(x는 0 이상), Al, SiNx(x는 0 이상), SiOxNy(x와 y는 0 이상) 등이 사용될 수 있다. 장벽 막을 제공함으로써, 기판(39) 내에 포함된 유해한 물질이 확산하는 것을 방지할 수 있다. 또한, 기판 쌍을 붙인 후, 진공 주입법으로 한 쌍의 기판 사이에 절연층(37)을 주입할 수도 있다.
다음에, 연삭수단에 의해, 기판(10)의 다른 면과, 기판(39)의 다른 면을 연삭한다(도 2의 (a) 참조). 적합하게는, 기판(10, 39)의 두께가 100㎛ 이하가 될 때까지 연삭한다. 연삭 공정에서, 기판(10, 39)이 고정된 스테이지와 연삭수단의 한쪽 또는 양쪽을 회전시켜서, 기판(10)과 기판(39)의 표면을 연삭한다. 연삭수단은, 예를 들면 그라인딩-폴리싱 스톤이다.
다음에, 연마 수단에 의해, 연삭한 기판(10)의 다른 면과, 기판(39)의 다른 면을 연마한다. 적합하게는, 기판(10, 39)의 두께가 2㎛ 이상 50㎛ 이하, 적합하게는 4㎛ 이상 20㎛ 이하, 예를 들면 5㎛ 이하가 될 때까지 연마한다. 이 연마 공정도, 상기의 연삭 공정과 같이, 기판(10, 39)이 고정된 스테이지와 연마 수단의 한쪽 또는 양쪽을 회전시켜서, 기판(10)과 기판(39)의 표면을 연마한다. 연마 수단으로는, 예를 들면 그라인딩-폴리싱 스톤, 연마 패드, 폴리싱 연마용 입자(예를 들면, 산화세륨 등)에 해당한다. 또한, 연삭 공정과 연마 공정의 후에는, 필요에 따라 먼지를 제거하기 위한 세정 공정, 건조 공정의 한쪽 또는 양쪽을 행한다.
또한, 연마 후의 기판(10, 39)의 두께는, 연삭 공정과 연마 공정에 필요한 시간, 뒤에 행하는 절단 공정에 필요한 시간, 반도체장치의 용도, 그 용도에 필요한 강도 등을 고려해서, 적당하게 결정하면 좋다. 예를 들면, 연삭 공정과 연마 공정의 시간을 짧게 함으로써 생산성을 향상시키는 경우에는, 연마 후의 기판(10, 39)의 두께는 50㎛정도로 하면 좋다. 또한, 뒤에 행하는 절단 공정에 필요한 시간을 짧게 함으로써 생산성을 향상시킬 경우, 연마 후의 기판(10, 39)의 두께는, 2㎛ 이상 20㎛ 이하라고 하면 좋다. 또한, 반도체장치를 얇은 물품에 붙이거나, 매립하거나 할 경우, 연마 후의 기판(10, 39)의 두께는 2㎛ 이상 20㎛ 이하로 하면 좋다.
또한, 상기의 공정에서는, 연삭과 연마의 양쪽의 공정을 행하고 있지만, 연삭 공정만 또는 연마 공정만으로, 원하는 두께로 할 수 있으면, 연삭 공정만 또는 연마 공정만을 행하면 좋다.
다음에, 기판(10), 절연층(11, 15 내지 17, 28, 35), 실재(36), 기판(39)을 절단한다(도 2의 (b), 도 3의 (c) 참조). 그러면, 기판(10), 복수의 트랜지스터(12) 및 기판(39) 또는, 기판(10), 복수의 트랜지스터(13) 및 기판(39)을 가지는 반도체장치가 완성된다. 절단에는, 레이저 조사장치, 다이싱 장치, 스크라이브 장치 등을 사용한다.
또한, 이 절단 공정(다이싱 공정)에서는, 바람직하게는 레이저 조사장치나 다이싱 장치를 사용하면 좋은데, 반도체장치의 크기에 따라 다양한 장치를 적합하게 사용하는 것이 바람직하다. 대부분의 경우, 레이저 조사장치는 반도체 장치를 정밀한 크기로 절단한다. 그러므로, 레이저 조사장치는 반도체장치를 소형화하는데 사용할 수 있고, 다이싱 장치는 중간 및 큰 크기의 반도체 장치에 대해 사용할 수 있다.
이 절단 공정에서는 레이저 조사장치를 사용하는 것이 바람직하다. 레이저는, 레이저 매질, 여기원, 공진기로 형성된다. 레이저는, 매질에 의해 분류하면, 기체레이저, 액체레이저, 고체레이저가 있다. 발진의 특징에 의해 분류하면, 자유전자레이저, 반도체 레이저, X선 레이저가 있다. 본 발명에서는, 어느 쪽의 레이저를 사용해도 된다. 바람직하게는, 기체레이저 또는 고체레이저를 사용하면 좋고, 더 바람직하게는 고체레이저를 사용하면 좋다.
기체레이저는, 헬륨-네온레이저, 탄산가스레이저, 엑시머레이저, 아르곤이온레이저가 있다. 엑시머레이저는, 희가스(rare gas) 엑시머레이저, 희가스 헬라이드 엑시머레이저가 있다. 희가스 엑시머레이저는, 아르곤, 크립톤, 크세논의 3종류의 여기분자에 의한 발진이 있다. 아르곤이온레이저는, 희가스 이온레이저, 금속증기 이온레이저가 있다. 액체레이저는, 무기액체레이저, 유기킬레이트레이저, 색소레이저가 있다. 무기액체레이저과 유기킬레이트레이저는, 고체레이저에 이용되는 네오디뮴 등의 희토류 이온을 레이저 매질로서 이용한다. 고체레이저가 사용하는 레이저 매질은, 고체의 모체에, 레이저 작용을 하는 활성종이 도프된 것이다. 고체의 모체는, 결정 또는 유리다. 결정은, YAG(이트륨·알루미늄·가닛 결정), YLF, YVO4, YAlO3, 사파이어, 루비, 알렉산드라이트다. 또한, 레이저 작용을 하는 활성종은, 예를 들면 3가의 이온(Cr3 +, Nd3 +, Yb3 +, Tm3 +, Ho3 +, Er+3, Ti3 +)이다.
본 발명에는, 연속발진형의 레이저 빔이나 펄스 발진형의 레이저 빔을 사용할 수 있다. 레이저 빔의 조사 조건, 예를 들면 주파수, 파워 밀도, 에너지밀도, 빔 프로파일 등은, 복수의 트랜지스터를 포함하는 적층체의 두께 등을 고려해서 적당하게 조정한다.
상기의 레이저 빔을 조사하는 공정에서는, 애블레이션 가공을 사용하는 것을 특징으로 한다. 애블레이션 가공은, 레이저 빔을 조사한 부분, 즉 레이저 빔을 흡수한 부분의 분자결합이 절단되어서, 광분해하고, 기화해서 증발하는 현상을 사용한 가공이다. 즉, 본 발명에서는, 레이저 빔을 조사하고, 기판(10), 절연층(11, 15 내지 17, 28, 35), 실재(36), 기판(39)이 있는 부분의 분자결합을 절단하고, 광분해하고, 기화해서 증발시키고 있다.
또한, 레이저는, 자외영역인 1~380nm의 파장의 고체레이저를 사용하면 좋다. 바람직하게는, 1~380nm의 파장의 Nd: YVO4레이저를 사용하면 좋다. 그 이유는, 1~380nm의 파장의 Nd: YVO4레이저는, 다른 고파장측의 레이저와 비교해서, 기판에 광이 흡수되기 쉽게, 애블레이션 가공이 가능하기 때문이다. 또한, 가공부의 주변에 영향을 주지 않고, 가공성이 좋기 때문이다.
또한, 상기 구성의 반도체장치(도 2의 (b) 참조)에 있어서, 복수의 트랜지스터(12)를 포함하는 적층체를, 기판에 의해 한층 더 봉지해도 좋다(도 3의 (a) 참 조). 구체적으로는, 기판(10, 39)의 한쪽 또는 양쪽의 표면에, 새롭게 기판을 형성해도 된다. 도시하는 구성에서는, 기판(10)의 표면에 기판(41)을 제공하고, 기판(39)의 표면에 기판(42)을 제공함으로써, 복수의 트랜지스터(12)를 포함하는 적층체를, 기판(41, 42)에 의해 봉지하고 있다. 기판(41, 42)으로 밀봉함에 의해, 강도를 향상시킬 수 있다.
기판(41, 42: 기재, 막, 테이프라고 부를 수도 있다) 각각은 가요성을 가지는 기판이다. 기판(41, 42) 각각은, 폴리에틸렌, 폴리프로필렌, 폴리스틸렌, AS수지, ABS수지(아크릴 니트릴, 부타디엔, 스티렌으로 중합한 수지), 메타크릴레이트 수지(아크릴이라고도 한다), 폴리염화비닐, 폴리아세탈, 폴리아미드, 폴리카보네이트, 변성 폴리페닐렌 에테르, 폴리부틸렌테레프탈레이트, 폴리에틸렌테레프탈레이트, 폴리설폰, 폴리에테르 설폰, 폴리페닐렌 설폰, 폴리아미드이미드, 폴리메틸펜텐, 페놀 수지, 요소 수지, 멜라민 수지, 에폭시 수지, 디아릴프탈레이트 수지, 불포화 폴리에스텔 수지, 폴리이미드, 폴리우레탄 등의 재료, 섬유질의 재료(예를 들면, 종이)로 이루어진다. 막은, 단층의 막이어도 좋고, 복수의 막이 적층한 막이어도 좋다. 또한, 그 표면에는, 접착층이 구비될 수 있다. 접착층은 접착제를 포함하는 층에 해당한다.
기판(41, 42) 각각의 표면은, 이산화규소(실리카)의 분말로 코팅되어도 된다. 코팅에 의해, 고온, 고습도의 환경하에서도 방수성을 유지할 수 있다. 또한, 그 표면은, 인듐 주석 산화물 등의 도전성 재료에 의해 코팅되어도 된다. 코팅한 재료가 정전기를 축전하고, 박막트랜지스터를 포함하는 적층체를 정전기로부터 보 호할 수 있다. 또한, 그 표면은, 탄소를 주성분으로 하는 재료(예를 들면, 다이아몬드라익카본)에 의해 코팅되어도 된다. 코팅에 의해 강도가 개선되고, 반도체장치의 열화나 파괴를 억제할 수 있다. 또한, 기판(41, 42)은, 기재의 재료(예를 들면, 수지)와, 이산화규소나 도전성 재료나 탄소를 주성분으로 하는 재료를 혼합한 재료에 의해 형성해도 좋다. 기판(41, 42)에 의한 복수의 트랜지스터(14)를 포함하는 적층체의 밀봉은, 기판(41, 42)의 각각의 표면의 층 또는 기판(41, 42)의 각각의 표면의 접착층을 가열처리에 의해 용해시키는 것에 의해 행해진다. 또, 필요에 따라, 가압처리가 행해진다.
본 발명은, 기판(10)과 기판(39) 사이의 공간에, 복수의 트랜지스터(12)를 포함하는 적층체가 설치되는 것을 특징으로 한다. 이 특징에 의해, 유해한 물질의 침입을 억제하고, 장벽 특성을 향상시킬 수 있다. 따라서, 신뢰성을 향상시킬 수 있다.
또한, 기판(10, 39) 각각의 두께는, 적합하게는 100㎛ 이하, 더 적합하게는 50㎛ 이하, 한층 더 적합하게는 20㎛ 이하다. 이렇게, 본 발명은, 연삭 공정과 연마 공정을 행함으로써 초박형화한 한 쌍의 기판을 사용하는 것을 특징으로 한다. 이 특징에 의해, 소형화, 초박형화, 경량화를 실현할 수 있다. 또한, 플렉시블성을 가지게 할 수 있고, 고부가가치화를 실현할 수 있다.
바람직하게는, 유리 기판이 기판으로서 사용된다. 이는, 유리 기판이 산소, 물 증기 등에 높은 장벽 특성을 갖기 때문이다. 또한, 플라스틱 기판과 비교해서, 유리 기판의 화학적 저항성 및 용매 저항성이 뛰어나다.
상기 제작 공정에 있어서는, 기판 위에 박막 트랜지스터를 형성하는 예를 나타냈지만, 본 발명은 이 예에 한정되지 않는다. 채널부로서 반도체기판(실리콘기판)을 갖춘 트랜지스터가 형성될 수 있으며, 다른 기판이 반도체기판에 대향해서 제공될 수 있다. 그러면, 반도체기판과 기판은 얇게 될 수 있다.
(실시형태2)
본 발명의 실시형태에 대해서, 도 4의 (a)와 (b), 도 5의 (a)와 (b), 도 6의 (a) 내지 (c)의 단면도와, 도 7의 (a) 내지 (d)의 평면도를 참조해서 설명한다. 도 5의 (a) 및 (b)는 도 7의 (a)의 평면도, 도 6의 (a)는 도 7의 (b)의 평면도의 A-C선의 단면도에 해당한다. 또한, 도 6의 (b)는 도 7의 (d)의 평면도의 A-B선의 단면도에 해당한다.
우선, 기판(10)의 한 면 위에, 절연층(11)을 형성한다(도 4의 (a) 참조). 다음에, 절연층(11) 위에 복수의 트랜지스터(14)를 형성하고, 복수의 트랜지스터(14) 위에 절연층(15 내지 17)을 형성한다. 다음에, 절연층(15 내지 17)에 개구부를 형성하고, 복수의 트랜지스터(14) 각각의 소스 또는 드레인에 전기적으로 접속된 도전층(18 내지 25)을 형성한다.
다음에, 절연층(17)과 도전층(18 내지 25) 위에, 절연층(43)을 형성한다. 절연층(43)은, 플라즈마CVD법, 스퍼터링법 등을 사용하고, 규소의 산화물, 규소의 질화물에 의해 형성한다. 다음에, 실재(36)를 형성한다. 다음에, 실재(36)로 둘러싸인 공간에, 절연층(37)과 스페이서(38)를 형성한다. 다음에, 절연층(37)과 스페이서(38) 위에 기판(39)을 제공한다. 이때, 절연층(37)과 기판(39)의 한 면이 접하도록, 기판(39)을 제공한다. 다음에, 실재(36)를 사용해서, 기판(10)과 기판(39)을 서로 붙인다.
다음에, 연삭수단에 의해, 기판(10)의 다른 면과, 기판(39)의 다른 면을 연삭한다(도 4의 (b) 참조). 계속해서, 연마 수단에 의해, 연삭한 기판(10)의 다른 면과, 기판(39)의 다른 면을 연마한다.
다음에, 기판(10)의 다른 면 위에, 도전층(81~84)을 형성한다(도 5의 (a), 도 7의 (a) 참조). 도전층(81~84)은, 스퍼터링법, CVD법, 액적토출법, 스크린인쇄법 등에 의해 형성된다. 또한, 도전층(81~84)은, 알루미늄(Al) 또는 알루미늄을 주성분으로 하는 재료, 동(Cu) 또는 동을 주성분으로 하는 재료 또는, 그것들의 합금재료를 사용하고, 막두께 0.3~2㎛의 두께로 형성한다. 또한, 게르마늄(Ge), 주석(Sn), 갈륨(Ga), 아연(Zn), 납(Pb), 인듐(In) 및 시칸듐(Sb) 등으로부터 선택된 일종 또는 복수종의 원소와, Al과 Cu와의 합금재료를 사용해도 된다. 이러한 원소와 혼합한 합금재료를 사용하면, 융점이 저하하고, 뒤의 리플로우 공정에 있어서의 처리 온도를 저하시킬 수 있다. 또한, 도전층(81~84)은, 도전층((18, 21, 22, 25))과 겹치도록 형성된다.
계속해서, 도전층(81~84)에, 레이저 빔을 조사한다(도 5의 (b), 도 7의 (a) 참조). 레이저 빔의 조사에 의해, 도전층(81~84)이 유동화(리플로우한다)하는 동시에, 기판(10), 절연층(11, 15 내지 17)에 개구부(85~88)가 형성된다. 그리고, 그 개구부(85~88) 각각에 도전층(81~84)이 충전된다. 그러면, 도전층(81~84)은, 도전층(18, 21, 22, 25)과 전기적으로 접속된다. 도전층(18, 21, 22, 25)의 일부 분이며, 도전층(81~84)에 접속되는 부분은, 단자부로 불린다.
또한, 상기의 도전층(81~84)을 가열하는 처리는, 레이저 빔의 조사가 아니고, 순간열 아닐(RTA)에 의해 행해도 된다. 순간열 아닐은, 불활성가스의 분위기하에서, 자외광 내지 적외광을 조사하는 적외 램프나 할로겐램프 등을 사용하여, 급격하게 온도를 상승시키고, 몇 분~수 마이크로 초의 사이에서 순간적으로 열을 첨가해서 행하는 처리다. 상기 방법 모두에 있어서, 적어도 도전층(81~84)이 재결정온도 이상이 되고, 유동성을 가지도록 한다.
다음에, 레이저 빔을 조사해서, 기판(10), 절연층(11, 15 내지 17, 43), 실재(36), 기판(39)을 절단한다(도 6의 (a), 도 7의 (b) 참조).
다음에, 안테나(73), 용량소자(74)가 구비된 기판(59)을 준비한다(도 7의 (c) 참조). 안테나(73), 용량소자(74) 각각은, 스크린인쇄법, 액적토출법, 포토리소그래픽법, 스퍼터링법, CVD법 등을 사용해서 형성한다. 도 6의 (b) 및 (c)는 안테나(73)의 일부인 도전층(60, 61)을 도시한다.
다음에, 도전층(81, 82)과, 기판(59) 상의 도전층(60, 61)이 전기적으로 접속되도록, 기판(10) 위에, 기판(59)을 제공한다(도 6의 (b), 도 7의 (d) 참조). 도전층(60, 61)의 일부분이며, 도전층(81, 82)에 접속되는 부분은, 단자부라고도 한다. 도시하는 구성에서는, 도전층(81, 82)과 도전층(60, 61)의 사이에, 도전성 입자(62)를 포함하는 층(63: 이방성 도전층에 상당)이 제공된다. 그렇지만, 본 발명은 이 구성에 제한되지 않고, 도전층(81, 82)과 도전층(60, 61)의 사이에, 범프(돌출된 전극)와 이방성 도전층의 한쪽 또는 양쪽이 제공되어도 된다.
또한, 상기 구성의 반도체장치(도 6의 (b) 참조)에 있어서, 복수의 트랜지스터(14)를 포함하는 적층체를, 기판에 의해 봉지해도 좋다(도 6의 (c) 참조). 도시하는 구성에서는 기판(10)의 표면에 기판(41)을 제공하고, 기판(39)의 표면에 기판(42)을 제공함으로써, 복수의 트랜지스터(14)를 포함하는 적층체를, 기판(41, 42)에 의해 봉지하고 있다.
(실시형태3)
상기의 실시형태에서는, 기판(10)의 다른 면 위에, 도전층(81~84)을 형성하고 있었지만, 본 발명은 이 형태에 제한되지 않는다. 기판(39)의 다른 면 위에, 도전층(65~68)을 형성해도 좋다(도 8의 (a) 참조). 도전층(65~68)은, 도전층(18, 21, 22, 25)과 겹치도록 형성된다.
다음에, 도전층(65~68)에 레이저 빔을 조사한다(도 8의 (b) 참조). 레이저 빔의 조사에 의해, 도전층(65~68)이 유동화하는 동시에, 기판(39), 절연층(37, 43)에 개구부(69~72)가 형성된다. 그리고, 그 개구부(69~72) 각각에, 도전층(65~68)이 충전된다. 그리고, 도전층(65~68)은 도전층(18, 21, 22, 25)과 전기적으로 접속된다.
다음에, 레이저 빔을 조사하고, 기판(10), 절연층(11, 15 내지 17, 43), 실재(36), 기판(39)을 절단한다(도 9의 (a) 참조).
다음에, 도전층(65, 66)과, 기판(59) 상의 도전층(60, 61)이 전기적으로 접속되도록, 기판(39) 위에, 기판(59)을 제공한다(도 9의 (b) 참조). 도시하는 구성에서는, 도전층(65, 66)과 도전층(60, 61)의 사이에, 도전성 입자(62)를 포함하는 층(63)이 제공된다.
상기 구성의 반도체장치에 있어서, 복수의 트랜지스터(14)를 포함하는 적층체를, 기판에 의해 한층 더 봉지해도 좋다(도 9의 (c) 참조). 도시하는 구성에서는, 기판(10)의 표면에 기판(41)을 제공하고, 기판(59)의 표면에 기판(42)을 제공하고 있다.
(실시예1)
도전층이 구비된 기판에 대해서, 도 10의 (a) 및 (b)를 참조해서 설명한다. 도전층이 구비된 기판은, 예를 들면 이하의 2타입과 같은 것이다. 도전층은, 안테나나 접속 배선으로서 기능한다.
하나는, 기판(59) 위에, 도전층(60, 61)이 제공된 것이다(도 10의 (a) 참조). 기판(59)은, 폴리이미드, PET(폴리에틸렌테레프탈레이트), PEN(폴리에틸렌나프타레이트), PC(폴리카보네이트), PES(폴리에테르 설폰) 등으로 형성되고 있다. 도전층(60, 61)은, 동, 은 등에 의해 형성되고 있다. 또한, 도전층(60, 61)의 노출하고 있는 부분은, 산화 방지를 위해 금 등에 의해 도금이 실행되고 있다.
다른 하나는, 기판(59) 위에, 도전층(60, 61), 보호층(75)이 제공된 것이다(도 10의 (b) 참조). 보호층(75)으로서는, 기판과 절연성의 수지의 한쪽 또는 양쪽이 제공된다. 기판은 폴리이미드, PET(폴리에틸렌테레프탈레이트), PEN(폴리에틸렌나프타레이트), PC(폴리카보네이트), PES(폴리에테르 설폰)에 해당한다. 절연성의 수지는, 액상 레지스트나 에폭시 수지, 실리콘 수지, 합성 고무계 수지에 해당한다.
또한, 기판(59) 상의 도전층(60, 61)을 안테나로서 기능시킬 경우, 도전층(60, 61)의 형상은 특별히 제한되지 않는다. 형상으로서는, 예를 들면 다이폴, 환상(예를 들면, 루프 안테나), 나선형, 직방체의 평탄한 형상(예를 들면, 패치안테나) 등이 있다. 또한, 도전층(60, 61)을 형성하는 재료도 특별히 제한되지 않는다, 재료에는, 예를 들면 금, 은, 동 등을 사용하면 된다. 특히, 저항값이 낮은 은을 사용하면 좋다. 또한, 그 제작 방법도 특별히 제한되지 않고, 스퍼터링법, CVD법, 스크린인쇄법, 액적토출법(예를 들면, 잉크젯법), 디스펜서법 등을 사용하면 좋다.
또한, 안테나를 직접 금속의 표면에 붙이면, 금속의 표면을 지나가는 자속에 의해, 금속에 소용돌이 전류가 발생한다. 이러한 소용돌이 전류는, 리더/라이터의 자계에 대하여, 역방향으로 발생한다. 그러므로, 안테나와 도전층의 사이에, 높은 투자율의 고주파손실이 적은 페라이트나 금속박막 시트를 개재하여, 소용돌이 전류의 발생을 방지하면 좋다. 본 실시예는, 다른 실시형태, 다른 실시예와 자유롭게 조합할 수 있다.
(실시예2)
본 발명의 반도체장치의 구성에 대해서, 도 11을 참조해서 설명한다. 본 발명의 반도체장치(100)는, 연산 처리 회로(101), 기억 회로(103), 안테나(104), 전원회로(109), 복조 회로(110), 변조 회로(111)를 갖는다. 반도체장치(100)는, 안테나(104)와 전원회로(109)를 필수적인 구성요소로 한다. 다른 요소는, 반도체장치(100)의 용도를 따라서, 적합하게 제공된다.
연산 처리 회로(101)는, 복조 회로(110)로 입력되는 신호에 근거해서, 명령의 해석, 기억 회로(103)의 제어, 외부에 송신하는 데이터의 변조 회로(111)로의 출력 등을 행한다.
기억 회로(103)는, 기억소자를 포함하는 회로와, 데이터의 기록이나 데이터의 판독을 제어하는 제어회로를 갖는다. 기억 회로(103)에는, 적어도 반도체장치 자체의 식별 번호가 기억되고 있다. 식별 번호는, 반도체장치를 다른 반도체장치로부터 구별하기 위해서 사용할 수 있다. 또한, 기억 회로(103)는, 유기 메모리, DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), FeRAM(Ferroelectric Random Access Memory), 마스크ROM(Read Only Memory), PROM(Programmable Read Only Memory), EPROM(Electrically Read Only Memory), EEPROM(Electrically Erasable Programmable Read Only Memory) 및 플래시 메모리로부터 선택된 일종 또는 복수 종을 갖는다. 유기 메모리는, 한 쌍의 도전층간에 유기 화합물을 포함하는 층이 끼워진 구조를 갖는다. 유기 메모리는, 구조가 단순하므로, 작성 공정을 간략화할 수 있고, 비용을 삭감할 수 있다. 또한, 구조가 단순하기 때문에, 적층체의 면적을 소형화하는 것이 용이해서, 대용량화를 용이하게 실현할 수 있다. 또한, 불휘발성이며, 전지를 내장할 필요가 없다는 장점이 있다. 따라서, 기억 회로(103)로서, 유기 메모리를 사용하는 것이 바람직하다.
안테나(104)는, 리더/라이터(112)로부터 공급된 반송파를, 교류의 전기신호로 변환한다. 또한, 변조 회로(111)로부터, 부하 변조가 인가된다. 전원회로(109)는, 안테나(104)가 변환한 교류의 전기신호를 사용해서 전원전압을 생성하 고, 각 회로에 전원전압을 공급한다.
복조 회로(110)는, 안테나(104)가 변환한 교류의 전기신호를 복조하고, 복조한 신호를 연산 처리 회로(101)에 공급한다. 변조 회로(111)는, 연산 처리 회로(101)로 공급되는 신호에 근거해서, 안테나(104)에 부하 변조를 인가한다.
리더/라이터(112)는, 안테나(104)에 인가된 부하 변조를 반송파로서 수신한다. 또한, 리더/라이터(112)는, 반송파를 반도체장치(100)에 송신한다. 또한, 반송파는 리더/라이터(112)에서 생성된 전자파로서 언급된다. 본 실시예는 기타의 실시형태, 다른 실시예와 자유롭게 조합할 수 있다.
(실시예3)
본 발명의 반도체장치는 전자파의 송신과 수신을 할 수 있는 기능을 활용함으로써, 다양한 물품 및 다양한 시스템에 사용할 수 있다. 물품으로는, 예를 들면 열쇠(도 12의 (a) 참조), 지폐, 동전, 유가 증권류, 무기명채권류, 증서류(운전면허증이나 주민표 등), 서적류, 용기류(페트리 디쉬 등, 도 12의 (b) 참조), 장신구(가방이나 안경 등, 도 12의 (c) 참조), 포장용 용기류(포장지나 병 등, 도 12의 (d) 참조), 기록 매체(디스크나 비디오테이프 등), 수송수단(자전거 등), 식품류, 의류, 생활용품, 전자기기(액정표시장치, EL표시장치, 텔레비전 장치, 휴대 단말 등) 등이다. 본 발명의 반도체장치는 상기한 바와 같은 다양한 형상의 물품의 표면에 붙이거나, 매립하거나 해서, 고정된다.
또한, 시스템으로는, 물류·재고관리 시스템, 인증 시스템, 유통시스템, 생산 이력 시스템, 서적관리시스템 등이 있다. 본 발명의 반도체장치의 기능을 사용 함으로써, 시스템의 고기능화, 다기능화, 고부가가치화를 도모할 수 있다. 예를 들면, 본 발명의 반도체장치를 신분증명증의 내부에 설치해 두고, 건물의 입구 등에, 리더/라이터(121)를 설치해 둔다(도 12의 (e) 참조). 리더/라이터(121)는, 각 개인이 소유하는 신분증명증내의 인증 번호를 읽어내고, 그 읽어낸 인증 번호에 관한 정보를, 컴퓨터(122)에 공급한다. 컴퓨터(122)에서는, 리더/라이터(121)로부터 공급된 정보에 근거해서, 입실 또는 퇴실을 허가할 것인가 아닌가를 판단한다. 이렇게, 본 발명의 반도체장치를 사용함으로써, 고기능화, 고부가가치화를 실현한 입퇴실관리시스템을 제공할 수 있다. 본 실시형태는, 다른 실시형태, 다른 실시 예와 자유롭게 조합할 수 있다.
(실시예4)
본 발명의 반도체장치는, 트랜지스터를 갖는다. 트랜지스터가 포함하는 반도체층은, 예를 들면 이하의 제작 공정을 통해서 형성한다. 우선, 스퍼터링법, LPCVD법, 플라즈마CVD법 등에 의해 비정질반도체층을 형성한다. 계속해서, 비정질반도체층을 레이저 결정화법, RTA법(Rapid Thermal Anneal) 또는 퍼니스 아닐로를 사용하는 열결정화법, 결정화를 조장하는 금속 원소를 사용하는 열결정화법, 결정화를 조장하는 금속 원소를 사용하는 열결정화법과 레이저 결정화법을 조합한 방법 등에 의해 결정화해서, 결정질반도체층을 형성한다. 그 후에 수득할 수 있은 결정질반도체층을 원하는 형상으로 패터닝해서 형성한다.
바람직하게는, 트랜지스터가 포함하는 반도체층은, 열처리를 수반한 결정화법과, 연속발진 레이저 혹은 10MHz 이상의 주파수에서 발진하는 레이저 빔을 조사 하는 결정화법을 조합해서 형성하면 좋다. 연속발진 레이저 혹은 10MHz 이상의 주파수에서 발진하는 레이저 빔을 조사함으로써, 결정화된 반도체층의 표면을 평탄화할 수 있다. 또한, 반도체층의 표면을 평탄화함에 의해, 반도체층의 상층에 형성하는 게이트 절연층을 박막화할 수 있다. 또한, 게이트 절연층의 내압을 향상시키는 것에 기여한다.
또한, 트랜지스터가 포함하는 게이트 절연층은, 반도체층에 대하여 플라즈마처리를 행하는 것에 의해, 표면을 산화 또는 질화함으로써 형성해도 좋다. 예를 들면, He, Ar, Kr, Xe 등의 희가스와, 산소, 산화질소, 암모니아, 질소, 수소 등의 혼합 가스를 도입한 플라즈마처리로 형성한다. 이 경우의 플라즈마의 여기를 마이크로파의 도입에 의해 행하면, 저전자온도에서 고밀도의 플라즈마를 생성할 수 있다. 이 고밀도 플라즈마에서 생성된 산소 라디칼(OH라디칼을 포함하는 경우도 있다)이나 질소 라디칼(NH라디칼을 포함하는 경우도 있다)에 의해, 반도체층의 표면을 산화 또는 질화할 수 있다. 즉, 이러한 고밀도 플라즈마를 사용한 처리에 의해, 5~10nm 두께의 절연층이 반도체층에 형성된다. 이 경우의 반응은, 고상반응이므로, 해당 절연막과 반도체층과의 계면순위밀도는 지극히 낮게 할 수 있다. 이러한, 고밀도 플라즈마처리는 반도체층(결정성 실리콘 또는 다결정 실리콘)을 직접 산화(혹은 질화)하므로, 형성되는 게이트 절연층의 두께의 차이를 지극히 작게 할 수 있다. 또한, 결정성 실리콘의 결정립계에서도, 강하게 산화될 일이 없어, 대단히 바람직한 상태가 된다. 즉, 여기에 나타내는 고밀도 플라즈마처리에서, 반도체층의 표면을 고상산화함에 의해, 결정립계에 있어서 초과 산화 반응을 시키지 않 고, 균일성 좋고, 계면순위밀도가 낮은 게이트 절연층을 형성 할 수 있다.
또한, 게이트 절연층은, 고밀도 플라즈마처리에 의해 형성되는 절연층만을 사용해도 되고, 플라즈마나 열반응을 이용한 CVD법으로 산화 실리콘, 산질화 실리콘, 질화 실리콘 등의 절연층을 퇴적해서, 적층 시켜도 좋다. 어느 경우에도, 고밀도 플라즈마 로 형성한 절연막을 게이트 절연층의 일부 또는 전부에 포함하는 트랜지스터는, 특성의 차이를 감소할 수 있다.
또한, 연속발진 레이저 혹은 10MHz 이상의 주파수에서 발진하는 레이저 빔을 조사하면서, 한 방향에 주사해서 결정화시킨 반도체층은, 그 빔의 주사 방향으로 결정이 성장하는 특성이 있다. 그 주사 방향을 채널길이방향(채널 형성 영역이 형성되었을 때에 캐리어가 흐르는 방향)에 맞춰서 트랜지스터를 배치하고, 게이트 절연층의 제작 방법에 상기의 방법을 채용함으로써, 특성 차이가 작아지고, 게다가 전계 효과 이동도가 높은 트랜지스터를 얻을 수 있다.
또한, 트랜지스터가 포함하는 반도체층과 게이트 절연층이나, 그 밖의 절연층은, 플라즈마처리를 사용해서 형성할 경우가 있다. 이러한 플라즈마처리는, 전자밀도가 1×1011cm-3 이상이며, 플라즈마의 전자온도가 1.5eV 이하로 행하는 것이 바람직하다. 보다 자세하게는, 전자밀도가 1×1011cm-3 이상 1×1013cm-3 이하로, 플라즈마의 전자온도가 0.5eV 이상 1.5eV 이하로 행하는 것이 바람직하다.
플라즈마의 전자밀도가 고밀도이며, 피처리체(예를 들면, 트랜지스터가 포함하는 반도체층, 게이트 절연층 등) 부근에서의 전자온도가 낮으면, 피처리체에 대 한 플라즈마에 의한 손상을 방지할 수 있다. 또한, 플라즈마의 전자밀도가 1×1011cm-3 이상으로 고밀도이므로, 플라즈마처리를 사용해서 피조사체를 산화 또는 질화함으로써 형성되는 산화물 또는 질화물은, CVD법이나 스퍼터링법 등에 의해 형성된 박막과 비교해서 막두께 등의 균일성에 뛰어나고, 또한 치밀한 막을 형성할 수 있다. 또한, 플라즈마의 전자온도가 1.5eV 이하로 낮으므로, 종래의 플라즈마처리나 열산화법과 비교해서 저온에서 산화 또는 질화처리를 행할 수 있다. 예를 들면, 유리 기판의 왜곡 점보다 100℃ 이상 낮은 온도로 플라즈마처리를 실시해도 충분하게 산화 또는 질화처리를 행할 수 있다.
본 출원은 2005년 6월 30일 출원된 일본국 특허출원 번호 제2005-193202호에 근거하며, 그 내용은 참조로 본 명세서에 통합된다.
상기 구성을 가지는 본 발명에 의해, 한 쌍의 기판 사이의 소자 내에, 유해한 물질의 침입을 방지하는 것이 가능해지고, 소자의 열화나 소자의 파괴의 발생을 억제할 수 있다. 따라서, 신뢰성을 향상시킬 수 있다. 또한, 연삭과 연마를 행함으로써 초박형화한 기판을 사용함으로써, 소형화, 초박형화, 경량화를 실현할 수 있다. 또한, 초박형화한 기판을 사용하기 위해서, 플렉시블성을 가지게 할 수 있고, 고부가가치화를 실현할 수 있다.

Claims (32)

  1. 제 1 플렉시블 기판 위의 제 1 유리 기판과,
    상기 제 1 유리 기판 위의 트랜지스터와,
    상기 트랜지스터 위의 제 1 절연층과,
    상기 제 1 절연층에 설치된 제 1 개구부를 거쳐서, 상기 트랜지스터의 소스 또는 드레인에 전기적으로 접속된 제 1 도전층과,
    상기 제 1 도전층 위의 제 2 절연층과,
    상기 제 2 절연층 위의 제 2 유리 기판과,
    상기 제 1 절연층 및 상기 제 1 유리기판, 또는 상기 제 2 절연층 및 상기 제 2 유리기판에 설치된 제 2 개구부를 거쳐서, 상기 제 1 도전층에 전기적으로 접속된 제 2 도전층과,
    상기 제 2 도전층에 전기적으로 접속된 제 3 도전층을 구비한 제 3 플렉시블 기판과,
    상기 제2 유리 기판 위의 제 2 플렉시블 기판을 포함하고,
    상기 제1 유리 기판과 상기 제2 유리 기판 각각의 두께는 100㎛ 이하이고,
    상기 제 1 유리 기판, 상기 트랜지스터 및 상기 제 2 유리 기판을 포함하는 적층체와, 상기 제 3 플렉시블 기판은, 상기 제 1 플렉시블 기판과 상기 제 2 플렉시블 기판에 의해 둘러싸인 것을 특징으로 하는 반도체장치.
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  13. 제1항에 있어서,
    상기 제1 유리 기판과 상기 제2 유리 기판 사이에, 실재(sealing material)와 스페이서 중 적어도 하나가 설치되어 있는 것을 특징으로 하는 반도체장치.
  14. 삭제
  15. 제1 유리 기판의 한 면 위에 트랜지스터를 형성하는 공정과,
    상기 트랜지스터 위에 제 1 절연층을 형성하는 공정과,
    상기 제 1 절연층에 설치된 제 1 개구부를 거쳐서, 상기 트랜지스터의 소스 또는 드레인에 전기적으로 접속된 제 1 도전층을 형성하는 공정과,
    상기 제 1 도전층 위에 제 2 절연층을 형성하는 공정과,
    상기 제 2 절연층 위에 제 2 유리 기판을 설치하는 공정과,
    상기 제 1 유리 기판과 상기 제 2 유리 기판 각각의 두께가 100㎛ 이하가 될 때까지, 상기 제 1 유리 기판과 상기 제 2 유리 기판을 박형화하는 공정과,
    상기 제 1 절연층 및 상기 제 1 유리기판, 또는 상기 제 2 절연층 및 상기 제 2 유리기판에 설치된 제 2 개구부를 거쳐서, 상기 제 1 도전층에 전기적으로 접속되는 제 2 도전층을 형성하는 공정과,
    상기 제 1 유리 기판, 상기 제 1 절연층, 상기 제 2 절연층 및 상기 제 2 유리 기판을 절단함으로써, 상기 제 1 유리 기판, 상기 트랜지스터 및 상기 제 2 유리 기판을 포함하는 적층체를 형성하는 공정과,
    상기 제 2 도전층에 전기적으로 접속된 제 3 도전층을 구비한 제 3 플렉시블 기판을 설치하는 공정과,
    상기 제 3 플렉시블 기판 및 상기 적층체가, 제 1 플렉시블 기판과 제 2 플렉시블 기판에 의해 둘러싸이도록 상기 제 1 유리 기판 위에 상기 제 1 플렉시블 기판을 설치하고, 상기 제 2 유리 기판 위에 상기 제 2 플렉시블 기판을 설치하는 공정을 구비하는 것을 특징으로 하는 반도체장치의 제작 방법.
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  22. 제15항에 있어서,
    상기 제1 유리 기판과 상기 제2 유리 기판 사이에, 실재와 스페이서 중 적어도 하나를 형성하는 것을 특징으로 하는 반도체장치의 제작 방법.
  23. 삭제
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  25. 삭제
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  27. 삭제
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  29. 제1항에 있어서,
    상기 제 1 플렉시블 기판의 가장자리부는 상기 제 2 플렉시블 기판의 가장자리부와 접하여 있는 것을 특징으로 하는 반도체 장치.
  30. 삭제
  31. 제15항에 있어서,
    상기 제 1 플렉시블 기판의 가장자리부는 상기 제 2 플렉시블 기판의 가장자리부와 접하여 있는 것을 특징으로 하는 반도체 장치의 제작방법.
  32. 삭제
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