KR101362306B1 - 인쇄회로기판의 도금층 형성 방법 및 이에 의해 형성된 패키지용 인쇄회로기판 - Google Patents

인쇄회로기판의 도금층 형성 방법 및 이에 의해 형성된 패키지용 인쇄회로기판 Download PDF

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Abstract

일 실시예에 따르는 인쇄회로기판의 도금층 형성 방법이 개시된다. 상기 인쇄회로기판의 도금층 형성 방법에 있어서, 먼저, 반도체 실장을 위한 와이어본딩부 및 외부 부품과의 결합을 위한 솔더링부를 포함하고, 회로패턴이 형성된 패키지용 인쇄회로기판을 제공한다. 상기 인쇄회로기판의 와이어본딩부 및 솔더링부를 제외한 부분에 포토솔더레지스트층 패턴을 형성한다. 상기 와이어본딩부 및 솔더링부 상에 무전해 니켈합금도금층을 형성한다. 상기 니켈도금합금층 상에 수용성 팔라듐화합물을 포함하는 환원형 팔라듐도금액을 접촉시켜 무전해 팔라듐도금층 또는 팔라듐합금도금층을 형성한다.

Description

인쇄회로기판의 도금층 형성 방법 및 이에 의해 형성된 패키지용 인쇄회로기판{method of fabricating plating layer of printed circuit board and printed circuit board using the same}
본 발명은 인쇄회로기판에 관한 것으로서, 보다 상세하게는 인쇄회로기판의 도금층 형성 방법 및 이에 의해 형성된 패키지용 인쇄회로기판에 관한 것이다.
일반적으로, 패키지용 인쇄회로기판은 반도체와의 실장을 위하여 와이어본딩이 필요한 부위를 포함하고 있으며, 그 밖에 인쇄회로기판과의 실장을 위한 솔더링 부위를 포함하고 있다. 이러한 와이어본딩이 필요한 부위 및 솔더링 부위는 구리 재질로 이루어지는 것이 전형적이다. 그러나, 이러한 구리의 층이 외부로 노출되는 경우, 구리층은 시간이 경과함에 따라 산화되고 부식이 되기도 하여 솔더링 및 와이어본딩의 신뢰성을 저하시킬 수 있다.
따라서, 기판의 와이어본딩 부위 및 솔더링 부위에 해당되는 구리층 패드가 솔더링 및 와이어본딩 특성을 갖게 하기 위해 통상적으로 두가지 방법을 사용하고 있다. 하나는, 노출된 구리층 중 와이어 본딩 부위에 전해도금으로 니켈을 도금한 후, 그 위에 전해 도금으로 금을 0.5㎛ 이상 두껍게 올려 와이어본딩 특성을 갖도록 하고, 솔더링 부위에는 무전해니켈-침지금도금이나 OSP 등의 무전해 도금을 사용하는 복합 도금 방법이다. 다른 하나는, 와이어본딩 부위와 솔더링 부위 모두 무전해 도금에 의해 니켈도금 또는 니켈합금도금을 한 다음, 무전해 팔라듐도금을 하고, 그 위에 무전해 치환금도금을 하는 단일 도금 방법으로 와이어본딩과 솔더링을 할 수 있도록 조건을 제공하는 방법이다.
이와 관련하여, 종래에 알려진 패키지용 인쇄회로기판의 개략적인 전해니켈-금도금 공정의 구체예를 설명하면, 먼저, 당 업계에서 널리 알려진 방법에 따라 기판 상에 패턴화된 회로 및 동박 노출 부위를 형성시킨 후에 금도금되어야 할 부분을 제외한 나머지 부분에 포토솔더레지스트층을 형성한다. 인쇄회로기판의 동박 노출 부위 상에 전해 니켈도금액을 이용하여 5㎛ 내외의 전해 니켈층을 형성한 후 전해 금도금을 하여 0.5㎛ 이상의 금도금층을 형성시킨다. 이 경우에 전해 도금을 이용하기 때문에 통전이 필요한 리드선이 있어야 하고, 이러한 리드선은 안테나 작용이 있어 반도체 조립 후 노이즈 현상을 일으킬 수 있다. 따라서, 최근 전기 도금 후 에칭하여 리드선을 제거하는 경우도 있는데 이런 경우에는 완벽하게 리드선을 제거하기 힘들다.
한편, 무전해니켈-무전해팔라듐-무전해치환금도금을 적용하는 기판의 경우, 상기 동박 노출 부위 상에 무전해 니켈도금액을 이용 85℃에서 20분 정도 처리하여 약 5㎛ 내외의 두께와 인(P) 함량이 6∼10중량% 포함된 니켈-인 합금층을 형성시킨 다음, 차아인산소다를 환원제로 하는 무전해 팔라듐 도금 용액을 이용하여 도금 두께 약 0.1㎛의 팔라듐-인 합금층을 도금한 후, 구연산을 주성분으로 하는 무전해 치환금도금 용액으로 약 0.1㎛ 정도의 도금을 실시하는 금도금을 실시하여 단일 도금으로 와이어본딩성과 솔더링성을 만족시키고 있다. 이러한 도금 공정은 도금의 최외각층이 금도금으로 되어 있어 금 와이어본딩에는 적합하다.
그러나 최근 금값의 폭등으로 인하여 극심한 원가 압박을 받고 있어 금을 사용하지 않으려는 움직임이 늘어나고 있으며, 이에 따라 금 와이어 대신 구리 와이어의 사용을 검토하려는 업체가 증가하고 있다. 따라서, 최근의 업계는 구리 와이어본딩을 적용할 경우, 이에 적합한 새로운 표면처리 공정의 개발이 요구되고 있는 실정이다.
본 발명이 해결하고자하는 과제는 전해도금 또는 무전해도금을 실시하는 기판에서 무전해 니켈 합금도금층 상에 무전해 팔라듐도금 또는 팔라듐합금도금층을 차례로 형성하여 패키지용 인쇄회로기판에 요구되는 솔더링성 및 와이어본딩성을 만족시키는 동시에, 원가 절감 및 생산성을 대폭 증대시킬 수 있는 반도체 패키지용 인쇄회로기판의 도금층 형성방법을 제공하는 것이다.
상술한 본 발명의 과제를 해결하기 위한 일 측면에 따르는 인쇄회로기판의 도금층 형성 방법이 개시된다. 상기 인쇄회로기판의 도금층 형성 방법에 있어서, 먼저, 반도체 실장을 위한 와이어본딩부 및 외부 부품과의 결합을 위한 솔더링부를 포함하고, 회로패턴이 형성된 패키지용 인쇄회로기판을 제공한다. 상기 인쇄회로기판의 와이어본딩부 및 솔더링부를 제외한 부분에 포토솔더레지스트층 패턴을 형성한다. 상기 와이어본딩부 및 솔더링부 상에 무전해 니켈합금도금층을 형성한다. 상기 니켈도금합금층 상에 수용성 팔라듐화합물을 포함하는 환원형 팔라듐도금액을 접촉시켜 무전해 팔라듐도금층 또는 팔라듐합금도금층을 형성한다.
상술한 본 발명의 과제를 해결하기 위한 다른 측면에 따르는 인쇄회로기판이 개시된다. 상기 인쇄회로기판은 반도체 실장을 위한 와이어본딩부 및 외부 부품과의 결합을 위한 솔더링부 및 회로 패턴을 포함한다. 상기 와이어본딩부 및 솔더링부는 구리층 또는 구리합금층, 상기 구리층 또는 구리합금층 상에 형성된 무전해 니켈합금도금층, 상기 니켈합금도금층 상에 형성된 무전해 팔라듐도금층 또는 팔라듐합금도금층, 및 상기 팔라듐도금층 또는 팔라듐합금도금층 상에 형성된 박막의 유기 피막층을 포함한다.
본 발명의 실시예들에 의하면, 반도체 패키지용 인쇄회로기판의 도금층 형성에 있어서, 내환경성이 우수하며, 양호한 솔더링 및 와이어본딩 특성을 유지하고, 특히 구리 와이어본딩에 적합한 도금층을 형성할 수 있다. 보다 구체적으로, 패키지용 인쇄회로기판의 구리 노출 부위에 팔라듐을 이용하여 활성화처리를 하고, 니켈 또는 니켈합금을 무전해 환원 도금에 의해 도금층을 형성한다. 그 위에 무전해 치환 또는 무전해 환원 도금에 의해 팔라듐도금 또는 팔라듐 합금도금층을 형성한 다음, 마지막 후처리 공정을 통해 박막의 피막을 형성시켜, 양호한 솔더링성 및 와이어본딩성을 가지면서도 우수한 내환경성을 갖도록 할 수 있다. 특히 본 발명은 구리 와이어본딩에 적합한 표면처리 공정에 적용될 수 있다.
결과적으로, 상술한 도금층 형성방법을 적용함으로써, 보다 고밀도 및 고신뢰도를 발현시킬 수 있는 반도체 패키지용 인쇄회로기판을 형성할 수 있다.
도 1 내지 도 5는 본 발명의 일 실시 예에 따르는 패키지용 인쇄회로기판의 도금층 형성방법을 개략적으로 나타내는 도면이다.
이하, 첨부한 도면들을 참조하여, 본 출원의 실시 예들을 보다 상세하게 설명하고자 한다. 그러나 본 출원에 개시된 기술은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 출원의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면에서 각 장치의 구성요소를 명확하게 표현하기 위하여 상기 구성요소의 폭이나 두께 등의 크기를 다소 확대하여 나타내었다. 또한, 설명의 편의를 위하여 구성요소의 일부만을 도시하기도 하였으나, 당업자라면 구성요소의 나머지 부분에 대하여도 용이하게 파악할 수 있을 것이다. 전체적으로 도면 설명시 관찰자 시점에서 설명하였고, 일 요소가 다른 요소 위에 위치하는 것으로 언급되는 경우, 이는 상기 일 요소가 다른 요소 위에 바로 위치하거나 또는 그들 요소들 사이에 추가적인 요소가 개재될 수 있다는 의미를 모두 포함한다. 또한, 해당 분야에서 통상의 지식을 가진 자라면 본 출원의 기술적 사상을 벗어나지 않는 범위 내에서 본 출원의 사상을 다양한 다른 형태로 구현할 수 있을 것이다. 그리고, 복수의 도면들 상에서 동일 부호는 실질적으로 서로 동일한 요소를 지칭한다.
한편, 본 출원에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다. “제1 ” 또는 “제2 ” 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위한 것으로 이들 용어들에 의해 권리범위가 한정되어서는 아니 된다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수도 있다. 또한, "상면", "하면" 등의 용어는 고정 불변한 것이 아니고, 관찰자의 시점에 따라 반대로 해석될 수 있는 개념이다.
또, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, “포함하다” 또는 “가지다”등의 용어는 기술되는 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
또, 방법 또는 제조 방법을 수행함에 있어서, 상기 방법을 이루는 각 과정들은 문맥상 명백하게 특정 순서를 기재하지 않은 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 과정들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 반대의 순서대로 수행될 수도 있다.
상술한 바와 같은 종래 기술의 문제점을 극복하기 위하여 본 발명자들은 오랜 연구를 거듭한 결과, 니켈합금도금층 위에 매우 얇은 팔라듐도금 또는 팔라듐합금도금층으로 기존의 금을 사용하는 표면처리 공정을 대체할 수 있음을 발명하게 된 것이다. 본 발명에서의 표면처리 공정은 구리를 본딩와이어로 사용하는 경우에, 구리층 패드 상에 적용될 수 있다.
본 발명의 일 실시 예에 따르면, 패키지용 인쇄회로기판의 구리(Cu) 또는 구리합금으로 노출된 솔더링부 및 와이어본딩부에 니켈(Ni) 합금으로 된 도금층을 형성시키고, 팔라듐(Pd) 또는 팔라듐-인(Pd-P) 합금으로 된 도금층을 무전해 환원 도금에 의하여 석출시켜 전기 도금을 위한 별도의 리드선 없이 도금층을 형성한다. 본 발명은 종래의 무전해금도금층을 배제하고 경제적인 공정을 통해서 고밀도 및 고신뢰도를 갖는 패키지용 인쇄회로기판을 제공한다.
도 1 내지 도 5는 본 발명의 일 실시 예에 따르는 패키지용 인쇄회로기판의 도금층 형성방법을 개략적으로 나타내는 도면이다. 도 1을 참조하면, 내부에 회로 패턴(미도시)이 형성되고, 상면 및 하면에 절연층 패턴(122, 124)이 형성된 인쇄회로기판(110)이 도시되어 있다. 인쇄회로기판(110)의 상면의 절연층 패턴(122) 사이에는 제1 전도성 패드(132)가 노출되어 있으며, 제1 전도성 패드(132)는 반도체 칩과의 전기적 접속을 위한 와이어본딩부(132)로 기능한다. 인쇄회로기판(110)의 하면의 절연층 패턴(124) 사이에는 제2 전도성 패드(134)가 노출되어 있으며, 제2 전도성 패드(134)는 외부 장치와의 전기적 접속을 위한 솔더링부(134)로 기능한다. 제1 전도성 패드(132) 및 제2 전도성 패드(134)는 일 예로서, 구리층으로 형성될 수 있다. 와이어본딩부(132)는 인쇄회로기판(110) 내부의 회로 패턴과 전기적으로 연결될 수 있다. 솔더링부(134)는 후속 공정에서 인쇄회로기판(110)이 별도의 인쇄회로기판과 같은 외부 장치에 접속되는 경우, 별도의 인쇄회로기판과의 접합부를 구성하는 솔더볼과 같은 구조물을 구비할 수 있다.
상술한 바와 같이, 패키지용 인쇄회로기판(110) 상에 일정한 회로패턴과, 반도체 실장을 위한 와이어본딩부(132) 및 외부 장치와의 결합을 위한 솔더링부(134)를 형성시키는데 적용되는 공정은 당 업계에서 널리 알려진 도금법, 사진식각법(photolithography) 및 식각법에 의해 진행될 수 있다.
도 2를 참조하면, 인쇄회로기판(110)의 상면 및 하면에 솔더레지스트층 패턴(142, 144)을 형성한다. 솔더레층지스트층 패턴(142, 144)은 후술하는 도금에 대한 레지스트(resist) 역할을 한다. 솔더레지스트층 패턴(142, 144)의 형성 방법은 먼저, 인쇄회로기판(110)의 상면 및 하면에 포도솔더레지스트층(PSR)을 도포한다. 상기 솔더레지스트층에 대하여 소정의 패턴을 가지도록 노광 및 현상하되, 와이어본딩부(132) 및 솔더링부(134) 상의 상기 솔더레지스트층 부위만을 선택적으로 박리한다. 이로서, 와이어본딩부(132) 및 솔더링부(134)가 외부로 노출된다.
도 3을 참조하면, 와이어본딩부(132) 및 솔더링부(134) 위에 무전해 니켈도금에 의한 무전해 니켈합금도금층(150)을 형성한다. 무전해 니켈합금도금층(150)을 형성하는 방법은 다음과 같다.
일례로서, 차아인산소다(sodium hypophosphite)를 환원제로 사용하여 구리 상에 니켈이 도금되는 원리는 다음의 반응식 1 및 2에 따를 수 있다.
[반응식 1]
H2PO2 - + H2O ----> H3PO3 - + H+ + e-
[반응식 2]
Ni2 + + 2e- ----> Ni0
다른 일례로서, 디메틸아민보란(DMAB)을 환원제로 하여 구리 상에 무전해 니켈이 도금되는 원리는 하기 반응식 3 및 4에 나타낸 바와 같이 진행될 수 있다.
[반응식 3]
(CH3)2NHBH3 + 4OH- ----> (CH3)2NH + BO2 - + 3/2H2 + 2H2O + 3e-
[반응식 4]
Ni2 + + 2e- ----> Ni0
상기 반응식 1 내지 4에 나타낸 원리에 의해서 구리층 상에 니켈(Ni)이 석출될 수 있다. 본 발명에 사용되는 바람직한 무전해 니켈 도금액의 일례로는 황산니켈(NiSO4)을 니켈 공급원으로 하고 차아인산소다 또는 디메틸아민보란을 환원제로, 젖산을 착화제로, 호박산을 완충제로 한 산성 무전해 니켈 도금액 등을 들 수 있지만, 특별히 이에 한정되는 것은 아니다.
상기 니켈도금은 당해 분야에 공지된 바에 따라 약 80～90℃의 온도에서 3∼40분간 수행하여 1 내지 10㎛의 니켈합금도금층 두께를 얻을 수 있다. 무전해 니켈합금도금층(150)은 와이어본딩부(132) 또는 솔더링부(134)의 구리 및 구리 합금이 외부 도금층으로 확산되는 것을 방지하며 납땜(soldering) 및 와이어본딩시 지지대의 역할을 할 수 있다. 무전해 니켈합금도금층의 두께는 상술한 바와 같이, 1 내지 10㎛, 좀 더 바람직하게는 2 내지 5㎛의 두께를 가질 수 있다. 1㎛ 미만에서는 구리 및 구리 합금의 내식성에 문제가 되고, 10㎛를 초과하면 응력의 증가로 인하여 취약해질 수 있다.
상술한 본 발명의 무전해 니켈도금에 따라 형성되는 무전해 니켈합금도금층(150)은 88 내지 99.9 중량%의 니켈(Ni)과 0.1 내지 12중량%의 인(P) 또는 붕소(B)로 이루어진 합금층일 수 있다. 니켈-인 합금 피막의 경우, 바람직하게는 인(P)의 함량은 6 내지 10중량%일 수 있다. 상기 함량이 6중량% 미만이면 솔더링성은 좋아지는 반면 내식성 및 와이어본딩성이 저하되고, 10중량%를 초과하면 내식성과 와이어본딩성은 향상되는 반면 솔더링성은 떨어지게 된다. 니켈-붕소 합금 피막의 경우, 바람직하게는 붕소(B)의 함량은 0.5 내지 5중량%일 수 있다. 상기 함량이 0.5중량% 미만이면 용접성이 좋아지는 반면 내식성이 저하되고, 5중량%를 초과하면 경도(hardness)의 증가로 인하여 재료가 취약해지고 솔더링성이 저하되는 단점이 있을 수 있다.
도 4를 참조하면, 무전해 니켈합금도금층(150) 상에 용접성(solderability) 및 와이어본딩성을 부여하기 위하여 수용성 팔라듐화합물을 포함하는 무전해 환원 팔라듐도금액을 접촉시켜 무전해 방법에 의해 무전해 팔라듐도금층 또는 무전해 팔라듐합금도금층(160)을 형성시킨다. 이러한 도금층의 형성방법은 다음과 같다. 무전해 니켈합금도금층(150) 상에 팔라듐도금층 또는 팔라듐합금도금층(160)을 형성하는 방법은 하기 반응식 5에 나타낸 바와 같이 환원 반응에 의하여 성립된다.
일례로서, 차아인산소다(sodium hypophosphite)를 환원제로 사용하여 구리 상에 팔라듐-인 합금층이 도금되는 원리는 다음과 같다.
[반응식 5]
H2PO2 - + H2O ----> H3PO3 - + H+ + e-
Pd2 + + 2e- ----> Pd0
상기와 같은 환원 반응에 따라 니켈 표면에 팔라듐이 도금된다. 본 발명에서 사용되는 바람직한 무전해 팔라듐도금액으로는 차아인산소다를 환원제로 사용하여 팔라듐-인 합금도금층을 형성하는 도금 용액과, 개미산류를 환원제로 사용하여 순수 팔라듐 도금층을 형성하는 도금 용액을 모두 적용할 수 있다. 팔라듐공급원으로는 황산팔라듐, 환원제로 차아인산소다나 개미산류, 착화제로 글리신, 호박산, 젖산 등을 사용하고, 붕산과 제1 인산칼륨 등을 완충제로 사용하며, 소량의 납이나 티오화합물을 안정제로 사용하는 조성의 무전해 팔라듐도금액 등을 들 수 있지만, 특별히 이에 한정되는 것은 아니다.
상기 도금은 75～85℃의 온도에서 10초∼20분 동안 수행하여 0.05 내지 2.0㎛의 팔라듐도금 또는 팔라듐합금도금층 두께를 얻는다. 이때, 도금 온도가 75℃보다 낮거나 시간이 10초보다 짧을 경우 반응이 일어나기 힘들고, 온도가 85℃보다 높거나 시간이 20분을 초과할 경우 도금 두께의 조절이 용이하지 않고 비경제적이다.
상술한 무전해 팔라듐도금에 따라 형성되는 팔라듐합금도금층의 경우, 인 (P)이 약 0.1 내지 12 중량% 함유되어 있는 것이 일반적이며 바람직하게는 5 내지 9 중량%인 것이 좋다. 상기 함량이 5중량% 미만이면 솔더링성은 좋아지는 반면 내식성 및 와이어본딩성이 저하되고, 9중량%를 초과하면 내식성과 와이어본딩성은 향상되는 반면 솔더링성은 떨어지게 된다.
무전해 니켈합금도금층(150) 상에 환원 반응에 의해 형성되는 팔라듐도금층 또는 팔라듐합금도금층(160)은 무전해 니켈층의 산화로 인한 부동태화를 방지하고, 환원 반응에 의한 도금이므로 니켈층의 침식이 발생하지 않아 우수한 솔더링 특성을 확보할 수 있으며 양호한 경도로 인하여 와이어본딩성이 매우 우수하다.
팔라듐도금층 또는 팔라듐합금도금층(160)의 두께는 0.01 내지 2.0㎛, 좀 더 바람직하게는 0.05 내지 0.3㎛일 수 있다. 0.01㎛ 미만이면 공정상 제어하기 어렵고 와이어본딩 값이 저하되는 단점이 있으며, 2.0㎛를 초과하면 와이어본딩성이 좋아지는 장점은 있으나 솔더링 시 마이크로보이드(microvoid)의 발생 가능성이 높아져 장기적 신뢰성에 문제가 생길 수 있다.
도 4를 다시 참조하면, 팔라듐도금층 또는 팔라듐합금도금층(160) 상에 수용성 유기물을 포함하는 용액을 접촉시켜 피막(170)을 형성시킨다. 인쇄회로기판(110)을 장기간 보관하는 경우 또는 가혹한 환경 항에서 사용하는 경우에 피막(170)을 형성시킴으로써 내환경성을 향상시킬 수 있다. 몇몇 실시 예에 따르면, 피막(170)을 형성하는 공정은 생략될 수도 있다.
이로서, 상술한 방법에 의하여, 본 발명의 일 실시 예에 따르는 패키지용 인쇄회로기판이 제조될 수 있다. 와이어본딩부(132) 및 솔더링부(134)의 노출된 동박 패드 상에 각각 니켈합금으로 이루어진 무전해 니켈합금도금층(150)이 형성되고, 무전해 니켈합금도금층(150) 상부에 팔라듐도금층 또는 팔라듐합금도금층(160)이 형성되며, 경우에 따라서, 팔라듐도금층 또는 팔라듐합금도금층(160) 상에 유기 피막(170)이 형성되어 순차적으로 적층된 구조를 가질 수 있다.
도 5를 참조하면, 인쇄회로기판(110)의 상면에 반도체 칩(180)이 실장되고, 본딩 와이어(192)를 사용하여 와이어본딩부(132)와 전기적으로 연결될 수 있다. 또한, 솔더링부(134)에는 접속 구조물(194)이 형성될 수 있다. 접속 구조물(194)은 솔더볼 또는 범프 구조물일 수 있다.
상술한 본 발명의 실시 예에 따르는 인쇄회로기판은 리드선이 필요없어 고밀도 기판의 제작이 가능하며, 금을 사용하지 않으므로 대폭적인 원가 절감을 가져올 수 있다.
이하에서는 본 발명을 명확하게 이해하기 위한 실시예를 개시한다. 다만, 하기의 실시예는 본 발명의 예시 목적에 불과하며 발명의 영역을 제한하고자 하는 것은 아니다. 하기의 실시예에서는 구리 재질의 와이어본딩부와 솔더볼(solder ball)과의 용접성이 요구되는 솔더링부를 제외한 부분에 포토솔더레지스트층(다이요잉크사의 상품명 AS-303)이 도포된 패키지용 BGA 인쇄회로기판(크기 400×505㎜, 두께 0.2± 0.02㎜, 구리층 두께 10∼30㎛)을 45℃에서 3분간 탈지(와이엠티(주)의 상품명 SAC 161)하고, 구리층의 산화물을 제거할 목적으로 0.5∼1.0㎛ 에칭(와이엠티(주)의 상품명 SE 520L) 하였다. 다음 팔라듐(Pd)으로 구리층을 촉매 처리(와이엠티(주)의 상품명 CATA 855)한 다음 수세하고, 5% 황산 용액에서 산세를 행한 후 수세하였다. 그 후, 다음과 같이 무전해 니켈합금도금, 팔라듐도금 또는 팔라듐합금도금 및 후처리 피막 처리를 순차적으로 수행하였다.
실시예 1
상기와 같이 전처리가 완성된 패키지용 BGA 인쇄회로기판의 구리층 상에 니켈:인이 92.5:7.5(중량%)의 함량으로 포함된 니켈-인 합금도금층을 4㎛ 두께로 형성시키고, 그 위에 팔라듐-인 합금도금 두께 0.05㎛를 갖는 도금층을 순차적으로 패키지용 BGA 인쇄회로기판 구리층 상에 형성하였다.
실시예 2
팔라듐-인 대신 순수 팔라듐도금층을 0.05 um의 두께로 형성시킨 것을 제외하고는 실시예 1과 동일한 방법으로 도금층을 형성하였다.
실시예 3
순수 팔라듐도금층의 두께가 0.1㎛인 것을 제외하고는 실시예 1과 동일한 방법으로 도금층을 형성하였다.
실시예 4
순수 팔라듐도금층 상에 후처리 피막을 0.01㎛ 형성시킨 것을 제외하고는 실시예 2와 동일한 방법으로 도금층을 형성하였다.
상기 도금층을 형성하는 방법과 조건은 다음과 같다. 무전해 니켈도금에 의한 니켈-인 또는 니켈-붕소 합금도금층을 얻기 위해서는 하기 표 1 및 2 같은 조성의 용액으로 온도 85℃에서 도금하면 니켈-인 또는 니켈-붕소 합금도금층을 시간당 15㎛ 두께로 얻을 수 있다.
구리층 상에 니켈 도금이 되는 원리는 전술한 바와 같다. 발명에 포함된 두께를 얻기 위해서는 약 3분에서 40분 동안 도금을 실시한다.
<무전해 니켈도금액 조성: 니켈-인 합금도금액 조성>
성 분 함 량 비 고
황산니켈 25g/L 6 수화물
차아인산소다 25g/L
젖산 15g/L
말레익산 20g/L
호박산소다 15g/L
안정제 5 ppm 납 (Pb) 이온
가속제 5 ppm 티오(Thio) 화합물
상기 무전해 니켈도금액의 사용조건은 온도 85℃이며, pH 4.3∼4.8 (암모니아수로 조정)이다.
<무전해 니켈도금액 조성: 니켈-붕소 합금도금액 조성>
성 분 함 량 비 고
황산니켈 25g/L 6 수화물
디메틸아민보란 25g/L
젖산 15g/L
구연산 10g/L
안정제 5 ppm 납 (Pb) 이온
가속제 5 ppm 티오(Thio) 화합물
상기 무전해 니켈도금액의 사용조건은 온도 85℃이며, pH 6.0∼6.8 (암모니아수로 조정)이다.
상기 형성된 무전해 니켈합금도금층 상에 무전해 팔라듐도금 또는 팔라듐합금도금층을 형성하기 위해서 하기 표 3 및 표 4과 같은 조성의 도금액을 사용하였다.
<무전해 팔라듐도금액 조성: 순수 팔라듐도금액 조성>
성 분 함 량 비 고
황산팔라듐 25g/L 6 수화물
개미산소다 40g/L
글리신 10g/L
붕산 15g/L
제1인산칼륨 20g/L
호박산 10g/L
안정제 5 ppm 납 (Pb) 이온
가속제 5 ppm 티오(Thio) 화합물
<무전해 팔라듐도금액 조성: 팔라듐-인 함금도금액 조성>
성 분 함 량 비 고
황산팔라듐 25g/L 6 수화물
차아인산소다 25g/L
젖산 15g/L
붕산 20g/L
제1인산칼륨 10g/L
호박산소다 15g/L
안정제 5 ppm 납 (Pb) 이온
가속제 5 ppm 티오(Thio) 화합물
상기와 같은 조성의 도금액으로 온도 78℃에서 도금을 실시하여 무전해 팔라듐도금층을 형성하고, 후처리는 60℃에서 1분간 처리하여 피막을 형성하였다.
상기와 같은 방법과 조건으로 도금층을 형성한 후에 수세하였고 건조 후 하기의 표 5 내지 표 10같은 조건 및 방법으로 용접성, 와이어본딩성을 측정하였다. 하기 표 11에 실시예에 따른 용접성, 와이어본딩성의 특성 평가 결과를 나타내었다.
1) 용접성 평가
용접성은 솔더 볼 전단 테스트(solder ball shear test)와 솔더 볼 인장 테스트 (solder ball pull test) 및 솔더 젖음성 테스트(solder wetting test)를 행하였다.
(1) 솔더 볼 전단 테스트
<조건>
본딩 테스트기(Bond Tester) DAGE 4000
위치(Locate) 60 um
전단 속도(Shear Speed) 200um/sec
볼 크기 0.30mm Φ(덕산하이메탈)
볼 재질 SAC 305 (96.5Sn-3Ag-0.5Cu)
리플로우기(Reflow Machine) HELLER
리플로우 조건(Reflow Conditions) 240 ℃(peak temperature)
<평가 방법>
솔더링 패드부와 솔더 볼의 접합 강도를 측정하기 위한 것으로 상기와 같은 조건에서 솔더 볼이 형성된 시편을 테이블에 고정하고 일정한 하중(load)과 전단 높이를 설정하여 볼 전단 시험을 수행하면 스타일러스(stylus)가 범프를 밀어 파괴가 발생하는데 그 때 값을 측정하면 된다.
<평가 기준>
볼 전단 강도가 250gf를 초과하면 이상이 없는 것으로 한단.
(2) 솔더 볼 인장 테스트
<조건>
본딩 테스트기(Bond Tester) DAGE 4000
위치(Locate) 60 um
인장 속도(Pull Speed) 5000um/sec
볼 크기 0.60mm Φ(덕산하이메탈)
볼 재질 SAC 305 (96.5Sn-3Ag-0.5Cu)
리플로우기(Reflow Machine) HELLER
리플로우 조건(Reflow Conditions) 240 ℃(peak temperature)
<평가 방법>
솔더링 패드부와 솔더 볼의 접합 강도를 측정하기 위한 것으로 상기와 같은 조건에서 솔더 볼이 형성된 시편을 테이블에 고정하고 일정한 하중(load)과 전단 높이를 설정하여 볼 인장 시험을 수행하면 tool 이 solder ball을 잡아 당겨 파괴가 발생하는데 그 때 값을 측정하면 된다.
<평가 기준>
볼 인장 강도가 800gf 초과하면 이상이 없는 것으로 한다.
(3) 솔더 젖음성 테스트
<조건>
장비명 웨이버 솔더링 머신(Wave soldering machine)
모델명 SAS-620
Solder pot temp 260℃
Dip time 3초
<평가 방법>
해당 도금층이 형성된 기판을 웨이버 솔더링 머신(wave soldering machine)에서 3 초간 침지한 후 솔더링 패드부에 솔더가 얼마나 젖어 차오르는지 측정한다. 젖음성이 좋아 솔더가 많이 찰수록 솔더링성이 우수하다.
<평가 기준>
시험 후 솔더링 패드 면적의 95% 이상 채워지면 솔더링성에 이상이 없는 것으로 한다.
2) 와이어본딩성
본딩와이어와 본딩부의 접착력을 검사하는 방법이다. 와이어본딩 테스트기로 K&S Connx기를 사용하였고, 온도 165℃, 1l시간 열노화(thermal aging)후, 하기 표 7 및 표 8과 같이 본딩 조건을 부여하였다.
<본딩 조건>
Cu Wire Size 0.8mil(헤라우스)_Bare Cu
Capillary 5.1 mil(PECO_NMUF0911-51-08)
1st (ball parameter) 2nd (stitch parameter)
온도 165℃ 165℃
USG 전류 130 mAmps 140 mAmps
USG 접착 시간 15.0 ms 15.0 ms
Force 50 grams 70 grams
(1) 와이어 접합 강도 측정
<조건>
본딩 테스트기(Bond Tester) DAGE 4000
하중(Load) 50 g
와이어본딩 후 본딩이 떨어지기까지의 힘(단위:gf)을 표시하였으며 평균 힘이 4 이상이면 양호하다.
3) 특성 평가 결과
구분 실시예 1 실시예 2 실시예 3 실시예 4
도금층 후처리 x x x o
팔라듐 팔라듐-인
0.05 um		 순수팔라듐 0.05 um 순수팔라듐
0.1 um		 순수팔라듐 0.05 um
니켈 4 um 4 um 4 um 4 um
용접성 볼 전단 강도 (gf) 760 826 837 679
볼 인장 강도 (gf) 980 1,015 967 1,035
젖음성 테스트 (%) 99 99 99 99
와이어본딩성 최소값(g) 3.5 6.8 4.6 4.9
평균값(g) 9.8 8.1 7.4 7.5
하기에서는 상기 실시예 1 및 실시예 4로부터 얻어진 패키지용 BGA 인쇄회로기판을 대상으로 다음과 같은 신뢰성 평가를 행하였다.
<도금 두께 측정>
니켈합금도금 및 팔라듐도금 또는 팔라듐합금도금된 제품이 요구 사양에 적합한 두께를 갖고 있는지 여부를 확인하기 위하여 도금 두께 측정기(CMI 사의 상품명 CMI 900)를 사용하여 니켈합금도금층의 두께와 팔라듐도금 또는 팔라듐합금도금층의 두께를 측정하였다.
<유공도 (porosity) 테스트>
질산에 도금 처리된 패키지용 BGA 인쇄회로기판을 침적시켜 육안 상으로 니켈합금도금층과 팔라듐도금 또는 팔라듐합금도금층의 조직이 부식되어 기공이 발생되는지 여부를 확인하였다.
<내열성 테스트>
리플로우를 이용하여 하기 표 12에 기재된 온도 조건으로 3회 통과시킨 다음, 니켈 및 팔라듐 도금층의 열에 의한 표면 색상 변화 여부 및 접착테이프를 이용하여 니켈합금도금층과 팔라듐도금 또는 팔라듐합금도금층의 분리 여부를 확인하였다.
<특성 평가>
테스트 항목 규격 테스트 내용 테스트결과
실시예 1 시편 실시예 4

도금 두께		 니켈 : 2.5㎛ 이상
팔라듐도금 또는 팔라듐합금도금 : 0.05㎛ 이상		 X-ray 두께측정기를 사용하여 측정 (CMI 사의 CMI 900)
O
O

유공도		 니켈합금도금층과 팔라듐도금 또는 팔라듐합금도금층의 산화 및 박리가 없을 것 질산 12%를 사용하여 15 분 동안 침적
O
O

내열성		 테이프 벗김 테스트(tape peel test) 후 니켈합금도금층과 팔라듐도금 또는 팔라듐합금도금층의 변색 또는 떨어짐이 없을 것 IR-리플로우 연속 3 회 통과 후 테이프 벗김 테스트.
속도 : 240 rpm
온도 : 220℃, 240℃, 270℃, 230℃
O
O
상기 표의 테스트 결과에서 "O" 표기는 규격을 충족시킴을 의미한다. 따라서, 상기 테스트 결과에 비추어 본 발명의 실시 예에 따른 도금층이 전술한 항목과 관련하여 요구되는 물성을 모두 충족시킴을 알 수 있다.
전술한 바와 같이, 본 발명에 따르면, 패키지용 인쇄회로기판의 구리층 상에 니켈-인 또는 니켈-붕소로 이루어진 무전해 니켈합금도금층을 형성하고, 상기 무전해 니켈합금도금층 상에 무전해 환원도금법에 따른 팔라듐도금 또는 팔라듐합금도금층을 형성한 다음, 내환경성의 향상을 위해 필요에 따라서 상기 팔라듐도금 또는 팔라듐합금도금층 상에 얇은 피막을 형성시켜 패키지용 인쇄회로기판의 도금층을 형성한다.
이렇게 함으로써 외부의 부식성 분위기로부터 팔라듐도금 또는 팔라듐합금도금층을 보호하고 용접성과 와이어본딩성이 우수하여 반도체와의 패키지 신뢰성을 향상시킬 수 있다.
모든 도금층은 무전해 도금에 의하여 이루어지므로 볼그리드어레이(BGA), 칩크기패키지(CSP)와 같이 리드가 있는 인쇄회로기판의 경우 리드 선이 불필요하고 이에 따른 에칭 공정을 생략할 수 있어 공정이 단순해지는 장점이 있다. 또한 회로 밀도를 대폭적으로 높일 수 있어 고밀도 BGA나 CSP의 제작이 가능하다.
멀티칩모듈(MCM)과 같이 리드선이 없는 패키지용 인쇄회로기판도 니켈 도금 후 얇은 팔라듐도금으로도 와이어본딩성을 보장받을 수 있으며, 특히 금을 사용하지 않으므로원가 절감 및 생산성을 대폭 증대시킬 수 있다.
본 발명을 상기 실시예를 통하여 설명하였으나 이는 예시적인 것에 불과하며 본 발명에 속하는 기술 분야의 통상의 지식을 가진 자라면 본 발명으로부터 다양한 변형의 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허 청구 범위에 의하여 명확해 질 것이다.
110: 인쇄회로기판, 122, 124: 절연층 패턴, 132: 와이어본딩부, 134: 솔더링부,
142, 144: 솔더레지스트층 패턴, 150: 무전해 니켈합금도금층, 160: 무전해 팔라듐도금층 또는 무전해 팔라듐합금도금층, 170: 피막, 180: 반도체 칩, 192: 본딩 와이어, 194: 접속 구조물.

Claims (15)

  1. (a) 반도체 실장을 위한 와이어본딩부 및 외부 부품과의 결합을 위한 솔더링부를 포함하고, 회로패턴이 형성된 패키지용 인쇄회로기판을 제공하는 단계;
    (b) 상기 인쇄회로기판의 와이어본딩부 및 솔더링부를 제외한 부분에 포토솔더레지스트층 패턴을 형성하는 단계;
    (c) 상기 와이어본딩부 및 솔더링부 상에 무전해 도금법에 의해 90 내지 94 중량%의 니켈 및 6 내지 10 중량% 의 인을 포함하는 니켈합금도금층을 형성하는 단계; 및
    (d) 상기 니켈합금도금층 상에 수용성 팔라듐화합물을 포함하는 환원형 팔라듐도금액을 접촉시키는 무전해 도금법에 의해 91 내지 95 중량%의 팔라듐 및 5 내지 9 중량%의 인을 포함하는 팔라듐합금도금층을 형성하는 단계를 포함하되,
    상기 팔라듐합금도금층 상에 금도금층을 형성하지 않는 것을 특징으로 하는 패키지용 인쇄회로기판의 도금층 형성방법.
  2. (a) 반도체 실장을 위한 와이어본딩부 및 외부 부품과의 결합을 위한 솔더링부를 포함하고, 회로패턴이 형성된 패키지용 인쇄회로기판을 제공하는 단계;
    (b) 상기 인쇄회로기판의 와이어본딩부 및 솔더링부를 제외한 부분에 포토솔더레지스트층 패턴을 형성하는 단계;
    (c) 상기 와이어본딩부 및 솔더링부 상에 무전해 도금법에 의해 95 내지 99.5 중량%의 니켈 및 0.5 내지 5 중량% 의 붕소를 포함하는 니켈합금도금층을 형성하는 단계; 및
    (d) 상기 니켈합금도금층 상에 수용성 팔라듐화합물을 포함하는 환원형 팔라듐도금액을 접촉시키는 무전해 도금법에 의해 91 내지 95 중량%의 팔라듐 및 5 내지 9 중량%의 인을 포함하는 팔라듐합금도금층을 형성하는 단계를 포함하되,
    상기 팔라듐합금도금층 상에 금도금층을 형성하지 않는 것을 특징으로 하는 패키지용 인쇄회로기판의 도금층 형성방법.
  3. 삭제
  4. 삭제
  5. 제1항 또는 제2항에 있어서,
    상기 니켈합금도금층의 두께는 1 내지 10㎛인 것을 특징으로 하는 패키지용 인쇄회로기판의 도금층 형성방법.
  6. 제1항 또는 제2항에 있어서,
    상기 팔라듐합금도금층의 두께는 0.01 내지 2.0㎛인 것을 특징으로 하는 패키지용 인쇄회로기판의 도금층 형성방법.
  7. 제1항 또는 제2항에 있어서,
    상기 d) 단계는 75 내지 85℃의 온도에서 10초 내지 20분 동안 수행되는 것을 특징으로 하는 패키지용 인쇄회로기판의 도금층 형성방법.
  8. 제1항 또는 제2항에 있어서,
    (e) 상기 팔라듐합금도금층 상에 유기화합물을 포함하는 치환형 용액을 접촉시켜 유기 피막을 형성하는 단계를 추가적으로 포함하는 패키지용 인쇄회로기판의 도금층 형성방법.
  9. 제8항에 있어서,
    상기 (e) 단계는 50 내지 70℃의 온도에서 1분 내지 5분 동안 수행되는 것을 특징으로 하는 패키지용 인쇄회로기판의 도금층 형성방법.
  10. 반도체 실장을 위한 와이어본딩부 및 외부 부품과의 결합을 위한 솔더링부를 포함하고, 회로패턴이 형성된 패키지용 인쇄회로기판에 있어서,
    상기 와이어본딩부 및 솔더링부는:
    구리층 또는 구리합금층;
    상기 구리층 또는 구리합금층 상에 형성된 90 내지 94 중량%의 니켈 및 6 내지 10 중량%의 인을 포함하는 무전해 니켈합금도금층;
    상기 니켈합금도금층 상에 형성된 91 내지 95 중량%의 팔라듐 및 5 내지 9 중량%의 인을 포함하는 무전해 팔라듐합금도금층; 및
    상기 팔라듐합금도금층 상에 형성된 박막의 유기 피막층을 포함하되,
    상기 와이어본딩부 및 상기 솔더링부에 금도금층을 적용하지 않는 것을 특징으로 하는 패키지용 인쇄회로기판.
  11. 반도체 실장을 위한 와이어본딩부 및 외부 부품과의 결합을 위한 솔더링부를 포함하고, 회로패턴이 형성된 패키지용 인쇄회로기판에 있어서,
    상기 와이어본딩부 및 솔더링부는:
    구리층 또는 구리합금층;
    상기 구리층 또는 구리합금층 상에 형성된 95 내지 99.5 중량%의 니켈 및 0.5 내지 5 중량% 의 붕소를 포함하는 무전해 니켈합금도금층;
    상기 니켈합금도금층 상에 형성된 91 내지 95 중량%의 팔라듐 및 5 내지 9 중량%의 인을 포함하는 무전해 팔라듐합금도금층; 및
    상기 팔라듐합금도금층 상에 형성된 박막의 유기 피막층을 포함하되,
    상기 와이어본딩부 및 상기 솔더링부에 금도금층을 적용하지 않는 것을 특징으로 하는 패키지용 인쇄회로기판.
  12. 삭제
  13. 삭제
  14. 제10항 또는 제11항에 있어서,
    상기 니켈합금도금층의 두께는 1 내지 10㎛인 것을 특징으로 하는 패키지용 인쇄회로기판.
  15. 제10항 또는 제11항에 있어서,
    상기 팔라듐합금도금층의 두께는 0.01 내지 2.0㎛인 것을 특징으로 하는 패키지용 인쇄회로기판.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020028263A (ko) * 2000-10-09 2002-04-17 이중구 집적회로카드용 반도체패키지의 제조방법
KR20030040138A (ko) * 2001-11-15 2003-05-22 후지쯔 가부시끼가이샤 반도체 장치의 제조 방법
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KR20120040903A (ko) * 2010-10-20 2012-04-30 엘지이노텍 주식회사 인쇄회로기판 및 그의 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020028263A (ko) * 2000-10-09 2002-04-17 이중구 집적회로카드용 반도체패키지의 제조방법
KR20030040138A (ko) * 2001-11-15 2003-05-22 후지쯔 가부시끼가이샤 반도체 장치의 제조 방법
KR100712033B1 (ko) 2006-03-09 2007-05-02 와이엠티 주식회사 고밀도 인쇄회로기판의 도금 두께 편차를 해결한 3중팔라듐-팔라듐-금도금층 형성 방법 및 이로부터 제조된인쇄회로기판
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