KR101346543B1 - 개선된 ｅｓｄ 보호 회로를 갖는 증폭기 - Google Patents

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Abstract

개선된 ESD 보호 회로를 갖는 증폭기 (예를 들어, LNA) 가 설명된다. 하나의 예시적 설계에서, 증폭기는 트랜지스터 (410), 인덕터 (412), 및 클램프 회로 (422) 를 포함한다. 트랜지스터 (410) 는 패드 (450) 에 연결된 게이트를 가지며 증폭기에 대한 신호 증폭을 제공한다. 인덕터 (412) 는 트랜지스터 (410) 의 소스에 연결되며 트랜지스터 (410) 의 소스 디제너레이션을 제공한다. 클램프 회로 (422) 는 트랜지스터 (410) 의 게이트와 소스 사이에 연결되며 트랜지스터 (410) 에 대한 ESD 보호를 제공한다. 클램프 회로 (422) 는 트랜지스터 (410) 의 게이트와 소스 사이에 연결된 적어도 하나의 다이오드를 포함할 수도 있다. 클램프 회로 (422) 는 큰 전압 펄스가 패드 (450) 에 인가될 때, 인덕터 (412) 를 통해 전류를 전도하여 인덕터 (412) 양단에 전압 강하를 발생시킨다. 트랜지스터 (410) 의 게이트 대 소스 전압 (Vgs) 은 인덕터 (412) 양단의 전압 강하만큼 감소되고, 그 인덕터 (412) 양단의 전압 강하는 트랜지스터 (410) 의 신뢰성을 개선할 수도 있다.

Description

개선된 ＥＳＤ 보호 회로를 갖는 증폭기{AMPLIFIER WITH IMPROVED ESD PROTECTION CIRCUITRY}
본 개시물은 일반적으로 전자 장치에 관한 것으로, 더욱 상세하게는 증폭기에 관한 것이다.
증폭기들은 통상적으로 다양한 전자 디바이스에 사용되어 신호 증폭을 제공한다. 상이한 타입의 증폭기들은 상이한 용도로 이용가능하다. 예를 들어, 셀룰러 폰과 같은 무선 통신 디바이스는 양방향 통신을 위한 송신기 및 수신기를 포함할 수도 있다. 수신기는 저잡음 증폭기 (low noise amplifier; LNA) 를 이용할 수도 있고, 송신기는 전력 증폭기 (PA) 를 이용할 수도 있으며, 수신기 및 송신기는 가변 이득 증폭기들 (VGAs) 을 이용할 수도 있다.
증폭기들은 다양한 집적 회로 (IC) 프로세스로 제작될 수도 있다. 비용을 절감시키고 집적화를 개선하기 위하여 서브미크론 CMOS (complementary metal oxide semiconductor) 제작 프로세스들은 통상적으로 무선 디바이스들 및 다른 전자 디바이스들에서의 RF (radio frequency) 회로들에 이용된다. 그러나, 서브미크론 CMOS 프로세스들로 제작된 트랜지스터들은 통상적으로 작은 물리적 치수를 가져서 정전 방전 (electro-static discharge; ESD) 으로 인한 응력 및 가능하게는 고장에 더욱 민감하다. ESD 는 정전기 및/또는 다른 소스들로부터 생길 수도 있는 돌발적인 대규모 순간 전하이다. 성능에 최소로 영향을 미치면서 ESD 를 효과적으로 방지하는 것이 바람직하다.
도 1 은 무선 통신 디바이스의 블록도를 도시한다.
도 2 는 ESD 보호 회로를 갖는 증폭기를 도시한다.
도 3 은 ESD 테스트를 위한 다양한 전압의 플롯 (plot) 을 도시한다.
도 4a 및 도 4b 는 개선된 ESD 보호 회로를 갖는 증폭기의 2 개의 예시적 설계를 도시한다.
도 5 는 개선된 ESD 보호 회로를 갖는 차동 증폭기를 도시한다.
도 6 은 ESD 보호를 제공하기 위한 프로세스를 도시한다.
여기에서 "예시적" 이라는 단어는 "예, 실례, 또는 예시로서 기능하는" 을 의미하는 것으로 사용된다. "예시적" 으로서 여기에 설명된 임의의 설계는 반드시 다른 설계들보다 바람직하거나 또는 유리한 것으로서 해석될 필요는 없다.
개선된 ESD 보호 회로를 갖는 증폭기의 다양한 예시적 설계가 여기에 설명된다. 증폭기는 무선 및 유선 통신 디바이스들, 셀룰러 폰들, 개인용 디지털 보조기들 (PDAs), 핸드헬드 디바이스들, 무선 모뎀들, 랩톱 컴퓨터들, 코드리스 폰들, 블루투스 디바이스들 등과 같은 다양한 전자 디바이스에 사용될 수도 있다. 명료성을 위해, 무선 통신 디바이스에 대한 증폭기의 사용을 후술한다.
도 1 은 무선 통신 디바이스 (100) 의 블록도를 도시하고 있으며, 그 무선 통신 디바이스 (100) 는 셀룰러 폰 또는 몇몇 다른 디바이스일 수도 있다. 도 1 에 도시된 예시적 설계에서, 무선 디바이스 (100) 는 양방향 통신을 지원하는 수신기 (130) 및 송신기 (150) 를 포함한다. 일반적으로, 무선 디바이스 (100) 는 임의의 수의 통신 시스템들 및 임의의 수의 주파수 대역들에 대한 임의의 수의 수신기들 및 임의의 수의 송신기들을 포함할 수도 있다.
수신 경로에서, 안테나 (110) 는 기지국들 및/또는 다른 송신기국들에 의해 송신된 신호들을 수신하고, 수신된 RF 신호를 제공하며, 그 RF 신호는 듀플렉서/스위치 (112) 를 통해 라우팅되어 수신기 (130) 로 제공된다. 수신기 (130) 내에서, 수신된 RF 신호가 저잡음 증폭기 (LNA) (132) 에 의해 증폭되고 수신 복조기 (RX Demod) (134) 에 의해 복조되어 동 위상 (inphase; I) 및 직교 위상 (quadrature; Q) 의 하향 변환된 신호들을 획득한다. 하향 변환된 신호들은 증폭기들 (Amps) (136) 에 의해 증폭되고, 로우패스 필터들 (138) 에 의해 필터링되며, 또한 증폭기들 (140) 에 의해 증폭되어 I 및 Q 의 입력 기저대역 신호들을 획득하고, 그 I 및 Q 의 입력 기저대역 신호들은 데이터 프로세서 (170) 로 제공된다.
송신 경로에서, 데이터 프로세서 (170) 는 송신될 데이터를 프로세싱하고, I 및 Q 의 출력 기저대역 신호들을 송신기 (150) 에 제공한다. 송신기 (150) 내에서, 출력 기저대역 신호들은 증폭기들 (152) 에 의해 증폭되고, 로우패스 필터들 (154) 에 의해 필터링되며, 송신 (TX) 변조기 (158) 에 의해 변조되어 변조된 신호를 획득한다. 전력 증폭기 (PA) (160) 는 변조된 신호를 증폭하여 원하는 출력 전력 레벨을 획득하고 송신 RF 신호를 제공한다. 송신 RF 신호가 듀플렉서/스위치 (112) 를 통해 라우팅되고 안테나 (110) 를 통해 송신된다. 국부 발진기 (LO) 신호 발생기 (162) 는 수신기 (130) 에서의 복조기 (134) 에 대한 하향 변환 LO 신호들 및 송신기 (150) 에서의 변조기 (158) 에 대한 상향 변환 LO 신호들을 발생시킨다.
도 1 은 트랜시버의 일 예시적 설계를 도시한다. 일반적으로, 송신기 및 수신기에서의 신호들의 조절은 증폭기, 필터, 상향 변환기, 하향 변환기 등의 하나 이상의 단계들에 의해 수행될 수도 있다. 도 1 에 도시된 구성과 상이하게 회로 블록들이 배치될 수도 있다. 또한, 도 1 에 도시되지 않은 다른 회로 블록들이 또한 송신기 및 수신기에서의 신호들을 조절하는데 사용될 수도 있다. 도 1 에서의 일부 회로 블록이 또한 생략될 수도 있다.
도 1 에 도시된 예시적 설계에서, 수신기 (130) 및 송신기 (150) 가 RF 집적 회로 (RFIC) (120) 상에 구현될 수도 있다. LNA (130) 및 증폭기들 (152) 은 RFIC (120) 외부에 존재하는 디바이스들로부터의 입력 신호들을 수신할 수도 있어서, 그 디바이스들의 입력들이 IC 핀들에 연결될 수도 있다. 이 IC 핀들은 ESD 전하에 민감할 수도 있고, 그 ESD 전하는 IC 핀들에 연결된 회로들을 손상시킬 수도 있다. LNA (130) 및 증폭기 (152) 는 IC 핀들을 통해 연결된 ESD 전하를 핸들링할 수 있는 ESD 보호 회로로 구현될 수도 있다.
도 2 는 ESD 보호 회로를 갖는 증폭기 (200) 의 일 예시적 설계의 개략도를 도시하고 있다. 증폭기 (200) 는 도 1 에서의 LNA (132), 증폭기들 (152), 및/또는 다른 회로 블록들에 사용될 수도 있다. 단순성을 위해, 도 2 는 증폭기 (200) 의 입력 부분만을 도시한다. 증폭기 (200) 는 단순성을 위해 도 2 에 도시되지 않은 다른 회로를 포함할 수도 있다.
증폭기 (200) 내에서, NMOS (N-channel metal oxide semiconductor) 트랜지스터 (210) 는 패드 (250) 에 연결된 게이트, 인덕터 (212) 의 일단에 연결된 소스, 및 부하 회로 (214) 에 연결된 드레인을 갖는다. "트랜지스터" 및 "디바이스" 라는 용어들은 종종 상호교환가능하게 사용된다. 인덕터 (212) 의 타단은 하부 공급 전압 Vss 에 연결되고, 그 하부 공급 전압 Vss 는 회로 접지일 수도 있다. 부하 회로 (214) 의 타단은 상부 공급 전압 Vdd 에 연결된다. NMOS 트랜지스터 (210) 는 패드 (250) 를 통해 수신된 입력 신호 Vin 에 대한 증폭을 제공한다. NMOS 트랜지스터 (210) 는 고주파수에서 양호한 성능을 획득하기 위하여 얇은 게이트 산화물로 구현될 수도 있다. 얇은 게이트 산화물을 사용하는 것은 NMOS 트랜지스터 (210) 에 대한 하부 동작 전압 및 하부 항복 전압을 초래할 수도 있다. 인덕터 (212) 는 NMOS 트랜지스터 (210) 에 대한 소스 디제너레이션 (source degeneration) 을 제공하고, 그 NMOS 트랜지스터 (210) 에 대한 소스 디제너레이션은 증폭기 (200) 의 선형성을 개선할 수도 있다. 또한, 인덕터 (212) 는 NMOS 트랜지스터 (210) 의 게이트를 조사하는 임피던스 매칭을 제공할 수도 있다.
증폭기 (200) 에 대한 ESD 보호 회로는 다이오드들 (230 및 232) 및 과도 보호 회로 (240) 를 포함한다. 다이오드 (230) 는 패드 (250) 에 연결된 애노드 및 Vdd 에 연결된 캐소드를 갖는다. 다이오드 (232) 는 Vss 에 연결된 애노드 및 패드 (250) 에 연결된 캐소드를 갖는다. 다이오드들 (230 및 232) 은 (증폭기 (200) 의 성능을 개선할 수도 있는) 더 적은 커패시턴스를 갖지만 더 느린 턴 온 속도를 갖는 STI (shallow trench isolation) 다이오드들로 구현될 수도 있다. 과도 보호 회로 (240) 는 Vss 에 연결된 소스 및 Vdd 에 연결된 드레인을 갖는 NMOS 트랜지스터 (242) 를 포함한다. 인버터 (244) 는 노드 (A) 에 연결된 입력 및 NMOS 트랜지스터 (242) 의 게이트에 연결된 출력을 갖는다. 저항기 (246) 는 노드 (A) 와 Vdd 사이에 연결된다. 커패시터 (248) 는 노드 (A) 와 Vss 사이에 연결된다. NMOS 트랜지스터 (242) 는 턴 온 시에 다량의 전류를 전도할 수 있는 큰 전계 효과 트랜지스터 (FET) 일 수도 있다.
도 2 에 도시된 ESD 보호 회로는 패드 (250) 에 인가되는 큰 포지티브 및 네거티브 ESD 전류 펄스들을 핸들링하도록 설계되어 있다. 전원 전압이 존재하지 않는 상태에서, 증폭기 (200) 를 포함하는 IC 패키지에 ESD 전류 펄스들이 인가될 수도 있다. 정상 동작 동안에, 커패시터 (248) 는 Vdd 로 충전되고, 인버터 (244) 의 출력은 로직 로우 (logic low) 에 있으며, NMOS 트랜지스터 (242) 는 턴 오프된다. 증폭기 (200) 를 포함하는 IC 패키지가 핸들링되는 동안에, 빠른 상승의 큰 포지티브 ESD 전류 펄스가 Vss 에 관련된 패드 (250) 에 인가될 수도 있다. 그 큰 ESD 전류 펄스가 다이오드 (230) 에 순바이어스되고, 그 다이오드 (230) 는 전류를 과도 보호 회로 (240) 로 안내하여 Vdd 까지 끌어올린다. Vdd 가 충분히 높게 끌어올려지면, 인버터 (244) 의 출력이 로직 하이로 이행하고 NMOS 트랜지스터 (242) 를 턴 온시킨다. NMOS 트랜지스터 (242) 는 턴 온 시에 낮은 온 저항을 갖고, 큰 포지티브 ESD 전류 펄스로부터 전류에 대한 전도 경로를 제공한다. 역으로, 큰 네거티브 ESD 전류 펄스가 패드 (250) 에 인가되면, 다이오드 (232) 가 턴 온되고 이 ESD 전류 펄스로부터 전류에 대한 전도 경로를 제공하지만 다른 회로들에 손상을 주지 않는 비교적 작은 전압을 강하시킨다. ESD 보호 회로는 ESD 전류 펄스들로 인한 전압 강하가 ESD 보호 회로 자체 뿐만 아니라 내부 회로들을 손상시킬 만큼 크지 않도록 설계될 수도 있다.
정전하에 견뎌내는 디바이스의 능력을 결정하기 위하여 CDM (charged device model) 테스트가 수행될 수도 있다. CDM 테스트 동안, IC 칩은 필드 플레이트 상에 장착될 수도 있고 그 필드 플레이트에 관련된 큰 전압 (예를 들어, 500 볼트 (V)) 으로 충전될 수도 있다. 그 다음에, IC 칩 상의 핀이 테스트 프로브를 통해 필드 플레이트에 단락될 수도 있고, 큰 정전하가 이 IC 핀을 통해 제공될 수도 있다. 따라서, CDM 테스트는, IC 칩 상에 저장되고 그 후에 금속 물체와의 접촉으로 인해 방전되는 정전하에 견뎌내는 IC 칩의 능력을 테스트한다. 이러한 타입의 방전은 통상적 타입의 ESD 이고, IC 칩들에서의 대부분의 ESD 손상의 원인이 된다.
도 2 에서의 증폭기 (200) 상에서 CDM 테스팅이 수행되었다. CDM 테스팅은 원하는 값보다 상당히 하회하는 CDM 전압의 경우 NMOS 트랜지스터 (210) 의 게이트와 소스 사이의 게이트 산화물이 파열될 수 있다는 것을 나타내었다. 게이트 대 드레인 산화물이 파열되지 않았고, 이것은 전압 강하의 일부를 흡수함으로써 게이트 대 드레인 산화물에 대하여 몇몇 보호를 제공하는 부하 회로 (214) 로 인한 것일 수도 있다. 다이오드들 (230 및 232) 및 과도 보호 회로 (240) 로 구성된 ESD 보호 회로는 NMOS 트랜지스터 (210) 의 얇은 게이트 산화물을 보호함에 있어서 단지 부분적으로만 효과적이었다. 도 3 에 도시된 ESD 보호 회로에 의한 주요 문제점은 다이오드들 (230 및 232) 에 대하여 STI 다이오드들을 사용한 것으로 인한 것이다. STI 다이오드들은 매우 빠른 CDM 전류 펄스에 응답하는 것이 느리고, 그 매우 빠른 CDM 전류 펄스는 100 피코초 (㎰) 만큼 빠르게 상승할 수도 있다. 이 빠른 상승 시간에 대한 STI 다이오드들의 느린 응답 시간은 초기 전압 스파이크가 패드 (250) 상에 나타나게 한다.
도 3 은 CDM 테스트를 위한 NMOS 트랜지스터 (210) 의 게이트 대 소스 전압 (Vgs) 및 패드 (250) 에서의 입력 전압 (Vin) 의 예시적 플롯을 도시한다. 이 CDM 테스트에서는, 대략 0.5 옴의 소스 저항을 갖는 매우 빠른 펄스 발생기에 의해 큰 정전하가 모델링된다. 그 펄스 발생기는 플롯 310 으로 도시된 큰 전압 펄스를 제공한다. 큰 전압 펄스는 10V 의 피크 전압에 대하여 100 ㎰ 의 상승 시간을 갖고, 그 다음에 250 ㎰ 가 될 때까지 10V 로 유지되며, 그 다음에 400 ㎰ 에서 10V 에서 7V 로 강하된다. 초기 피크 전압은 큰 정전하로 인해 패드 (250) 에서의 스파이크에 근사된다. 큰 전압 펄스는 1.2 나노초 (㎱) 가 될 때까지 7V 로 유지되고, 그 다음에 1.4 ㎱ 에서 7V 에서 0V 로 강하되며, 그 다음에 0V 로 유지된다. 400 ㎰ 에서부터 1.2 ㎱ 까지의 7V 는 고전류를 갖는 다이오드 (230) 양단의 대략 2V 의 전압 강하 및 5V 의 Vdd 전압으로 인한 것일 수도 있다.
CDM 테스트는 패드 (250) 로부터의 Vss 로의 입력 전압이 ESD 보호 회로로 인해 10V 로 제한되는 것으로 가정하였다. 테스트 측정치는 다이오드 (230) 가 약 400 ㎰ 에서 완전히 턴 온된다는 것을 나타내었다. 400 ㎰ 후에, 다이오드 (230) 는 패드 (250) 에 7V 의 전압을 유지한다.
NMOS 트랜지스터 (210) 의 Vgs 전압은 플롯 320 으로 도시된다. Vgs 전압은 일반적으로 큰 전압 펄스에 후속하고, 또한 인덕터 (212) 로 인한 링잉 (ringing) 을 포함한다. 링잉은 초기 스파이크 동안에 피크 Vgs 전압이 10.7V 에 도달하게 한다. 도 2 에 도시된 예시적 설계의 경우, NMOS 트랜지스터 (210) 의 게이트와 소스 사이에서 1 ㎱ 이상 동안 7V 의 고전압이 인가되면 NMOS 트랜지스터 (250) 의 게이트 산화물이 파열할 수 있고, 그 NMOS 트랜지스터 (210) 는 도 3 에 도시된 케이스이다. 게이트 산화물은 전압에 매우 민감할 수도 있고, 펄스 지속 시간이 짧더라도 7V 보다 큰 전압의 경우 쉽게 파열할 수도 있다.
일반적으로, 얇은 NMOS 게이트 산화물의 TDDB (time dependent dielectric breakdown) 는 아래와 같이 주어질 수도 있고,
Figure 112011039330981-pct00001
식 (1)
여기서 TDDB 는 나노초 (㎱) 단위의 산화물 파괴에 대한 시간이고,
Vox 는 보디, 드레인 및 소스에 관련된 게이트 산화물 전압이며,
Tox 는 옹스트롬 (Å) 단위의 게이트 산화물 두께이다.
식 (1) 은 11 Å 내지 27 Å 의 범위 내의 게이트 산화물 두께에 대해 유효할 수도 있다. 식 (1) 은 NMOS 트랜지스터의 게이트 산화물의 파열 이전의 시간량이 게이트 산화물의 두께 및 Vgs 전압에 매우 의존적일 수도 있다는 것을 나타낸다.
CDM 테스팅으로 인한 게이트 산화물의 파열은 다른 증폭기 구성들을 이용함으로써 회피될 수도 있다. 그러나, 이들 다른 증폭기 구성들은 보다 열등한 성능을 제공할 수도 있고/있거나 도 2 에 도시된 증폭기 구성에 비교해서 다른 단점들을 가질 수도 있다.
다이오드들 (230 및 232) 에 의한 강제적 클램핑은 도 2 에 도시된 증폭기 구성에 이용될 수도 있으나, 특히 NMOS 트랜지스터 (210) 가 서브미크론 CMOS 프로세스로 제작된 얇은 산화물 트랜지스터인 경우에는 단지 부분적으로만 효과적일 수도 있다. 또한, 도 3 에 도시된 바와 같이, 클램핑 다이오드들 (230 및 232) 의 턴 온 속도가 충분히 빠르지 않으면 높은 피크 전압이 존재할 수도 있다. 더 빠른 턴 온 속도를 획득하기 위해 더 빠른 다이오드들이 이용될 수도 있으나, 이들 더 빠른 다이오드들은 성능 관점에서 바람직하지 않을 수도 있는 미크론의 스트라이프 길이당 더 큰 커패시턴스를 가질 수도 있다.
(i) NMOS 트랜지스터 (210) 의 게이트와 패드 (250) 사이에 저항기를 삽입하는 것 및 (ii) 이 저항기의 각 측면에 한 쌍의 클램핑 다이오드들 (230 및 232) 을 접속시키는 것에 의해 더욱 효과적인 클램핑이 달성될 수도 있다. 그러나, NMOS 트랜지스터 (210) 의 게이트에서의 저항기는 잡음을 증가시킬 수 있고, 그 잡음은 증폭기 (200) 가 LNA 에 이용되는 경우에 매우 바람직하지 않을 수도 있다.
일 양태에서, 개선된 ESD 보호는 소스 디제너레이션 인덕터를 갖는 NMOS 트랜지스터의 게이트와 소스 사이에 연결된 클램프 회로로 달성될 수도 있다. 클램프 회로는 인덕터를 통해 ESD 전류를 안내할 수도 있고, 그 안내된 전류는 인덕터 양단의 전압 강하를 초래할 수 있다. NMOS 트랜지스터의 Vgs 는 인덕터 양단의 전압 강하의 양만큼 감소될 수 있다.
도 4a 는 개선된 ESD 보호 회로를 갖는 증폭기 (400) 의 일 예시적 설계의 개략도를 도시한다. 증폭기 (400) 는 도 1 에서의 LNA (132), 증폭기 (152), 및/또는 다른 회로 블록들에 이용될 수도 있다. 증폭기 (400) 는 패드 (450) 에 연결된 게이트, 소스 디제너레이션 인덕터 (412) 에 연결된 소스, 및 부하 회로 (414) 에 연결된 드레인을 갖는 NMOS 트랜지스터 (410) 를 포함한다. 인덕터 (412) 의 타단은 Vss 에 연결되고, 부하 회로 (414) 의 타단은 Vdd 에 연결된다.
증폭기 (400) 에 대한 ESD 보호 회로는 다이오드들 (430 및 432) 및 과도 보호 회로 (440) 를 포함하고, 그 다이오드들 (430 및 432) 및 과도 보호 회로 (440) 는 도 2 에서의 다이오드들 (230 및 232) 및 과도 보호 회로 (240) 와 동일한 방식으로 연결된다. ESD 보호 회로는 또한 NMOS 트랜지스터 (410) 의 게이트와 소스 사이에 연결된 클램프 회로 (420) 를 포함한다. 도 4a 에 도시된 예시적 설계에서, 클램프 회로 (420) 는 직렬로 연결된 N 개의 다이오드들 (424a 내지 424n) 을 포함하고, 여기서 N 은 하나 이상일 수도 있다. 다이오드 (424) 각각은 다음 다이오드의 애노드에 연결된 캐소드를 갖는다. 첫번째 다이오드 (424a) 는 NMOS 트랜지스터 (410) 의 게이트에 연결된 애노드를 갖고, 마지막 다이오드 (424n) 는 NMOS 트랜지스터 (410) 의 소스에 연결된 캐소드를 갖는다.
클램프 회로 (420) 는 패드 (450) 에 인가되는 큰 포지티브 전압 펄스를 방지할 수 있다. 정상 동작 동안에, 인덕터 (412) 양단의 전압 강하는 작고, NMOS 트랜지스터 (410) 의 소스는 Vss 에 가깝다. 큰 포지티브 전압 펄스가 패드 (450) 에 인가될 때, 다이오드들 (424a 내지 424n) 은 전류를 인덕터 (412) 로 전도한다. 전압 강하가 인덕터 (412) 양단에 발생하고, 아래와 같이 표현될 수도 있으며,
Figure 112011039330981-pct00002
식 (2)
여기서 L 은 인덕터 (412) 의 인덕턴스이고,
di/dt 는 인덕터 (412) 를 통해 흐르는 전류의 변화율이며,
Vind 는 인덕터 (412) 양단의 전압 강하이다.
큰 정전하의 경우, di/dt 는 약 100 피코초 이상의 대략 암페어일 수도 있어서 클 수도 있다. L 은 증폭기 (400) 의 원하는 성능에 의존할 수도 있고 대략 나노헨리 (nH) 일 수도 있다. 따라서, 대략 수볼트의 비교적 큰 전압 강하가 인덕터 (412) 양단에 발생될 수도 있다.
도 4a 에 도시된 바와 같이, 입력 전압은 인덕터 (412) 양단의 전압 강하를 더한 NMOS 트랜지스터 (410) 의 Vgs 전압과 동일하다. 따라서, 인덕터 (412) 양단의 전압 강하는 NMOS 트랜지스터 (410) 의 게이트와 소스 양단의 Vgs 전압을 감소시킨다. Vgs 전압은 아래와 같이 표현될 수도 있다.
Figure 112011039330981-pct00003
식 (3)
도 3 은 도 4a 에서의 클램프 회로 (420) 의 이용에 의한 NMOS 트랜지스터 (410) 의 Vgs 전압의 플롯 330 을 도시한다. 도 2 에서의 증폭기 (200) 상에서 수행되고 도 3 에 대해 상술된 CDM 테스트가 또한 도 4a 에서의 증폭기 (400) 상에서도 수행되었다. 클램프 회로 (420) 내의 다이오드들 (424a 내지 424n) 을 통해 전류를 전도함으로써, NMOS 트랜지스터 (410) 의 피크 Vgs 전압은 큰 전압 펄스의 초기 500 ㎰ 동안에 약 4.4V 로 감소된다. 증폭기 (200) 에 대한 약 10.7 V 의 피크 전압 및 약 7V 로부터의 Vgs 전압을 증폭기 (400) 에 대한 약 4.4V 의 최대 전압으로 감소시킴으로써, NMOS 트랜지스터 (410) 의 게이트 산화물의 파열이 회피될 수 있다.
도 4a 로 다시 돌아가서, 충분한 수의 다이오드들 (424) 은 정상 동작 동안에 이들 다이오드들을 턴 온시키는 것을 회피하기 위하여 직렬로 연결될 수도 있다. 일반적으로, 사용될 다이오드들 (424) 의 수는 타겟 누설 전류 이하의 경우의 다이오드 (424) 각각에 대한 최악의 순바이어스된 전압 및 NMOS 트랜지스터 (410) 의 게이트에 대한 바이어스 전압에 기초하여 결정될 수도 있다. 예를 들어, NMOS 트랜지스터 (410) 에 대하여 최대 게이트 바이어스 전압이 0.6V 이고 다이오드 각각에 대하여 최악의 순바이어스된 전압이 0.3V 인 경우, 2 개의 다이오드들이 직렬로 연결될 수도 있다. 정상 동작 동안에, 각각의 다이오드 양단의 순바이어스된 전압은 고온에서 약 0.5V 일 수도 있는 온 조건보다 상당히 하회할 수도 있다. 더 큰 게이트 바이어스 전압의 경우 2 개보다 많은 다이오드들이 직렬로 연결될 수도 있다.
다이오드들 (424) 은 NMOS 트랜지스터 (410) 의 동작 중에 이들 다이오드들의 영향을 최소화하기 위하여 작은 사이즈로 설계될 수도 있다. 다이오드들 (424) 은 작은 사이즈를 갖더라도 단시간의 지속기간 동안에 다량의 전류를 전도하는 것이 가능할 수도 있다.
다이오드들 (424) 은 STI 다이오드들, 게이트형 다이오드들 등과 같은 다양한 타입의 다이오드로 구현될 수도 있다. STI 다이오드들은 더 적은 커패시턴스를 가질 수도 있으나, 더 느린 턴 온 속도도 또한 가질 수도 있다. 게이트형 다이오드들은 더 빠른 턴 온 속도를 가질 수도 있으나 더 높은 커패시턴스를 가질 수도 있다. 일 예시적 설계에서, 다이오드들 (424) 은 더 빠른 턴 온 속도를 획득하기 위하여 게이트형 다이오드들로 구현될 수도 있다. 이들 다이오드들이 NMOS 트랜지스터 (410) 의 소스와 Vss 사이 대신에 NMOS 트랜지스터 (410) 의 게이트와 소스 사이에 연결되기 때문에 더 빠른 게이트형 다이오드들로 인한 추가의 커패시턴스가 NMOS 트랜지스터 (410) 의 성능에 미미하게 영향을 줄 수도 있다. 다이오드들 (424) 에 대한 더 빠른 게이트형 다이오드들의 사용은 ESD 전류를 인덕터 (412) 로 더욱 신속히 라우팅할 수 있어서, 인덕터 양단의 큰 초기 전압 강하 및 NMOS 트랜지스터 (410) 양단의 작은 Vgs 강하의 원인이 된다. 또한, 다이오드들 (424) 에 대한 더 빠른 게이트형 다이오드들의 사용은 다이오드들 (430 및 432) 이 더 느린 STI 다이오드들로 구현되도록 허용할 수도 있고, 그 더 느린 STI 다이오드들은 패드 (450) 에서의 더 낮은 커패시턴스 및 더 나은 증폭기 성능을 갖는 것을 초래할 수도 있다. 도 3 에서의 플롯 320 으로 도시된 바와 같이, 전압 스파이크는 다이오드들 (430 및 432) 에 대한 더 느린 STI 다이오드들의 사용으로부터 발생할 수도 있다. 그러나, 이 전압 스파이크는 다이오드들 (424) 에 대한 게이트형 다이오드들의 빠른 턴 온 속도에 의해 보상될 수도 있고, 그 전압 스파이크는 인덕터 (412) 양단의 전압 강하와 NMOS 트랜지스터 (410) 의 Vgs 전압 사이에서 분열될 수도 있다.
도 4b 는 개선된 ESD 보호 회로를 갖는 증폭기 (402) 의 일 예시적 설계의 개략도를 도시한다. 또한, 증폭기 (402) 는 도 1 에서의 LNA (132), 증폭기 (152), 및/또는 다른 회로 블록들에 이용될 수도 있다. 증폭기 (400) 에서의 클램프 회로 (420) 가 증폭기 (402) 에서의 클램프 회로 (422) 로 대체되더라도, 증폭기 (402) 는 도 4a 에서의 증폭기 (400) 의 모든 회로 컴포넌트들을 포함한다.
도 4b 에 도시된 예시적 설계에서, 클램프 회로 (422) 는 NMOS 트랜지스터 (410) 의 게이트와 소스 사이에 직렬로 연결된 N 개의 다이오드들 (424a 내지 424n) 을 포함한다. 클램프 회로 (422) 는 또한 NMOS 트랜지스터 (410) 의 소스에 연결된 애노드 및 NMOS 트랜지스터의 게이트에 연결된 캐소드를 갖는 다이오드 (426) 를 포함한다.
클램프 회로 (420) 는 패드 (450) 에 인가되는 큰 포지티브 및 네거티브 전압 펄스들을 방지할 수 있다. 도 4a 에 대해 상술한 바와 같이, 패드 (450) 에 인가되는 큰 포지티브 전압 펄스가 다이오드들 (424a 내지 424n) 에 의해 핸들링될 수도 있다. 큰 네거티브 전압 펄스가 패드 (450) 에 인가되면, 다이오드 (426) 는 소스 디제너레이션 인덕터 (412) 로부터 전류를 인출한다. 식 (2) 로 나타낸 바와 같이, 네거티브 전압 강하가 그 다음에 인덕터 (412) 양단에 발생된다. 입력 전압은 인덕터 (412) 양단의 전압 강하를 더한 NMOS 트랜지스터 (410) 의 Vgs 전압과 동일하다. 따라서, 식 (3) 으로 나타낸 바와 같이, 인덕터 (412) 양단의 전압 강하는 NMOS 트랜지스터 (410) 의 게이트와 소스 양단의 Vgs 전압을 감소시킨다. 따라서, 다이오드 (426) 에 의해 Vgs 전압이 감소될 수도 있고, 더 낮은 Vgs 전압은 NMOS 트랜지스터 (410) 의 게이트 산화물의 파열을 회피할 수도 있다.
다이오드 (426) 는 다이오드들 (424) 에 대해 상술된 고려사항들로 구현될 수도 있다. 다이오드 (426) 는 NMOS 트랜지스터 (410) 의 동작에 대한 영향을 감소시키기 위하여 충분히 작은 사이즈를 가질 수도 있다. 다이오드 (426) 는 더 빠른 턴 온 속도를 달성하기 위하여 게이트형 다이오드로 구현될 수도 있다. 이것은 다이오드 (432) 가 STI 다이오드로 구현되도록 허용할 수도 있고, 그 STI 다이오드는 NMOS 트랜지스터 (410) 의 게이트에서의 커패시턴스를 감소시킬 수도 있다. 또한, 다이오드 (426) 는 다른 타입의 다이오드들로 구현될 수도 있다.
도 5 는 개선된 ESD 보호 회로를 갖는 차동 증폭기 (500) 의 일 예시적 설계의 개략도를 도시한다. 또한, 증폭기 (500) 는 도 1 에서의 LNA (132), 증폭기 (152), 및/또는 다른 회로 블록들에 이용될 수도 있다. 증폭기 (500) 는 패드 (550a 및 550b) 에 각각 연결된 게이트들, 차동 트랜스포머 (512) 의 2 개의 단에 연결된 소스들, 및 부하 회로 (514) 에 연결된 드레인들을 갖는 NMOS 트랜지스터들 (510a 및 510b) 로 구성된 차동 쌍을 포함한다. 트랜스포머 (512) 의 타단들은 Vss 에 연결되고, 부하 회로 (514) 의 타단들은 Vdd 에 연결된다.
증폭기 (500) 에 대한 ESD 보호 회로는 클램프 회로들 (520a 및 520b), 다이오드들 (530a, 530b, 532a 및 532b), 및 과도 보호 회로 (540) 를 포함한다. 클램프 회로 (520a) 가 NMOS 트랜지스터 (510a) 의 게이트와 소스 사이에 연결되고, 클램프 회로 (520b) 가 NMOS 트랜지스터 (510b) 의 게이트와 소스 사이에 연결된다. 클램프 회로 (520) 각각은 (i) 첫번째 다이오드 (524a) 의 애노드가 NMOS 트랜지스터 (510) 의 게이트에 연결되어 있고 마지막 다이오드 (524n) 의 캐소드가 NMOS 트랜지스터 (510) 의 소스에 연결되어 있는, 직렬로 연결된 N 개의 다이오드들 (524a 내지 524n), 및 (ii) NMOS 트랜지스터 (510) 의 소스에 연결된 애노드 및 NMOS 트랜지스터 (510) 의 게이트에 연결된 캐소드를 갖는 다이오드 (526) 를 포함한다. 다이오드들 (530a 및 532a) 은 Vdd, 패드 (550a), 및 Vss 사이에 연결되어 있다. 다이오드들 (530b 및 532b) 은 Vdd, 패드 (550b), 및 Vss 사이에 연결되어 있다. 과도 보호 회로 (540) 는 Vdd 와 Vss 사이에 연결되어 있고 도 2 에서의 과도 보호 회로 (240) 와 동일한 방식으로 구현될 수도 있다.
증폭기 (500) 에 대한 ESD 보호 회로는 패드들 (550a 및 550b) 에 인가되는 큰 포지티브 및 네거티브 전압 펄스들을 방지할 수 있다. 패드 (550a) (또는 패드 (550b)) 에 인가되는 큰 포지티브 전압 펄스는 도 4a 에 대해 상술된 바와 같이, 클램프 회로 (520a) (또는 클램프 회로 (520a)) 에서의 다이오드들 (524a 내지 524n) 뿐만 아니라 다이오드 (530a) (또는 다이오드 (530b)) 및 과도 보호 회로 (540) 에 의해 핸들링될 수도 있다. 패드 (550a) (또는 패드 (550b)) 에 인가되는 큰 네거티브 전압 펄스는 도 4b 에 대해 상술된 바와 같이, 클램프 회로 (520a) (또는 클램프 회로 (520a)) 에서의 다이오드 (526) 뿐만 아니라 다이오드 (532a) (또는 다이오드 (532b)) 에 의해 핸들링될 수도 있다.
도 4a, 도 4b 및 도 5 는 NMOS 트랜지스터를 이용한 증폭기의 예시적 설계들을 도시하고 있다. 또한, 증폭기는 P-채널 MOS (PMOS) 트랜지스터 또는 다른 타입의 트랜지스터를 이용하여 구현될 수도 있다.
여기에 설명된 개선된 ESD 보호 회로는 NMOS 트랜지스터의 게이트 산화물의 보호를 크게 향상시키기 위해 입력 NMOS 트랜지스터의 게이트와 소스 사이에 연결된 비교적 작은 다이오드들을 이용한다. 작은 다이오드들은 패드와 Vss 사이의 커패시턴스를 작게 유지하면서 고속의 전압 펄스들에 대한 NMOS 트랜지스터의 게이트 산화물 양단의 전압 강하를 낮출 수 있는 2 차 클램프로서 동작한다. 작은 다이오드들은 증폭기의 정상 동작에 대하여 무시해도 될 정도의 영향을 가질 수도 있다.
일반적으로, 장치는 트랜지스터, 인덕터, 및 클램프 회로를 포함할 수도 있다. 트랜지스터는 패드에 연결된 게이트를 가질 수도 있고, 증폭기, 예를 들어, LNA 에 대한 신호 증폭을 제공할 수도 있다. 트랜지스터는 NMOS 트랜지스터, PMOS 트랜지스터, 또는 몇몇 다른 타입의 트랜지스터일 수도 있다. 인덕터는 트랜지스터의 소스에 연결되어 있고 트랜지스터에 대한 소스 디제너레이션을 제공한다. 클램프 회로는 트랜지스터의 게이트와 소스 사이에 연결되어 있고 트랜지스터에 대한 ESD 보호를 제공한다.
클램프 회로는 큰 포지티브 전압 펄스가 패드에 인가될 때 전류를 인덕터에 공급하여 인덕터 양단에 포지티브 전압 강하를 발생시킬 수도 있다. 또한, 클램프 회로는 큰 네거티브 전압 펄스가 패드에 인가될 때 인덕터로부터 전류를 인출하여 인덕터 양단에 네거티브 전압 강하를 발생시킬 수도 있다. 양자의 경우, 트랜지스터의 Vgs 전압은 인덕터 양단의 전압 강하만큼 감소될 수도 있다.
클램프 회로는 트랜지스터의 게이트와 소스 사이에 연결된 적어도 하나의 다이오드를 포함할 수도 있다. 하나의 예시적 설계에서, 적어도 하나의 다이오드는 직렬로 연결되고 첫번째 다이오드 및 마지막 다이오드를 포함하는 다수의 다이오드들 (예를 들어, 도 4a 및 도 4b 에서의 다이오드들 (424a 내지 424n)) 을 포함할 수도 있다. 첫번째 다이오드는 트랜지스터의 게이트에 연결된 애노드를 가질 수도 있고, 마지막 다이오드는 트랜지스터의 소스에 연결된 캐소드를 가질 수도 있다. 다른 예시적 설계에서, 적어도 하나의 다이오드는 트랜지스터의 소스에 연결된 애노드 및 트랜지스터의 게이트에 연결된 캐소드를 갖는 다이오드 (예를 들어, 도 4b 에서의 다이오드 (426)) 를 포함할 수도 있다. 모든 설계들에 대하여, 적어도 하나의 다이오드는 적어도 하나의 게이트형 다이오드 또는 빠른 턴 온 속도를 갖는 몇몇 다른 다이오드로 구현될 수도 있다.
장치는 또한 제 1 및 제 2 다이오드들 (예를 들어, 도 4a 및 도 4b 에서의 다이오드들 (430 및 432)) 을 포함할 수도 있다. 제 1 다이오드는 패드와 상부 전원 사이에 연결될 수도 있고, 큰 포지티브 전압 펄스가 패드에 인가될 때 전류를 전도할 수도 있다. 제 2 다이오드는 패드와 하부 전원 사이에 연결될 수도 있고, 큰 네거티브 전압 펄스가 패드에 인가될 때 전류를 전도할 수도 있다. 제 1 및 제 2 다이오드들은 STI 다이오드들 또는 더 적은 커패시턴스를 갖는 몇몇 다른 타입의 다이오드들로 구현될 수도 있다. 장치는 또한 과도 보호 회로 (예를 들어, 도 4a 및 도 4b 에서의 과도 보호 회로 (440)) 를 포함할 수도 있고, 그 과도 보호 회로는 상부 전원과 하부 전원 사이에 연결될 수도 있고 큰 과도 현상이 상부 전원 상에 존재할 때 전류를 전도할 수도 있다.
장치는 또한, 예를 들어, 도 5 에 도시된 바와 같이, 제 2 트랜지스터, 제 2 인덕터, 및 제 2 클램프 회로를 포함할 수도 있다. 제 2 트랜지스터는 제 2 패드에 연결된 게이트를 가질 수도 있고, 2 개의 트랜지스터는 증폭기에 대한 차동 쌍을 형성할 수도 있다. 제 2 인덕터는 제 2 트랜지스터의 소스에 연결될 수도 있고, 2 개의 인덕터는 차동 트랜스포머의 부분일 수도 있다. 제 2 클램프 회로는 제 2 트랜지스터의 게이트와 소스 사이에 연결될 수도 있다.
하나의 예시적 설계에서, 집적 회로는 NMOS 트랜지스터, 인덕터, 및 적어도 하나의 다이오드를 포함한다. NMOS 트랜지스터는 패드에 연결된 게이트를 가지며, 증폭기, 예를 들어, LNA 에 대한 신호 증폭을 제공한다. 인덕터는 NMOS 트랜지스터의 소스와 하부 공급 전압 사이에 연결되어 있고 NMOS 트랜지스터에 대한 소스 디제너레이션을 제공한다. 적어도 하나의 다이오드는 NMOS 트랜지스터의 게이트와 소스 사이에 연결되어 있고 NMOS 트랜지스터에 대한 ESD 보호를 제공한다.
하나의 예시적 설계에서, 적어도 하나의 다이오드는 직렬로 연결되고 첫번째 다이오드 및 마지막 다이오드를 포함하는 다수의 다이오드들을 포함한다. 첫번째 다이오드는 NMOS 트랜지스터의 게이트에 연결된 애노드를 가질 수도 있고, 마지막 다이오드는 NMOS 트랜지스터의 소스에 연결된 캐소드를 가질 수도 있다. 다른 예시적 설계에서, 적어도 하나의 다이오드는 NMOS 트랜지스터의 소스에 연결된 애노드 및 NMOS 트랜지스터의 게이트에 연결된 캐소드를 갖는 다이오드를 포함한다.
집적 회로는 제 1 및 제 2 다이오드들을 더 포함할 수도 있다. 제 1 다이오드 (예를 들어, 다이오드 (430)) 는 패드와 상부 전원 사이에 연결될 수도 있고, 큰 포지티브 전압 펄스가 패드에 인가될 때 전류를 전도할 수도 있다. 제 2 다이오드 (예를 들어, 다이오드 (432)) 는 패드와 하부 전원 사이에 연결될 수도 있고, 큰 네거티브 전압 펄스가 패드에 인가될 때 전류를 전도할 수도 있다. 적어도 하나의 다이오드는 제 1 및 제 2 다이오드들보다 더 빠른 턴 온 속도를 가질 수도 있다. 하나의 예시적 설계에서, 적어도 하나의 다이오드는 적어도 하나의 게이트형 다이오드로 구현될 수도 있고, 제 1 및 제 2 다이오드들은 STI 다이오드들로 구현될 수도 있다.
도 6 은 ESD 보호를 제공하는 프로세스 (600) 의 일 예시적 설계를 도시한다. 큰 전압 펄스가 NMOS 트랜지스터의 게이트에 인가될 때 NMOS 트랜지스터의 소스와 게이트 사이에 연결된 적어도 하나의 다이오드를 통해 전류가 전도될 수도 있다 (블록 612). 전도된 전류가 인덕터를 통과함에 따라 NMOS 트랜지스터의 소스에 연결된 인덕터 양단에 전압 강하가 발생될 수도 있다 (블록 614). 큰 전압 펄스가 큰 포지티브 전압 펄스일 수도 있고, 적어도 하나의 다이오드가 전류를 인덕터에 공급하여 인덕터 양단에 포지티브 전압 강하를 발생시킬 수도 있다. 다르게는, 큰 전압 펄스가 큰 네거티브 전압 펄스일 수도 있고, 적어도 하나의 다이오드가 인덕터로부터 전류를 인출하여 인덕터 양단에 네거티브 전압 강하를 발생시킬 수도 있다. 어느 쪽의 경우이든지, NMOS 트랜지스터의 Vgs 전압이 인덕터 양단의 전압 강하만큼 감소될 수도 있다 (블록 616).
여기에 설명된 개선된 ESD 보호 회로를 갖는 증폭기는 IC, 아날로그 IC, RFIC, 혼합 신호 IC, 특정 용도의 집적 회로 (ASIC), 인쇄 회로 기판 (PCB), 전자 디바이스 등 상에서 구현될 수도 있다. 또한, 증폭기는 CMOS, NMOS, PMOS, BJT (bipolar junction transistor), BiCMOS (bipolar-CMOS), 실리콘 게르마늄 (SiGe), 갈륨 비소 (GaAs) 등과 같은 다양한 IC 프로세스 기술들로 제작될 수도 있다.
여기에 설명된 증폭기를 구현한 장치는 독립형 디바이스일 수고 있고 또는 더 큰 디바이스의 부분일 수도 있다. 디바이스는 (i) 독립형 IC, (ii) 데이터 및/또는 명령들을 저장하는 메모리 IC들을 포함할 수도 있는 하나 이상의 IC들의 세트, (iii) RF 수신기 (RFR) 또는 RF 송신기/수신기 (RTR) 와 같은 RFIC, (iv) 이동국 모뎀 (MSM) 과 같은 ASIC, (v) 다른 디바이스들 내에 내장될 수도 있는 모듈, (vi) 수신기, 셀룰러 폰, 무선 디바이스, 핸드셋, 또는 모바일 유닛, (vii) 등일 수도 있다.
하나 이상의 예시적 설계에서, 설명된 기능들은 하드웨어, 소프트웨어, 펌웨어, 또는 이들의 임의의 조합으로 구현될 수도 있다. 소프트웨어로 구현되는 경우, 이 기능들은 컴퓨터 판독가능 매체 상에서 하나 이상의 명령 또는 코드로서 저장 또는 송신될 수도 있다. 컴퓨터 판독가능 매체는 하나의 장소에서 다른 장소로 컴퓨터 프로그램의 전송을 용이하게 하는 임의의 매체를 포함하는 컴퓨터 저장 매체 및 통신 매체 모두를 포함한다. 저장 매체는 컴퓨터에 의해 액세스될 수 있는 임의의 가용 매체일 수도 있다. 비 제한적인 예로서, 이러한 컴퓨터 판독가능 매체는 RAM, ROM, EEPROM, CD-ROM 또는 다른 광학 디스크 저장 디바이스, 자기 디스크 저장 디바이스, 또는 다른 자기 저장 디바이스, 또는 명령 또는 데이터 구조의 형태로 원하는 프로그램 코드를 운반하거나 또는 저장하는데 이용될 수 있고 컴퓨터에 의해 액세스될 수 있는 임의의 다른 매체를 포함할 수 있다. 또한, 임의의 접속을 적절히 컴퓨터 판독가능 매체로 칭한다. 예를 들어, 소프트웨어가 동축 케이블, 광섬유 케이블, 연선 (twisted pair), DSL (digital subscriber line), 또는 적외선, 무선, 및 마이크로파와 같은 무선 기술을 이용하여 웹사이트, 서버, 또는 다른 원격 소스로부터 송신되면, 동축 케이블, 광섬유 케이블, 연선, DSL, 또는 적외선, 무선, 및 마이크로파와 같은 무선 기술은 매체의 정의 내에 포함된다. 여기에 사용된 바와 같이, 디스크 (disk) 및 디스크 (disc) 는 컴팩트 디스크 (CD), 레이저 디스크, 광학 디스크, DVD (digital versatile disc), 플로피 디스크 및 블루-레이 디스크를 포함하는데, 여기서 디스크 (disk) 는 보통 자기적으로 데이터를 재생하는 반면, 디스크 (disc) 는 레이저를 이용하여 광학적으로 데이터를 재생한다. 상기의 조합은 또한 컴퓨터 판독가능 매체의 범위 내에 포함되어야 한다.
본 개시물의 전술한 설명은, 당업자가 본 개시물을 제조하거나 이용할 수 있게 하도록 제공된다. 본 개시물에 대한 다양한 변형들이 당업자에게는 용이하게 명백할 것이고, 여기에 정의된 일반 원리들은 본 개시물의 범위를 벗어나지 않고 다른 변형들에 적용될 수도 있다. 따라서, 본 개시물은 여기에 설명된 예들 및 설계들에 제한되는 것으로 의도되지 않고, 여기에 개시된 원리들 및 새로운 특징들과 일치하는 최광의 범위를 부여하려는 것이다.

Claims (25)

  1. 패드에 연결된 게이트를 갖는 트랜지스터;
    상기 트랜지스터의 소스에 연결된 일단 및 하부 공급 전압에 연결된 타단을 갖는 인덕터; 및
    상기 게이트에 연결된 일단 및 상기 트랜지스터의 상기 소스와 상기 인덕터의 상기 일단 사이에 연결된 타단을 갖는 클램프 회로로서, 상기 게이트로부터 상기 인덕터로 그리고 상기 인덕터로부터 상기 게이트로 전류를 전도하여 상기 트랜지스터에 대해 정전 방전 (electro-static discharge; ESD) 보호를 제공하도록 구성된, 상기 클램프 회로를 포함하는, 정전 방전 보호를 제공하는 장치.
  2. 제 1 항에 있어서,
    상기 클램프 회로는, 큰 포지티브 전압 펄스가 상기 패드에 인가될 때, 전류를 상기 인덕터에 공급하여 상기 인덕터 양단에 포지티브 전압 강하를 발생시키는, 정전 방전 보호를 제공하는 장치.
  3. 제 1 항에 있어서,
    상기 클램프 회로는, 큰 네거티브 전압 펄스가 상기 패드에 인가될 때, 상기 인덕터로부터 전류를 인출하여 상기 인덕터 양단에 네거티브 전압 강하를 발생시키는, 정전 방전 보호를 제공하는 장치.
  4. 제 1 항에 있어서,
    상기 트랜지스터는 NMOS (N-channel metal oxide semiconductor) 트랜지스터를 포함하는, 정전 방전 보호를 제공하는 장치.
  5. 제 1 항에 있어서,
    상기 클램프 회로는 상기 트랜지스터의 상기 게이트와 소스 사이에 연결된 적어도 하나의 다이오드를 포함하는, 정전 방전 보호를 제공하는 장치.
  6. 제 5 항에 있어서,
    상기 적어도 하나의 다이오드는 적어도 하나의 게이트형 다이오드로 구현되는, 정전 방전 보호를 제공하는 장치.
  7. 제 1 항에 있어서,
    상기 클램프 회로는, 직렬로 연결되고 첫번째 다이오드와 마지막 다이오드를 포함하는 다수의 다이오드들을 포함하고,
    상기 첫번째 다이오드는 상기 트랜지스터의 상기 게이트에 연결된 애노드를 가지며,
    상기 마지막 다이오드는 상기 트랜지스터의 상기 소스에 연결된 캐소드를 갖는, 정전 방전 보호를 제공하는 장치.
  8. 제 7 항에 있어서,
    상기 트랜지스터는 저잡음 증폭기 (LNA) 에 대해 신호 증폭을 제공하는 NMOS 트랜지스터를 포함하고, 상기 인덕터는 상기 NMOS 트랜지스터에 대해 소스 디제너레이션 (source degeneration) 을 제공하며, 상기 다수의 다이오드들은 상기 NMOS 트랜지스터에 대해 ESD 보호를 제공하는, 정전 방전 보호를 제공하는 장치.
  9. 제 1 항에 있어서,
    상기 클램프 회로는 상기 트랜지스터의 상기 소스에 연결된 애노드 및 상기 트랜지스터의 상기 게이트에 연결된 캐소드를 갖는 다이오드를 포함하는, 정전 방전 보호를 제공하는 장치.
  10. 제 1 항에 있어서,
    상기 패드와 상부 전원 (upper power supply) 사이에 연결되고, 큰 포지티브 전압 펄스가 상기 패드에 인가될 때 전류를 전도하는 제 1 다이오드; 및
    상기 패드와 하부 전원 (lower power supply) 사이에 연결되고, 큰 네거티브 전압 펄스가 상기 패드에 인가될 때 전류를 전도하는 제 2 다이오드를 더 포함하는, 정전 방전 보호를 제공하는 장치.
  11. 제 10 항에 있어서,
    상기 상부 전원과 상기 하부 전원 사이에 연결되고, 큰 과도 현상 (transient) 이 상기 상부 전원 상에 존재할 때 전류를 전도하는 과도 보호 회로를 더 포함하는, 정전 방전 보호를 제공하는 장치.
  12. 제 10 항에 있어서,
    상기 제 1 다이오드와 상기 제 2 다이오드는 STI (shallow trench isolation) 다이오드들로 구현되는, 정전 방전 보호를 제공하는 장치.
  13. 제 1 항에 있어서,
    제 2 패드에 연결된 게이트를 갖는 제 2 트랜지스터;
    상기 제 2 트랜지스터의 소스에 연결된 제 2 인덕터; 및
    상기 제 2 트랜지스터의 상기 게이트와 소스 사이에 연결된 제 2 클램프 회로를 더 포함하고,
    상기 트랜지스터 및 상기 제 2 트랜지스터는 증폭기에 대한 차동 쌍을 형성하고,
    상기 인덕터 및 상기 제 2 인덕터는 차동 트랜스포머의 부분인, 정전 방전 보호를 제공하는 장치.
  14. 패드에 연결된 게이트를 갖는 NMOS (N-channel metal oxide semiconductor) 트랜지스터;
    상기 NMOS 트랜지스터의 소스와 하부 공급 전압 사이에 연결된 인덕터; 및
    상기 게이트에 연결된 일단 및 상기 NMOS 트랜지스터의 상기 소스와 상기 인덕터 사이에 연결된 타단을 갖는 적어도 하나의 다이오드로서, 상기 게이트로부터 상기 인덕터로 그리고 상기 인덕터로부터 상기 게이트로 전류를 전도하여 상기 NMOS 트랜지스터에 대해 정전 방전 (electro-static discharge; ESD) 보호를 제공하도록 구성된, 상기 적어도 하나의 다이오드를 포함하는, 정전 방전 보호를 제공하는 집적 회로.
  15. 제 14 항에 있어서,
    상기 적어도 하나의 다이오드는, 직렬로 연결되고 첫번째 다이오드와 마지막 다이오드를 포함하는 다수의 다이오드들을 포함하고,
    상기 첫번째 다이오드는 상기 NMOS 트랜지스터의 상기 게이트에 연결된 애노드를 가지며,
    상기 마지막 다이오드는 상기 NMOS 트랜지스터의 상기 소스에 연결된 캐소드를 갖는, 정전 방전 보호를 제공하는 집적 회로.
  16. 제 14 항에 있어서,
    상기 적어도 하나의 다이오드는 상기 NMOS 트랜지스터의 상기 소스에 연결된 애노드 및 상기 NMOS 트랜지스터의 상기 게이트에 연결된 캐소드를 갖는 다이오드를 포함하는, 정전 방전 보호를 제공하는 집적 회로.
  17. 제 14 항에 있어서,
    상기 패드와 상부 전원 사이에 연결되고, 큰 포지티브 전압 펄스가 상기 패드에 인가될 때 전류를 전도하는 제 1 다이오드; 및
    상기 패드와 하부 전원 사이에 연결되고, 큰 네거티브 전압 펄스가 상기 패드에 인가될 때 전류를 전도하는 제 2 다이오드를 더 포함하는, 정전 방전 보호를 제공하는 집적 회로.
  18. 제 17 항에 있어서,
    상기 적어도 하나의 다이오드는 상기 제 1 다이오드 및 상기 제 2 다이오드보다 더 빠른 턴 온 속도를 갖는, 정전 방전 보호를 제공하는 집적 회로.
  19. 제 17 항에 있어서,
    상기 적어도 하나의 다이오드는 상기 제 1 다이오드 및 상기 제 2 다이오드보다 더 작은 사이즈를 갖는, 정전 방전 보호를 제공하는 집적 회로.
  20. 제 17 항에 있어서,
    상기 적어도 하나의 다이오드는 적어도 하나의 게이트형 다이오드로 구현되고,
    상기 제 1 다이오드 및 상기 제 2 다이오드는 STI (shallow trench isolation) 다이오드들로 구현되는, 정전 방전 보호를 제공하는 집적 회로.
  21. 제 14 항에 있어서,
    상기 NMOS 트랜지스터는 저잡음 증폭기 (LNA) 에 대해 신호 증폭을 제공하고,
    상기 인덕터는 상기 NMOS 트랜지스터에 대해 소스 디제너레이션 (source degeneration) 을 제공하는, 정전 방전 보호를 제공하는 집적 회로.
  22. 큰 전압 펄스가 NMOS (N-channel metal oxide semiconductor) 트랜지스터의 게이트에 인가될 때, 상기 NMOS 트랜지스터의 소스와 상기 게이트 사이에 연결된 복수의 다이오드를 통해 상기 게이트로부터 상기 소스로 그리고 상기 소스로부터 상기 게이트로 전류를 전도하는 단계;
    상기 전도된 전류를 인덕터에 통과시켜 적어도 하나의 상기 다이오드와 공급 전압 사이에 연결된 상기 인덕터 양단에 전압 강하를 발생시키는 단계; 및
    상기 인덕터 양단의 상기 전압 강하만큼 상기 NMOS 트랜지스터의 게이트 대 소스 전압 (Vgs) 을 감소시키는 단계를 포함하고,
    상기 인덕터는 상기 NMOS 트랜지스터의 상기 소스에 연결된 일단 및 상기 공급 전압에 연결된 타단을 갖고,
    상기 적어도 하나의 다이오드는 상기 NMOS 트랜지스터의 상기 게이트에 연결된 일단 및 상기 NMOS 트랜지스터의 상기 소스와 상기 인덕터의 상기 일단 사이에 연결된 타단을 갖는, 정전 방전 보호를 제공하는 방법.
  23. 제 22 항에 있어서,
    상기 큰 전압 펄스는 큰 포지티브 전압 펄스이고,
    상기 전류를 전도하는 단계는, 상기 복수의 다이오드 중 적어도 하나의 다이오드를 통해 전류를 상기 인덕터에 공급하여 상기 인덕터 양단에 포지티브 전압 강하를 발생시키는 단계를 포함하는, 정전 방전 보호를 제공하는 방법.
  24. 제 22 항에 있어서,
    상기 큰 전압 펄스는 큰 네거티브 전압 펄스이고,
    상기 전류를 전도하는 단계는, 상기 복수의 다이오드 중 적어도 하나의 다이오드를 통해 상기 인덕터로부터 전류를 인출하여 상기 인덕터 양단에 네거티브 전압 강하를 발생시키는 단계를 포함하는, 정전 방전 보호를 제공하는 방법.
  25. 큰 전압 펄스가 NMOS (N-channel metal oxide semiconductor) 트랜지스터의 게이트에 인가될 때, 클램프 회로를 통해 상기 NMOS 트랜지스터의 상기 게이트로부터 상기 NMOS 트랜지스터의 소스에 연결된 인덕터로 그리고 상기 클램프 회로를 통해 상기 소스로부터 상기 게이트로 전류를 흐르게 하는 수단; 및
    상기 인덕터 양단의 전압 강하만큼 상기 NMOS 트랜지스터의 게이트 대 소스 전압 (Vgs) 을 감소시키는 수단을 포함하고,
    상기 인덕터는 상기 NMOS 트랜지스터의 상기 소스에 연결된 일단 및 하부 공급 전압에 연결된 타단을 갖고,
    상기 클램프 회로는 상기 NMOS 트랜지스터의 상기 게이트에 연결된 일단 및 상기 NMOS 트랜지스터의 상기 소스와 상기 인덕터의 상기 일단 사이에 연결된 타단을 갖는, 정전 방전 보호를 제공하는 장치.
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