KR101341933B1 - 데이터를 부호화 및 복호화하기 위한 방법 및 장치 - Google Patents

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Abstract

본 발명은 통신 분야에 관한 것으로서, 전송 오버헤드를 증가시키지 않고도, FEC 부호화의 부호화 이득을 향상시키도록 데이터를 부호화, 복호, 수신 및 전송하는 방법 및 장치를 제공하는 것이다. 본 발명에 의하면, 정보 블록의 블록 헤더에서의 상위 비트에 대해서는 FEC 부호화가 수행되지 않는다. 블록 헤더는 동기 헤더가 될 수 있다. 데이터 유형을 나타내는 비트는 상위 비트로서 사용되고, FEC 부호화를 통해 보호된다. 블록 동기화를 위한 비트는 상위 비트로서 사용되며, FEC 부호화 및 복호화에 관여하지 않는다. 버퍼링된 데이터가 부족하면, FEC 부호화를 적절한 시기에 트리거하기 위해 패딩 블록이 버퍼에 채워진다. 패딩 블록은, FEC 부호화를 수행한 후에, 부호화 결과로부터 제거됨으로써, 불필요한 데이터의 전송을 피할 수 있다.

Description

데이터를 부호화 및 복호화하기 위한 방법 및 장치{METHOD AND APPARATUS FOR ENCODING AND DECODING DATA}
본 발명은 통신 분야에 관한 것으로서, 더 구체적으로는 전방향 에러 정정(FEC: Forward Error Correction) 부호화 및 복호의 통신 기술에 관한 것이다.
통신 기술이 발전함에 따라, 사용자는 통신의 용량과 속도와 같은 서비스 품질(QoS: Quality of Service)에 대한 요구가 높아지고 있다. 액세스 네트워크(access network)는 전체 전기통신 네트워크에서 기술적으로 가장 각광받는 분야 중 하나이다. 그러므로, 사용자의 대역폭 및 고속의 광대역 및 지능형 액세스 네트워크에 대한 높아지는 요구를 만족시키기 위해, 로컬 에리어 네트워크(LAN), 디지털 가입자 라인(DSL), 하이브리드 광섬유 동축 케이블(HFC) 네트워크-케이블 모뎀과 전력선을 통한 인터넷 액세스 등의 다양한 액세스 기술이 출현하고 있다. 가장 유망한 액세스 기술은 광 액세스 기술이다. 수동형 광 네트워크(PON)는 용이한 관리, 높은 대역폭, 및 낮은 비용으로 광 액세스 기술에서 각광을 받고 있다. PON은 음성, 데이터, 영상과 같은 다중의 서비스를 단일의 플랫폼(platform)으로 액세스하기 위한 바람직한 물리적 플랫폼이다.
PON 기술은 지점대 다지점(point-to-multipoint) 광섬유 액세스 기술이다. PON에는 광 라인 단말(OLT: Optical Line Terminal), 광 네트워크 유닛(ONU: Optical Network Unit), 및 광 분배 네트워크(ODN: Optical Distribution Network)가 포함된다. 이더넷(Ethernet) 수동형 광 네트워크(EPON) 기술은 바람직한 액세스 기술이다. EPON은, 관리가 쉽고 비용이 효율적이며 전송 대역폭이 높고 성능대 가격 비용이 높은 특징이 있다. 특히, EPON 기술은 1 GHz에서 10 GHz까지의 대역폭을 제공하기 때문에, 음성, 데이터 및 영상 서비스를 동시에 전송하는 것이 가능하게 된다. 이러한 EPON의 특징은 디지털 가입자 라인(DSL: Digital Subscriber Line)과 HFC-케이블 모뎀과 같은 다른 액세스 방식에서는 이용할 수 없다.
EPON은 수동형 광 전송을 사용하는 기술이기 때문에, 증폭을 위한 구성 요소나 중계를 위한 구성 요소를 사용할 필요가 없다. 따라서, EPON 네트워크의 분기 수와 전송 거리는 파워 버젯(power budget)과 다양한 전송 손실에 좌우된다. 전송 거리나 분기의 수가 증가함에 따라, 전송 데이터의 신호대 잡음비(SNR)가 감소하기 때문에, 비트 오류가 증가하게 된다. 이러한 문제를 해결하기 위해, EPON 시스템에 FEC 기술을 도입하여, 시스템의 간섭방지(anti-interference) 능력을 향상시키고 시스템의 파워 버젯을 증가시킬 수 있다.
EPON 시스템의 FEC의 기본적인 원리는, 발신측으로부터 전송된 이더넷 프레임(Ethernet frame)에, FEC 부호워드의 체크 데이터를 부가하는 것이다. 이러한 체크 데이터와 부호화된 이더넷 프레임 데이터는 소정의 규칙에 따라 상관(규제) 관계를 갖는다. 수신측은 설정된 규칙에 따라, 체크 데이터와 이더넷 프레임 데이터 간의 관계를 검사한다. 전송에 에러가 생기면, 이러한 관계가 붕괴되고, 에러가 생 긴 코드를 발견해서 자동으로 정정한다. FEC 기술은 리스트 체크 바이트(least check bytes)를 사용해서 대부분의 에러를 정정하고, 오버헤드[모어 체크 바이트(more check bytes)]와 취득한 부호화 이득 간의 최상의 절충을 발견한다.
EPON 시스템에서, 수신측에 의해 수신가능한 포맷으로 데이터를 전송하기 위해서는, FEC 기술을 적용하기 전에, 라인 부호화(line encoding) 기술을 적용하여야 한다. 라인 부호화에서는, 전송되는 데이터가 충분한 전환(즉, 0과 1 사이에서 변환)되는 것이 보장되어야 한다. 이에 의하면, 수신측은 클록(clock)을 복구할 수 있다. 라인 부호화기는 데이터를 워드와 정렬시키기 위한 방법을 제공하며, 동시에 라인이 양호한 직류(direct current) 평형(balance)을 유지할 수 있게 한다.
라인 부호화 메커니즘은, 수치 매칭 메커니즘과 스크램블러 메커니즘의 2가지 타입이 있다. 기존의 EPON 시스템에서는, 8b['b'는 비트(bit)를 나타냄, 이하 마찬가지임]/10b 라인 부호화 메커니즘이 사용된다. 이것이 수치 매칭(value matching) 메커니즘이다. 8b/10b 부호화 방식의 중요한 결점은, 그 부호화 잉여도(encoding redundancy)가 25%에 달하고 그 부호화 오버헤드가 매우 높다는 점이다. 부호화 오버헤드를 절감하기 위해, 10GBASE-W 및 10GBASE-R 표준에서의 물리적 부호화 부계층(PCS: Physical Encoding Sublayer)에 이미 64b/66b 라인 부호화가 사용되고 있다. 10GBASE-T 표준에서는, 64b/65b 라인 부호화가 PCS에 적용된다. 또한, IEEE802.3av 워크그룹에 의해 개발된 10GEPON 시스템에서는, 64b/66b 및 64b/65b와 같은 높은 부호화 효율을 가진 라인 부호화 메커니즘이 시험적으로 도입되어 있다. 앞서 언급한 2가지 라인 부호화 방식에서는, 논스크램블링(non- scrambling) 동기 문자(character)와 제어 문자를 가진 스크램블링(scrambling) 방식이 사용된다.
64b/66b 부호화 메커니즘은 64비트 정보에 기초하여 2-비트 동기 문자(동기 헤드)를 추가한다. 2-비트 동기 문자는 "01" 또는 "10"이다. 동기 문자 "01"은 64비트가 모두 데이터 정보라는 것을 의미한다. 동기 문자 "10"은 64-비트 정보가 데이터 정보와 제어 정보를 포함하고 있다는 것을 의미한다. 동기 문자가 "00" 또는 "11"이면, 전송 과정 중에 에러가 발생했다는 것을 나타낸다. 한편, 이러한 동기 문자는 전송 데이터가 적어도 66비트의 간격으로 전환되는 것을 보장하므로, 블록 동기(block synchroniation)의 구현을 용이하게 한다. 64-비트 정보는 자기-동기화 스크램블링 메커니즘을 통해 스크램블 처리되기 때문에, 전송된 정보가 충분한 전환을 갖는 것을 보장하고 수신기의 클록 복구(clock recovery)를 용이하게 한다. 64b/65b 부호화 메커니즘은 1-비트 데이터 문자 또는 제어 문자를 사용한다는 점에서, 64b/66b 부호화와 다르다. 데이터/제어 문자 "0"은 64비트 모두가 데이터 정보라는 것을 의미하고, 데이터/제어 문자 "1"은 64비트 정보에 데이터 정보와 제어 정보가 포함되어 있다는 것을 의미한다.
도 1과 도 2는 종래의 10G EPON 시스템에서의 PCS 계층에 대한 설계 구조를 나타낸다. 도 1은 EPON 시스템의 물리층의 전송 흐름도이며, 도 2는 EPON 시스템의 물리층의 수신 흐름도이다.
도 1에서, 이더넷 데이터 프레임은, 먼저 조정 부계층(reconciliation sublayer)과 10G(기가) 이더넷 미디어 독립 인터페이스(XGMII)를 통해 처리되고, 64b/66b 라인 부호화가 행해진다. 이 부호화 프로세스는 64비트 이더넷 데이터 정보의 앞에 2-비트 동기 문자를 추가하여 데이터가 최초의 64-비트 데이터에서 66비트 데이터로 변경시키기 위한 것이다. 일반적으로, 부호화된 66-비트 워드를 블록(block)이라 한다. 다음으로, 블록 내의 데이터 및 제어 정보가 스크램블 처리되어 프레임화되고, 프레임 내의 데이터가 FEC 부호화에 의해 부호화된다. 부호화된 데이터는 물리 미디어 접속(PMA: Physical Medium Attachment) 부계층과 물리 미디어 의존(PMD: Physical Medium Dependent) 부계층을 통과한 후에 발송된다. 도 2에 나타낸 바와 같이, 물리층에서의 수신 프로세스는 전송 프로세스와 반대 과정이므로, 중복해서 설명하지 않는다.
이 해결 방안을 구현하는 과정에서, 라인 부호화와 FEC 부호화의 장점에는 잉여 정보가 증가한다는 문제가 남는다. 종래에, FEC 부호화는 라인 부호화를 수행한 데이터에 대해 이루어진다. 결과적으로, FEC는 라인 부호화의 잉여 정보를 FEC 부호화의 데이터로서 처리하고, 라인 부호화의 잉여 정보를 부호화함으로써, FEC 부호화의 성능이 떨어진다.
본 발명의 목적은, 전송 오버헤드(transmission overhead)를 증가시키지 않고도, FEC 부호화의 부호화 이득을 향상시키도록 데이터를 부호화, 복호, 수신 및 전송하는 방법 및 장치를 제공하는 것이다.
이러한 목적을 달성하기 위해, 본 발명의 실시예에 의한, 데이터를 부호화 및 전송하기 위한 방법은,
정보 블록의 정보 데이터(information data)와 블록 헤더(block header) 내의 M개의 상위 비트(major bit)에 대하여 전방향 에러 정정(FEC: Forward Error Correction) 부호화를 수행하는 단계;
FEC 부호화에 의해 체크 블록(check block)을 생성하는 단계; 및
상기 정보 블록과 상기 체크 블록을 전송하는 단계
를 포함하며,
각각의 정보 블록은 블록 헤더와 정보 데이터를 포함하며, 상기 블록 헤더는 M개의 상위 비트와 N개의 하위 비트(minor bit)를 포함하고, M≥0과 N≥1의 관계를 만족한다.
삭제
본 발명의 데이터를 수신 및 복호화하기 위한 방법은,
정보 블록과 체크 블록을 수신하는 단계; 및
수신한 상기 정보 블록 중의 정보 데이터와 블록 헤더의 M개의 상위 비트에 대하여, 상기 체크 비트를 사용하여, 순방향 에러 정정(FEC: Forward Error Correction) 복호화를 수행하는 단계
를 포함하며,
각각의 정보 블록은 블록 헤더와 정보 데이터를 포함하며, 상기 블록 헤더는 M개의 상위 비트(major bit)와 N개의 하위 비트(minor bit)를 포함하고, M≥0과 N≥1의 관계를 만족한다.
삭제
본 발명의 데이터를 부호화 및 전송하기 위한 장치는,
정보 블록(information block)의 정보 데이터(information data)와 블록 헤더(block header)의 M개의 상위 비트(major bit)에 대하여 전방향 에러 정정(FEC: Forward Error Correction) 부호화를 수행하고, FEC 부호화에 의해 체크 블록(check block)을 생성하도록 구성된 FEC 부호화 모듈; 및
상기 정보 블록과 상기 체크 블록을 발송하도록 구성된 전송 모듈
을 포함하며,
각각의 정보 블록은 블록 헤더와 정보 데이터를 포함하며, 상기 블록 헤더는 M개의 상위 비트와 N개의 하위 비트(minor bit)를 포함하고, M≥0과 N≥1의 관계를 만족한다.
삭제
본 발명의 데이터를 복호화 및 수신하기 위한 장치는,
정보 블록과 체크 블록을 수신하도록 구성된 수신 모듈; 및
수신한 상기 정보 블록의 정보 데이터와 상기 수신한 정보 블록의 블록 헤더의 M개의 상위 비트에 대하여, 상기 체크 블록을 사용하여, 전방향 에러 정정(FEC: Forward Error Correction) 복호화를 수행하도록 구성된 FEC 복호화 모듈
을 포함하며,
각각의 정보 블록은 블록 헤더와 정보 데이터를 포함하며, 상기 블록 헤더는 M개의 상위 비트와 N개의 하위 비트(minor bit)를 포함하고, M≥0과 N≥1의 관계를 만족한다.
삭제
본 발명의 실시예에 의하면, 정보 블록의 블록 헤더 내의 하위 비트는 FEC 부호화에 관여하지 않는다. 따라서, 적은 수의 중요한 정보 비트가 동일한 크기의 체크 블록에 의해 보호되고, FEC 부호화에 의해 더 높은 부호화 이득을 얻을 수 있고, 중요한 정보 비트의 에러 가능성을 낮출 수 있다. 종래 기술에 비해, 본 발명의 실시예는, 구현의 복잡도를 증가시키지 않으면서, 더 높은 수준의 부호화 이득(encoding gain)을 얻을 수 있기 때문에, 10G EPON 시스템의 파워 버젯(power budget)을 증가시킬 수 있다.
도 1은 종래의 10G EPON 시스템의 물리층에서의 데이터 전송 흐름을 나타내는 도면이다.
도 2는 종래의 10G EPON 시스템의 물리층에서의 데이터 수신 흐름을 나타내는 도면다.
도 3은 본 발명의 제1 실시예에 의한 데이터 부호화 및 전송 방법을 나타내는 개략도이다.
도 4는 본 발명의 제1 실시예에 의한 데이터 부호화 및 전송 방법을 나타내는 플로차트이다.
도 5는 본 발명의 제1 실시예에 의한 데이터 부호화 및 전송 방법에서 정보 블록에 대한 동작을 나타내는 개략도이다.
도 6은 본 발명의 제2 실시예에 의한 데이터 수신 및 복호 방법의 플로차트이다.
도 7은 본 발명의 제2 실시예에 의한 데이터 수신 및 복호 방법에서 정보 블 록에 대한 동작을 나타내는 개략도이다.
도 8은 본 발명의 제3 실시예에 의한 데이터 부호화 및 전송 방법에서의 정보 블록에 대한 동작을 나타내는 개략도이다.
도 9는 본 발명의 제5 실시예에 의한 데이터 부호화 및 전송 방법의 플로차트이다.
도 10은 본 발명의 제6 실시예에 의한 데이터 부호화 및 전송 방법을 나타내는 플로차트이다.
도 11은 본 발명의 제6 실시예에 의한 데이터 부호화 및 전송 방법의 플로차트이다.
도 12는 본 발명의 제6 실시예에 의한 데이터 부호화 및 전송 방법에서의 정보 블록에 대한 동작을 나타내는 개략도이다.
도 13은 본 발명의 제7 실시예에 의한 데이터 부호화 및 전송 장치의 개략적인 구조를 나타내는 도면이다.
도 14는 본 발명의 제8 실시예에 의한 데이터 부호화 및 전송 장치의 개략적인 구조를 나타내는 도면이다.
도 15는 본 발명의 제9 실시예에 의한 데이터 부호화 및 전송 장치의 개략적인 구조를 나타내는 도면이다.
도 16은 본 발명의 제10 실시예에 의한 데이터 부호화 및 전송 장치의 개략적인 구조를 나타내는 도면이다.
도 17은 본 발명의 제11 실시예에 의한 데이터 수신 및 복호화를 위한 장치의 개략적인 구조를 나타내는 도면이다.
본 발명의 해결 방안, 목적 및 장점을 명확히 나타내기 위해, 이하, 첨부 도면을 참조해서 본 발명의 실시예에 대하여 구체적으로 설명한다.
본 발명의 제1 실시예는 데이터를 부호화 및 전송하기 위한 방법에 관한 것이다. 제1 실시예에서, 정보 블록(information block)은 동기 헤더(sync header)에 해당하는 블록 헤더(block header)를 포함한다. 동기 헤더는 블록 동기화를 위한 2개의 비트를 포함한다. 각 정보 블록에서의 정보 데이터는 64개의 비트를 포함한다. 송신측은 먼저 64-비트 정보에 대하여 64b/66b 라인 부호화(line encoding)를 수행하고, 2-비트 동기 헤더를 생성한다. 동기 헤더 내의 2개의 비트 중에서, 하나는 블록을 동기화하기 위한 상위 비트(major bit)로서, 정보 블록 내의 정보 데이터의 유형(type)을 나타내고, 다른 하나의 비트는 하위 비트(minor bit)이다. 이후, 64-비트 정보 데이터 및 상위 비트는 FEC 부호화기의 입력 데이터 비트로서 버퍼에 송신된다. 버퍼 내의 데이터 비트가 FEC 부호화 데이터 프레임을 구성하는 경우에, 이러한 모든 데이터 비트가 함께 FEC 부호화기로 전달되어 부호화된다. 동기 헤더 내의 하위 비트는, 도 3에 나타낸 바와 같이, FEC 부호화에 관여하지 않는다.
도 4는 제1 실시예의 구체적인 프로세스를 나타낸다. 단계 410에서는, 송신측이, XGMII를 통해, 정보 데이터를 이더넷 패킷(Ethernet packet)으로서 조정 부계층(reconciliation sublayer)으로부터 64-비트 정보 생성 모듈로 전송한다. 이 모듈 내의 데이터의 크기가 64 비트에 도달하면, 64-비트 정보 데이터가 생성된다.
계속해서, 단계 420에서, 송신측은 생성된 64-비트 정보 데이터를 스크램블 처리하고, 수신측의 클록 복구(clock recovery)를 용이하게 하도록 전송된 정보 데이터가 충분한 전환(transition)을 갖는 것을 최대한으로 보장한다. 구체적으로, 데이터가 XGMII에서 64-비트 정보 모듈로 전송될 때에, 64-비트 정보 모듈은 수신한 데이터를 K개의 블록으로 분할한다. 각 블록에는 64 비트가 포함된다. 이후, 각 블록을 스크램블 처리한다. 스크램블 처리된 정보 데이터를 도 5에 나타내며, 정보 블록은 Si(i=0,1,...K)로 표현되어 있다.
계속해서, 단계 430에서, 송신측은 스크램블 처리된 정보 데이터에 대하여 64b/66b 라인 부호화를 수행한다. 구체적으로, 송신측은 각각의 64-비트 정보 데이터에 대하여 64b/66b 라인 부호화를 수행한다. 라인 부호화(line encoding)의 처리 과정은, 2-비트 동기 헤더를 정보 블록 Si의 헤더(또는 종단)에 블록 헤더로서 추가하는 것이다. 동기 헤더에서, 하나의 비트(예컨대, 제1 비트)는 정보 블록 Si 내의 데이터 유형을 나타내는 정보를 포함하기 때문에, 이 비트는 상위 비트(major bit)가 되며, 다른 비트(예컨대, 제2 비트)는 하위 비트(minor bit)가 된다. 이 데이터는 2가지 유형, 즉 순수한 데이터와 제어 정보를 포함하는 데이터가 된다. 예를 들어, 상위 비트가 "0"이면, 정보 블록 Si에 있는 정보 데이터가 순수한 데이터라는 것을 의미한다. 상위 비트가 "1"이면, 정보 블록 Si에 있는 정보 데이터가 제어 정보를 포함하고 있다는 것을 의미하며, 그 반대의 경우도 마찬가지이다. 동기 헤더 의 하위 비트는 상위 비트를 부정화(negation)한 것이다. 도 5는 라인 부호화 이후의 정보 블록을 나타낸다.
64b/66b 라인 부호화는 3가지 기능을 달성한다. 제1 기능은 64b/66b 부호화에서 2-비트 동기 헤더를 통해 블록 동기화(block synchronization)를 달성하는 것이다. 이 동기화 과정은, 수신측에서 수신한 데이터에 대하여, 64b/66b 라인 부호화가 적용되기 때문에, 66 비트마다 동기화 비트 "01" 또는 "10"이 존재한다. 이러한 비트 조합은 비트 스트림(bit stream) 내의 어느 곳이든 존재한다. 먼저, 동기화 프로그램은 개시 시점을 랜덤하게 선택하고, 유효한 동기화 비트("01" 또는 "10")를 검색한다. 유효한 동기화 비트를 찾지 못하면, 동기화 프로그램은 하나의 비트를 시프트시키고, 다시 동기화 비트를 검색한다. "01" 또는 "10" 조합을 발견하면, 동기화 프로그램은 이러한 조합 다음의 65번째 및 66번째 비트가 동일한 조합인지(즉, "01" 또는 "10" 조합) 여부를 조사한다. 이러한 경우에, 카운터를 1만큼 증가시키고, 동기화 프로그램은 후속하는 비트의 검색을 계속한다. 충분한 동기화 기호를 에러 없이 하나의 라인에서 계속해서 발견하면, 블록은 정렬된 것으로 판정된다. 검출 과정에서 에러가 발생하면, 카운터가 리셋된다. 2번째 기능은, 전송된 데이터의 레벨이 수신측에서의 클록 복구를 용이하게 하기에 충분한 전환을 갖는 것을 보장하는 것이다. 3번째 기능은 동기 헤더를 통해 전송된 64 비트의 정보 유형을 나타내는 것이다. 예를 들어, 동기 헤더 "01"은 전송된 모든 64 비트가 데이터라는 것을 의미하며, 동기 헤더 "10"은 전송된 64 비트에 제어 정보가 포함되어 있다는 것을 의미한다. 본 실시예에서는, 64b/66b 라인 부호화를 예로 든다. 실제로는, 32b/34b 라인 부호화도 사용할 수 있다. 따라서, 본 실시예는 유연하게 달성될 수 있다.
계속해서, 단계 440 및 단계 440'에서, 송신측은 정보 블록 Si를 버퍼링 및 정렬한다. 구체적으로, 정보 블록 Si에서의 동기 헤더의 상위 비트와 스크램블 처리된 64-비트 정보가 부호워드(codeword) 버퍼링/정렬 모듈로 전송된다. 부호워드 버퍼링/정렬 모듈은 수신한 데이터를 버퍼링 및 정렬시켜서, FEC 부호화 프레임을 만들고, 정보 블록 Si의 동기 헤더의 상위 비트를, 버퍼링 및 정렬을 위해 동기 헤더 버퍼링/정렬 모듈로 전송한다. 도 5에 나타낸 바와 같이, 동기 헤더를 가진 정보 블록이 버퍼링되고 정렬된다. 버퍼링된 비트의 양이 K개의 정보 블록(66*K 비트)에 도달하면, 스크램블 처리된 정보 데이터(64*K 비트)와 상위 비트(K 비트)가 버퍼링과 정렬을 위해 부호워드 버퍼링/정렬 모듈로 전송되어, FEC 부호화 프레임을 구성한다. 하위 비트(K 비트)는 버퍼링과 정렬을 위해 동기 헤더 버퍼링/정렬 모듈로 전송된다. 따라서, 동기 헤더에서의 하위 비트는 FEC 부호화에 관여하지 않는다. 이것은 64b/66b 부호화의 3번째 기능(정보 블록이 순수한 데이터인지 제어 정보를 포함하고 있는지 여부를 식별)이 동기 헤더의 2개의 비트 중 하나에 의해서만 이루어질 수 있기 때문이다. 동기 헤더에서의 2개의 비트는 소정의 관계, 예컨대 2개의 비트가 배타적 논리합(XOR)의 관계를 갖는다. 따라서, 동기 헤더에서의 하나의 비트의 부정화(negation)는 동기 헤더에서의 다른 비트가 된다. 따라서, 동기 헤더에서의 상위 비트는 FEC 부호화에 포함되어야 하며, 다른 비트(하위 비트)는 FEC 부 호화에 포함되지 않아도 된다.
단계 450에서, 송신측은 복합적인 FEC 부호화 프레임을 위한 FEC 부호화를 수행한다. 즉, 복합적인 FEC 부호화 프레임에 따라, 대응하는 체크워드가 생성된다. 체크워드와 정보 사이에 제한적인 관계가 존재한다. 이러한 제한적인 관계에 의해, 정보 블록의 간섭방지 성능이 향상된다. 도 5에 나타낸 바와 같이, FEC 부호화가 수행되고, 생성된 체크 블록은 Pi(i=0,1,...M)이다. 체크 블록은 FEC 부호워드의 패리티 블록(parity blocks)이다.
선택적으로, 체크 블록은 체크워드 동기 헤더 모듈로 전송될 수 있으며, 체크워드 동기 헤더 모듈은 2-비트 동기 헤더 "Parity_header_1" 및 "Parity_header_2"를 각각의 체크 블록 Pi에 부가한다. 체크워드 동기 헤더는 FEC 부호워드에서의 체크워드로부터 정보 데이터를 구분하도록, 즉 블록 Pi로부터 블록 Si를 구분하도록 설계된다. 본 실시예에서, 2-비트 동기 헤더는 각각의 체크 블록에 부가된다.
단계 460에서, FEC 부호화가 완료된 후에, FEC 부호워드가 프레이밍 모듈(framing module)에 전송된다. 프레이밍 모듈은 동기 헤더 버퍼링/정렬 모듈에 의해 버퍼링되고 정렬된 K개의 하위 비트를 수신할 필요가 있다. 재조합되고 프레임화된 후에, 비트가 추가의 전송을 위한 프레임의 형태로 PMA에 전송된다. 도 5에 나타낸 바와 같이, 동기 헤더를 가진 정보 블록 Si와 정보 블록에 대응하는 체크 블록이 재조합되고 프레임화되며, 레이트 조정(rate adjustment) 후에, 추가의 전송 을 위해 PMA로 전송된다.
본 발명의 실시예에서, 정보 블록의 블록 헤더에서의 하위 비트는 FEC 부호화에 포함되지 않는다. 따라서, 동일한 크기의 체크 블록에 의해 더 적은 수의 중요한 정보 비트가 보호되고, FEC 부호화에 의해 더 높은 부호화 이득을 얻을 수 있고, 중요한 정보 비트의 에러 가능성을 낮출 수 있다. 종래 기술에 비해, 본 발명의 실시예는, 구현의 복잡도를 증가시키지 않으면서, 더 높은 수준의 부호화 이득(encoding gain)을 얻을 수 있기 때문에, EPON 시스템의 파워 버젯(power budget)을 증가시킬 수 있다.
구체적으로, 종래 기술에서는, FEC 부호화가 66*K 비트 정보에 대해 수행되고, 생성된 체크워드는 66*K 비트 정보를 보호한다. 본 실시예에서, FEC 부호화는 65*K 비트 정보에 대해 수행되고, 생성된 체크워드의 길이는 종래 기술에서와 동일하다. 그러나, 65*K 비트의 정보에 대해서만 보호가 이루어진다(보호되어야 하는 비트의 수는 종래기술보다 작은 K개의 비트이다). 따라서, 체크워드는 정보 비트를 더 강력하게 보호하며, 정보 비트의 에러율이 낮아진다. 또한, 수신측은 64b/66b 부호화 블록에서의 64-비트 정보의 데이터 유형을 더 정확하게 판정할 수 있다.
즉, 종래 기술에서는, 동기 헤더의 2개의 비트가 "01" 또는 "10"인 경우에만, 수신측의 라인 부호화 블록이 판정된다. 2개의 비트가 "00" 또는 "11"인 경우에는, 데이터 유형이 판정되지 않는다. 따라서, 정확한 판단의 확률 P(correct)는 P(correct)=(1-Pe)(1-Pe)=1-2Pe+Pe 2 이다. 상기 식에서, Pe는 종래 기술에서의 비트당 에 러율이다. 본 실시예에서, 수신측은 FEC 부호화에 포함된 동기 헤더의 데이터 유형만을 판정함으로써 정보의 데이터 유형을 판정할 수 있다. 정확한 판정의 확률은 P'(correct)=1-P'e이다. 여기서, P'e는 본 실시예에서의 비트당 에러율이다. 본 실시예에서는, 동일한 수의 체크워드로 적은 수의 정보 데이터를 보호하기 때문에, 정보 비트의 에러율이 감소한다. 즉 P'e < Pe이다. Pe(P'e)는 매우 작다[광 통신에서, Pe(P'e)는 일반적으로 10-12이다].
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따라서, 수신측은 64b/66b 부호화 블록에서의 64-비트 정보의 데이터 유형을 더 정확하게 판정한다.
제1 실시예에서 데이터를 전송 및 부호화하기 위한 방법에 대응하여, 본 발명의 제2 실시예는 데이터를 수신 및 복호하기 위한 방법에 관한 것이다. 도 6에 나타낸 바와 같이, 본 방법은 다음과 같은 단계들을 포함한다.
단계 610: 수신측의 PMA는 PMD로부터 수신된 정보에 대한 프레임 동기화(frame synchronization)를 수행한다. 정보의 프레임 동기화는 64b/66b 부호화 블록에서의 2-비트 동기 헤더 "01" 또는 "10"을 사용하여 수행된다. 프레임 동기화의 결과에 따라, 동기 헤더를 가진 정보 블록과 이 정보에 대응하는 체크블록을 얻을 수 있다.
단계 620: 정보는 정렬(sorting)을 위한 FEC 부호워드 정렬 모듈로 전송된다. 구체적으로, FEC 부호워드 정렬 모듈은, 송신측에서의 정보 블록에 있는 동기 헤더가 부호화에 포함된다는 규칙에 따라 정보 블록의 동기 헤더 내의 하위 비트를 제거하고, 정보를, 동기 헤더, 정보 데이터 및 체크 블록 내에 상위 비트를 포함하는 데이터세트(dataset)로 분해한다. 이 데이터세트를 FEC 부호워드라 부른다. FEC 부호워드를 정렬시킨다. 도 7에 나타낸 바와 같이, 프레임 동기화 이후의 정보에는, 정보 블록, 정보 블록에 대응하는 체크 정보, 및 체크워드 동기 헤더가 포함된다. 이 정보 블록 Si는 체크워드 동기 헤더의 정보에 따라 FEC 부호워드 내의 체크 블록 Pi와 구분된다. 한편, 정보 블록 Si 내의 동기 헤더의 하위 비트와 체크워드 동기 헤드가 제거된다. 나머지 정보는 FEC 부호워드 버퍼로 전송되어, 버퍼링 및 정렬된다.
단계 630: 정렬된 FEC 부호워드에 대하여 FEC 복호를 수행한다. 복호 과정에서, 정보 블록 Si에서의 상위 비트와 64-비트 정보 데이터가 복원되고, 용장 체크 정보(즉, 블록 Pi)가 제거된다. 도 7에 나타낸 바와 같이, FEC 복호 이후의 정보에는, 정보 블록 Si와, 정보 블록 Si의 동기 헤더에서의 상위 비트만이 포함된다.
단계 640: FEC를 통해 복호된 정보가 세그먼트화된다. 즉, K개의 세그먼트로 분할된다. 각각의 세그먼트는, 64-비트 정보 데이터와, 동기 헤더 내의 상위 비트를 포함한다.
단계 650: 세그먼트화된 K개의 정보 블록에 대하여 라인 복호화(line decoding)가 수행된다. 구체적으로 말하면, FEC 복호화로부터 얻어진, 동기 헤더 내의 하위 비트, 동기 헤더 내의 상위 비트, 및 정보 블록 내의 정보 데이터에 대해 64b/66b 라인 복호가 수행된다. 이러한 라인 복호에서, 64-비트 정보 데이터의 유형이, 동기 헤더 내의 상위 비트에 따라 판정된다. 동기 헤더 내의 하위 비트는 수신할 때에 취득되거나, FEC 복호 이후 취득된 상위 비트의 부정화(negation)로부터 유도된다. 도 7은 라인 부호화 이후의 정보를 나타낸다.
단계 660: 라인 복호 이후의 정보가 스크램블 해제처리되고, 스크램블 해제처리된 정보가 XGMII를 통해 조정 부계층(reconciliation sublayer)으로 전송된다.
블록 동기화만을 목적으로 하는 비트는 하위 비트이며, FEC 부호화와 FEC 복호에 포함되지 않으며, 시스템 성능에 영향을 미치지 않는다. 왜냐하면, 블록 동기화가 FEC 복호 이전에 수행되기 때문이다. 그럼에도, FEC 부호화에 의해 보호되어야 하는 정보가 감소하고, 동일한 크기의 체크 블록을 가지면서도 더 높은 수준의 부호화 이득을 얻을 수 있다. 데이터 유형을 나타내는 비트는 FEC 부호화를 통해 보호되기 때문에, 더 높은 수준의 부호화 이득은 데이터 유형을 정확하게 판정할 확률을 향상시킨다.
본 발명의 제3 실시예는 데이터를 부호화 및 전송하기 위한 방법에 관한 것이다. 제3 실시예는 제1 실시예와 거의 동일하며, 다음과 같은 차이점이 있다. 제1 실시예에서, FEC 부호화에 포함된 정보의 길이는 65*K 비트이며, 이 값은 FEC 부호화에 대해 요구되는 길이에 부합한다. 제3 실시예에서, FEC 부호화에 대해 요구되 는 길이는 66*K 비트이기 때문에, 미리 정해진 K개의 패딩 비트(padding bits)(모두 0이거나 모두 1이다)가, 시퀀스의 길이가 FEC 부호화에 대해 요구되는 길이에 부합되도록, 정보 데이터와 상위 비트를 포함하는 시퀀스의 미리 정해진 위치에 삽입되어야 한다.
구체적으로, 제조업자는 일반적으로 하드웨어를 개발하는 과정에서 고정된 레이트와 고정된 데이터 길이를 갖는 FEC 부호화기의 한가지 타입만을 구성한다. 예를 들어, FEC 부호화에 포함되는 데이터 길이는 66*K 비트이다. 이러한 FEC 부호화 방식에 의해 요구되는 데이터 길이의 구성은, 64b/66b 라인 부호화 이후의 모든 부호워드가 FEC 부호화에 포함되는 것으로 가정한다. 그러므로, 정보 블록의 수가 K개에 도달하면, 정보 데이터 길이(64*K 비트)와 상위 비트의 길이(K 비트)의 총합은 요구되는 길이(66*K 비트)보다 작아지게 된다. 본 실시예에서, 미리 정해진 패딩 비트(예컨대, '0')가 각 정보 블록에서의 정보 데이터와 상위 비트의 사이(즉, 하위 비트의 최초의 위치)에 삽입된다. 이에 의하면, 정보 블록의 수가 K에 도달하면, FEC 부호화에 의해 요구되는 길이가 만족된다. 정보 블록의 특정의 위치에 "0"이 채워진다. 따라서, FEC 부호화 이후에, 정보 내에 채워지는 "0"이, 단축된 부호화 필터에 의해 제거될 수 있다. 도 8에 나타낸 바와 같이, 채널에서는 "0"이 전송되지 않는다.
65개의 비트만을 검증할 필요가 있으며, 채워지는 "0"은 복호화될 정보와 체크블록 사이의 제한적인 관계를 강화시킨다. 본 실시예에 의하면, 66개의 비트를 검증하는 과정에 비해, 동일한 크기의 체크 정보를 가지면서도, 더 높은 부호화 이 득을 얻을 수 있다.
제3 실시예가 데이터를 부호화 및 전송하기 위한 방법인 것에 대해, 본 발명의 제4 실시예는 데이터를 수신 및 복호화하기 위한 방법에 관한 것이다. 제4 실시예는 제2 실시예와 거의 동일하지만, 이하에 설명하는 바와 같은 차이점이 있다. 제4 실시예에서는, 하위 비트가 제거되고 정보와 상위 비트를 포함하는 시퀀스에 대하여 FEC 복호가 수행된 후에, 송신측에 채워진 미리 정해진 K개의 비트가, 시퀀스의 길이가 FEC 복호에 의해 요구되는 길이까지 증가하도록, 시퀀스의 미리 정해진 위치에 삽입되어야 한다. 즉, 동기 헤더의 하위 비트의 위치에 "0"이 채워지고, K개의 "0"이 채워진 시퀀스에 대해 FEC 복호가 수행된다. FEC 복호가 수행된 후에, 패딩 비트 "0"이 복호 결과로부터 제거된다.
제3 실시예와 제4 실시예에서, 정보 블록 내의 상위 비트의 길이와 정보 비트의 길이가 FEC 부호화나 복호화에 대해 요구되는 길이보다 짧으면, 미리 정해진 패딩 비트가 채워져서, 요구되는 길이를 만들게 된 후에, FEC 부호화가나 복호가 수행된다. 이에 의하면, FEC 부호화가나 복호의 길이가 고정되어 있지만 정보 블록 내의 상위 비트와 정보 데이터의 길이보다 큰 경우에도, 길이 요건을 만족한다. 보호할 비트의 수가 더 적고 새롭게 추가되는 패딩 비트가 미리 알려져 있기 때문에, 보호할 정보와 체크 정보 사이의 제한적인 관계가 강화되며, 동일한 크기의 체크 정보를 가지고 더 높은 수준의 부호화 이득을 얻을 수 있다.
전송될 필요가 있는 버퍼링된 정보 블록 Si가 FEC 부호화 프레임을 구성하기 에 충분한 경우에만, FEC 부호화가 수행된다. 본 실시예에서, 버퍼링된 데이터가 충분하지 않으면, FEC 부호화를 적절한 시기에 트리거하고, 통신 지연을 단축시키기 위해, 패딩 블록이 버퍼에 채워진다. FEC 부호화를 수행한 후에, 부호화 결과로부터 패등 블록이 제거됨으로써, 불필요한 데이터의 전송을 피할 수 있다.
본 발명의 제5 실시예는 데이터를 부호화 및 전송하기 위한 방법에 관한 것이다. 제5 실시예는 제1 실시예와 거의 동일한데, 다음에 설명하는 차이점이 있다. 제1 실시예에서는, 송신측이 정보 블록을 스크램블 처리한 다음에 64b/66b 라인 부호화를 수행한다. 제5 실시예에서는, 송신측이 정보 블록에 대해 64b/66b 라인 부호화를 수행한 후에 정보 블록을 스크램블 처리한다. 즉, 송신측은 정보 블록에 대하여 64b/66b 라인 부호화를 수행하고, 동기 헤더를 구성한 후에, 64b/66b 라인 부호화를 수행한 64-비트 정보 데이터를 스크램블 처리한다. 정보 유형을 포함하는 동기 헤더 내의 상위 비트는 부호워드 버퍼링/정렬 모듈로 전송되어 버퍼링 및 정렬된다. 동기 헤더 내의 하위 비트는 동기 헤더 버퍼링/정렬 모듈로 전송되어 버퍼링 및 정렬된다. 이러한 프로세스의 나머지 부분은, 도 9에 나타낸 바와 같이, 제1 실시예와 동일하다. 따라서, 수신측은 정보 블록 내의 64-비트 정보 데이터를 스크램블 해제처리한 후에, 64b/66b 라인 복호화를 수행한다.
본 발명의 제6 실시예는 데이터를 부호화 및 전송하기 위한 방법에 관한 것이다. 제6 실시예는 제1 실시예와 거의 동일하며, 이하에 설명하는 차이점이 있다. 제1 실시예에서는, 송신측이 64b/66b 라인 부호화를 수행한다. 제6 실시예에서는, 송신측이 64b/65b 라인 부호화를 수행한다. 즉, 64b/65b 라인 부호화 이후의 정보 블록 내의 64-비트 정보 데이터와 데이터 유형을 나타내는 생성된 비트(상위 비트)가 FEC 부호화기의 입력 데이터 비트로서 버퍼에 전송된다. 버퍼 내의 데이터 비트가 FEC 부호화 데이터 프레임을 구성하는 경우에, 이러한 비트는 부호화를 위해 함께 FEC 부호화기에 전송되며, 64b/65b 라인 부호화 이후에 생성된 상위 비트는, 도 10에 나타낸 바와 같이, 동기 헤더 내의 하위 비트를 취득하도록 부정화된다. 따라서, 수신측에도 64b/65b 라인 부호화가 적용되고, 정보 데이터의 유형이, 라인 복호를 할 때에 동기 헤더의 상위 비트에 따라 판정된다.
도 11에 나타낸 바와 같이, 본 실시예의 프로세스에서, 스크램블 처리된 정보 블록에 대하여 64b/65b 라인 부호화가 수행된다. 이러한 라인 부호화 과정에서, 정보 블록의 데이터 유형에 따라 1-비트 데이터/제어 헤더(즉, 상위 비트)가 생성된다. 64b/66b 라인 부호화가 수행된 64-비트 정보 데이터와 상위 비트가 버퍼링 및 정렬된다. 상위 비트가 부정 게이트(not-gate)로 전송되어 부정화된 후에, 하위 비트를 취득한다. 하위 비트는 동기 헤더 버퍼링/정렬 모듈로 전송되고, 동기 헤더 버퍼링/정렬 모듈은 각 정보 블록에서 하위 비트를 버퍼링 및 정렬시킨다. 나머지 과정은 제1 실시예와 동일하므로 반복해서 설명하지 않는다. 도 12는 본 실시예에서 정보 블록을 조작하는 과정을 나타낸다.
본 실시예는 64b/65b 라인 부호화를 예로 들어 설명한다. 실제로, 32b/33b 라인 부호화도 사용할 수 있다. 따라서, 본 실시예는 다양하게 적용할 수 있다.
본 발명의 제7 실시예는 데이터를 부호화 및 전송하기 위한 장치에 관한 것이다. 본 발명의 장치는, FEC 부호화 모듈 및 전송 모듈을 포함한다. FEC 부호화 모듈은, 전송될 정보 블록의 정보 데이터와, 정보 블록의 블록 헤더 내의 M개의 상위 비트에 대하여 FEC 부호화를 수행하고, 체크 블록을 생성한다. 전송 모듈은 정보 블록과 정보 블록에 대응하는 체크 블록을 전송하기 위한 것이다. 정보 블록의 블록 헤더의 모든 비트는 중요도에 따라 미리 M개의 상위 비트와 N개의 하위 비트로 정렬되며, 각 정보 블록은 블록 헤더와 정보 데이터를 포함한다. 블록 헤더의 크기는 M+N(M과 N은 정수이며, M≥0, N≥1)이다. 본 실시예에서, 블록 헤더는 동기 헤더이며, 블록 동기화를 위해 지정된 2개의 비트를 포함한다. 이들 2개의 비트 중에서, 하나는 블록 동기화만을 위한 것이지만, 동일한 정보 블록에서 정보 데이터의 유형을 나타내기도 한다. 이 비트가 상위 비트(major bit)이다. 다른 비트는 하위 비트(minor bit)이다. 그 외에도, 본 실시예의 장치는, 스크램블링 모듈과, 라인 부호화 모듈과, 버퍼링 및 정렬 모듈을 포함한다.
스크램블링 모듈(scrambling module)은 정보 데이터를 스크램블 처리한다. 라인 부호화 모듈(line encoding module)은 정보 데이터에 대하여 라인 부호화를 수행하고, 동기 헤더를 생성하며, 동기 헤더의 상위 비트와 정보 데이터를 FEC 부호화 모듈에 출력하고, 동일한 정보 블록을 처리하는 FEC 부호화 모듈의 결과와 함께 동기 헤더 내의 상위 비트를 전송 모듈로 출력한다. 버퍼링 및 정렬 모듈은 FEC 부호화 모듈에 입력해야 하는 정보를 버퍼링해서 정렬시킨다.
구체적으로 말해서, 도 13에 나타낸 바와 같이, 라인 부호화 모듈(즉, 도면에서의 64b/66b 라인 부호화기)은 스크램블 처리된 64-비트 정보 데이터에 대하여 라인 부호화를 수행한다. 라인 부호화기는 정보 유형에 따라 대응하는 동기 헤더를 추가한 후에(동기 헤더는 정보의 맨 앞이나 끝에 위치할 수 있다), 64b/66b 라인 부호화기는 라인 부호화를 행한 66-비트 정보를, 대응하는 버퍼/정렬기에 전송한다. 생성된 동기 헤더의 상위 비트와 64-비트 정보 데이터는 버퍼링 및 정렬 모듈(즉, 도면에서는 FEC 입력 정보 버퍼/정렬기)에 전송된다. FEC 부호화 모듈에 입력시켜야 하는 정보가 버퍼링 및 정렬되고, 동기 헤더 내의 다른 하위 비트는 동기 헤더 버퍼/정렬기로 전송된다. 각각의 버퍼/정렬기는 소정의 규칙에 따라 데이터를 기억한다.
FEC 입력 정보 버퍼/정렬기에 기억된 데이터가 FEC 부호화 모듈(즉, 도면에서의 FEC 부호화기)에 의해 요구되는 정보 길이 "65*K"에 도달하면, FEC 입력 정보 버퍼가 이러한 데이터세트를 FEC 부호화기에 순차적으로 전송하고, 새로운 정보 블록을 수신하여 기억하기 시작한다. 한편, 동기 헤더 버퍼는 길이가 K인 동기 데이터를 전송 모듈(즉, 도면에서의 프레이밍 모듈과 레이트 조정기)로 전송한다. 전송 모듈은 소정의 규칙에 따라 정보 블록의 대응하는 위치에 K개의 하위 비트를 기억시킨다.
데이터세트를 수신한 후에, FEC 부호화기는 소정의 부호화 규칙에 따라 데이터세트를 부호화하고, 대응하는 체크워드를 생성한다. FEC 부호화를 완료하면, FEC 부호화기는 FEC 출력 정보 버퍼/정렬기에 전송(또는 송신 모듈에 직접 전송)한다. 한편, FEC 부호화기는 체크워드를 체크워드 버퍼/정렬기에 전송한다. 이와 달리, FEC 부호화기는 체크워드를 먼저 체크워드 64b/66b 라인 부호화기에 전송하고, 동기 헤더를 가산한 후에, 가산된 동기 헤더를 가진 체크워드를 체크워드 버퍼/정렬 기에 전송한다. FEC 출력 정보 버퍼/정렬기와 체크워드 버퍼/정렬기가 수신된 데이터로 채워진 후에, 데이터는 송신 모듈로 전송된다. 송신 모듈에서의 프레이밍 모듈은 전송할 정보에 대하여 재조합 및 프레임화를 수행하고, 송신 모듈에 있는 레이트 조정기(rate adjuster)는 프레임화된 정보에 대하여 레이트 조정(rate adjustment)을 수행하고, 추가의 송신을 위해 정보를 PMA에 송신한다.
본 실시예에서, 동기 헤더에서의 상위 비트만이 FEC 부호화에 포함되기 때문에, 동일한 크기의 체크 블록으로 더 높은 부호화 이득을 얻을 수 있다. 데이터 유형을 나타내는 상위 비트는 FEC 부호화를 통해 보호되기 때문에, 더 높은 부호화 이득에 의해 데이터 유형을 정확하게 판정할 확률을 향상시키게 된다.
본 실시예에서, 64b/66b 라인 부호화기는 스크램블링 모듈에 의해 출력된 스크램블 결과에 대하여 라인 부호화를 수행한다. 실제로, 64b/66b 라인 부호화기는 먼저 라인 부호화를 수행하고, 스크램블링 모듈은 출력 결과를 64b/66b 라인 부호화기에 의해 스크램블 처리한 다음, 스크램블 처리 결과를 FEC 입력 정보 버퍼/정렬기로 전송해서 버퍼링 또는 정렬시키고, FEC 부호화기로 출력한다.
그 외에도, 정보 블록의 정보 데이터의 길이(Y)와 상위 비트의 수(M)의 합(sum)이 FEC 부호화에 대해 요구되는 길이(Z)보다 짧으면, 본 실시예에서의 데이터 전송 장치는, 패딩 모듈(padding module)과 필터(filter)를 포함할 수 있다. 패딩 모듈은 FEC 부호화 모듈에 입력해야 할 상위 비트와 정보 데이터를 포함하는 시퀀스를 버퍼링하고, 미리 정해진 패딩 비트 Z-Y-M(Z에서 Y를 감산하고 다시 M을 감산)을 시퀀스의 미리 정해진 위치에 삽입한다. 이에 의하면, 시퀀스의 길이가 Z까 지 증가하고(Y와 Z는 양의 정수), FEC 부호화 또는 복호의 길이가 고정되어 있지만, 정보 블록의 정보 데이터의 길이와 상위 비트의 길이의 합보다 더 긴 경우에도, 이러한 길이 요건을 만족한다. 이후, 시퀀스는 FEC 부호화 모듈에 출력된다. 필터는 FEC 부호화 모듈에 의해 출력된 부호화 결과 중에서 패딩 비트를 제거하고, 부호화된 결과를 전송 모듈에 전송한다.
본 발명의 제8 실시예는 데이터를 부호화 및 전송하기 위한 장치에 관한 것이다. 제8 실시예는 제7 실시예와 거의 동일하지만, 이하의 설명하는 점이 다르다. 제7 실시예에서는, FEC 부호화기가 부호화된 정보 데이터를 FEC 출력 정보 버퍼/정렬기로 전송하고, 동시에 체크워드를 체크워드 버퍼/정렬기에 전송하며, FEC 출력 정보 버퍼/정렬기가 수신된 데이터로 채워진 후에 데이터가 전송 모듈로 전송된다. 제8 실시예에서는, FEC 입력 정보 버퍼/정렬기에 정렬된 데이터가 길이가, FEC 부호화기에 의해 요구되는 정보 길이 "65*K"에 도달한 후에, 데이터세트가 FEC 부호화기에 순차적으로 전송되고, 프레임화를 위해 전송 모듈로 전송된다. 도 14는 제8 실시예에서의 장치의 구조를 나타낸다. 제7 실시예에서의 장치에 비해, 제8 실시예에서의 장치는 더 간단하다.
본 발명의 제9 실시예는 데이터를 부호화 및 전송하기 위한 장치에 관한 것이다. 제9 실시예는 제7 실시예와 거의 동일하지만, 이하에 설명하는 점에서 상이하다. 제7 실시예에서는, 라인 부호화 모듈이 64b/66b 라인 부호화기이다. 제9 실시예에서는, 라인 부호화 모듈이 64b/65b 라인 부호화기이다. 따라서, 라인 부호화 모듈은 정보 데이터에 대하여 라인 부호화를 수행하고, 동기 헤더 내에 상위 비트 를 생성하고, 동기 헤더 내의 상위 비트와 정보 데이터를 FEC 부호화 모듈로 출력한다. 그 외에도, 제9 실시예의 장치는 부정 모듈(negation module)을 포함한다. 부정 모듈은 64b/65b 라인 부호화기에 의해 출력된 동기 헤더 내의 상위 비트에 대하여 부정 연산(negation operation)을 수행한다. 부정 연산의 결과와 동일한 정보 블록에 대한 FEC 부호화 모듈의 처리 결과는 함께 전송 모듈로 출력된다.
구체적으로, 도 15에 나타낸 바와 같이, 64b/65b 라인 부호화기는 스크램블 처리된 64-비트 정보 데이터에 대하여 라인 부호화를 수행한다. 64b/65b 라인 부호화기는 정보 유형에 따라 1-비트 데이터/제어 헤더를 생성하고(즉, 데이터 유형 정보를 포함하는 상위 비트), 그 상위 비트를 FEC 입력 정보 버퍼/정렬기에 전송한다. 이후, 상위 비트는 NOT 게이트로 전송되고, 동기 헤더 버퍼/정렬기로 전송된다. 64b/66b 라인 부호화기는 라인 부호화가 수행된 64-비트 정보 데이터와 상위 비트를 FEC 입력 정보 버퍼/정렬기에 전송할 필요가 있다. 나머지 장치는 제7 실시예와 동일하므로, 설명을 생략한다.
본 발명의 제10 실시예는 데이터를 부호화 및 전송하기 위한 장치에 관한 것이다. 제10 실시예는 제9 실시예와 거의 동일하지만, 이하에 설명하는 점에서 상이하다. 제9 실시예에서는, FEC 부호화기가 부호화된 정보 데이터를 FEC 출력 정보 버퍼/정렬기에 전송하고, 동시에 체크워드를 체크워드 버퍼/정렬기에 전송하고, FEC 출력 정보 버퍼/정렬기가 수신된 데이터로 채워진 후에, 데이터가 전송 모듈로 전송된다. 제10 실시예에서는, FEC 입력 정보 버퍼/정렬기에 정렬된 데이터의 길이가 FEC 부호화기에 의해 요구되는 정보 길이 "65*K"에 도달한 후에, 데이터세트는 FEC 부호화기에 순차적으로 전송되고, 또한 프레임화를 위해 전송 모듈에도 순차적으로 전송된다. 도 16은 제10 실시예에서의 장치의 구조를 나타낸다.
본 발명의 제11 실시예는 데이터를 복호화하기 위한 장치에 관한 것이다. 이 장치는, 정보 블록과 정보 블록에 대응하는 체크 블록을 수신하는 수신 모듈과; 수신된 정보 블록의 정보 데이터와, 체크 블록을 사용하여 수신된 정보 블록의 블록 헤더 내의 M개의 상위 비트에 대하여 FEC 복호를 수행하는 FEC 복호 모듈을 포함한다. 정보 블록의 블록 헤더 내의 N개의 하위 비트는 FEC 복호화에 관여하지 않는다. 정보 블록의 블록 헤더 내의 모든 비트는 중요도에 따라 M개의 상위 비트와 N개의 하위 비트로 정렬되고, 블록 헤더의 크기는 M+N(M과 N은 정수이며, M≥0, N≥1)이다. 제11 실시예에서, 블록 헤더는 동기 헤더이며, 블록 동기화를 위한 2개의 비트를 포함한다. 이들 2개의 비트 중에서, 하나는 블록 동기화만을 위한 것이지만, 동일한 정보 블록 내에서의 정보 데이터의 유형을 나타내기도 한다. 이 비트가 상위 비트이다. 다른 하나의 비트는 하위 비트이다. 그 외에도, 제11 실시예의 장치는 복호 모듈과 스크램블 해제 모듈을 포함한다.
구체적으로 말해서, 도 17에 나타낸 바와 같이, 수신 모듈 내의 동기화기(synchronizer)는 정보 블록과 정보 블록에 대응하는 체크 블록을 수신한다. 동기화기는 정보 블록의 동기 헤더에 따라, 수신된 정보에 대하여 블록 동기화를 수행하고, 블록 동기화의 결과에 따라, 정보 블록과 정보 블록에 대응하는 체크 블록을 구하도록 되어 있다. 이후, 수신 모듈은 수신한 정보 블록과 정보 블록에 대응하는 체크 블록을 FEC 복호 모듈에 전송한다. FEC 복호 모듈은 정보 블록 내의 정 보 데이터와 블록 헤더 내의 데이터 유형 정보를 포함하는 상위 비트를 복호화하고, 복호화 결과를 라인 복호화 모듈, 즉 도면에서의 64b/66b 라인 복호화기에 전송한다. 64b/66b 라인 복호화기는 동기 헤더 내의 하위 비트와 정보 블록의 동기 헤더 내의 상위 비트에 대하여 라인 복호화를 수행하도록 되어 있다. 라인 복호화에서, 정보 데이터의 유형은 동기 헤더 내의 상위 비트에 따라 판정된다.
64b/66b 라인 복호화기의 수신 모듈은 하위 비트를 라인 복호화기에 직접 전송한다. 이와 달리, 장치는 변환 모듈(converting module)을 포함한다. 변환 모듈은 FEC 복호 모듈에 의해 출력된 상위 비트를 부정하고, 부정 결과를 하위 비트로서 64b/66b 라인 복호화기로 출력함으로써, 64b/66b 라인 복호화기가 이 하위 비트를 취득할 수 있도록 한다.
이후, 64b/66b 라인 복호화기는 라인 복호의 결과를 스크램블 해제 모듈에 출력한다. 스크램블 해제 모듈은 정보 데이터에 대하여 스크램블 해제처리를 행한다.
본 실시예에서, 스크램블 해제 모듈은 64b/66b 라인 복호화기에 의해 출력된 정보에 대하여 스크램블 해제처리를 수행한다. 실제로, 라인 부호화의 시퀀스와 송신측에서의 정보 블록에 대한 스크램블 처리에 의해, 스크램블 해제 모듈은 먼저 FEC 복호 모듈에 의해 출력된 정보 데이터에 대하여 스크램블 해제처리를 행한 다음, 라인 복호를 수행하는 64b/66b 라인 복호화기에 스크램블 해제처리 결과를 출력한다.
그 외에도, 정보 블록 내의 정보 데이터의 길이(Y)와 상위 비트의 수(M)의 합이 FEC 복호에 요구되는 길이(Z)보다 짧으면, 본 실시예에서의 장치는 패딩 모듈과 필터를 포함할 수 있다. 패딩 모듈은, FEC 부호화 모듈에 입력하여야 하는 상위 비트와 정보 데이터를 포함하는 시퀀스를 버퍼링하고, 미리 정해진 패딩 비트 Z-Y-M(Z에서 Y를 감산하고 다시 M을 감산)을 시퀀스의 미리 정해진 위치에 삽입한다. 이에 의하면, 시퀀스의 길이가 Z까지 증가한다(Y와 Z는 양의 정수). 이후, 시퀀스는 복호를 위해 FEC 복호 모듈에 출력된다. 필터는 FEC 복호 모듈에 의해 출력된 복호 결과 중에서 패딩 비트를 제거한다.
본 발명의 제12 실시예는 데이터를 복호 및 수신하기 위한 장치에 관한 것이다. 제12 실시예는 제11 실시예와 거의 동일하지만, 이하에 설명하는 점에서 상이하다. 제11 실시예에서는, 라인 복호 모듈이 64b/66b 라인 부호화기이다. 제12 실시예에서는, 라인 복호 모듈이 64b/65b 라인 복호화기이다. 따라서, 라인 복호 모듈은 FEC 복호 모듈에 의해 출력된 정보 블록 내의 정보 데이터와 정보 블록의 동기 헤더 내의 상위 비트에 대해 라인 복호를 수행한다. 라인 복호에서, 정보 데이터의 유형은 동기 헤더 내의 상위 비트에 따라 판정된다.
요약하면, 본 발명의 실시예에서, 정보 블록의 블록 헤더 내의 하위 비트는 FEC 부호화에 포함되지 않는다. 따라서, 동일한 크기의 체크 블록에 의해 적은 수의 중요한 정보 비트가 보호되고, FEC 부호화에 의해 높은 부호화 이득을 얻을 수 있으며, 중요한 정보 비트의 에러 확률이 감소된다. 종래 기술에 비해, 본 발명에 의하면, 구현의 복잡도를 증가시키지 않으면서, 높은 부호화 이득을 얻을 수 있기 때문에, 10G EPON 시스템의 파워 버젯을 증가시킬 수 있다.
블록 헤더는 동기 헤더가 될 수 있다. 데이터 유형을 나타내는 비트는 상위 비트로서 작용하며, FEC 부호화를 통해 보호된다. 블록 동기화의 고유의 목적을 위한 비트는 하위 비트로서 작용하며, FEC 부호화 및 복호에 포함되지 않는다. FEC 복호에 의해 블록 동기화가 수행된다. 따라서, 블록 동기화만을 목적으로 하는 비트는 FEC 부호화 및 복호에 포함되지 않으며, 따라서 시스템 성능에 영향을 미치지 않는다. 또한, FEC 부호화에 의해 보호되어야 하는 정보가 감소하고, 동일한 크기의 체크블록으로 더 높은 수준의 부호화 이득을 얻을 수 있다. 데이터 유형을 나타내는 비트는 FEC 부호화를 통해 보호되기 때문에, 높은 부호화 이득에 의해, 데이터 유형을 정확하게 판정할 확률을 향상시킬 수 있다.
동기 헤더의 모든 비트는 64b/66b 또는 32b/34b와 같은 라인 부호화를 통해 생성될 수 있다. 선택적으로, 64b/66b 또는 32b/34b와 같은 라인 부호화를 수행한 후에, 데이터 유형을 나타내는 비트가 부정되어, 동기 헤더 내에 다른 비트를 취득할 수 있다. 이에 의하여, 본 발명의 구현을 유연하게 달성할 수 있다.
정보 데이터의 스크램블 처리에 의해, 전송된 정보가 충분한 전환을 갖는 것을 보장하며, 클록 복구를 용이하게 한다.
상위 비트의 수의 길이와 정보 블록의 정보 데이터의 길이의 합이 FEC 부호화 또는 복호에 의해 요구되는 길이보다 짧으면, 미리 정해진 패딩 비트(예컨대, 모두 "0" 또는 모두 "1")가 요구되는 길이를 구성하기 위해 채워질 수 있으며, 그 후에 FEC 부호화 또는 복호가 수행된다. 이에 의하면, FEC 부호화 또는 복호의 길이가 고정되지만, 정보 블록의 정보 데이터의 길이와 상위 비트의 길이의 합보다 더 긴 경우에도, 이러한 길이 요건을 만족한다. 적은 수의 비트를 보호해야 하고 새롭게 추가할 패딩 비트를 미리 알고 있으므로, 보호할 정보와 체크 정보 사이의 제한적인 관계가 강화되고, 동일한 크기의 체크 정보로 더 높은 수준의 부호화 이득을 얻을 수 있다.
FEC 부호화 또는 복호화 이후에, 패딩 비트는 부호화 또는 복호화 결과로부터 제거될 수 있기 때문에, 다른 처리 단계에서의 패딩 비트의 불필요한 전송을 감소시킬 수 있게 된다.
당업자라면, 본 발명의 정신과 범위를 벗어남이 없이, 본 발명에 대해 다양한 변경과 변형을 행할 수 있다는 것이 명백하다. 따라서, 본 발명은 청구범위와 그 등가의 범위에 의해 정의되는 범위 내에서 다양한 변경과 변형을 포함한다.

Claims (32)

  1. 데이터를 부호화 및 전송하기 위한 방법으로서,
    정보 블록의 정보 데이터(information data)와 블록 헤더(block header) 내의 M개의 상위 비트(major bit)에 대하여 전방향 에러 정정(FEC: Forward Error Correction) 부호화를 수행하는 단계;
    FEC 부호화에 의해 체크 블록(check block)을 생성하는 단계; 및
    상기 정보 블록과 상기 체크 블록을 전송하는 단계
    를 포함하며,
    상기 정보 블록의 상기 블록 헤더 내의 N개의 하위 비트(minor bit)는 상기 FEC 부호화에 관여하지 않으며,
    각각의 정보 블록은 블록 헤더와 정보 데이터를 포함하며, 상기 블록 헤더는 M개의 상위 비트와 N개의 하위 비트(minor bit)를 포함하고, 상기 블록 헤더의 크기는 M+N이고, M>0과 N≥1의 관계를 만족하는, 데이터 부호화 및 전송 방법.
  2. 제1항에 있어서,
    상기 블록 헤더는 상위 비트와 하위 비트를 포함하는 동기 헤더(sync header)이며,
    상기 동기 헤더의 상위 비트는 블록 동기화(block synchronization)를 위해 사용되고, 상기 정보 블록의 정보 데이터의 유형을 나타내며,
    상기 동기 헤더의 하위 비트는 블록 동기화를 위해 사용되고,
    상기 데이터 부호화 및 전송 방법은,
    FEC 부호화를 수행하기 전에,
    상기 정보 데이터에 대하여 라인 부호화(line encoding)를 수행하는 단계; 및
    상기 동기 헤더에 상기 상위 비트와 상기 하위 비트를 생성하는 단계를 더 포함하는 데이터 부호화 및 전송 방법.
  3. 제1항에 있어서,
    상기 블록 헤더는 상위 비트와 하위 비트를 포함하는 동기 헤더이며,
    상기 동기 헤더의 상위 비트는 블록 동기화를 위해 사용되고, 상기 정보 블록의 정보 데이터의 유형을 나타내며,
    상기 동기 헤더의 하위 비트는 블록 동기화를 위해 사용되고,
    상기 데이터 부호화 및 전송 방법은,
    FEC 부호화를 수행하기 전에,
    상기 정보 데이터에 대하여 라인 부호화를 수행하는 단계; 및
    상기 동기 헤더에서 상기 하위 비트를 구하기 위해 상기 상위 비트에 대하여 부정화(negation)를 수행하는 단계를 더 포함하는 데이터 부호화 및 전송 방법.
  4. 제1항에 있어서,
    FEC 부호화를 수행하기 전에,
    상기 정보 데이터에 대하여 스크램블(scramble) 처리를 수행하는 단계를 더 포함하는 데이터 부호화 및 전송 방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 정보 데이터와 상기 상위 비트의 총 길이가 FEC 부호화에서 요구되는 길이보다 짧은 경우에,
    FEC 부호화를 수행하기 전에, 상기 정보 데이터와 상기 상위 비트를 포함하는 시퀀스(sequence)에 소정의 패딩 비트(padding bit)를 추가하는 단계; 및
    FEC 부호화를 수행한 후에, FEC 부호화의 결과로부터, 상기 추가된 소정의 패딩 비트를 제거(remove)하는 단계를 더 포함하고,
    상기 정보 데이터, 상기 상위 비트, 및 상기 추가된 소정의 패딩 비트의 총 길이는 FEC 부호화에 요구되는 길이와 동일하게 되고, 상기 정보 데이터, 상기 상위 비트, 및 상기 추가된 소정의 패딩 비트는 FEC 부호화에 사용되어 상기 체크 블록을 생성하는, 데이터 부호화 및 전송 방법.
  6. 데이터를 수신 및 복호화하기 위한 방법으로서,
    정보 블록과 체크 블록을 수신하는 단계; 및
    수신한 상기 정보 블록 중의 정보 데이터와 블록 헤더의 M개의 상위 비트에 대하여, 상기 체크 블록을 사용하여, 순방향 에러 정정(FEC: Forward Error Correction) 복호화를 수행하는 단계
    를 포함하며,
    상기 정보 블록의 상기 블록 헤더 내의 N개의 하위 비트(minor bit)는 상기 FEC 복호화에 관여하지 않으며,
    각각의 정보 블록은 블록 헤더와 정보 데이터를 포함하며, 상기 블록 헤더는 M개의 상위 비트(major bit)와 N개의 하위 비트(minor bit)를 포함하고, 상기 블록 헤더의 크기는 M+N이고, M>0과 N≥1의 관계를 만족하는, 데이터 수신 및 복호화 방법.
  7. 제6항에 있어서,
    상기 블록 헤더는 상위 비트와 하위 비트를 포함하는 동기 헤더이며,
    상기 동기 헤더의 상위 비트는 블록 동기화를 위해 사용되고, 상기 정보 블록의 정보 데이터의 유형을 나타내며,
    상기 동기 헤더의 하위 비트는 블록 동기화를 위해 사용되고,
    상기 데이터 수신 및 복호화 방법은,
    FEC 복호화를 수행한 후에, FEC 복호화 이후의 상기 하위 비트, 상기 정보 데이터, 및 상기 상위 비트를 포함하는 정보 블록에 대하여 라인 복호화를 수행하는 단계를 포함하고,
    상기 라인 복호화를 수행하는 중에, 상기 상위 비트에 따라, 상기 정보 데이터의 유형이 판정되고, 상기 라인 복호화에 관여하는 하위 비트는 FEC 복호화에 의해 구한 하위 비트를 수신하거나 부정(negate)함으로써 얻어지는 것인, 데이터 수신 및 복호화 방법.
  8. 제6항에 있어서,
    상기 블록 헤더는 상위 비트와 하위 비트를 포함하는 동기 헤더이며,
    상기 동기 헤더의 상위 비트는 블록 동기화를 위해 사용되고, 상기 정보 블록의 정보 데이터의 유형을 나타내며,
    상기 동기 헤더의 하위 비트는 블록 동기화를 위해 사용되고,
    상기 데이터 수신 및 복호화 방법은,
    FEC 복호화를 수행한 후에, FEC 복호화 이후의 상기 정보 데이터 및 상기 상위 비트에 대하여 라인 복호화를 수행하는 단계를 포함하고,
    상기 라인 복호화를 수행하는 중에, 상기 상위 비트에 따라, 상기 정보 데이터의 유형이 판정되는, 데이터 수신 및 복호화 방법.
  9. 제6항에 있어서,
    FEC 복호화를 수행한 후에,
    상기 정보 데이터에 대하여 스크램블 해제처리(descramble)를 수행하는 단계를 더 포함하는 데이터 수신 및 복호화 방법.
  10. 제6항 내지 제9항 중 어느 한 항에 있어서,
    상기 정보 데이터와 상기 상위 비트의 총 길이가 FEC 복호화에서 요구되는 길이보다 짧은 경우에,
    FEC 부호화를 수행하기 전에, 상기 정보 데이터와 상기 상위 비트를 포함하는 시퀀스에 소정의 패딩 비트(padding bit)를 추가하는 단계; 및
    FEC 복호화를 수행한 후에, FEC 복호화의 결과로부터, 상기 추가된 소정의 패딩 비트를 제거하는 단계를 더 포함하고,
    상기 정보 데이터, 상기 상위 비트, 및 상기 추가된 소정의 패딩 비트의 총 길이는 FEC 복호화에 요구되는 길이와 동일하고, 상기 정보 데이터, 상기 상위 비트, 및 상기 추가된 소정의 패딩 비트는 상기 체크 블록과 함께 FEC 복호화에 사용되는, 데이터 수신 및 복호화 방법.
  11. 데이터를 부호화 및 전송하기 위한 장치로서,
    정보 블록(information block)의 정보 데이터(information data)와 블록 헤더(block header)의 M개의 상위 비트(major bit)에 대하여 전방향 에러 정정(FEC: Forward Error Correction) 부호화를 수행하고, 상기 정보 블록의 상기 블록 헤더 내의 N개의 하위 비트(minor bit)는 상기 FEC 부호화에 관여하지 않으며, FEC 부호화에 의해 체크 블록(check block)을 생성하도록 구성된 FEC 부호화 모듈; 및
    상기 정보 블록과 상기 체크 블록을 발송하도록 구성된 전송 모듈
    을 포함하며,
    각각의 정보 블록은 블록 헤더와 정보 데이터를 포함하며, 상기 블록 헤더는 M개의 상위 비트와 N개의 하위 비트(minor bit)를 포함하고, 상기 블록 헤더의 크기는 M+N이고, M>0과 N≥1의 관계를 만족하는, 데이터 부호화 및 전송을 위한 장치.
  12. 제11항에 있어서,
    상기 블록 헤더는 상위 비트와 하위 비트를 포함하는 동기 헤더(sync header)이며,
    상기 동기 헤더의 상위 비트는 블록 동기화(block synchronization)를 위해 사용되고, 상기 정보 블록의 정보 데이터의 유형을 나타내며,
    상기 동기 헤더의 하위 비트는 블록 동기화를 위해 사용되고,
    상기 데이터 부호화 및 전송을 위한 장치는,
    상기 정보 데이터에 대하여 라인 부호화를 수행하여 상기 동기 헤더 내에 상기 상위 비트와 상기 하위 비트를 생성하고, 상기 정보 데이터와 상기 상위 비트를 상기 FEC 부호화 모듈에 출력하며, 상기 하위 비트를 상기 FEC 부호화 모듈의 결과와 함께 상기 전송 모듈에 출력하도록 구성된 제1 라인 부호화 모듈을 더 포함하는 데이터 부호화 및 전송을 위한 장치.
  13. 제11항에 있어서,
    상기 블록 헤더는 상위 비트와 하위 비트를 포함하는 동기 헤더이며,
    상기 동기 헤더의 상위 비트는 블록 동기화를 위해 사용되고, 상기 정보 블록의 정보 데이터의 유형을 나타내며,
    상기 동기 헤더의 하위 비트는 블록 동기화를 위해 사용되고,
    상기 데이터 부호화 및 전송을 위한 장치는,
    상기 정보 데이터에 대하여 라인 부호화를 수행하여 상기 상위 비트를 생성하고, 상기 상위 비트와 상기 정보 데이터를 상기 FEC 부호화 모듈에 출력하도록 구성된 제2 라인 부호화 모듈; 및
    상기 제2 라인 부호화 모듈에 의해 출력된 상기 상위 비트에 대하여 부정화(negation) 연산을 수행하고, 상기 부정화 연산의 결과를 상기 FEC 부호화 모듈의 처리 결과와 함께 상기 전송 모듈에 출력하도록 구성된 부정화 모듈(negating module)을 더 포함하는 데이터 부호화 및 전송을 위한 장치.
  14. 제13항에 있어서,
    상기 정보 데이터를 스크램블(scramble) 처리하기 위한 스크램블링 모듈을 더 포함하며,
    상기 스크램블 처리 결과가 상기 제1 라인 부호화 모듈 또는 상기 제2 라인 부호화 모듈에 출력되거나, 상기 스크램블링 모듈이 상기 제1 라인 부호화 모듈 또는 상기 제2 라인 부호화 모듈에 의해 출력된 정보 데이터를 스크램블 처리하고 나서, 상기 스크램블 처리 결과를 상기 FEC 부호화 모듈에 출력하는, 데이터 부호화 및 전송을 위한 장치.
  15. 제11항 내지 제14항 중 어느 한 항에 있어서,
    상기 정보 데이터와 상기 상위 비트의 총 길이가 FEC 부호화에 요구되는 길이보다 짧은 경우에,
    상기 정보 데이터와 상기 상위 비트를 포함하는 시퀀스를 버퍼링하고, 상기 시퀀스의 미리 정해진 위치에, 소정의 패딩 비트(padding bit)를 삽입(insert)하며, 상기 정보 데이터, 상기 상위 비트, 및 상기 삽입된 소정의 패딩 비트를 상기 FEC 부호화 모듈에 출력하도록 구성된 패딩 모듈(padding module); 및
    상기 FEC 부호화 모듈에 의해 출력된 부호화 결과로부터 상기 삽입된 소정의 패딩 비트를 제거하도록 구성된 필터
    를 포함하며,
    상기 정보 데이터, 상기 상위 비트, 및 상기 삽입된 소정의 패딩 비트의 총 길이는 상기 FEC 부호화에 요구되는 길이와 동일하게 되는, 데이터 부호화 및 전송을 위한 장치.
  16. 데이터를 수신 및 복호화하기 위한 장치로서,
    정보 블록과 체크 블록을 수신하도록 구성된 수신 모듈; 및
    수신한 상기 정보 블록의 정보 데이터와 상기 수신한 정보 블록의 블록 헤더의 M개의 상위 비트에 대하여, 상기 체크 블록을 사용하여, 전방향 에러 정정(FEC: Forward Error Correction) 복호화를 수행하고, 상기 정보 블록의 상기 블록 헤더 내의 N개의 하위 비트(minor bit)는 상기 FEC 복호화에 관여하지 않도록 구성된 FEC 복호화 모듈
    을 포함하며,
    각각의 정보 블록은 블록 헤더와 정보 데이터를 포함하며, 상기 블록 헤더는 M개의 상위 비트와 N개의 하위 비트(minor bit)를 포함하고, 상기 블록 헤더의 크기는 M+N이고, M>0과 N≥1의 관계를 만족하는, 데이터 수신 및 복호화를 위한 장치.
  17. 제16항에 있어서,
    상기 블록 헤더는 상위 비트와 하위 비트를 포함하는 동기 헤더(sync header)이며,
    상기 동기 헤더의 상위 비트는 블록 동기화(block synchronization)를 위해 사용되고, 상기 정보 블록의 정보 데이터의 유형을 나타내며,
    상기 동기 헤더의 하위 비트는 블록 동기화를 위해 사용되고,
    상기 데이터 수신 및 복호화를 위한 장치는,
    FEC 복호화 이후에, 상기 하위 비트, 상기 정보 데이터, 및 상기 상위 비트를 포함하는 정보 블록에 대하여 라인 복호화(line decoding)를 수행하도록 구성된 제1 라인 복호화 모듈을 포함하며,
    상기 라인 복호화를 수행하는 중에, 상기 상위 비트에 따라, 상기 정보 데이터의 유형이 판정되고,
    상기 라인 복호화에 관여하는 하위 비트는 상기 수신 모듈에 의해 출력되거나, 상기 FEC 복호화 모듈에 의해 출력된 정보 블록의 상위 비트를 부정(negate)함으로써 얻어지는 것인, 데이터 수신 및 복호화를 위한 장치.
  18. 제16항에 있어서,
    상기 블록 헤더는 상위 비트와 하위 비트를 포함하는 동기 헤더이며,
    상기 동기 헤더의 상위 비트는 블록 동기화를 위해 사용되고, 상기 정보 블록의 정보 데이터의 유형을 나타내며,
    상기 동기 헤더의 하위 비트는 블록 동기화를 위해 사용되고,
    상기 데이터 수신 및 복호화를 위한 장치는,
    FEC 복호화 이후에, 상기 정보 블록의 상기 상위 비트 및 상기 정보 데이터에 대하여 라인 복호화를 수행하도록 구성된 제2 라인 복호화 모듈을 포함하고,
    상기 라인 복호화를 수행하는 중에, 상기 상위 비트에 따라, 상기 정보 데이터의 유형이 판정되는, 데이터 수신 및 복호화를 위한 장치.
  19. 제18항에 있어서,
    상기 정보 데이터를 스크램블 해제(descramble)처리하도록 구성된 스크램블 해제 모듈(descrambling module)을 더 포함하며,
    상기 스크램블 해제 모듈은 상기 제1 라인 복호화 모듈 또는 상기 제2 라인 복호화 모듈에 의해 출력된 정보 데이터를 스크램블 해제처리하거나,
    상기 스크램블 해제 모듈이 상기 FEC 복호화 모듈에 의해 출력된 정보 데이터에 대하여 스크램블 해제처리하고, 스크램블 해제처리 결과를 상기 제1 라인 복호화 모듈 또는 상기 제2 라인 복호화 모듈에 출력하는, 데이터 수신 및 복호화를 위한 장치.
  20. 제16항 내지 제19항 중 어느 한 항에 있어서,
    상기 정보 데이터와 상기 상위 비트의 총 길이가 FEC 복호화에 요구되는 길이보다 짧은 경우에,
    상기 정보 데이터와 상기 상위 비트를 포함하는 시퀀스를 버퍼링하고, 상기 시퀀스의 미리 정해진 위치에, 소정의 패딩 비트(padding bit)를 삽입하며, 상기 정보 데이터, 상기 상위 비트, 및 상기 삽입된 소정의 패딩 비트를 상기 FEC 복호화 모듈에 출력하도록 구성된 패딩 모듈(padding module); 및
    상기 FEC 복호화 모듈에 의해 출력된 복호화 결과로부터 상기 삽입된 소정의 패딩 비트를 제거하도록 구성된 필터
    를 포함하며,
    상기 정보 데이터, 상기 상위 비트, 및 상기 삽입된 소정의 패딩 비트의 총 길이는 상기 FEC 복호화에 요구되는 길이와 동일하게 되는, 데이터 수신 및 복호화를 위한 장치.
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