WO2008110107A1 - Procédé et appareil de codage/décodage et de réception/envoi de données - Google Patents

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WO2008110107A1
WO2008110107A1 PCT/CN2008/070452 CN2008070452W WO2008110107A1 WO 2008110107 A1 WO2008110107 A1 WO 2008110107A1 CN 2008070452 W CN2008070452 W CN 2008070452W WO 2008110107 A1 WO2008110107 A1 WO 2008110107A1
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WO
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block
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data
bits
decoding
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Application number
PCT/CN2008/070452
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English (en)
French (fr)
Inventor
Weiguang Liang
Dongning Feng
Dongyu Geng
Original Assignee
Huawei Technologies Co., Ltd.
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Publication date
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Priority to HK09110087.4A priority patent/HK1130576A1/xx

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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0072—Error control for data other than payload data, e.g. control data
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056—Systems characterized by the type of code used
    • H04L1/007—Unequal error protection

Definitions

  • the present invention relates to the field of communications, and more particularly to communication techniques using forward error correction coding and decoding. Background technique
  • PON technology is a point-to-multipoint fiber access technology.
  • the PON is composed of an optical line terminal, an optical network unit ("ONU"), and an optical distribution network ("ODN").
  • ONU optical network unit
  • ODN optical distribution network
  • Ethernet Passive Optical Network (' ⁇ ') technology is a better access technology. Its main features are simple maintenance, low cost, high transmission bandwidth and high performance price ratio.
  • ⁇ technology can provide bandwidths from 1 GHz to 10 GHz, which makes it possible to simultaneously transmit voice, data and video services. This feature of EPON is impossible for other access methods such as DSL and HFC-Cable Modem.
  • EPON is a technology that uses passive optical transmission, components with amplification and relay functions are not used. Therefore, the transmission distance and number of branches of an EPON network depend on the power budget and various transmission losses. Consumption. As the transmission distance or the number of branch ratios increases, the signal-to-noise ratio (SNR) of the transmitted data gradually decreases, resulting in more bit errors.
  • FEC Forward Error Correction
  • FEC FEC check code words after the Ethernet frame transmitted by the sender, these check code words and the verified Ethernet frame data are in certain certain rules.
  • An error occurs in the transmission, which destroys the relationship and automatically discovers and corrects the wrong code.
  • FEC technology seeks to correct as many errors as possible with as few check bytes as possible, finding an optimal balance between overhead (increased check bytes) and the resulting code gain.
  • 64b/65b line coding is used; and in the 10GEPON system being developed by the IEEE802.3av working group, attempts are also made to introduce a more efficient coding scheme such as 64b/66b or 64b/65b.
  • These two line codes use a scrambling method with unscrambled sync characters and control characters.
  • the 64b/66b encoding mechanism adds 2-bit sync characters (synchronization headers) based on 64-bit information. This 2-bit sync character has only two possibilities: "01” or "10". Wherein, the synchronization character is "01", indicating that 64 bits are all data information; the synchronization character is "10", indicating that the 64-bit information contains data information and control information.
  • a sync character of "00" or "11" indicates that an error occurred during the transfer.
  • the use of such synchronization characters ensures that the transmission data is changed at least once every 66 bits, which facilitates block synchronization.
  • the 64-bit information is scrambled by a self-synchronizing scrambling mechanism to ensure that the transmitted information has sufficient switching to facilitate the recovery of the clock at the receiving end.
  • the difference is that the 64b/65b encoding uses 1 bit of data/control characters compared to the 64b/66b encoding scheme. If the data/control character is "0", 64 bits are all data information; if the data/control character is "1", the 64-bit information contains data information and control information.
  • Figure 1 is a flow chart for the transmission of the physical layer of the system
  • Figure 2 is a flow chart of the reception of the physical layer of the system.
  • the Ethernet data frame is processed through the Harmonization Sublayer and the 10 Gigabit Ethernet Media Independent Interface (XGMII) and then encoded over the 64b/66b line.
  • This encoding process adds a 2-bit sync character in front of the 64-bit Ethernet data information, causing the data to change from the original 64 bits to 66 bits.
  • the encoded 66-bit codeword is referred to as a block.
  • the data and the control information in the block are scrambled, framed, and then the data in the frame is FEC-encoded, and the encoded data is sequentially passed through a physical medium attachment sublayer (Physical Medium Attachment, referred to as "PMA"). ) is sent out after the Physical Medium Dependent (“PMD").
  • PMA Physical Medium Attachment
  • PMD Physical Medium Dependent
  • the receiving process of the physical layer is the reverse process of the sending process, as shown in Figure 2, and will not be described here.
  • the main technical problem to be solved by the embodiments of the present invention is to provide a data encoding and decoding method and apparatus for transmitting and decoding, so that the coding gain of forward error correction coding can be improved under the same transmission overhead.
  • an embodiment of the present invention provides a data encoding and sending method, the method comprising:
  • the bits in the block header are divided into M important bits and N secondary bits according to importance, and each information block includes a block header and information data, and the block header size is M+N, and M and N are Integer, M > 0, N .
  • An embodiment of the present invention further provides a data receiving and decoding method, the method comprising: receiving an information block and a parity block corresponding to the information block; and information data in the received information block and M in the block header
  • the important bits use the parity block for forward error correction decoding, and the N minor bits in the block header do not participate in the forward error correction decoding;
  • the bits in the block header are divided into M important bits and N secondary bits according to importance, and each information block includes a block header and information data, and the block header size is M+N, and M and N are Integer, M > 0, N .
  • Embodiments of the present invention also provide a data encoding and transmitting apparatus, including:
  • a forward error correction coding module configured to use information data in an information block to be transmitted and M in a block header The important bit performs forward error correction coding to generate a parity block
  • a sending module configured to send an information block and a parity block corresponding to the information block
  • each bit in the block header is divided into M important bits and N secondary bits according to importance
  • each information block includes a block header and information data
  • the block header size is M+N
  • M and N are integers. M > 0, N .
  • Embodiments of the present invention also provide a data decoding and receiving apparatus, including:
  • a receiving module configured to receive an information block and a parity block corresponding to the information block
  • a forward error correction decoding module configured to perform forward error correction decoding on the information data in the received information block and the M important bits in the block header by using a check block, where the N minor bits in the block header are not Participate in the forward error correction decoding;
  • each bit in the block header is divided into M important bits and N secondary bits according to importance
  • each information block includes a block header and information data
  • the block header size is M+N
  • M and N are integers. M > 0, N .
  • the secondary bits in the block header of the information block are not FEC-encoded, because the same size check block is used to protect less important information bits, so FEC coding can obtain higher coding gain and lower important information. The probability of error in bits.
  • the design of the present invention can obtain a larger coding gain without increasing the complexity, so that the power budget of the 10G EPON system can be increased.
  • FIG. 1 is a data transmission flowchart of a physical layer in a 10G EPON system in the prior art
  • FIG. 2 is a data receiving flowchart of a physical layer in a 10G EPON system in the prior art
  • FIG. 3 is a first embodiment according to the present invention.
  • 4 is a schematic diagram of a data encoding and transmitting method
  • FIG. 4 is a flowchart of a data encoding and transmitting method according to a first embodiment of the present invention
  • 5 is a schematic diagram of operations on an information block in a data encoding and transmitting method according to a first embodiment of the present invention
  • FIG. 6 is a flow chart of a data receiving and decoding method according to a second embodiment of the present invention.
  • FIG. 7 is a schematic diagram of an operation of an information block in a data receiving and decoding method according to a second embodiment of the present invention.
  • FIG. 8 is a schematic diagram of operation of an information block in a data encoding and transmitting method according to a third embodiment of the present invention.
  • FIG. 9 is a flowchart of a data encoding and transmitting method according to a fifth embodiment of the present invention.
  • FIG. 10 is a schematic diagram of a data encoding and transmitting method according to a sixth embodiment of the present invention
  • FIG. 11 is a flowchart of a data encoding and transmitting method according to a sixth embodiment of the present invention
  • FIG. 12 is a data according to a sixth embodiment of the present invention. Schematic diagram of the operation of the information block in the encoding and transmitting method;
  • FIG. 13 is a schematic structural diagram of a data encoding and transmitting apparatus according to a seventh embodiment of the present invention
  • FIG. 14 is a schematic structural diagram of a data encoding and transmitting apparatus according to an eighth embodiment of the present invention
  • FIG. 15 is a data according to a ninth embodiment of the present invention.
  • Figure 16 is a block diagram showing the structure of a data encoding and transmitting apparatus according to a tenth embodiment of the present invention
  • Figure 17 is a block diagram showing the structure of a data encoding and transmitting apparatus according to an eleventh embodiment of the present invention.
  • a first embodiment of the present invention relates to a data encoding and transmitting method.
  • a block header included in an information block is a synchronization header, and the synchronization header is composed of two bits for block synchronization, in each information block.
  • the information data is 64 bits.
  • the sender first performs 64-bit information data on the 64b/66b line. Encoding, generating a 2-bit sync header, where one bit is an important bit, which is used to indicate the type of information data in the information block in addition to block synchronization, and the other bit is a secondary bit.
  • the 64-bit information data and the important bit are sent to the buffer as input data bits of the FEC encoder, and when the data bits in the buffer form an FEC encoded data frame, they are sent to the FEC encoder.
  • the encoding is performed; and the secondary bits in the sync header do not participate in the FEC encoding, as shown in FIG.
  • step 410 the sending end transmits the information data from the harmonic sublayer to the 64-bit information generating module through an Ethernet medium independent interface in the form of an Ethernet packet.
  • the data in the module reaches 64 bits, 64-bit information data is generated.
  • the transmitting end performs scrambling processing on the generated 64-bit information data to ensure that the transmitted information has sufficient switching to the greatest extent, and the clock recovery of the receiving end is facilitated.
  • the transmitting end performs 64b/66b line coding on the scrambled information data. Specifically, the transmitting end performs 64b/66b line coding for every 64 bits of information data.
  • the process of line coding is to add a two-bit sync header (ie, a block header) at the head end (and also at the end) of the information block, and one bit (such as the first bit) in the sync header carries the data type in the indication information block.
  • the information therefore, the bit is the important bit, and the other bit (such as the second bit) is the secondary bit.
  • the data type is divided into pure data and control information.
  • the 64b/66b line code has three main functions.
  • the first function is block synchronization through the sync header of two bits in 64b/66b encoding.
  • the synchronization process is as follows: Since the 64b/66b line coding is used in the data received at the receiving end, there are 01 or 10 synchronization bits per 66 bits. Such bit combinations can also occur elsewhere in the bitstream.
  • the alignment program first randomly selects a starting point, which first searches for a valid synchronization (01 or 10 combination), and if not found, moves one bit and then re-detects. Once the 01 or 10 combination is found, it is checked whether the 65th and 66th bits after the combination are the same combination (i.e., 01 or 10 combinations), and if so, the counter is incremented by one and continues to be detected. If there are enough sync symbols to be continuously detected in one line and no error has occurred, the alignment is determined. If any errors occur during the test, the counter is cleared.
  • the second function is to ensure that the level of the transmitted data is sufficiently switched to facilitate clock recovery at the receiving end.
  • the third function is to use the sync header to indicate the type of information transmitted by 64 bits.
  • the sync header is "01”, it means that the transmitted 64-bit information is all data, and the sync header is "10", indicating that the transmitted 64-bit information contains control information.
  • This embodiment is described by taking 64b/66b line coding as an example. In practical applications, 32b/34b line coding can also be used, so that the embodiment can be flexibly implemented.
  • the sender buffers and sorts the information blocks. Specifically, the 64-bit information in the information block and the important bits in the synchronization header are transmitted to the codeword buffer/sequence module, and the codeword buffer/sort module buffers the received data and receives the data. The data is sorted to form an FEC encoded frame; the secondary bits in the sync header of the information block are transferred to the sync header buffer/sort module for caching and sorting. As shown in FIG. 5, the information block with the synchronization header added is buffered and sorted.
  • the length of the scrambled processing in the group of information is 64 ⁇
  • One bit of information data and K bits of important bits are transferred to the codeword buffer/sort module for buffering and sorting processing to form an FEC encoded frame; the length of the set of information is K bits
  • Secondary bits are transferred to the sync header cache/sort mode
  • the determined relationship that is, the two-bit XOR is 1, so if one bit in the synchronization header is known, the other bit in the synchronization header can be obtained by negating the bit, so one of the synchronization headers can be
  • the important bits are involved in FEC encoding, and the other minor bits are not FEC encoded.
  • the transmitting end performs FEC encoding on the composed FEC encoded frame, that is, generates a corresponding check word according to the composed FEC encoded frame.
  • the check bit block may also be transmitted to the check word sync header module, and the check word sync header module adds a 2-bit sync header to each check bit block.
  • the check bit sync header is used to distinguish the information data in the FEC coded code word from the check information, i.e., to distinguish between blocks and blocks.
  • a 2-bit sync header is added to each parity block.
  • the FEC codeword is transmitted to the framing module, and the framing module also needs to receive the K secondary bits buffered and sorted by the synchronization header, after recombination and framing, by frame
  • the form is transmitted to the PMA for transmission.
  • the information block including the synchronization header and the parity block corresponding to the information block are reassembled and framed, and the code rate is adjusted and then transmitted to the PMA for transmission. give away.
  • the FEC coding can obtain higher coding. Gain, which reduces the probability of errors in important information bits.
  • the present embodiment can obtain a larger coding gain, thereby increasing the power budget of the EPON system.
  • the FEC code used is a code of 66 X K bits, and the generated check word protects 66 bits of information.
  • the FEC encoding used is FEC encoding the 65 XK bits of information, and the generated check code length is the same as the prior art, and only 65 XK bits of information are compared (compared with the prior art).
  • the K bits are reduced for protection, thus increasing the protection of the check bits on the information bits and reducing the error probability of the information bits.
  • the accuracy of the 64-bit information data type judgment in the 64b/66b coding block at the receiving end is increased.
  • a second embodiment of the present invention relates to a data receiving and decoding method, which corresponds to the transmission and encoding method of the first embodiment.
  • the specific process is shown in Figure 6.
  • step 610 the PMA at the receiving end performs frame synchronization on the information received from the PMD.
  • the method of frame synchronization is to complete the frame synchronization of the information by using the 2-bit sync header "01" or "10" in the 64b/66b encoding block.
  • the information block including the synchronization header and the parity block corresponding to the information block are obtained according to the result of the block synchronization.
  • the process proceeds to step 620, and the information block is transmitted to the FEC codeword sorting module for FEC codeword sorting.
  • the FEC codeword sorting module removes the secondary bits in the synchronization header of the information block according to the rule that the synchronization prefix in the information block of the transmitting end participates in the encoding, and decomposes the information block into the important bits included in the synchronization header,
  • the information data and the information block of the check block which is called the FEC code word, and performs FEC code word sorting.
  • the information for completing the frame synchronization includes the information block and the check information corresponding to the information block and the check sync header.
  • the information block and the information block in the FEC codeword are distinguished according to the information of the check sync header, and the important bit and the check sync header in the sync header of the information block are removed, and then the rest of the information is sent to the FEC codeword buffer. Cache and sort.
  • step 630 performing FEC decoding on the sorted FEC codeword, recovering an important bit in the information block and 64-bit information data in the decoding process, and simultaneously performing redundant verification information, that is, a block. Remove it.
  • the FEC decoded information contains only one important bit in the sync header of the information block and the information block.
  • the FEC-decoded information is segmented, that is, the FEC-decoded information is divided into K segments, each segment containing 64-bit information data, and one of the synchronization headers. Important bit.
  • the segmented K information blocks are line decoded. Specifically, Performing 64b/66b line decoding on the information bits of the information bits in the synchronization header and the information bits in the synchronization header and the important bits in the synchronization header, and determining the 64-bit information data according to the important bits in the synchronization header during line decoding. type.
  • the secondary bit in the synchronization header is a secondary bit in the synchronization header obtained when receiving, or a bit obtained after the significant bit obtained by FEC decoding is inverted.
  • the information after line decoding is shown in Fig. 7.
  • step 660 the information decoded by the line is descrambled, and then the descrambled information is transmitted through the Ethernet medium independent interface to transmit the sublayer.
  • a third embodiment of the present invention relates to a data encoding and transmitting method, and the present embodiment is substantially the same as the first embodiment, except that in the first embodiment, the information length of the FEC encoding is 65 x K bits.
  • the length required for the FEC encoding is satisfied, and in the present embodiment, the length required to satisfy the FEC encoding is 66 x K bits, and therefore, on the basis of the sequence of the information data and the important bits, in the sequence K predetermined padding bits are inserted at predetermined positions (padding bits are all 0 or all 1s), so that the length of the sequence satisfies the length required for FEC encoding.
  • the data length of the FEC encoding is 66 XK bits, and the data length required by the FEC encoding method.
  • the configuration assumes that all codewords encoded by the 64b/66b line participate in FEC encoding. Therefore, when the number of information blocks reaches K, the length of the information data (64 ⁇ ⁇ bits) The sum of the lengths with the important bits (K bits) will be less than the required length (66 ⁇ ⁇ bits).
  • a predetermined padding bit (e.g., 0 bit) is inserted.
  • the number of information blocks reaches K, the length required for FEC encoding can be satisfied. Since the "0" is filled in the specific position of the information block, the filled “0" information in the FEC-encoded information can be removed by the shortened code filter, and the "0" information is not transmitted in the channel, as shown in the figure. 8 is shown.
  • a fourth embodiment of the present invention relates to a data receiving and decoding method, which corresponds to the data encoding and transmitting method of the fourth embodiment.
  • This embodiment is substantially the same as the second embodiment, except that in the present embodiment, after the secondary bit information is removed, the FEC decoding of the sequence of information data and important bits is required in the sequence.
  • the predetermined position is inserted into the K predetermined bits filled in the transmitting end, so that the length of the sequence is increased to the length required for FEC decoding. That is to say, "0" is first filled in the secondary bit position in the sync header, and the sequence after K “0" is filled is FEC decoded. After the FEC is decoded, the padding bit "0" is removed from the decoding result.
  • the missing number of predefined padding bits are first filled. After the required length is complemented, FEC encoding or decoding is performed to adapt to the case where the length of the FEC encoding or decoding is fixed but exceeds the sum of the important bits of the information block and the length of the information data. Since the number of bits to be protected is small, the newly added padding bits are known in advance, and the constraint relationship between the check information and the information to be protected is actually enhanced, so the amount of parity information of the same size is generated higher. Coding gain.
  • FEC encoding is performed only when the information block to be transmitted is buffered to be able to form an FEC encoded frame.
  • the FEC encoding operation is triggered in time by filling the buffer with the padding block, and after the FEC encoding, the padding block is removed from the encoding result. To avoid transmitting unwanted data.
  • a fifth embodiment of the present invention relates to a data encoding and transmitting method, and the present embodiment is substantially the same as the first embodiment, except that in the first embodiment, the transmitting end first scrambles the information block, and then The 64b/66b line coding is performed. In the present embodiment, the transmitting end performs the 64b/66b line coding on the information block, and then scrambles the line coded information block.
  • the transmitting end first performs the 64b/66b line coding configuration synchronization header on the information block, and then scrambles the 64-bit information data encoded by the 64b/66b line, and the important bits in the synchronization header with the information type are Transfer to the codeword buffer/sort module for buffering and sorting, and the secondary bits in the other sync header are transferred to the sync header cache/sort module for caching and sorting, and the rest of the flow is the same as the first embodiment, as shown in FIG. .
  • the 64-bit information data in the information block needs to be descrambled at the receiving end, and then 64b/66b line coding is performed.
  • a sixth embodiment of the present invention relates to a data encoding and transmitting method, and the present embodiment is substantially the same as the first embodiment, except that in the first embodiment, the transmitting end uses 64b/66b line coding, and In the present embodiment, the transmitting end uses 64b/65b line coding. That is to say, 64-bit information data in the information block coded by the 64b/65b line and one bit (ie, important bit) of the generated indication data type are sent to the buffer as input data bits of the FEC encoder. When the data bits in the buffer form an FEC encoded data frame, they are sent to the FEC encoder for encoding, and the important bits generated by the 64b/65b line coding are inverted to obtain the secondary bits in the synchronization header.
  • the 64b/65b line decoding is also used at the receiving end, and the type of information data is judged based on the important bits in the sync header at the time of line decoding.
  • the flow of this embodiment is as shown in FIG. 11, and the scrambled information block is subjected to 64b/65b line coding.
  • a 1-bit data/control head is generated according to the data type of the information block, that is, important. Bit.
  • 64-bit information data encoded by the 64b/65b line and the important bit are buffered and sorted by the codeword, and after the important bit is sent to the non-gate inversion, the secondary bit is obtained and transmitted to the synchronization header buffer/sequence module.
  • the sync header cache/sort module caches and sorts the secondary bits of each block of information. The rest of the process is the same as that of the first embodiment, and details are not described herein again.
  • the operation process performed on the information block in this embodiment is as shown in FIG.
  • the present embodiment is described by taking the 64b/65b line coding as an example. In practical applications, 32b/33b line coding can also be used, so that the present embodiment can be flexibly implemented.
  • a seventh embodiment of the present invention relates to a data encoding and transmitting apparatus, including: an FEC encoding module, configured to perform FEC encoding on a data block in an information block to be transmitted and M important bits in a block header to generate a parity block; a module, configured to send a block of information and a check block corresponding to the block of information.
  • an FEC encoding module configured to perform FEC encoding on a data block in an information block to be transmitted and M important bits in a block header to generate a parity block
  • a module configured to send a block of information and a check block corresponding to the block of information.
  • each bit in the block header is divided into M important bits and N secondary bits according to importance
  • each information block includes a block header and information data
  • the block header size is M+N, and M and N are integers.
  • the block header is a synchronization header, which is composed of two bits for block synchronization, wherein one bit is used for indicating the type of information data in the same information block in addition to the block synchronization. , the bit is an important bit and the other bit is a secondary bit.
  • the embodiment further includes other modules such as a scrambling module, a line encoding module, and a cache sorting module.
  • the scrambling module is configured to scramble the information data; the line coding module is configured to perform line coding on the information data to generate a synchronization header (the synchronization header can be placed at the head end or the tail end of the information), and the information data is synchronized.
  • the important bit in the header is output to the FEC encoding module, and the secondary bit in the synchronization header is output to the transmitting module together with the processing result of the same information block by the FEC encoding module; the cache sorting module is used for inputting to the FEC encoding module.
  • Information is cached and sorted. Specifically, as shown in Fig.
  • the line coding module i.e., the 64b/66b line encoder in the figure
  • the line encoder adds the corresponding sync header according to the type of information (the sync header can be placed at the head end or the end of the message), and then the 64b/66b line encoder transmits the 66-bit information that has been line coded to the corresponding buffer/ In the sorter.
  • the 64-bit information data and the important bits in the generated synchronization header are transmitted to the cache sorting module (ie, the FEC input information buffer/sequencer in the figure), and the information that needs to be input to the FEC encoding module is cached and sorted; Another secondary bit in the sync header is transferred to the sync header cache/sequencer.
  • the cache sorting module ie, the FEC input information buffer/sequencer in the figure
  • Another secondary bit in the sync header is transferred to the sync header cache/sequencer.
  • Each cache/sequencer stores data according to certain rules.
  • the FEC input information buffer/sequencer When the data stored by the FEC input information buffer/sequencer reaches the information length of 65 x K required by the FEC encoding module (ie, the FEC encoder in the figure), the FEC input information buffer sequentially transmits the set of information to the FEC encoder. Then start receiving and storing new blocks of information.
  • the sync header buffer also transmits the sync data of length K to the sending module (ie, the framing module and the code rate adjuster in the figure), and the sending module sends K minors according to certain rules.
  • the bits are stored to the location of the corresponding information module.
  • the FEC encoder After receiving the information group, the FEC encoder encodes the information group according to the selected coding rule to generate a corresponding check word. After the FEC encoding is completed, the FEC encoder transmits the packet to the FEC output information data buffer/sequencer (or directly to the transmitting module), and simultaneously transmits the check word to the check word buffer/sequencer (FEC encoder also The check word can be first transmitted to the check word 64b/66b line encoder to increase the sync header, and then the check word of the added sync header is transferred to the check word buffer/sequencer).
  • the FEC output information data buffer/sequencer and the check word buffer/sequencer transmit the data to the transmitting module after receiving the full data, and the transmitting module reorganizes and frames the information to be transmitted through the included framing module, and passes the included code.
  • the rate adjuster performs rate adjustment on the information constituting the frame form, and then transmits the information to the PMA for transmission.
  • the 64b/66b line encoder performs line coding on the scrambling result output by the scrambling module, but in practical applications, the line coding may be performed by the 64b/66b line encoder first. Then, the scrambling module scrambles the output of the 64b/66b line encoder, and then buffers/sorts the scrambled result through the FEC input information, and outputs the result to the FEC encoder.
  • the transmitting apparatus of the embodiment may further include a filling module for A sequence consisting of information data and important bits that need to be input to the FEC encoding module is buffered, and ZYM (Z minus Y, minus M) predetermined padding bits are inserted at predetermined positions of the sequence to increase the length of the sequence.
  • ZYM Z minus Y, minus M
  • the sequence is output to the FEC encoding module; and a filter is used to remove the padding bit from the encoding result output by the FEC encoding module and output the signal to the transmitting module.
  • ⁇ and ⁇ are positive integers.
  • An eighth embodiment of the present invention relates to a data encoding and transmitting apparatus, and the present embodiment is substantially the same as the seventh embodiment, except that in the seventh embodiment, the FEC encoder transmits the encoded information data to the FEC.
  • the information data buffer/sequencer is output, and the check word is simultaneously transferred to the check word buffer/sequencer, and the FEC output information data buffer/sequencer receives the full data and then transfers the data to the sending module.
  • the structure of the apparatus of this embodiment is as shown in FIG. Compared with the device of the seventh embodiment, the device of the present embodiment is simpler Single.
  • a ninth embodiment of the present invention relates to a data encoding and transmitting apparatus, and the present embodiment is substantially the same as the seventh embodiment, except that in the seventh embodiment, the line encoding module is a 64b/66b line encoder, and In this embodiment, the line coding module is a 64b/65b line encoder. Therefore, the line coding module is configured to perform line coding on the information data to generate important bits in the synchronization header, and output the information data and the important bits in the synchronization header to the FEC coding module.
  • the embodiment further includes an inversion module, configured to perform an inversion operation on the important bits in the synchronization header output by the 64b/65b line encoder, and the result of the inversion operation and the processing result of the same information block by the FEC encoding module. Output to the sending module together.
  • the 64b/65b line encoder performs line coding on the scrambled 64-bit information data.
  • the 64b/65b line encoder generates a 1-bit data/control header (ie, an important bit carrying data type information) based on the type of information and passes the important bit to the FEC input buffer/sequencer. This important bit is then sent to the NOT gate and passed to the sync header cache/sequencer.
  • the 64b/66b line encoder also needs to transmit the line-coded 64-bit information data and an important bit to the FEC input information buffer/sequencer.
  • the remaining devices are identical to the seventh embodiment and will not be described again.
  • a tenth embodiment of the present invention relates to a data encoding and transmitting apparatus, and the present embodiment is substantially the same as the ninth embodiment, except that in the ninth embodiment, the FEC encoder transmits the encoded information data to the FEC.
  • the information data buffer/sequencer is output, and the check word is simultaneously transferred to the check word buffer/sequencer, and the FEC output information data buffer/sequencer receives the full data and then transfers the data to the sending module.
  • the set of information is sequentially transmitted to the FEC encoder, and the set is also The information is transmitted sequentially to the sending module for framing. Therefore, the structure of the apparatus of this embodiment is as shown in FIG.
  • An eleventh embodiment of the present invention relates to a data decoding and receiving apparatus, including: a receiving module, configured to receive an information block and a parity block corresponding to the information block; and an FEC decoding module, configured to receive the received
  • the information data in the information block and the M significant bits in the block header are subjected to FEC decoding using the parity block, and the N minor bits in the block header do not participate in the FEC decoding.
  • each bit in the block header is divided into M important bits and N secondary bits according to importance
  • each information block includes a block header and information data
  • the block header size is M+N
  • M and N are integers.
  • the block header is a synchronization header, which is composed of two bits for block synchronization, wherein one bit is used for indicating information data in the same information block in addition to block synchronization.
  • the bit is an important bit, and the other bit is a secondary bit.
  • the embodiment further includes other modules such as a decoding module and a descrambling module.
  • the receiving module receives the information block and the check block corresponding to the information block by using the included synchronizer, and the synchronizer is configured to perform block synchronization on the received information according to the synchronization header of the information block. Obtaining an information block and a parity block corresponding to the information block according to the result of the block synchronization. Then, the receiving module transmits the received information block and the check block corresponding to the information block to the FEC decoding module.
  • the FEC decoding module decodes the information data in the information block and the important bits carrying the quantity type information in the block header, and transmits the decoded result to the line decoding module, that is, the 64b/66b line decoder in the figure.
  • the 64b/66b line decoder is configured to perform line decoding on the information bits of the information block of the synchronization block and the information block outputted by the FEC decoding module and the important bits in the synchronization header, and according to the important bits in the synchronization header during line decoding. Determine the type of information data.
  • the 64b/66b line decoder directly transmits the secondary bit to the line decoder through the receiving module to obtain the secondary bit, or the device includes a transform module for outputting the FEC decoding module.
  • the significant bit is inverted and the inverted result is output as a secondary bit to the 64b/66b line decoder such that the 64b/66b line decoder obtains the secondary bit.
  • the 64b/66b line decoder outputs the decoded result to the descrambling module, and the descrambling mode The block descrambles the information data.
  • the descrambling module performs descrambling on the information output by the 64b/66b line decoder, but in practical applications, according to the line coding and addition of the information block in the transmitting end.
  • the descrambling module may first descramble the information data output by the FEC decoding module, and then output the descrambling result to the 64b/66b line decoder, and the line is performed by the 64b/66b line decoder. Decoding.
  • the device further includes a padding module for inputting to the FEC. Encoding the information data of the module and buffering the sequence of important bits, inserting ZYM predetermined padding bits at a predetermined position of the sequence, increasing the length of the sequence to Z, and outputting the sequence to the FEC decoding module for decoding; And a filter for removing padding bits from the decoding result output by the FEC decoding module.
  • ⁇ and ⁇ are positive integers.
  • a twelfth embodiment of the present invention relates to a data decoding and receiving apparatus, and the present embodiment is substantially the same as the eleventh embodiment, except that in the eleventh embodiment, the line decoding module is 64b/66b.
  • the line decoder, and in the present embodiment, the line decoding module is a 64b/65b line decoder. Therefore, the line decoding module is configured to perform line decoding on the information data of the information block outputted by the FEC decoding module and the important bits in the synchronization header, and determine the type of the information data according to the important bits in the synchronization header during line decoding.
  • the secondary bits in the block header of the information block are not FEC-encoded, because the same size check block is used to protect less important information bits, so FEC coding can be obtained more.
  • the high coding gain reduces the error probability of important information bits.
  • the design of the present invention can obtain a larger coding gain without increasing the complexity of the implementation, thereby increasing the power budget of the 10G EPON system.
  • the block header can be a sync header, and the bits used to indicate the data type are encoded as important bits by FEC.
  • Code protection the bits used only for block synchronization as secondary bits do not participate in FEC encoding and decoding. Since block synchronization is performed before error correction decoding, only the bits used for block synchronization do not participate in FEC encoding and decoding, which does not affect system performance, but can effectively reduce the amount of information that needs to be protected by the local FEC encoding, using the same size. In the case of a parity block, a larger coding gain can be obtained. Since FEC encoding protection is used for the bits used to indicate the data type, a larger coding gain can increase the correct probability of data type judgment.
  • All bits of the sync header can be generated by line coding like 64b/66b or 32b/34b, or line coding similar to 64b/65b or 32b/33b can be performed to invert the bit indicating the data type to obtain another one of the sync headers. Bits provide a flexible implementation of the present invention.
  • the missing number of predefined padding bits may be filled first, such as all 0s or all 1s, after the required length is complemented. Then FEC encoding or decoding is performed. This can accommodate the case where the length of the FEC encoding or decoding is fixed but exceeds the sum of the lengths of the important bits and the information data in the information block. Since the number of bits to be protected is small, the newly added padding bits are known in advance, and the constraint relationship between the check information and the information to be protected is actually enhanced, so the amount of parity information of the same size is generated higher. Coding gain.
  • padding bits can be removed in the encoding or translation result, thereby reducing unnecessary transmission of padding bits in other processing steps.

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Description

数据编译码和收发方法及装置
技术领域
本发明涉及通信领域， 特别涉及使用前向纠错编码和译码的通信技术。 背景技术
随着通信技术的不断发展， 用户对通信的容量、 速度等各种服务质量的要 求越来越高。 由于接入网是整个电信网中最具有技术挑战性的区域之一， 因此 为了满足用户对带宽日益增长的要求， 实现接入网的高速化、 宽带化和智能化， 各种接入技术层出不穷， 如局域网 （ Local Area Network, 简称 "LAN" )、 数字 用户线（Digital Subscriber Line, 简称 "DSL" )、 混合光纤同轴电缆网-电缆调制 解调器（HFC-Cable Modern ), 电力线上网等等， 然而被认为最有前途的是光接 入技术。 无源光网络（Passive Optical Network, 简称 "PON" ) 由于其易维护、 高带宽、 低成本等优点成为光接入中的佼佼者， 是通过单一平台综合接入语音、 数据、 视频等多种业务的理想物理平台。
PON技术是点到多点的光纤接入技术。 PON由光线路终端、 光纤网络单元 ( Optical Network Unit , 简称 "ONU" ) 和光分配网络 ( Optical Distribution Network, 简称 "ODN" )组成。 其中以太网无源光网络（ Ethernet Passive Optical Network, 简称 'ΈΡΟΝ" )技术是一种比较好的接入技术。 其主要特点在于维护 简单， 成本较低， 较高的传输带宽和高性能价格比。 特别是 ΕΡΟΝ技术能够提 供 1GHz甚至到 10GHz的带宽， 这使得同时传送语音、 数据和视频业务成为可 能。 EPON的这个特性是其他的比如 DSL、 HFC-Cable Modem等接入方式所不 可能具有的特性。
由于 EPON是一种釆用无源光传输的技术， 不使用具有放大和中继功能的 元器件。 因此 EPON网络的传输距离和分支数目依赖于功率预算和各种传输损 耗。 随着传输距离或分支比数目的增加， 传输数据的信噪比（Signal Noise ratio, 简称 "SNR" )逐渐减小， 从而就导致了更多的比特错误。 为了解决这一问题， 在 EPON系统中引入了前向纠错（ Forward Error Correction, 简称 "FEC" )技术 来提高系统的抗干扰能力， 以增大系统的功率预算。
EPON系统中的 FEC的基本工作原理是： 在发送端被传输的以太网帧后附 加上 FEC校验码字， 这些校验码字与被校验的以太网帧数据以某种确定的规则 一旦传输中发生错误， 就会破坏这种关系， 从而自动发现并纠正错误的码。 FEC 技术力求用尽可能少的校验字节纠正尽可能多的错误， 在开销 （增加了校验字 节）和获得的编码增益之间找到一个最佳的平衡点。
在 EPON系统中， 为使发送的数据是接收器可以接收的格式， 在釆用 FEC 技术之前， 需要使用线路编码技术， 该线路编码还必须保证所发送的数据有足 够的切换（即 0、 1之间的变换） 以保证接收端能够恢复时钟。 线路编码器还提 供一种将数据对齐到字的方法， 同时线路可以保持良好的直流平衡。
线路编码机制主要有两种： 数值查找机制和扰码器机制。 在现有的 EPON 系统中，釆用了 8b(比特） /10b的线路编码机制。这是一种数值查找机制。 8b/10b 编码方案的一个很大的缺点是其编码冗余度达到了 25 % , 编码开销很大。 为了 节省编码开销， 在 10GBASE-W、 10GBASE-R等系列标准中已经在物理编码子 层 ( Physical Coding Sublayer, 简称 "PCS" )使用了 64b/66b 线路编码； 在 10GBASE-T标准中在 PCS层使用了 64b/65b线路编码； 而且在由 IEEE802.3av 工作组正在制定的 10GEPON系统中， 也尝试引入 64b/66b或 64b/65b等编码效 率更高的线路编码机制。 这两种线路编码使用了带有非扰码同步字符和控制字 符的扰码方式。 64b/66b编码机制是在 64比特信息的基础上，增加了 2比特的同步字符（同 步头）。 这 2比特同步字符只有 "01" 或 "10" 这两种可能。 其中， 同步字符为 "01" 表示 64比特全部为数据信息； 同步字符为 "10" 表示 64比特信息中包 含数据信息和控制信息。 同步字符为 "00" 或 "11 " 表示传输过程中发生了错 误。 同时， 这种同步字符的使用保证了传输数据每隔 66比特至少变换一次， 这 种方式便于实现块同步（ block synchronization )。 64比特的信息通过一种自同步 加扰机制进行加扰， 最大程度上保证了所传送信息有足够的切换， 便于接收端 的时钟恢复。 与 64b/66b编码机制相比， 不同的是， 64b/65b编码使用 1比特的 数据 /控制字符。 如果数据 /控制字符为 "0" 表示 64比特全部为数据信息； 如果 数据 /控制字符为 "1" 表示 64比特信息中包含数据信息和控制信息。
目前， 针对 10G (千兆） 的 EPON系统中的 PCS层的一种设计方案如图 1 和图 2所示。 图 1为此系统物理层的发送流程图； 图 2为此系统物理层的接收 流程图。
在图 1 中， 以太网数据帧先经过调和子层和 10 千兆以太网媒质无关接口 ( XGMII )处理， 然后再经过 64b/66b线路编码。 这一编码过程是在 64比特的 以太网数据信息的前面添加 2比特的同步字符， 使得数据由原来的 64比特变为 66比特。一般地， 称编码后的 66比特码字为一个块（block )。接着对块（block ) 中的数据和控制信息进行加扰， 成帧， 然后对此帧中的数据进行 FEC编码， 编 码后的数据先后经过物理媒介连接子层 （Physical Medium Attachment, 简称 "PMA" )和物理媒介相关子层（Physical Medium Dependent, 简称 "PMD" ) 后发送出去。 物理层的接收流程为发送流程的逆过程， 如图 2 所示， 在此不再 赘述。
在实现上述方案的过程中， 本发明的发明人发现， 线路编码和 FEC编码所 带来的好处都是以增加冗余信息为代价的。 现有技术是对经过线路编码后的数 据进行 FEC编码， 这意味着 FEC把线路编码的冗余信息也当作 FEC编码的数 据部分进行编码， 从而降低了 FEC编码的性能。 发明内容
本发明实施方式要解决的主要技术问题是提供一种数据编译码和收发方法 及装置， 使得在相同的传输开销下可以提高前向纠错编码的编码增益。
为解决上述技术问题， 本发明的实施方式提供了一种数据编码和发送方法， 该方法包含：
对需要传输的信息块中的信息数据和块头中 M个重要比特进行前向纠错编 码生成校验块， 该信息块块头中 N个次要比特不参与该前向纠错编码； 发送信 息块和对应于该信息块的校验块；
其中， 所述信息块块头中的各比特预先按重要性被划分为 M个重要比特和 N个次要比特， 每个信息块包含块头和信息数据， 块头大小为 M+N, M和 N为 整数， M > 0, N 。
本发明的实施方式还提供了一种数据接收和译码方法， 该方法包含： 接收信息块及对应于该信息块的校验块； 对接收到的信息块中的信息数据 和块头中 M个重要比特使用校验块进行前向纠错译码， 该信息块块头中 N个次 要比特不参与该前向纠错译码；
其中， 所述信息块块头中的各比特预先按重要性被划分为 M个重要比特和 N个次要比特， 每个信息块包含块头和信息数据， 块头大小为 M+N, M和 N为 整数， M > 0, N 。
本发明的实施方式还提供了一种数据编码和发送装置， 包含：
前向纠错编码模块， 用于对需要传输的信息块中的信息数据和块头中 M个 重要比特进行前向纠错编码生成校验块；
发送模块， 用于发送信息块和对应于该信息块的校验块；
其中，信息块块头中的各比特预先按重要性被划分为 M个重要比特和 N个 次要比特，每个信息块包含块头和信息数据，块头大小为 M+N, M和 N为整数， M > 0, N 。
本发明的实施方式还提供了一种数据译码和接收装置， 包含：
接收模块， 用于接收信息块及对应于该信息块的校验块；
前向纠错译码模块， 用于对接收到的信息块中的信息数据和块头中 M个重 要比特使用校验块进行前向纠错译码， 该信息块块头中 N个次要比特不参与该 前向纠错译码；
其中，信息块块头中的各比特预先按重要性被划分为 M个重要比特和 N个 次要比特，每个信息块包含块头和信息数据，块头大小为 M+N, M和 N为整数， M > 0, N 。
本发明实施例对信息块的块头中次要的比特不进行 FEC编码， 因为使用相 同大小的校验块保护较少的重要信息比特， 所以 FEC编码可以得到更高的编码 增益， 降低了重要信息比特的错误概率。 与现有技术相比， 本发明的设计方案 在实现复杂度没有增加的情况下，能够获得更大的编码增益，从而可以增大 10G EPON系统的功率预算。 附图说明
图 1是现有技术中 10G EPON系统中的物理层的数据发送流程图； 图 2是现有技术中 10G EPON系统中的物理层的数据接收流程图； 图 3是根据本发明第一实施方式的数据编码和发送方法的示意图； 图 4是根据本发明第一实施方式的数据编码和发送方法流程图； 图 5是根据本发明第一实施方式的数据编码和发送方法中对信息块的操作 示意图；
图 6是根据本发明第二实施方式的数据接收和译码方法流程图；
图 7是根据本发明第二实施方式的数据接收和译码方法中对信息块的操作 示意图；
图 8是根据本发明第三实施方式的数据编码和发送方法中对信息块的操作 示意图；
图 9是根据本发明第五实施方式的数据编码和发送方法流程图；
图 10是根据本发明第六实施方式的数据编码和发送方法的示意图； 图 11是根据本发明第六实施方式的数据编码和发送方法流程图； 图 12是根据本发明第六实施方式的数据编码和发送方法中对信息块的操作 示意图；
图 13是根据本发明第七实施方式的数据编码和发送装置结构示意图； 图 14是根据本发明第八实施方式的数据编码和发送装置结构示意图； 图 15是根据本发明第九实施方式的数据编码和发送装置结构示意图； 图 16是根据本发明第十实施方式的数据编码和发送装置结构示意图； 图 17是根据本发明第十一实施方式的数据编码和发送装置结构示意图。 具体实施方式
为使本发明的目的、 技术方案和优点更加清楚， 下面将结合附图对本发明 的实施方式作进一步地详细描述。
本发明的第一实施方式涉及一种数据编码和发送方法， 在本实施方式中， 信息块包含的块头为同步头， 该同步头由两个用于块同步的比特组成， 每个信 息块中的信息数据为 64比特。发送端先将 64比特的信息数据进行 64b/66b线路 编码， 生成 2 个比特的同步头， 其中一个比特为重要比特， 该重要比特除用于 块同步外还用于指示该信息块中信息数据的类型， 另一个比特为次要比特。 然 后，将 64比特的信息数据与该重要比特作为 FEC编码器的输入数据比特送入到 緩存器中， 等緩存器中的数据比特构成一个 FEC 编码数据帧时再一并送入到 FEC编码器进行编码； 而同步头中的次要比特不参与该 FEC编码，如图 3所示。
本实施方式的具体流程如图 4所示， 在步骤 410中， 发送端将信息数据从 调和子层以以太网数据帧 （Ethernet packet) 的形式通过以太网媒质无关接口传 送到 64比特信息生成模块， 当模块中的数据达到 64比特时， 生成 64比特的信 息数据。
接着， 进入步骤 420 , 发送端将生成的 64比特的信息数据进行加扰处理， 以在最大程度上保证所传送信息有足够的切换， 便于接收端的时钟恢复。 具体 地说， 当数据从以太网媒质无关接口传送到 64比特信息模块后， 64比特信息模 块以每 64比特为单位将接收数据分成 K小块信息，然后对每小块信息进行加扰， 加扰后的信息如图 5所示， 其中， 信息块用 ( ί = οχ -Κ )表示。
接着， 进入步骤 430 , 发送端将经过加扰处理后的信息数据进行 64b/66b线 路编码。 具体地说， 发送端对每 64比特的信息数据进行 64b/66b线路编码。 线 路编码的过程是在 信息块的头端 （也可以在尾端）加两比特的同步头 （即块 头）， 同步头中的一个比特（如第一个比特）携带了指示 信息块中数据类型的 信息， 因此， 该比特即为重要比特， 另一个比特（如第二个比特） 即为次要比 特。 其中， 数据类型分为纯数据和带控制信息两类， 比如说， 如果重要比特为 "0" 表示 信息块中的信息数据为纯数据， 那么， 重要比特为 " 1 " 即表示 Si 信息块中的信息数据带有控制信息， 反之亦然。 同步头中的次要比特为重要比 特的取反。 线路编码后的信息块如图 5所示。 64b/66b线路编码主要有三个功能。 第一个功能是通过 64b/66b编码中的两 个比特的同步头进行块同步。 同步过程是这样的： 在接收端接收的数据中由于 使用了 64b/66b线路编码， 因此每 66比特中都会有 01或 10的同步比特。 在比 特流的其他地方也会出现这样的比特组合。 对齐程序首先随机选择一个起点， 它首先搜寻有效的同步 （01或者 10组合）， 如果没有找到， 则移动一位然后重 新检测。 一旦找到 01或者 10组合， 则检查该组合之后的第 65和第 66个比特 是否为同样的组合（即 01或者 10组合）， 如果是， 则计数器增 1 , 继续往后检 测。 如果在一行中能够连续检测到足够多的同步符号， 而且没有发生错误， 则 确定对齐。 如果检测过程中出现任何错误， 则计数器清零。 第二个功能是保证 所传送的数据的电平有足够的切换， 便于在接收端进行时钟恢复。 第三个功能 是利用同步头来表明所传送的 64比特的信息类型。 比如说， 同步头为 "01" 则 表示所传送的 64比特信息全部为数据， 同步头为 "10" 则表示所传送的 64比 特信息中包含控制信息。 本实施方式以 64b/66b线路编码为例进行说明， 在实际 应用中， 也可以釆用 32b/34b线路编码， 使得本实施方式可灵活实现。
接着， 在步骤 440和步骤 440'中， 发送端对 信息块进行緩存和排序。 具 体地说，将 信息块中经过加扰处理的 64比特信息和同步头中的重要比特传送 到码字緩存 /排序模块， 码字緩存 /排序模块对接收到的数据进行緩存处理， 并将 接收的数据进行排序， 组成一个 FEC编码帧； 将 信息块的同步头中的次要比 特传送到同步头緩存 /排序模块， 进行緩存和排序。 如图 5所示， 对已加同步头 的信息块进行緩存和排序， 当緩存到 K个信息块（即 66 χ Κ个比特） 时， 再把 这组信息中的经过加扰处理的长度为 64 χ Κ个比特的信息数据和长度为 K个比 特的重要比特传送到码字緩存 /排序模块， 进行緩存和排序处理， 组成一个 FEC 编码帧； 把这组信息中的长度为 K个比特的次要比特传送到同步头緩存 /排序模 块， 进行緩存和排序处理， 由此可见， 同步头中的次要比特不进行 FEC编码。 这是因为， 64b/66b编码的第三个功能 (标识信息块是纯数据还是携带控制信息 ) 只需使用两比特同步头中的一个便可以完成， 而且同步头中的两个比特总是保 持着确定的关系， 即两个比特异或为 1 , 因此如果知道了同步头中的一个比特， 对这个比特取反便可以得到同步头中的另外一个比特， 所以， 可以将同步头中 的一个重要比特来参与 FEC编码， 另一个次要比特不进行 FEC编码。
接着， 进入步骤 450 , 发送端对组成的 FEC编码帧进行 FEC编码， 也就是 说， 根据组成的 FEC编码帧生成相对应的校验字。 校验字和信息之间存在着约 束关系， 正是由于这种约束关系增强了信息块的抗干扰能力。 如图 5 所示， 对 FEC编码进行 FEC编码， 生成相应的校验比特块为 ( i = 0, 1 , ...M )。
由于只对同步头中的一个重要比特进行 FEC编码， 因此， 在使用相同大小 的校验块情况下， 能够获得更大的编码增益。 而且， 对用于指示数据类型的重 要比特使用 FEC编码保护， 更大的编码增益可以提高对数据类型判断的正确概 率。
需要说明的是， 可选地， 校验比特块还可以被传送到校验字同步头模块， 校验字同步头模块为每个校验比特块 加上 2比特的同步头 Parity— header— 1和 Parity— header— 2。校验比特同步头是为了将 FEC编码码字中的信息数据和校验信 息区分开来， 即用于区分 块和 块。 本实施方式中为每个校验比特块加上了 2比特的同步头。
接着， 进入步骤 460, 完成 FEC编码后， FEC码字被传送到成帧模块， 成 帧模块还需要接收经过同步头緩存和排序的 K个次要比特，进行重组和成帧后， 以帧的形式传送到 PMA进行发送。如图 5所示，将包含同步头的 信息块和对 应于该信息块的校验块进行重组和成帧，进行码率调和后再传送到 PMA进行发 送。 不难发现，由于在本实施方式中，对信息块的块头中次要的比特不进行 FEC 编码， 使用相同大小的校验块保护较少的重要信息比特， 所以 FEC编码可以得 到更高的编码增益， 降低了重要信息比特的错误概率。 与现有技术相比， 本实 施方式在实现复杂度没有增加的情况下， 能够获得更大的编码增益， 从而可以 增大 EPON系统的功率预算。
具体地说， 在现有技术中， 釆用的 FEC编码是对 66 X K比特的信息进行编 码， 其生成的校验字对 66 χΚ比特的信息进行保护。 而本实施方式中， 釆用的 FEC编码是对 65 X K比特的信息进行 FEC编码，所生成的校验码长度与现有技 术相同， 并只对 65 X K比特的信息 （与现有技术相比减少了 K个比特 )进行保 护， 因此增加了校验字对信息比特的保护性， 降低了信息比特的错误概率。 而 且， 增加了接收端对 64b/66b编码块中的 64比特信息数据类型判断的准确性。
这是因为， 在现有技术中， 只有当同步头的两个比特为 "01" 或 "10" 时 接收端的线路编码块才开始判断。 而当两个比特为 "00" 或 "11" 时则无法判 断， 因此其正确判断的概率/^确)为： 正确） =(1- )(1- ） =1- 2 + 2, 为现有 方案每比特的错误概率。 而本实施方式中， 接收端对信息类型的判断只通过对 参与 FEC编码的同步头进行判断。 其正确判断的概率 P '(正确)为： P (正确） = 1 , 为本实施方式中每比特的错误概率。 由于本实施方式使用相同数量的校验字 码保护较少的信息数据， 因而降低了信息比特的错误概率， 即 。 当 非常小时 （在光通讯中， pe ( p'e ) 的取值一般为 10— 12 ), 则：
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^\-2pe <\-pe =p(]£ 因此， 增加了接收端对 64b/66b编码块中的 64比特信息数据类型判断的准 确性。
本发明的第二实施方式涉及一种数据接收和译码方法， 本实施方式对应于 第一实施方式的发送和编码方式。 具体流程如图 6所示。
在步骤 610中， 接收端的 PMA将从 PMD接收的信息进行帧同步， 帧同步 的方法是利用 64b/66b编码块中的 2比特的同步头 "01" 或 "10" 完成信息的帧 同步的， 根据块同步的结果获取包含同步头的信息块及对应于该信息块的校验 块。
在完成帧同步后， 进入步骤 620, 信息块被传送到 FEC码字排序模块进行 FEC码字排序。 具体地说， FEC码字排序模块根据发送端的信息块中的同步字 头参与编码的规则， 将信息块的同步头中的次要比特去掉， 将信息块分解为包 含同步头中的重要比特、信息数据和校验块的信息组，该信息组称为 FEC码字， 进行 FEC码字排序。 如图 7所示， 完成帧同步的信息包含信息块和对应该信息 块的校验信息以及校验同步头。 根据校验同步头的信息来区分 FEC码字中的 信息块和 信息块，同时将 信息块的同步头中的重要比特和校验同步头去掉， 然后其余的信息送入 FEC码字緩存器， 进行緩存和排序。
接着， 进入步骤 630, 将已排序的 FEC码字进行 FEC译码， 在译码过程将 信息块中的一个重要比特和 64比特的信息数据恢复出来， 同时将冗余的校验 信息， 即 块去掉。 如图 7所示， FEC译码后的信息只包含 信息块和 信息 块的同步头中的一个重要比特。
接着， 进入步骤 640, 将经过 FEC译码后的信息进行分段， 也就是说， 将 经过 FEC译码后的信息分为 K段， 每段包含 64比特的信息数据， 和同步头中 的一个重要比特。
接着， 进入步骤 650, 将分段后的 K个信息块进行线路译码。 具体地说， 对同步头中次要比特连同 FEC译码所得的信息块的信息数据和同步头中的重要 比特进行 64b/66b线路译码， 线路译码时根据同步头中的重要比特判断 64比特 的信息数据的类型。 其中， 同步头中的次要比特是进行接收时得到的同步头中 的次要比特， 或者是根据 FEC译码后得到的重要比特经取反后得到的比特。 经 线路译码后的信息如图 7所示。
接着， 进入步骤 660, 对经过线路译码后的信息进行解扰， 然后将经解扰后 的信息通过以太网媒质无关接口传送调和子层。
由此可见， 将仅用于块同步的比特作为次要比特不参与 FEC编码和译码， 由于块同步在 FEC译码之前进行，所以仅用于块同步的比特不参与 FEC编码和 译码不会影响系统性能， 但可以有效减少需要通地 FEC编码保护的信息量， 在 使用相同大小的校验块情况下， 能够获得更大的编码增益。 因为对用于指示数 据类型的比特使用 FEC编码保护， 更大的编码增益可以提高对数据类型判断的 正确概率。
本发明的第三实施方式涉及一种数据编码和发送方法， 本实施方式与第一 实施方式大致相同， 其区别在于， 在第一实施方式中， 参与 FEC编码的信息长 度为 65 x K个比特， 满足 FEC编码所需的长度， 而在本实施方式中， 满足 FEC 编码所需的长度为 66 x K个比特， 因此， 需要在信息数据与重要比特组成的序 列的基础上， 在该序列的预定位置插入 K个预定的填充比特（填充比特全为 0 或全为 1 ) , 使该序列的长度满足 FEC编码所需的长度。
具体地说， 由于生产商在开发硬件的过程中往往只配置一种固定码率和数 据长度的 FEC编码器， 比如参与 FEC编码的数据长度为 66 X K比特，这种 FEC 编码方式要求的数据长度的配置是假设经过 64b/66b 线路编码后的码字全部参 与 FEC编码。 因此， 当信息块的个数达到 K时， 信息数据的长度（64 χ Κ比特） 与与重要比特的长度（K比特）之和将小于要求的长度（66 χ Κ比特）。 所以， 在本实施方式中， 在每个信息块中， 在重要比特之后， 信息数据之前， 即原先 的次要比特的位置处）， 插入 1个预定的填充比特（如 0比特）。 使得当信息块 的个数的达到 K时， 能够满足 FEC编码所需的长度。 由于是在信息块特定的位 置填充 "0" , 因此经过 FEC编码后的信息中的填充的 "0"信息可以通过缩短码 过滤器去掉， 这些 "0" 信息在信道中不进行传输， 如图 8所示。
由于只有 65 个比特是需要认定的， 所填充的 "0" 实际上增强了校验信息 与需要译码的信息之间的约束关系， 相对于 66个比特需要认定的情况， 相同大 'J、的校验信息量会产生更高的编码增益。
本发明的第四实施方式涉及一种数据接收和译码方法， 本实施方式对应于 第四实施方式的数据编码和发送方法。 本实施方式与第二实施方式大致相同， 其区别在于， 在本实施方式中， 在去除掉次要比特信息后， 对信息数据与重要 比特组成的序列进行 FEC译码之前， 需要在该序列的预定位置插入在发送端中 填充的 K个预定比特，使该序列的长度增加到 FEC译码所需的长度。也就是说， 先在同步头中的次要比特位置处填充 "0" , 再对填充了 K个 "0" 后的该序列进 行 FEC译码。 FEC译码后， 再从译码结果中去除填充比特 "0"。
不难发现， 在第三与第四实施方式中， 当信息块中重要比特与信息数据的 长度之和不足 FEC编码或译码所需要的长度时， 先填充所缺数目的预定义的填 充比特， 补足所需长度后再进行 FEC编码或译码， 以适应 FEC编码或译码的长 度是固定的但又超过信息块中重要比特与信息数据的长度之和的情况。 因为需 要保护的比特数比特少， 新增的填充比特是预先知道的， 实际上增强了校验信 息与需要保护的信息之间的约束关系， 所以相同大小的校验信息量会产生更高 的编码增益。 只有在需要传输的 信息块緩存到能够组成一个 FEC 编码帧时， 再进行 FEC 编码。 而在本实施方式中， 为了缩短通信的时延， 在緩存的数据不足时， 通过在緩存中填入填充块， 及时触发 FEC编码操作的执行， 在 FEC编码之后， 从编码结果中去除填充块， 以避免传输不需要的数据。
本发明的第五实施方式涉及一种数据编码和发送方法， 本实施方式与第一 实施方式大致相同， 其区别在于， 在第一实施方式中， 发送端先将信息块进行 加扰后， 再进行 64b/66b线路编码， 而在本实施方式中， 发送端先将信息块进行 64b/66b线路编码后， 再对线路编码后的信息块进行加扰。 也就是说， 发送端先 将信息块进行 64b/66b线路编码配置同步头， 然后经 64b/66b线路编码后的 64 比特的信息数据进行加扰， 而带信息类型的同步头中的重要比特则传送到码字 緩存 /排序模块进行緩存和排序， 另一同步头中的次要比特则传送到同步头緩存 / 排序模块进行緩存和排序， 其余流程与第一实施方式相同， 如图 9 所示。 相应 地， 在接收端需要先对信息块中的 64比特信息数据进行解扰， 再进行 64b/66b 线路编码。
本发明的第六实施方式涉及一种数据编码和发送方法， 本实施方式与第一 实施方式大致相同， 其区别在于， 在第一实施方式中， 发送端釆用 64b/66b线路 编码， 而在本实施方式中， 发送端釆用 64b/65b 线路编码。 也就是说， 将经过 64b/65b线路编码后的信息块中的 64比特信息数据和生成的指示数据类型的一 个比特 (即重要比特 ), 作为 FEC编码器的输入数据比特送入到緩存器中， 等緩 存器中的数据比特构成一个 FEC编码数据帧时再一并送入到 FEC编码器进行编 码， 并将 64b/65b线路编码生成的重要比特取反后得到同步头中的次要比特， 如 图 10所示。 相应地， 在接收端也釆用 64b/65b线路译码， 在线路译码时根据同 步头中的重要比特判断信息数据的类型。 本实施方式的流程如图 11所示， 将经加扰后的信息块进行 64b/65b线路编 码， 在线路编码过程中， 根据该信息块的数据类型生成 1比特的数据 /控制头， 即重要比特。 并将经 64b/65b线路编码后的 64比特信息数据和该重要比特进行 码字緩存和排序， 经该重要比特送入非门取反后得到次要比特， 传送到同步头 緩存 /排序模块， 同步头緩存 /排序模块对各信息块的次要比特进行緩存和排序。 其余流程与第一实施方式相同， 在此不再赘述。 本实施方式中对信息块进行的 操作过程如图 12所示。
需要说明的是， 本实施方式以釆用 64b/65b线路编码为例进行说明， 在实际 应用中， 也可以釆用 32b/33b线路编码， 使得本实施方式可灵活实现。
本发明的第七实施方式涉及一种数据编码和发送装置， 包含： FEC 编码模 块，用于对需要传输的信息块中的信息数据和块头中 M个重要比特进行 FEC编 码生成校验块； 发送模块， 用于发送信息块和对应于该信息块的校验块。 其中， 信息块块头中的各比特预先按重要性被划分为 M个重要比特和 N个次要比特， 每个信息块包含块头和信息数据， 块头大小为 M+N, M和 N为整数， M > 0, N 10 在本实施方式中， 块头是同步头， 由两个用于块同步的比特组成， 其中一 个比特除用于块同步外还用于指示同一信息块中信息数据的类型， 该比特为重 要比特， 另一个比特为次要比特。 另外， 本实施方式还包含加扰模块、 线路编 码模块、 緩存排序模块等其它模块。
其中， 加扰模块， 用于对信息数据进行加扰； 线路编码模块用于对信息数 据进行线路编码生成同步头（同步头可放置于信息的头端或尾端）， 并将信息数 据和同步头中的重要比特输出到 FEC 编码模块， 将同步头中的次要比特与该 FEC 编码模块对同一信息块的处理结果一起输出到发送模块； 緩存排序模块用 于对需要输入到 FEC编码模块的信息进行緩存和排序。 具体地说， 如图 13所示， 线路编码模块（即图中的 64b/66b线路编码器） 对经加扰后的 64比特信息数据进行线路编码。 线路编码器按照信息类型加上相 应的同步头 （同步头可放置于信息的头端或尾端）， 然后 64b/66b线路编码器把 已进行线路编码的 66比特的信息传送到相应的緩存 /排序器中。 其中， 把 64比 特的信息数据和生成的同步头中的重要比特传送到緩存排序模块 （即图中的 FEC输入信息緩存 /排序器 ), 对需要输入到 FEC编码模块的信息进行緩存和排 序； 将同步头中的另一次要比特传送到同步头緩存 /排序器中。 各緩存 /排序器按 照一定的规则储存数据。
当 FEC输入信息緩存 /排序器存储的数据达到 FEC编码模块（即图中的 FEC 编码器） 所要求的信息长度 65 x K时， FEC输入信息緩存器把这组信息顺序传 送到 FEC编码器， 然后开始接收和储存新的信息块。 与之相对应的是， 同步头 緩存器也同时把长度为 K的同步数据传送到发送模块（即图中的成帧模块和码 率调和器 ),发送模块按照一定的规则把 K个次要比特储存到与之相对应的信息 模块的位置。
FEC编码器在接收到信息组后，按照所选定的编码规则对信息组进行编码， 生成相对应的校验字。 FEC编码完成后， FEC编码器将信息组传送到 FEC输出 信息数据緩存 /排序器 (或直接发传送给发送模块 ), 同时将校验字传送到校验字 緩存 /排序器（FEC编码器也可以先将校验字传送到校验字 64b/66b线路编码器 增加同步头， 然后把已加同步头的校验字传送到校验字緩存 /排序器）。 FEC输出 信息数据緩存 /排序器和校验字緩存 /排序器接收满数据后将数据传送到发送模 块， 发送模块通过包含的成帧模块对需要发送的信息进行重组和成帧， 通过包 含的码率调和器对组成帧形式的信息进行码率调和后发送到 PMA, 进行发送。
由于本实施方式中， 只对同步头中的一个重要比特进行 FEC编码， 因此， 在使用相同大小的校验块情况下， 能够获得更大的编码增益。 而且， 对用于指 示数据类型的重要比特使用 FEC编码保护， 更大的编码增益可以提高对数据类 型判断的正确概率。
需要说明的是，在本实施方式中 64b/66b线路编码器是对加扰模块输出的加 扰结果进行线路编码的，但在实际应用中， 也可以先由 64b/66b线路编码器进行 线路编码， 然后， 加扰模块再对 64b/66b线路编码器输出的结果进行加扰， 再将 加扰结果通过 FEC输入信息緩存 /排序后， 输出到 FEC编码器。
另外， 值得一提的是， 如果信息块中信息数据的长度 Y与重要比特数目 M 之和小于 FEC编码所需的长度 Z, 那么， 本实施方式的发送装置中还可以包含 填充模块， 用于对需要输入到 FEC编码模块的信息数据与重要比特组成的序列 进行緩存， 在该序列的预定位置插入 Z-Y-M ( Z减去 Y, 再减去 M )个预定的 填充比特， 使该序列的长度增加到 Z, 以适应 FEC编码或译码的长度是固定的 但又超过信息块中重要比特与信息数据的长度之和的情况。 然后， 再将该序列 输出到 FEC编码模块； 和过滤器， 用于从 FEC编码模块输出的编码结果中去除 填充比特后输出到发送模块。 其中， Υ、 Ζ为正整数。
本发明的第八实施方式涉及一种数据编码和发送装置， 本实施方式与第七 实施方式大致相同， 其区别在于， 在第七实施方式中， FEC 编码器将编码后的 信息数据传送到 FEC输出信息数据緩存 /排序器， 同时将校验字传送到校验字緩 存 /排序器， FEC输出信息数据緩存 /排序器接收满数据后再将数据传送到发送模 块。 而在本实施方式中， 由 FEC 输入信息数据緩存 /排序器在存储的数据达到 FEC编码器所要求的信息长度 65 X Κ时，将这组信息顺序传送到 FEC编码器的 同时， 也将这组信息顺序传送到发送模块等待成帧。 因此， 本实施方式的装置 结构如图 14所示。 与第七实施方式的装置相较而言， 本实施方式的装置更为简 单。
本发明的第九实施方式涉及一种数据编码和发送装置， 本实施方式与第七 实施方式大致相同， 其区别在于， 在第七实施方式中， 线路编码模块为 64b/66b 线路编码器， 而在本实施方式中， 线路编码模块为 64b/65b线路编码器。 因此， 该线路编码模块用于对信息数据进行线路编码生成同步头中的重要比特， 将信 息数据和同步头中的重要比特输出到 FEC编码模块。 另外， 本实施方式中还包 含取反模块，用于对 64b/65b线路编码器输出的同步头中的重要比特进行取反操 作， 取反操作的结果与 FEC编码模块对同一信息块的处理结果一起输出到发送 模块。
具体地说， 如图 15所示， 64b/65b线路编码器对经加扰后的 64比特信息数 据进行线路编码。 64b/65b线路编码器会根据信息类型生成 1比特的数据 /控制头 (即携带数据类型信息的重要比特）， 并将该重要比特传送到 FEC输入緩存 /排 序器。 然后将此重要比特送入非门后， 再传送到同步头緩存 /排序器。 64b/66b 线路编码器同样需要将线路编码后的 64比特的信息数据和一个重要比特传送到 FEC输入信息緩存 /排序器。其余装置与第七实施方式完全相同，在此不再赘述。
本发明的第十实施方式涉及一种数据编码和发送装置， 本实施方式与第九 实施方式大致相同， 其区别在于， 在第九实施方式中， FEC 编码器将编码后的 信息数据传送到 FEC输出信息数据緩存 /排序器， 同时将校验字传送到校验字緩 存 /排序器， FEC输出信息数据緩存 /排序器接收满数据后再将数据传送到发送模 块。 而在本实施方式中， 由 FEC 输入信息数据緩存 /排序器在存储的数据达到 FEC编码器所要求的信息长度 65 X K时，将这组信息顺序传送到 FEC编码器的 同时， 也将这组信息顺序传送到发送模块等待成帧。 因此， 本实施方式的装置 结构如图 16所示。 本发明的第十一实施方式涉及一种数据译码和接收装置， 包含： 接收模块， 用于接收信息块及对应于该信息块的校验块； FEC译码模块， 用于对接收到的 信息块中的信息数据和块头中 M个重要比特使用校验块进行 FEC译码，该信息 块块头中 N个次要比特不参与该 FEC译码。 其中， 信息块块头中的各比特预先 按重要性被划分为 M个重要比特和 N个次要比特，每个信息块包含块头和信息 数据， 块头大小为 M+N, M和 N为整数， M > 0, N > 1„ 在本实施方式中， 块 头是同步头， 由两个用于块同步的比特组成， 其中一个比特除用于块同步外还 用于指示同一信息块中信息数据的类型， 该比特为重要比特， 另一个比特为次 要比特。 另外， 本实施方式还包含译码模块和解扰模块等其它模块。
具体地说， 如图 17所示， 接收模块中通过包含的同步器接收信息块及对应 于该信息块的校验块， 该同步器用于对收到的信息根据信息块的同步头进行块 同步， 根据块同步的结果获取信息块及对应于该信息块的校验块。 然后， 接收 模块将接收到的信息块及对应于该信息块的校验块传送给 FEC译码模块。 FEC 译码模块对信息块中的信息数据和块头中携带数量类型信息的重要比特进行译 码，将译码后的结果传送给线路译码模块，即图中的 64b/66b线路译码器。 64b/66b 线路译码器用于对同步头中次要比特连同 FEC译码模块输出的信息块的信息数 据和同步头中的重要比特进行线路译码， 线路译码时根据同步头中的重要比特 判断信息数据的类型。
其中， 64b/66b线路译码器通过接收模块将该次要比特直接传送给本线路译 码器， 获得该次要比特， 或者， 本装置中包含变换模块， 用于对 FEC译码模块 输出的重要比特进行取反，将取反的结果作为次要比特输出到 64b/66b线路译码 器， 使得该 64b/66b线路译码器获得该次要比特。
然后， 64b/66b线路译码器将线路译码后的结果输出到解扰模块， 由解扰模 块对信息数据进行解扰。
需要说明的是，在本实施方式中解扰模块是对 64b/66b线路译码器输出的信 息进行解扰的， 但在实际应用中， 根据在发送端中的对信息块的线路编码和加 扰的先后顺序，也可以由解扰模块先对 FEC译码模块输出的信息数据进行解扰， 再将解扰结果输出到 64b/66b线路译码器，由 64b/66b线路译码器进行线路译码。
另外， 值得一提的是， 如果信息块中信息数据的长度 Y与重要比特数目 M 之和小于 FEC译码所需的长度 Z, 那么， 本装置还包含填充模块， 用于对需要 输入到 FEC编码模块的信息数据与重要比特组成的序列进行緩存， 在该序列的 预定位置插入 Z-Y-M个预定的填充比特， 使该序列的长度增加到 Z, 将该序列 输出到 FEC译码模块进行译码； 和过滤器， 用于从 FEC译码模块输出的译码结 果中去除填充比特。 其中， Υ、 Ζ为正整数。
本发明的第十二实施方式涉及一种数据译码和接收装置， 本实施方式与第 十一实施方式大致相同， 其区别在于， 在第十一实施方式中， 线路译码模块为 64b/66b线路译码器， 而在本实施方式中， 线路译码模块为 64b/65b线路译码器。 因此， 该线路译码模块用于对 FEC译码模块输出的信息块的信息数据和同步头 中的重要比特进行线路译码， 线路译码时根据同步头中的重要比特判断信息数 据的类型。
综上所述， 在本发明的实施方式中， 对信息块的块头中次要的比特不进行 FEC编码， 因为使用相同大小的校验块保护较少的重要信息比特， 所以 FEC编 码可以得到更高的编码增益， 降低了重要信息比特的错误概率。 与现有技术相 比， 本发明的设计方案在实现复杂度没有增加的情况下， 能够获得更大的编码 增益， 从而可以增大 10G EPON系统的功率预算。
块头可以是同步头， 将用于指示数据类型的比特作为重要比特通过 FEC编 码保护， 将仅用于块同步的比特作为次要比特不参与 FEC编码和译码。 因为块 同步在纠错译码之前进行， 所以仅用于块同步的比特不参与 FEC编码和译码不 会影响系统性能， 但可以有效减少需要通地 FEC编码保护的信息量， 在使用相 同大小的校验块情况下， 能够获得更大的编码增益。 因为对用于指示数据类型 的比特使用 FEC编码保护， 更大的编码增益可以提高对数据类型判断的正确概 率。
可以通过类似 64b/66b或 32b/34b的线路编码生成同步头的全部比特， 也可 以进行类似 64b/65b或 32b/33b的线路编码后对指示数据类型的比特取反得到同 步头中的另一比特， 为本发明提供了灵活实现方式。
通过对信息数据的加扰， 可以在最大程度上保证所传送信息有足够的切换， 便于时钟恢复。
在信息块中重要比特与信息数据的长度之和不足 FEC编码或译码所需要的 长度时， 可以先填充所缺数目的预定义的填充比特， 如全 0或全 1 , 补足所需长 度后再进行 FEC编码或译码。这样可以适应 FEC编码或译码的长度是固定的但 又超过信息块中重要比特与信息数据的长度之和的情况。 因为需要保护的比特 数比特少， 新增的填充比特是预先知道的， 实际上增强了校验信息与需要保护 的信息之间的约束关系， 所以相同大小的校验信息量会产生更高的编码增益。
在 FEC编码或译码之后， 可以在编码或译结果中去除填充比特， 从而减少 填充比特在其它处理环节不必要的传输。
虽然通过参照本发明的某些优选实施方式， 已经对本发明进行了图示和描 述， 但本领域的普通技术人员应该明白， 可以在形式上和细节上对其作各种改 变， 而不偏离本发明的精神和范围。

Claims

权 利 要 求
1. 一种数据编码和发送方法， 其特征在于，
对需要传输的信息块中的信息数据和块头中 M个重要比特进行前向纠错编 码生成校验块， 该信息块块头中 N个次要比特不参与该前向纠错编码； 发送所 述信息块和对应于该信息块的校验块；
其中， 所述信息块块头中的各比特预先按重要性被划分为 M个重要比特和 N个次要比特， 每个信息块包含块头和信息数据， 块头大小为 M+N, M和 N为 整数， M > 0, N 。
2. 根据权利要求 1所述的数据编码和发送方法， 其特征在于， 所述块头是 同步头， 由两个用于块同步的比特组成， 其中一个比特除用于块同步外还用于 指示同一信息块中信息数据的类型， 该比特为所述重要比特， 另一个比特为所 述次要比特。
3. 根据权利要求 2所述的数据编码和发送方法， 其特征在于， 在进行所述 前向纠错编码之前还包含以下步骤：
4. 根据权利要求 3所述的数据编码和发送方法， 其特征在于， 所述线路编 码是 64b/66b编码或 32b/34b编码。
5. 根据权利要求 2所述的数据编码和发送方法， 其特征在于， 在进行所述 前向纠错编码之前还包含以下步骤：
对所述信息数据进行线路编码生成所述同步头中的重要比特， 通过对重要 比特进行预定运算得到该同步头中的次要比特。
6. 根据权利要求 5所述的数据编码和发送方法， 其特征在于， 所述预定运 算是取反。
7. 根据权利要求 5所述的数据编码和发送方法， 其特征在于， 所述线路编 码是 64b/65b编码或 32b/33b编码。
8.根据权利要求 3至 7中任一项所述的数据编码和发送方法，其特征在于， 在进行所述线路编码之前， 或所述线路编码与所述前向纠错编码之间， 还包含 以下步骤：
对所述信息数据进行加扰。
9. 根据权利要求 8所述的数据编码和发送方法， 其特征在于， 被加扰的所 述信息数据是以太网数据帧；
在所述前向纠错编码的步骤之后， 所述发送的步骤之前， 还包含以下步骤： 对所述信息块和对应于该信息块的校验块进行重组和成帧；
以帧的形式发送所述信息块和对应于该信息块的校验块。
10. 根据权利要求 1至 7中任一项所述的数据编码和发送方法， 其特征在 于，如果所述信息块中信息数据的长度 Y与重要比特数目 M之和小于所述前向 纠错编码所需的长度 Z, 还包含以下步骤：
在所述信息数据与重要比特组成的序列的基础上， 在该序列的预定位置插 入 Z-Y-M个预定的填充比特， 使该序列的长度增加到 Z, 对该序列进行所述前 向纠错编码， 该前向纠错编码产生的编码结果包括该序列及对应于该序列的校 验块；
进行所述前向纠错编码之后， 从编码结果中去除所述预定的填充比特； 其中， Υ、 Ζ为正整数。
11. 根据权利要求 10所述的数据编码和发送方法， 其特征在于， 所述填充 比特全为 0或全为 1。
12. 一种数据接收和译码方法， 其特征在于， 接收信息块及对应于该信息块的校验块； 对接收到的所述信息块中的信息 数据和块头中 M个重要比特使用所述校验块进行前向纠错译码， 该信息块块头 中 N个次要比特不参与该前向纠错译码；
其中， 所述信息块块头中的各比特预先按重要性被划分为 M个重要比特和 N个次要比特， 每个信息块包含块头和信息数据， 块头大小为 M+N, M和 N为 整数， M > 0, N 。
13. 根据权利要求 12所述的数据接收和译码方法， 其特征在于， 所述块头 是同步头， 由两个用于块同步的比特组成， 其中一个比特除用于块同步外还用 于指示同一信息块中信息数据的类型， 该比特为所述重要比特， 另一个比特为 所述次要比特；
所述接收信息块及对应于该信息块的校验块的步骤包含以下子步骤： 对收到的信息根据信息块的同步头进行块同步；
根据块同步的结果获取所述信息块及对应于该信息块的校验块。
14. 根据权利要求 13所述的数据接收和译码方法， 其特征在于， 进行所述 前向纠错译码后还包含以下步骤：
对所述同步头中次要比特连同所述前向纠错译码所得的信息块的信息数据 和同步头中的重要比特进行线路译码， 线路译码时根据所述同步头中的重要比 特判断所述信息数据的类型。
15. 根据权利要求 14所述的数据接收和译码方法， 其特征在于， 参加所述 线路译码的所述次要比特是进行所述接收时得到的同步头中的次要比特， 或者 是根据前向纠错译码后得到的所述重要比特经预定变换得到的变换结果。
16. 根据权利要求 13所述的数据接收和译码方法， 其特征在于， 进行所述 前向纠错译码后还包含以下步骤： 对所述前向纠错译码所得的信息块的信息数据和同步头中的重要比特进行 线路译码， 线路译码时根据所述同步头中的重要比特判断所述信息数据的类型。
17. 根据权利要求 14至 16中任一项所述的数据接收和译码方法， 其特征 在于， 在进行所述线路译码之后， 或者所述前向纠错译码和所述线路译码之间， 还包含以下步骤：
对所述信息数据进行解扰。
18. 根据权利要求 12至 16中任一项所述的数据接收和译码方法， 其特征 在于，如果所述信息块中信息数据的长度 Y与重要比特数目 M之和小于所述前 向纠错译码所需的长度 Z, 还包含以下步骤：
在所述信息数据与重要比特组成的序列的基础上， 在该序列的预定位置插 入 Z-Y-M个预定的填充比特， 使该序列的长度增加到 Z, 对该序列使用所述校 验块进行所述前向纠错译码， 再从译码结果中去除所述填充比特；
其中， Υ、 Ζ为正整数。
19. 一种数据编码和发送装置， 其特征在于， 包含：
前向纠错编码模块， 用于对需要传输的信息块中的信息数据和块头中 Μ个 重要比特进行前向纠错编码生成校验块；
发送模块， 用于发送所述信息块和对应于该信息块的校验块；
其中， 所述信息块块头中的各比特预先按重要性被划分为 Μ个重要比特和
Ν个次要比特， 每个信息块包含块头和信息数据， 块头大小为 M+N, Μ和 Ν为 整数， Μ > 0, Ν 。
20. 根据权利要求 19所述的数据编码和发送装置， 其特征在于， 所述块头 是同步头， 由两个用于块同步的比特组成， 其中一个比特除用于块同步外还用 于指示同一信息块中信息数据的类型， 该比特为所述重要比特， 另一个比特为 所述次要比特。
21. 根据权利要求 20所述的数据编码和发送装置， 其特征在于， 还包含： 第一线路编码模块， 用于对所述信息数据进行线路编码生成所述同步头中 所有比特， 将所述信息数据和同步头中的重要比特输出到所述前向纠错编码模 块， 将所述同步头中的次要比特与所述前向纠错编码模块对同一信息块的处理 结果一起输出到所述发送模块。
22. 根据权利要求 20所述的数据编码和发送装置， 其特征在于， 还包含： 第二线路编码模块， 用于对所述信息数据进行线路编码生成所述同步头中 的重要比特， 将所述信息数据和同步头中的重要比特输出到所述前向纠错编码 模块；
取反模块， 用于对所述第二线路编码模块输出的同步头中的重要比特进行 取反操作， 取反操作的结果与所述前向糾错编码模块对同一信息块的处理结果 一起输出到所述发送模块。
23. 根据权利要求 21或 22所述的数据编码和发送装置， 其特征在于， 还 包含：
加扰模块， 用于对信息数据进行加扰；
所述加扰模块的加扰结果输出到所述第一或第二线路编码模块， 或者， 所述加扰模块对所述第一或第二线路模块输出的信息数据进行加扰， 再将 加扰结果输出到所述前向纠错编码模块。
24. 根据权利要求 19至 22中任一项所述的数据编码和发送装置， 其特征 在于，如果所述信息块中信息数据的长度 Y与重要比特数目 M之和小于所述前 向纠错编码所需的长度 Z, 所述装置还包含：
填充模块， 对需要输入到所述前向纠错编码模块的所述信息数据与重要比 特组成的序列进行緩存， 在该序列的预定位置插入 Z-Y-M个预定的填充比特， 使该序列的长度增加到 Z, 再将该序列输出到所述前向纠错编码模块；
过滤器， 用于从所述前向纠错编码模块输出的编码结果中去除所述填充比 特后输出到所述发送模块；
其中， Υ、 Ζ为正整数。
25. 根据权利要求 19至 22中任一项所述的数据编码和发送装置， 其特征 在于， 所述发送模块包含：
成帧模块， 用于对需要发送的信息进行重组和成帧；
码率调和器， 用于对组成帧形式的信息进行码率调和后发送。
26. 一种数据译码和接收装置， 其特征在于， 包含：
接收模块， 用于接收信息块及对应于该信息块的校验块；
前向纠错译码模块， 用于对接收到的所述信息块中的信息数据和块头中 Μ 个重要比特使用所述校验块进行前向纠错译码， 该信息块块头中 Ν个次要比特 不参与该前向纠错译码；
其中， 所述信息块块头中的各比特预先按重要性被划分为 Μ个重要比特和 Ν个次要比特， 每个信息块包含块头和信息数据， 块头大小为 M+N, Μ和 Ν为 整数， Μ > 0, Ν 。
27. 根据权利要求 26所述的数据译码和接收装置， 其特征在于， 所述块头 是同步头， 由两个用于块同步的比特组成， 其中一个比特除用于块同步外还用 于指示同一信息块中信息数据的类型， 该比特为所述重要比特， 另一个比特为 所述次要比特；
所述接收模块中包含：
同步器， 用于对收到的信息根据信息块的同步头进行块同步， 根据块同步 的结果获取所述信息块及对应于该信息块的校验块。
28. 根据权利要求 27所述的数据译码和接收装置， 其特征在于， 还包含： 第一线路译码模块， 用于对所述同步头中次要比特连同所述前向纠错译码 模块输出的信息块的信息数据和同步头中的重要比特进行线路译码， 线路译码 时根据所述同步头中的重要比特判断所述信息数据的类型。
29. 根据权利要求 28所述的数据译码和接收装置， 其特征在于， 所述接收 模块将所述同步头中次要比特输出到所述第一线路译码模块， 或者，
所述装置还包含变换模块， 用于对所述前向纠错译码模块输出的所述重要 比特进行预定变换， 将变换结果作为所述次要比特输出到所述第一线路译码模 块。
30. 根据权利要求 26所述的数据译码和接收装置， 其特征在于， 还包含： 第二线路译码模块， 用于对所述前向纠错译码模块输出的信息块的信息数 据和同步头中的重要比特进行线路译码， 线路译码时根据所述同步头中的重要 比特判断所述信息数据的类型。
31. 根据权利要求 28至 30中任一项所述的数据译码和接收装置， 其特征 在于， 还包含解扰模块， 用于对所述信息数据进行解扰；
所述解扰模块对所述第一或第二线路译码模块输出的信息数据进行解扰， 或者， 所述解扰模块对所述前向糾错译码模块输出的信息数据进行解扰， 再将 解扰结果输出到所述线路译码模块。
32. 根据权利要求 26至 30中任一项所述的数据译码和接收装置， 其特征 在于，如果所述信息块中信息数据的长度 Y与重要比特数目 M之和小于所述前 向纠错译码所需的长度 Z, 所述装置还包含：
填充模块， 用于对需要输入到所述前向纠错编码模块的所述信息数据与重 要比特组成的序列进行緩存， 在该序列的预定位置插入 Z-Y-M个预定的填充比 特， 使该序列的长度增加到 Z, 将该序列输出到所述前向纠错译码模块；
过滤器， 用于从所述前向纠错译码模块输出的译码结果中去除所述填充比 特；
其中， Υ、 Ζ为正整数。
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