KR101334946B1 - 금속 실리사이드막의 형성 방법 - Google Patents

금속 실리사이드막의 형성 방법 Download PDF

Info

Publication number
KR101334946B1
KR101334946B1 KR1020127006625A KR20127006625A KR101334946B1 KR 101334946 B1 KR101334946 B1 KR 101334946B1 KR 1020127006625 A KR1020127006625 A KR 1020127006625A KR 20127006625 A KR20127006625 A KR 20127006625A KR 101334946 B1 KR101334946 B1 KR 101334946B1
Authority
KR
South Korea
Prior art keywords
film
annealing
metal
gas
wafer
Prior art date
Application number
KR1020127006625A
Other languages
English (en)
Other versions
KR20120040746A (ko
Inventor
미키오 스즈키
타카시 니시모리
히데키 유아사
Original Assignee
도쿄엘렉트론가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 도쿄엘렉트론가부시키가이샤 filed Critical 도쿄엘렉트론가부시키가이샤
Publication of KR20120040746A publication Critical patent/KR20120040746A/ko
Application granted granted Critical
Publication of KR101334946B1 publication Critical patent/KR101334946B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/42—Silicides
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/56—After-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Organic Chemistry (AREA)
  • Metallurgy (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Chemical Vapour Deposition (AREA)

Abstract

금속 실리사이드막의 형성 방법은 표면에 실리콘 부분을 가지는 기판을 준비하는 공정(단계 1)과, 질소를 함유하는 금속 화합물을 성막 원료로서 이용한 CVD에 의해 실리콘 부분의 표면에 금속막을 성막하는 공정(단계 2)과, 그 후, 기판에 수소 가스 분위기에서 어닐링을 실시하여 금속막과 실리콘 부분과의 반응에 의해 금속 실리사이드를 형성하는 공정(단계 3)을 가진다.

Description

금속 실리사이드막의 형성 방법{METHOD FOR FORMATION OF METAL SILICIDE FILM}
본 발명은 화학 증착법(CVD)에 의해 금속막을 성막한 다음 어닐링하여 금속 실리사이드막을 형성하는 금속 실리사이드막의 형성 방법에 관한 것이다.
최근, 반도체 디바이스에는 진보된 동작의 고속화와 저소비 전력화가 요구되고 있어, 예를 들면 MOS형 반도체의 소스 및 드레인의 콘택트부 또는 게이트 전극의 저저항화를 실현하기 위하여, 살리사이드 프로세스에 의해 실리사이드를 형성하고 있다. 이러한 실리사이드로서, 실리콘의 소비량이 적고 저저항화가 가능한 니켈 실리사이드(NiSi)가 주목되고 있다.
NiSi막의 형성에는 실리콘(Si) 기판 또는 폴리실리콘막 상에 스퍼터링 등의 물리 증착법(PVD)에 의해 니켈(Ni)막을 성막한 다음, 불활성 가스 중에서 어닐링하여 반응시키는 방법이 다용되고 있다(예를 들면, 일본특허공개공보 평9-153616호).
그러나, 반도체 디바이스의 미세화에 수반하여 PVD에서는 스텝 커버리지가 나쁘다고 하는 결점이 있어, Ni막을 스텝 커버리지가 양호한 CVD에 의해 성막하는 방법이 검토되고 있다(예를 들면, 국제공개특허 제2007/116982호).
Ni막을 CVD로 성막할 시의 성막 원료(프리커서)로서는 니켈 아미디네이트와 같은 질소(N)를 함유한 유기 금속 재료가 존재하는데, N를 함유한 프리커서를 이용하여 Ni막을 성막할 경우에는 막 중에 N가 유입되어 Ni막 성막 시에 동시에 니켈 나이트라이드(NixN)도 형성되어, 그 후에 어닐링을 행해도 실리사이드가 형성되기 어렵다. 이 때문에, PVD로 Ni막을 성막한 후 또는 N가 포함되지 않은, 예를 들면 Ni(PF3)4를 원료로 한 CVD로 Ni막을 성막한 후에는 수십 초의 어닐링으로 실리사이드화가 가능한 반면, N를 함유한 프리커서를 이용하여 Ni막을 성막할 경우에는 수십분의 어닐링이 필요하다고 하는 문제점이 있다.
이러한 문제점은 N를 함유하는 화합물을 이용하여 다른 금속의 실리사이드를 형성할 경우에도 마찬가지로 존재한다.
따라서, 본 발명의 목적은 질소를 함유하는 금속 화합물을 성막 원료로 하여 형성된 금속막을 어닐링하여 하지(下地)의 실리콘 부분과의 반응에 의해 금속 실리사이드막을 형성할 시에, 단시간에 금속 실리사이드막을 형성할 수 있는 금속 실리사이드막의 형성 방법을 제공하는 것에 있다.
본 발명의 일 측면에 따르면, 표면에 실리콘 부분을 가지는 기판을 준비하는 공정과, 질소를 함유하는 금속 화합물을 성막 원료로서 이용한 CVD에 의해 상기 기판의 상기 실리콘 부분의 표면에, 상기 금속 화합물을 구성하는 금속으로 이루어지는 금속막을 성막하는 공정과, 그 후, 상기 기판에 수소 가스 분위기에서 어닐링을 실시하여 상기 금속막과 상기 실리콘 부분과의 반응에 의해 금속 실리사이드를 형성하는 공정을 가지는 금속 실리사이드막의 형성 방법이 제공된다.
또한, 본 발명의 다른 측면에 따르면, 컴퓨터 상에서 동작하고, 실리사이드막 형성 장치를 제어하기 위한 프로그램이 기억된 기억 매체로서, 상기 프로그램은 실행 시에, 표면에 실리콘 부분을 가지는 기판을 준비하는 공정과, 질소를 함유하는 금속 화합물을 성막 원료로서 이용한 CVD에 의해 상기 기판의 상기 실리콘 부분의 표면에, 상기 금속 화합물을 구성하는 금속으로 이루어지는 금속막을 성막하는 공정과, 그 후, 상기 기판에 수소 가스 분위기에서 어닐링을 실시하여 상기 금속막과 상기 실리콘 부분과의 반응에 의해 금속 실리사이드를 형성하는 공정을 가지는 금속 실리사이드막의 형성 방법이 행해지도록, 컴퓨터에 상기 실리사이드막의 형성 장치를 제어시키는 기억 매체가 제공된다.
도 1은 본 발명의 일 실시예에 따른 실리사이드막의 형성 방법을 나타낸 순서도이다.
도 2는 본 발명의 일 실시예에 따른 실리사이드막의 형성 방법을 실시하기 위한 실리사이드막 형성 장치의 일례를 도시한 모식도이다.
도 3은 도 2의 실리사이드막 형성 장치에 탑재된 성막 유닛을 도시한 단면도이다.
도 4는 도 2의 실리사이드막 형성 장치에 탑재된 어닐링 장치를 도시한 단면도이다.
도 5는 SiO2 웨이퍼 상에 Ni(II)(tBu-AMD)2를 성막 원료로서 이용하여 성막한 Ni막의 X 선 회절(XRD)의 측정 결과, 막 두께 및 비저항의 값을 나타낸 도면이다.
도 6a는 SiO2 웨이퍼 상에 Ni(II)(tBu-AMD)2를 성막 원료로서 이용하여 Ni막을 성막한 다음, NH3 어닐링을 행했을 경우의 어닐링 후의 막의 X 선 회절(XRD) 결과 및 막의 비저항의 값을 나타낸 도면이다.
도 6b는 SiO2 웨이퍼 상에 Ni(II)(tBu-AMD)2를 성막 원료로서 이용하여 Ni막을 성막한 다음, H2 어닐링을 행했을 경우의 어닐링 후의 막의 X 선 회절(XRD) 결과 및 막의 비저항의 값을 나타낸 도면이다.
도 7a는 Si 웨이퍼 상에 Ni(II)(tBu-AMD)2를 성막 원료로서 이용하여 Ni막을 성막한 다음, NH3 어닐링을 행했을 경우의 어닐링 후의 막의 X 선 회절(XRD) 결과 및 막의 비저항의 값을 나타낸 도면이다.
도 7b는 Si 웨이퍼 상에 Ni(II)(tBu-AMD)2를 성막 원료로서 이용하여 Ni막을 성막한 다음, H2 어닐링을 행했을 경우의 어닐링 후의 막의 X 선 회절(XRD) 결과 및 막의 비저항의 값을 나타낸 도면이다.
도 8a는 Si 웨이퍼 상에 Ni(II)(tBu-AMD)2를 성막 원료로서 이용하여 Ni막을 성막한 다음, H2 어닐링, NH3 어닐링, Ar 어닐링을 450℃에서 행했을 경우의 어닐링 후의 막의 X 선 회절(XRD) 결과를 나타낸 도면이다.
도 8b는 Si 웨이퍼 상에 Ni(II)(tBu-AMD)2를 성막 원료로서 이용하여 Ni막을 성막한 다음, H2 어닐링, NH3 어닐링, Ar 어닐링을 500℃에서 행했을 경우의 어닐링 후의 막의 X 선 회절(XRD) 결과를 나타낸 도면이다.
도 8c는 Si 웨이퍼 상에 Ni(II)(tBu-AMD)2를 성막 원료로서 이용하여 Ni막을 성막한 다음, H2 어닐링, NH3 어닐링, Ar 어닐링을 550℃에서 행했을 경우의 어닐링 후의 막의 X 선 회절(XRD) 결과를 나타낸 도면이다.
도 9는 Si 웨이퍼 상에 Ni(II)(tBu-AMD)2를 성막 원료로서 이용하여 Ni막을 성막한 다음, H2 어닐링, NH3 어닐링, Ar 어닐링을 450℃, 500℃, 550℃에서 행했을 경우의 단면의 SEM 사진이다.
도 10은 Si 웨이퍼 상에 Ni(II)(tBu-AMD)2를 성막 원료로서 이용하여 Ni막을 성막한 다음, H2 어닐링, NH3 어닐링, Ar 어닐링을 450℃, 500℃, 550℃에서 행했을 경우의 단면의 SEM 사진이다.
도 11은 Si 웨이퍼 상에, Ni(II)(tBu-AMD)2를 성막 원료로서 이용하여 Ni막을 성막한 다음, H2 어닐링, NH3 어닐링, Ar 어닐링을 행했을 경우의 어닐링 온도와 비저항값과의 관계를 나타낸 도면이다.
도 12는 어닐링 가스, 어닐링 온도, 저항값, SEM 사진으로부터 구해진 막 두께 및 비저항값을 정리하여 나타낸 도면이다.
도 13a는 as depo의 Ni막의 XPS 분석 결과를 나타낸 도면이다.
도 13b는 450℃에서의 H2 어닐링 후의 Ni막의 XPS 분석 결과를 나타낸 도면이다.
도 13c는 450℃에서의 Ar 어닐링 후의 Ni막의 XPS 분석 결과를 나타낸 도면이다.
도 14a는 as depo의 Ni막의 XPS 분석 결과를 나타낸 도이다.
도 14b는 550℃에서의 H2 어닐링 후의 Ni막의 XPS 분석 결과를 나타낸 도면이다.
도 14c는 550℃에서의 Ar 어닐링 후의 Ni막의 XPS 분석 결과를 나타낸 도면이다.
이하에, 첨부 도면을 참조하여 본 발명의 실시예에 대하여 설명한다.
본 실시예에서는 금속 실리사이드로서 니켈 실리사이드를 형성하는 경우에 대하여 설명한다. 도 1은 본 발명의 일 실시예에 따른 금속 실리사이드막의 형성 방법을 나타낸 순서도이다.
도 1에 나타낸 바와 같이, 우선 표면에 실리콘 부분을 가지는 반도체 웨이퍼(이하, 단순히 웨이퍼라고 함)를 준비한다(단계 1). 소스 및 드레인에 니켈 실리사이드막을 형성할 경우에 실리콘 부분은 실리콘 기판이며, 게이트 전극으로서 니켈 실리사이드를 형성할 경우에 실리콘 부분은 폴리실리콘막이다.
이어서, 질소(N)를 함유하는 Ni 화합물로 이루어지는 성막 원료(프리커서)를 이용하여 웨이퍼 표면에 CVD에 의해 Ni막을 성막한다(단계 2). 성막 원료로서 이용되는 N를 함유하는 Ni 화합물로서는 니켈 아미디네이트를 이용할 수 있다. 니켈 아미디네이트로서는 Ni(II)N, N’-디터셔리 부틸아미디네이트(Ni(II)(tBu-AMD)2), Ni(II)N, N’-디이소프로필 아미디네이트(Ni(II)(iPr-AMD)2), Ni(II)N, N’-디에틸 아미디네이트(Ni(II)(Et-AMD)2), Ni(II)N, N’-디메틸 아미디네이트(Ni(II)(Me-AMD)2) 등을 들 수 있다.
성막 원료로서 니켈 아미디네이트를 이용하여 CVD에 의해 Ni막을 성막할 경우에는 성막 원료와 함께 환원 가스로서 NH3 가스 단독 또는 NH3 가스 ＋ H2 가스를 공급하고, 웨이퍼를 바람직하게는 120 ~ 280℃로 가열하여 웨이퍼 표면에서 반응을 일으켜 Ni막을 성막한다. 이 때의 CVD는 열CVD여도 좋고, 플라즈마 CVD여도 좋다. 이 때, 성막 원료로서 N를 함유하는 Ni 화합물을 이용하고 있기 때문에, Ni막 중에는 성막 원료에 유래하는 N가 잔존하여, 니켈 나이트라이드(NixN)가 생성된다.
Ni막을 성막한 다음, 웨이퍼에 대하여 수소 가스(H2 가스) 분위기에서 실리사이드화를 위한 어닐링 처리를 행한다(단계 3). 이와 같이, H2 가스 분위기에서 어닐링을 행함으로써, 막 중에 유입된 H에 의해 Ni막 중의 N 또는 그 외의 불순물이 신속하게 제거되고, 웨이퍼의 실리콘 부분의 Si와 그 위의 Ni막의 Ni과의 반응이 촉진된다. 이 때문에, 신속하게 니켈 실리사이드(NiSi)막이 형성된다. 이 H2 가스 분위기에서의 어닐링 처리의 온도는 450 ~ 550℃의 범위가 바람직하다.
이어서, 상기 실시예에 따른 니켈 실리사이드막의 형성 방법을 실시하기 위한 장치의 일례에 대하여 설명한다. 도 2는 본 발명의 일 실시예에 따른 금속 실리사이드막의 형성 방법을 실시하기 위한 장치의 일례를 도시한 모식도이다. 이 실리사이드막 형성 장치는 CVD-Ni막의 성막과 수소 가스 분위기에서의 어닐링 처리를 진공을 깨지 않고 in-situ로 연속하여 실시할 수 있는 멀티 챔버 타입이다.
이 실리사이드막 형성 장치는 진공으로 유지되어 있는 성막 유닛(1) 및 어닐링 처리 유닛(2)을 구비하고 있고, 이들 유닛(1, 2)은 진공으로 유지된 반송실(5)에 게이트 밸브(G)를 개재하여 접속되어 있다. 또한, 반송실(5)에는 로드록실(6, 7)이 게이트 밸브(G)를 개재하여 접속되어 있다. 로드록실(6, 7)의 반송실(5)과 반대측에는 대기 분위기의 반입출실(8)이 접속되어 있고, 반입출실(8)의 로드록실(6, 7)의 접속 부분과 반대측에는 웨이퍼(W)를 수용 가능한 캐리어(C)를 장착하는· 3 개의 캐리어 장착 포트(9, 10, 11)가 설치되어 있다.
반송실(5) 내에는 성막 유닛(1), 어닐링 처리 유닛(2), 로드록실(6, 7)에 대하여 웨이퍼(W)의 반입출을 행하는 반송 장치(12)가 설치되어 있다. 이 반송 장치(12)는 반송실(5)의 대략 중앙에 설치되어 있고, 회전 및 신축 가능한 회전·신축부(13)의 선단에 반도체 웨이퍼(W)를 지지하는 2 개의 지지 암(14a, 14b)을 가지고 있고, 이들 2 개의 지지 암(14a, 14b)은 서로 반대 방향을 향하도록 회전·신축부(13)에 장착되어 있다.
반입출실(8) 내에는 캐리어(C)에 대한 웨이퍼(W)의 반입출 및 로드록실(6, 7)에 대한 웨이퍼(W)의 반입출을 행하는 반송 장치(16)가 설치되어 있다. 이 반송 장치(16)는 다관절 암 구조를 가지고 있고, 캐리어(C)의 배열 방향을 따라 레일(18) 상을 주행 가능하게 되어 있어, 그 선단의 지지 암(17) 상에 웨이퍼(W)를 재치(載置)하여 그 반송을 행한다.
이 실리사이드막 형성 장치는 각 구성부를 제어하는 제어부(20)를 가지고 있다. 이 제어부(20)는 마이크로 프로세서(컴퓨터)를 구비한 프로세스 콘트롤러(21)와 유저 인터페이스(22)와 기억부(23)를 가지고 있다. 프로세스 콘트롤러(21)에는 니켈 실리사이드막 형성 장치의 각 구성부가 전기적으로 접속되어 제어되는 구성으로 되어 있다. 유저 인터페이스(22)는 프로세스 콘트롤러(21)에 접속되어 있고, 오퍼레이터가 실리사이드막 형성 장치의 각 구성부를 관리하기 위하여 커멘드의 입력 조작 등을 행하는 키보드 또는 실리사이드막 형성 장치의 각 구성부의 가동 상황을 가시화하여 표시하는 디스플레이 등으로 이루어져 있다. 기억부(23)도 프로세스 콘트롤러(21)에 접속되어 있고, 이 기억부(23)에는 실리사이드막 형성 장치에서 실행되는 각종 처리를 프로세스 콘트롤러(21)의 제어로 실현하기 위한 제어 프로그램 또는 처리 조건에 따라 실리사이드막 형성 장치의 각 구성부에 소정의 처리를 실행시키기 위한 제어 프로그램, 즉 처리 레시피 또는 각종 데이터베이스 등이 저장되어 있다. 처리 레시피는 기억부(23) 내의 기억 매체(도시하지 않음)에 기억되어 있다. 기억 매체는 하드 디스크 등이 고정적으로 설치되어 있는 것이어도 좋고, CDROM, DVD, 플래쉬 메모리 등의 가반성인 것이어도 좋다. 또한, 다른 장치로부터, 예를 들면 전용회선을 거쳐 레시피를 적절히 전송시키도록 해도 좋다.
그리고, 필요에 따라 유저 인터페이스(22)로부터의 지시 등으로 소정의 처리 레시피를 기억부(23)로부터 호출하여 프로세스 콘트롤러(21)에 실행시킴으로써, 프로세스 콘트롤러(21)의 제어 하에서 실리사이드막 형성 장치에서의 원하는 처리가 행해진다.
성막 유닛(1)은, 도 3의 개략 단면도에 도시한 바와 같이, 기밀하게 구성된 대략 원통 형상의 챔버(31)를 가지고 있고, 그 내에는 피처리 기판인 웨이퍼(W)를 수평하게 지지하기 위한 서셉터(32)가 후술하는 배기실의 저부(底部)로부터 그 중앙하부에 달하는 원통 형상의 지지 부재(33)에 의해 지지된 상태로 배치되어 있다. 이 서셉터(32)는 AlN 등의 세라믹으로 이루어져 있다. 또한, 서셉터(32)에는 히터(35)가 매설되어 있고, 이 히터(35)에는 히터 전원(36)이 접속되어 있다. 또한, 서셉터(32)의 상면 근방에는 열전대(37)가 설치되어 있고, 열전대(37)의 신호는 히터 콘트롤러(38)로 전송되도록 되어 있다. 그리고, 히터 콘트롤러(38)는 열전대(37)의 신호에 따라 히터 전원(36)으로 지령을 송신하고, 히터(35)의 가열을 제어하여 웨이퍼(W)를 소정의 온도로 제어하도록 되어 있다. 서셉터(32)의 내부의 히터(35)의 상방에는 고주파 전력 인가용의 전극(57)이 매설되어 있다. 이 전극(57)에는 정합기(58)를 개재하여 고주파 전원(59)이 접속되어 있고, 필요에 따라 전극(57)에 고주파 전력을 인가하여 플라즈마를 생성하여, 플라즈마 CVD를 실시하는 것도 가능하게 되어 있다. 또한, 서셉터(32)에는 3 개의 웨이퍼 승강 핀(도시하지 않음)이 서셉터(32)의 표면에 대하여 돌출 및 함몰 가능하게 설치되어 있고, 웨이퍼(W)를 반송할 시에 서셉터(32)의 표면으로부터 돌출된 상태가 된다.
챔버(31)의 천벽(天壁)(31a)에는 원형의 홀(31b)이 형성되어 있고, 이로부터 챔버(31) 내로 돌출되도록 샤워 헤드(40)가 삽입되어 있다. 샤워 헤드(40)는 후술하는 가스 공급 기구(60)로부터 공급된 성막용의 가스를 챔버(31) 내로 토출시키기 위한 것이며, 그 상부에는 성막 원료 가스로서 N를 함유하는 Ni 화합물, 예를 들면 Ni(II)N, N’-디터셔리 부틸아미디네이트(Ni(II)(tBu-AMD)2)와 같은 니켈 아미디네이트가 도입되는 제 1 도입로(41)와, 챔버(31) 내로 환원 가스로서 NH3 가스 또는 NH3 가스 ＋ H2 가스가 도입되는 제 2 도입로(42)를 가지고 있다.
샤워 헤드(40)의 내부에는 상하 2 단으로 공간(43, 44)이 형성되어 있다. 상측의 공간(43)에는 제 1 도입로(41)가 연결되어 있고, 이 공간(43)으로부터 제 1 가스 토출로(45)가 샤워 헤드(40)의 저면(底面)까지 연장되어 있다. 하측의 공간(44)에는 제 2 도입로(42)가 연결되어 있고, 이 공간(44)으로부터 제 2 가스 토출로(46)가 샤워 헤드(40)의 저면까지 연장되어 있다. 즉, 샤워 헤드(40)는 성막 원료로서의 Ni 화합물 가스와 환원 가스가 각각 독립적으로 토출로(45 및 46)로부터 토출되도록 되어 있다.
챔버(31)의 저벽에는 하부를 향해 돌출되는 배기실(51)이 설치되어 있다. 배기실(51)의 측면에는 배기관(52)이 접속되어 있고, 이 배기관(52)에는 진공 펌프 또는 압력 제어 밸브 등을 가지는 배기 장치(53)가 접속되어 있다. 그리고, 이 배기 장치(53)를 작동시킴으로써 챔버(31) 내를 소정의 감압 상태로 하는 것이 가능하게 되어 있다.
챔버(31)의 측벽에는 웨이퍼 반송실(5)과의 사이에서 웨이퍼(W)의 반입출을 행하기 위한 반입출구(55)와, 이 반입출구(55)를 개폐하는 게이트 밸브(G)가 설치되어 있다. 또한, 챔버(31)의 벽부에는 히터(56)가 설치되어 있고, 성막 처리 시에 챔버(31)의 내벽의 온도를 제어 가능하게 되어 있다.
가스 공급 기구(60)는 N를 함유하는 Ni 화합물, 예를 들면 니켈 아미디네이트인 Ni(II)N, N’-디터셔리 부틸아미디네이트(Ni(II)(tBu-AMD)2)를 성막 원료로서 저류하는 성막 원료 탱크(61)를 가지고 있다. 성막 원료 탱크(61)의 주위에는 히터(61a)가 설치되어 있어, 탱크(61) 내의 성막 원료를 적절한 온도로 가열할 수 있도록 되어 있다.
성막 원료 탱크(61)에는 상방으로부터 버블링 가스인 Ar 가스를 공급하기 위한 버블링 배관(62)이 성막 원료에 침지되도록 하여 삽입되어 있다. 버블링 배관(62)에는 Ar 가스 공급원(63)이 접속되어 있고, 유량 제어기로서의 매스 플로우 콘트롤러(64) 및 그 전후의 밸브(65)가 개재되어 있다. 또한, 성막 원료 탱크(61)내에는 원료 가스 송출 배관(66)이 상방으로부터 삽입되어 있고, 이 원료 가스 송출 배관(66)의 타단은 샤워 헤드(40)의 제 1 도입로(41)에 접속되어 있다. 원료 가스 송출 배관(66)에는 밸브(67)가 개재되어 있다. 또한, 원료 가스 송출 배관(66)에는 성막 원료 가스의 응축 방지를 위한 히터(68)가 설치되어 있다. 그리고, 버블링 가스인 Ar 가스가 성막 원료로 공급됨으로써, 성막 원료 탱크(61) 내에서 성막 원료가 버블링에 의해 기화되고, 생성된 성막 원료 가스가 원료 가스 송출 배관(66) 및 제 1 도입로(41)를 거쳐 샤워 헤드(40) 내로 공급된다.
또한, 버블링 배관(62)과 원료 가스 송출 배관(66)의 사이는 바이패스 배관(78)에 의해 접속되어 있고, 이 배관(78)에는 밸브(79)가 개재되어 있다. 버블링 배관(62) 및 원료 가스 송출 배관(66)에서의 배관(78) 접속 부분의 하류측에는 각각 밸브(65a, 67a)가 개재되어 있다. 그리고, 밸브(65a, 67a)를 닫고 밸브(79)를 개방함으로써, Ar 가스 공급원(63)으로부터의 아르곤 가스를 버블링 배관(62), 바이패스 배관(78), 원료 가스 송출 배관(66)을 거쳐 퍼지 가스 등으로서 챔버(31) 내로 공급하는 것이 가능하게 되어 있다.
샤워 헤드(40)의 제 2 도입로(42)에는 환원 가스를 공급하는 환원 가스 공급 배관(70)이 접속되어 있고, 환원 가스 공급 배관(70)에는 밸브(71)가 설치되어 있다. 이 환원 가스 공급 배관(70)은 분기 배관(70a, 70b)으로 분기되어 있고, 분기 배관(70a)에는 NH3 가스 공급원(72)이 접속되고, 분기 배관(70b)에는 H2 가스 공급원(73)이 접속되어 있다. 또한, 분기 배관(70a)에는 유량 제어기로서의 매스 플로우 콘트롤러(74) 및 그 전후의 밸브(75)가 개재되어 있고, 분기 배관(70b)에는 유량 제어기로서의 매스 플로우 콘트롤러(76) 및 그 전후의 밸브(77)가 개재되어 있다. 또한, 필요에 따라 전극(57)에 고주파 전력을 인가하여 플라즈마 CVD를 실시할 경우에는 도시되어 있지 않지만, 환원 가스 공급 배관(70)에는 분기 배관을 더 증설하고, 이 분기 배관에 매스 플로우 콘트롤러 및 그 전후의 밸브를 개설하여, 플라즈마 착화용의 Ar 가스 공급원을 설치하는 것이 바람직하다.
어닐링 처리 유닛(2)은, 도 4의 개략 단면도에 도시한 바와 같이, 기밀하게 구성된 대략 원통 형상의 챔버(91)를 가지고 있고, 그 내의 저부에는 피처리 기판인 웨이퍼(W)를 수평하게 지지하기 위한 서셉터(92)가 배치되어 있다. 이 서셉터(92)는 AlN 등의 세라믹으로 이루어져 있고, 그 내부에는 히터(95)가 매설되어 있고, 이 히터(95)에는 히터 전원(96)이 접속되어 있다. 또한, 서셉터(92)의 상면 근방에는 열전대(97)가 설치되어 있고, 열전대(97)의 신호는 히터 콘트롤러(98)로 전송되도록 되어 있다. 그리고, 히터 콘트롤러(98)는 열전대(97)의 신호에 따라 히터 전원(96)으로 지령을 송신하고, 히터(95)의 가열을 제어하여 웨이퍼(W)를 소정의 온도로 제어하도록 되어 있다. 또한, 서셉터(92)에는 3 개의 웨이퍼 승강 핀(도시하지 않음)이 서셉터(92)의 표면에 대하여 돌출 및 함몰 가능하게 설치되어 있고, 웨이퍼(W)를 반송할 시에 서셉터(92)의 표면으로부터 돌출된 상태가 된다.
챔버(91)의 측벽 상부에는 가스 도입부(101)가 설치되어 있고, 가스 도입부(101)에는 배관(102)을 개재하여 H2 가스 공급원(103)이 접속되어 있다. 배관(102)에는 유량 제어기로서의 매스 플로우 콘트롤러(104) 및 그 전후의 밸브(105)가 개재되어 있다. 또한, 도시되어 있지 않지만, 후술하는 실험을 위한 각종 어닐링(NH3 어닐링, Ar 어닐링)을 행하기 위하여, 배관(102)은 복수로 분기되어, 각각의 분기로에 매스 플로우 콘트롤러 및 그 전후에 밸브가 개설된 NH3 가스 공급원 또는 Ar 가스 공급원이 설치되어 있어도 좋다.
챔버(91)의 저부에는 배기관(106)이 접속되어 있고, 이 배기관(106)에는 진공 펌프 또는 압력 제어 밸브 등을 가지는 배기 장치(107)가 접속되어 있다. 그리고, 이 배기 장치(107)를 작동시킴으로써, 챔버(91) 내를 소정의 감압 상태로 하는 것이 가능하게 되어 있다. 챔버(91)의 측벽에는 웨이퍼 반송실(5)과의 사이에서 웨이퍼(W)의 반입출을 행하기 위한 반입출구(108)와, 이 반입출구(108)를 개폐하는 게이트 밸브(G)가 설치되어 있다.
이상과 같이 구성되는 실리사이드막 형성 장치에서는 캐리어(C)로부터 반입출실(8)의 반송 장치(16)에 의해 표면에 실리콘 부분을 가지는 웨이퍼(W)를 취출하여, 로드록실(6, 7) 중 어느 하나로 반송한다. 이어서, 웨이퍼(W)가 반송된 로드록실을 진공 배기한 다음, 반송실(5)의 반송 장치(12)에 의해 그 웨이퍼(W)를 취출하고, 우선 성막 유닛(1)으로 반송하여, 웨이퍼(W)에 N를 함유하는 Ni 화합물을 성막 원료로써 CVD-Ni막을 성막한다. 그 후, Ni막을 성막한 웨이퍼(W)를 반송 장치(12)에 의해 어닐링 처리 유닛(2)으로 반송하고, 거기서 수소 분위기에서의 어닐링 처리를 행한다. 이에 의해, 웨이퍼(W) 표면의 실리콘 부분에 니켈 실리사이드(NiSi)막이 형성된다. 그리고, 니켈 실리사이드(NiSi)막이 형성된 후의 웨이퍼(W)를 반송 장치(12)에 의해 어닐링 처리 유닛(2)으로부터 취출하여, 로드록실(6, 7) 중 어느 하나로 반송하고, 그 내를 대기 분위기로 한 다음, 반송 장치(16)에 의해 그 웨이퍼(W)를 취출하여 캐리어(C)에 수납한다.
성막 유닛(1)에서 성막 처리를 행함에 있어서는, 우선 게이트 밸브(G)를 열어 반송 장치(12)에 의해 표면에 실리콘 부분을 가지는 웨이퍼(W)를 반입출구(55)를 거쳐 챔버(31) 내로 반입하고, 서셉터(32) 상에 재치(載置)한다. 이어서, 히터(35)에 의해 서셉터(32)를 120 ~ 280℃로 가열한 상태에서, 챔버(31) 내를 배기 장치(53)에 의해 배기하여 챔버(31) 내의 압력을 40 ~ 1330 Pa(0.3 ~ 10 Torr)로 한다. 이 상태에서, 성막 원료 탱크(61) 내에 저류된 성막 원료로서의 N를 함유하는 Ni 화합물, 예를 들면 니켈 아미디네이트인 Ni(II)N, N’-디터셔리 부틸아미디네이트(Ni(II)(tBu-AMD)2)에 버블링 가스로서의 Ar 가스를 공급하여, 그 성막 원료로서의 Ni 화합물을 버블링에 의해 기화시켜, 원료 가스 송출 배관(66), 제 1 도입로(41), 샤워 헤드(40)를 거쳐 챔버(31) 내로 공급한다. 또한, 환원 가스로서의 NH3 가스를 NH3 가스 공급원(72)으로부터 분기 배관(70a), 환원 가스 공급 배관(70), 제 2 도입로(42), 샤워 헤드(40)를 거쳐 챔버(31) 내로 공급한다. 환원 가스로서는 NH3 가스와 동시에 H2 가스 공급원(73)으로부터 분기 배관(70b)을 거쳐 H2 가스를 환원 가스 공급 배관(70)으로 공급하도록 해도 좋다.
이와 같이, Ni 화합물 가스와 환원 가스가 챔버(31) 내로 공급됨으로써, 서셉터(32)에 의해 가열된 웨이퍼(W)의 표면에서 Ni 화합물 가스와 환원 가스가 반응하여 열CVD에 의해 웨이퍼(W)에 Ni막이 성막된다. 이 때, 필요에 따라 고주파 전원(59)으로부터 서셉터(32) 내의 전극(57)에 고주파 전력을 인가하여 플라즈마 CVD에 의해 Ni막을 성막해도 좋다.
또한, 이 때의 Ar 가스의 유량은 50 ~ 500 mL/min(sccm) 정도가 바람직하고, 환원 가스(NH3 또는 NH3 ＋ H2)의 유량은 200 ~ 4700 mL/min 정도가 바람직하다.
이와 같이 하여 Ni막을 성막한 다음, Ar 가스의 공급을 원료 탱크측으로부터 바이패스 배관(78)측으로 전환하여 챔버(31) 내를 퍼지하고, 그 후 게이트 밸브(G)를 열어 성막 후의 웨이퍼(W)를 반송 장치(12)에 의해 반입출구(55)를 거쳐 반출한다.
어닐링 처리 유닛(2)에서 어닐링 처리를 행함에 있어서는, 우선 게이트 밸브를 열어 반송 장치(12)에 의해 Ni막 성막 후의 웨이퍼(W)를 반입출구(108)를 거쳐 챔버(91) 내로 반입하고, 서셉터(92) 상에 재치한다. 이어서, 챔버(91) 내를 배기 장치(107)에 의해 배기하여 챔버(91) 내의 압력을 133 ~ 665 Pa(1 ~ 5 Torr)로 한 다음, H2 가스 공급원(103)으로부터 배관(102) 및 가스 도입부(101)를 거쳐 챔버(91) 내로 H2 가스를 도입하여 챔버(91) 내를 H2 가스 분위기로 한다. 이 상태에서, 히터(95)에 의해 서셉터(92)를 바람직하게는 450 ~ 550℃로 가열하여, 웨이퍼(W)에 대하여 어닐링 처리를 행한다. 이 H2 분위기에서의 어닐링 처리에 의해, 웨이퍼(W) 표면의 실리콘 부분과 Ni막이 반응하여 니켈 실리사이드(NiSi)막이 형성된다.
본 실시예에서는 성막 원료로서 니켈 아미디네이트와 같은 N를 함유하는 Ni 화합물을 이용하고 있기 때문에, as depo 상태의 Ni막 중에는 N가 잔존하고, 막 중에 니켈 나이트라이드(NixN)가 형성된다. 또한, Ni막 중에는 이 외에 O 등의 불순물도 잔존한다. 이 상태에서 종래와 같이 불활성 가스 분위기 하에서 어닐링 처리를 행해도, 막 중에 형성되어 있는 니켈 나이트라이드의 Ni와 N와의 결합을 끊어 N를 막 중으로부터 제거하거나 다른 불순물을 제거하는 데에 시간이 더 걸려, Ni와 Si 간의 상호 확산(반응)이 저해되고, 니켈 실리사이드(NiSi)의 생성이 현저하게 지연된다.
이에 대하여, 본 실시예와 같이 수소 분위기에서 어닐링 처리를 행할 경우에는 Ni막 중에 혼입된 수소가 원자 상태가 되고, 이 원자 상태의 수소가 Ni막 중의 N 또는 불순물을 신속하게 막 밖으로 방출시키는 기능을 가진다. 이 때문에, 성막 원료로서 N를 함유하는 Ni 화합물을 이용하여 막 중에 니켈 나이트라이드(NixN) 또는 다른 불순물이 잔존하는 Ni막이 형성될 경우라도, 성막 후에 수소 분위기의 어닐링 처리를 행함으로써, Ni막 중의 N 또는 불순물이 신속하게 제거되고, 웨이퍼의 실리콘 부분의 Si와 그 위의 Ni막의 Ni과의 반응이 촉진된다. 이에 따라, 신속하게 니켈 실리사이드(NiSi)를 생성할 수 있다. 또한, 이와 같이 Ni막을 성막한 다음 진공을 깨지 않고 in-situ로 H2 어닐링을 행하므로, 막 중의 O 등의 불순물을 한층 더 저감시킬 수 있다.
이어서, 본 발명에 이른 경위 및 본 발명에 의한 효과를 나타내는 실험 결과에 대하여 설명한다.
300 mm의 실리콘 기판 상에 100 nm의 th-SiO2막(열산화막)을 형성한 웨이퍼(SiO2 웨이퍼) 및 실리콘 기판의 표면을 희불산 세정한 웨이퍼(Si 웨이퍼)를 준비했다. 그리고, 우선 SiO2 웨이퍼에 대하여, 도 2에 도시한 성막 유닛을 이용하여 Ni막의 성막을 행했다. Ni막의 성막에서는 성막 원료로서 Ni(II)N, N’-디터셔리 부틸아미디네이트(Ni(II)(tBu-AMD)2)를 이용하고, 환원 가스로서 NH3 가스를 이용했다. 그리고, 성막 원료로서 Ni(II)N, N’-디터셔리 부틸아미디네이트(Ni(II)(tBu-AMD)2)의 챔버(31)로의 공급은 이를 성막 원료 탱크(61) 내에 저류하고, 히터(61a)에 의해 성막 원료의 온도를 95℃로 유지하고, Ar 가스를 100 mL/min(sccm)으로 공급하여 버블링한다고 하는 조건으로 고정하고, NH3 가스 공급원(72)으로부터의 NH3 가스의 유량, 성막 온도 및 성막 시간을 변화시켜 Ni막을 성막했다. 즉, NH3 가스 유량 : 1100 mL/min(sccm), 웨이퍼 온도 : 200℃, 성막 시간 : 150 sec의 조건, NH3 가스 유량 : 1100 mL/min(sccm), 웨이퍼 온도 : 160℃, 성막 시간 : 180 sec의 조건, NH3 가스 유량 : 400 mL/min(sccm), 웨이퍼 온도 : 160℃, 성막 시간 : 300 sec의 조건으로 3 개의 조건으로 했다. 챔버(31) 내의 압력은 모두 665 Pa(5 Torr)로 했다.
SiO2 웨이퍼를 이용하여, 각 조건으로 성막한 Ni막의 X 선 회절(XRD)의 측정 결과, 막 두께 및 비저항의 값을 도 5에 나타낸다. 종축은 회절선의 강도를 임의 단위(a. u)로 나타내고, 횡축은 회절선의 각도를 나타내며, 각 그래프는 겹치지 않도록 상하 방향으로 떨어뜨려 도시되어 있다. 도 5의 XRD 차트로부터 명백한 바와 같이, Ni의 피크 외에 Ni3N의 피크가 보여지고, Ni막 중에 니켈 나이트라이드가 생성되어 퓨어한 Ni막이 형성되어 있지 않은 것이 확인되었다.
이어서, 상기한 SiO2 웨이퍼 및 Si 웨이퍼에, NH3 가스 유량 400 mL/min(sccm), 웨이퍼 온도 160℃, 성막 시간 600 sec로, 이 외에는 상기한 바와 같은 조건으로 Ni막을 성막한 다음, 어닐링 처리를 행했다. 어닐링 가스로서, NH3 가스(NH3 어닐링) 및 H2 가스(H2 어닐링)를 이용하고, 어닐링 온도는 450℃, 500℃, 550℃의 3 종류로 했다. 또한, 가스 유량은 3000 mL/min(sccm), 챔버 내 압력은 400 Pa(3 Torr), 어닐링 시간을 180 sec로 했다.
어닐링 처리 후, X 선 회절(XRD)에 의해 결정의 해석을 행했다. 또한, 어닐링 처리 후의 막의 시트 저항도 측정했다. 비교를 위하여, 성막한 채로(as depo)의 X 선 회절(XRD) 및 시트 저항도 측정했다.
도 6a, 도 6b는 SiO2 웨이퍼의 결과를 나타낸 것이며, 도 6a가 NH3 어닐링, 도 6b가 H2 어닐링이다. 이들 도면에 나타낸 바와 같이, SiO2 웨이퍼 상의 Ni막은 어닐링에 의해 실리사이드는 형성되지 않지만, 모든 분위기에서 어닐링에 의해 Ni3N의 피크는 소멸되어 있었다. 또한, 어닐링 처리를 실시한 것은 모든 분위기, 모든 온도에서 as depo와 비교하여 Ni의 피크가 커져 있었지만, H2 어닐링이 보다 Ni 피크가 커져 있었다. 이는 H2 어닐링이 불순물의 제거 효과가 높은 것을 나타내는 것이라고 생각된다.
도 7a, 도 7b는 Si 웨이퍼의 결과를 나타낸 것이며, 도 7a가 NH3 어닐링, 도 7b가 H2 어닐링이다. 이들 도면에 나타낸 바와 같이, NH3 어닐링에서는 니켈 실리사이드(NiSi)의 피크는 보여지지 않지만, H2 가스 어닐링에서는 니켈 실리사이드(NiSi)의 피크가 나타나는 것이 확인되었다. 니켈 실리사이드(NiSi)의 피크의 높이는 어닐링 온도가 450℃, 500℃, 550℃로 변화해도 거의 동등했다. 또한, H2 어닐링을 행함으로써 시트 저항이 현저하게 저하했다.
이상으로부터, 어닐링 처리 시에 공급하는 가스로서, NH3 가스와 H2는 동일한 환원성의 가스이지만, NH3 가스보다 H2 가스가 불순물 제거 효과가 높고, 그 결과 NH3 어닐링에서는 니켈 실리사이드(NiSi)의 생성이 지연됨에 반해, H2 어닐링에서는 신속하게 저저항의 니켈 실리사이드(NiSi)가 형성되는 것이라고 추측된다.
이어서, Si 웨이퍼에, 원료 가스로서 Ni(II)(tBu-AMD)2)를 상기 조건으로 공급하고, 환원 가스로서 NH3 가스를 400 mL/min(sccm)로 공급하여, 챔버 내 압력 665 Pa(5 Torr), 웨이퍼 온도 160℃의 조건으로, 막 두께 20 nm를 목표로 하여 Ni막을 성막하고, 그 후 어닐링 처리를 행했다. 어닐링 가스로서, Ar 가스(Ar 어닐링), NH3 가스(NH3 어닐링), H2 가스(H2 어닐링)를 이용하고, 어닐링 온도는 450℃, 500℃, 550℃의 3 종류로 했다. 또한, 가스 유량은 3000 mL/min(sccm), 챔버 내 압력은 400 Pa(3 Torr), 어닐링 시간을 180 sec로 했다.
어닐링 처리 후, X 선 회절(XRD)에 의해 결정의 해석을 행했다. 또한, 단면 및 표면의 주사형 전자 현미경(SEM) 사진을 촬영하여 이들의 상태를 관찰했다. 또한, 어닐링 처리 후의 막의 비저항, 시트 저항도 측정했다. 비교를 위하여, 성막한 채로(as depo)의 X 선 회절(XRD)에 의한 결정의 해석, SEM 사진에 의한 단면 및 표면 상태의 관찰 및 비저항, 시트 저항의 측정도 행했다.
도 8a ~ 도 8c는 각 어닐링 처리 후의 X 선 회절(XRD)의 결과를 나타낸 것이며, 도 8a는 어닐링 온도가 450℃, 도 8b는 어닐링 온도가 500℃, 도 8c는 어닐링 온도가 550℃이다. 이들 도면에 나타낸 바와 같이, 모든 온도에서, H2 어닐링 때에만 니켈 실리사이드(NiSi)가 형성되어 있고, Ar 어닐링, NH3 어닐링에서는 니켈 실리사이드(NiSi)가 형성되어 있지 않은 것이 확인되었다.
도 9 및 도 10은 각 어닐링 가스 및 각 어닐링 온도에서의 단면의 SEM 사진 및 표면의 SEM 사진을 나타낸 도면이다. 도 9의 단면의 SEM 사진을 보면, 모든 온도에서, H2 어닐링만 형성된 막의 두께가 두껍게 되어 있는 것을 알 수 있다. 또한, 550℃에서의 Ar 어닐링에서는 다이실리사이드라고 생각되는 삼각형의 결정이 보여진다. 또한, 도 10의 표면의 SEM 사진을 보면, H2 어닐링에서는 모든 온도의 것이 표면 상태가 양호했지만, NH3 어닐링 및 Ar 어닐링에서는 표면에 Ni막의 응집이 발생하여, 그 경향이 온도가 높아짐에 따라 현저하게 되고, 550℃에서는 Ni막이 존재하지 않는 영역이 많이 보여진다.
도 11은 각 가스에 의한 어닐링에서의 어닐링 온도와 막의 비저항과의 관계를 나타낸 도면이다. 이 도면에 나타낸 바와 같이, H2 어닐링에서는 모든 온도에서 안정적으로 니켈 실리사이드가 형성되어 있기 때문에, 온도에 관계없이 안정적으로 낮은 비저항값을 나타내고 있는데, NH3 어닐링, Ar 어닐링에서는 as depo보다 저하되어는 있지만, 어닐링 온도의 상승에 따라 급격하게 비저항값이 상승하고 있다. 이는 상술한 Ni막의 응집에 기인하는 것이라고 추측된다.
도 12는 어닐링 가스, 어닐링 온도, 시트 저항값, SEM 사진으로부터 구한 막 두께 및 비저항값을 정리하여 나타낸 것인데, H2 어닐링에서는 저항값이 낮고, 막 두께가 두꺼워져 있는 것을 알 수 있다. 이 점으로부터도, H2 어닐링에 의해 니켈 실리사이드(NiSi)가 형성되어 있는 것이 증명된다.
이어서, as depo, H2 어닐링(450℃, 550℃) 후, Ar 어닐링(450℃, 550℃) 후의 막의 조성 및 막 중 불순물을 X 선 광전자 분광(XPS)으로 분석했다. 또한, 어닐링 시의 각 가스 유량은 3000 mL/min(sccm), 챔버 내 압력은 400 Pa(3 Torr), 어닐링 시간은 180 sec로 했다. 그 결과를 도 13a ~ 도 13c, 도 14a ~ 도 14c에 나타낸다. 도 13a는 as depo의 Ni막의 XPS 분석 결과를 나타낸 도면, 도 13b는 450℃에서의 H2 어닐링 후의 Ni막의 XPS 분석 결과를 나타낸 도면, 도 13c는 450℃에서의 Ar 어닐링 후의 Ni막의 XPS 분석 결과를 나타낸 도면이다. 또한, 도 14a는 as depo의 Ni막의 XPS 분석 결과를 나타낸 도면, 도 14b는 550℃에서의 H2 어닐링 후의 Ni막의 XPS 분석 결과를 나타낸 도면, 도 14c는 550℃에서의 Ar 어닐링 후의 Ni막의 XPS 분석 결과를 나타낸 도면이다.
우선, as depo의 상태에서는 Ni막 중에 10 % 정도의 N가 존재하고, Ni막 표면에 O가 많은 것을 알 수 있다. 이에 대하여, H2 어닐링 후의 막에서는 450℃ 및 550℃ 모두 니켈 실리사이드(NiSi)막이 형성되어 있고, 막 중의 N는 검출 한계 이하(거의 없음)이며, Ni-Si 계면에 O는 존재하고 있지 않다. 450℃에서 Ar 어닐링한 후의 막은 Ni막인 채이며, 니켈 실리사이드(NiSi)막은 형성되어 있지 않다. 막 중의 N는 검출 한계 이하이지만, Ni-Si 계면에는 O가 잔류하고 있다. 550℃에서 Ar 어닐링한 후의 막은 Ni의 응집에 의해 기판의 Si가 노출되어 있기 때문에 Ni막 중에 Si가 혼입되어 있는 것처럼 보이지만, 니켈 실리사이드(NiSi)는 형성되어 있지 않다. 또한, 450℃의 경우와 마찬가지로, 막 중의 N는 검출 한계 이하이지만, Ni-Si 계면에는 O가 잔류하고 있다.
이 점으로부터, Ar 어닐링의 경우에는 Ni막 중의 N 및 다른 불순물을 어느 정도 제거할 수 있지만 충분하지 않아, 불순물인 N 또는 O의 제거에 시간이 걸리기 때문에 Ni막의 실리사이드화가 지연되고, 180 sec의 처리에서는 실리사이드화되지 않음에 반해, H2 어닐링의 경우에는 불순물인 N 또는 O를 신속하게 제거하여 단시간에 실리사이드화하는 것이라고 추측된다.
또한, 본 발명은 상기 실시예에 한정되지 않고 다양한 변형이 가능하다. 예를 들면, 상기 실시예에서는 성막 원료를 구성하는 N를 함유하는 Ni 화합물로서 Ni(II)(tBu-AMD)2를 예시했지만, 이에 한정되지 않고, 다른 니켈 아미디네이트여도 좋고, 니켈 아미디네이트 이외의 N 함유 Ni 화합물, N 함유 Ni 유기 금속 화합물이어도 좋다.
또한, 본 발명은 살리사이드 프로세스에 이용되는 다른 금속, 예를 들면 Ti(티탄), Co(코발트) 등의 질소 함유 화합물, 예를 들면 아미디네이트를 이용하여 금속 실리사이드를 형성할 경우에도 적용 가능하다.
또한, 배선, 배리어에 이용되는 금속, 예를 들면 Cu(구리), Ru(루테늄), Ta(탄탈) 등의 질소 함유 화합물, 예를 들면 아미디네이트를 이용하여, 금속막을 성막할 시에 막 중의 질소를 저감시키는 방법으로서 본 발명을 적용할 수 있다.
또한, 상기 실시예에서는 Ni막 성막 유닛과 어닐링 처리 유닛을 가지고, 진공을 깨지 않고 in-situ로 연속하여 실시할 수 있는 멀티 챔버 타입의 실리사이드 형성 장치를 이용한 예를 나타냈지만, 이에 한정되지 않고, Ni막 성막과 어닐링을 동일 챔버에서 in-situ로 행해도 된다. 또한, in-situ에 한정되지 않고, Ni막 성막 장치와 어닐링 장치를 별개로 설치하여 ex-situ로 어닐링을 행해도 된다.
또한, 성막 장치 및 어닐링 장치의 구조도 상기 실시예에 한정되지 않고, 성막 원료인 N를 함유하는 금속 화합물의 공급 방법에 대해서도 상기 실시예의 방법으로 한정할 필요는 없으며, 다양한 방법을 적용할 수 있다.
또한, 피처리 기판으로서 반도체 웨이퍼를 이용할 경우를 설명했지만, 이에 한정되지 않고, 플랫 패널 디스플레이(FPD) 기판 등의 다른 기판이어도 좋다.

Claims (9)

  1. 표면에 실리콘 부분을 가지는 기판을 준비하는 공정과,
    질소를 함유하는 금속 화합물을 성막 원료로서 이용한 CVD에 의해 상기 기판의 상기 실리콘 부분의 표면에, 상기 금속 화합물을 구성하는 금속으로 이루어지는 금속막을 성막하는 공정과,
    그 후, 상기 기판에 수소 가스 분위기에서 어닐링을 실시하여 상기 금속막 중의 질소를 제거하고 상기 금속막과 상기 실리콘 부분과의 반응에 의해 금속 실리사이드를 형성하는 공정
    을 가지되,
    상기 성막 원료를 구성하는 질소를 함유하는 금속 화합물은 금속 아미디네이트이고,
    상기 금속막은 니켈(Ni)막이며,
    상기 금속 아미디네이트는 니켈 아미디네이트인 금속 실리사이드막의 형성 방법.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제 1 항에 있어서,
    상기 Ni막의 성막은 기판 온도가 120 ~ 280℃의 범위에서 행해지는 금속 실리사이드막의 형성 방법.
  6. 제 1 항에 있어서,
    상기 수소 가스 분위기에서의 어닐링은 기판 온도가 450 ~ 550℃의 범위에서 행해지는 금속 실리사이드막의 형성 방법.
  7. 제 1 항에 있어서,
    상기 Ni막의 성막과 상기 수소 가스 분위기에서의 어닐링을, 진공을 유지하면서 in-situ로 행하는 금속 실리사이드막의 형성 방법.
  8. 제 1 항에 있어서,
    상기 기판의 실리콘 부분은 실리콘 기판 또는 폴리실리콘막인 금속 실리사이드막의 형성 방법.
  9. 컴퓨터 상에서 동작하고, 실리사이드막 형성 장치를 제어하기 위한 프로그램이 기억된 기억 매체로서,
    상기 프로그램은 실행 시에, 표면에 실리콘 부분을 가지는 기판을 준비하는 공정과, 질소를 함유하는 금속 화합물을 성막 원료로서 이용한 CVD에 의해 상기 기판의 상기 실리콘 부분의 표면에, 상기 금속 화합물을 구성하는 금속으로 이루어지는 금속막을 성막하는 공정과, 그 후, 상기 기판에 수소 가스 분위기에서 어닐링을 실시하여 상기 금속막 중의 질소를 제거하고 상기 금속막과 상기 실리콘 부분과의 반응에 의해 금속 실리사이드를 형성하는 공정을 가지되, 상기 성막 원료를 구성하는 질소를 함유하는 금속 화합물은 금속 아미디네이트이고, 상기 금속막은 니켈(Ni)막이며, 상기 금속 아미디네이트는 니켈 아미디네이트인 금속 실리사이드막의 형성 방법이 행해지도록, 컴퓨터에 상기 실리사이드막의 형성 장치를 제어시키는 기억 매체.
KR1020127006625A 2009-09-15 2010-08-20 금속 실리사이드막의 형성 방법 KR101334946B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2009213290A JP2011066060A (ja) 2009-09-15 2009-09-15 金属シリサイド膜の形成方法
JPJP-P-2009-213290 2009-09-15
PCT/JP2010/064071 WO2011033903A1 (ja) 2009-09-15 2010-08-20 金属シリサイド膜の形成方法

Publications (2)

Publication Number Publication Date
KR20120040746A KR20120040746A (ko) 2012-04-27
KR101334946B1 true KR101334946B1 (ko) 2013-11-29

Family

ID=43758516

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020127006625A KR101334946B1 (ko) 2009-09-15 2010-08-20 금속 실리사이드막의 형성 방법

Country Status (5)

Country Link
US (1) US20120171863A1 (ko)
JP (1) JP2011066060A (ko)
KR (1) KR101334946B1 (ko)
CN (1) CN102365715A (ko)
WO (1) WO2011033903A1 (ko)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5725454B2 (ja) * 2011-03-25 2015-05-27 株式会社アルバック ＮｉＳｉ膜の形成方法、シリサイド膜の形成方法、シリサイドアニール用金属膜の形成方法、真空処理装置、及び成膜装置
JP5826698B2 (ja) 2011-04-13 2015-12-02 株式会社アルバック Ｎｉ膜の形成方法
JP5934609B2 (ja) * 2012-08-24 2016-06-15 株式会社アルバック 金属膜の成膜方法
JP5917351B2 (ja) * 2012-09-20 2016-05-11 東京エレクトロン株式会社 金属膜の成膜方法
CN105518829B (zh) 2014-04-18 2018-01-26 富士电机株式会社 半导体装置的制造方法
DE112015000137T5 (de) 2014-04-18 2016-04-28 Fuji Electric Co., Ltd. Verfahren zum Herstellen einer Halbleitervorrichtung
KR102150253B1 (ko) 2014-06-24 2020-09-02 삼성전자주식회사 반도체 장치
JP6387791B2 (ja) 2014-10-29 2018-09-12 富士電機株式会社 半導体装置の製造方法
US10388533B2 (en) * 2017-06-16 2019-08-20 Applied Materials, Inc. Process integration method to tune resistivity of nickel silicide
CN113394090B (zh) * 2021-06-11 2023-01-31 西安微电子技术研究所 一种n型低电阻率的4H-SiC欧姆接触制造方法
US20230115130A1 (en) * 2021-10-13 2023-04-13 Applied Materials, Inc. Methods for preparing metal silicides
TW202429576A (zh) * 2023-01-05 2024-07-16 美商應用材料股份有限公司 藉由鉬與鈦的整合之觸點電阻降低
CN116497231B (zh) * 2023-06-21 2024-01-05 核工业理化工程研究院 一种四（三氟膦）镍制备镍的方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006012052A2 (en) * 2004-06-25 2006-02-02 Arkema, Inc. Amidinate ligand containing chemical vapor deposition precursors
KR20060013993A (ko) * 2004-08-09 2006-02-14 삼성전자주식회사 샐리사이드 공정 및 이를 사용한 반도체 소자의 제조방법
KR20060016269A (ko) * 2004-08-17 2006-02-22 삼성전자주식회사 금속 실리사이드막 형성 방법 및 이를 이용한 반도체소자의 금속배선 형성 방법
KR100691099B1 (ko) * 2005-12-29 2007-03-12 동부일렉트로닉스 주식회사 반도체 소자의 실리사이드막 형성 방법

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0590293A (ja) * 1991-07-19 1993-04-09 Toshiba Corp 半導体装置およびその製造方法
JPH11195619A (ja) * 1998-01-06 1999-07-21 Sony Corp 半導体装置の製造方法
EP1563117B1 (en) * 2002-11-15 2010-01-06 President And Fellows Of Harvard College Atomic layer deposition using metal amidinates
US7064224B1 (en) * 2005-02-04 2006-06-20 Air Products And Chemicals, Inc. Organometallic complexes and their use as precursors to deposit metal films
JP5046506B2 (ja) * 2005-10-19 2012-10-10 東京エレクトロン株式会社 基板処理装置，基板処理方法，プログラム，プログラムを記録した記録媒体

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006012052A2 (en) * 2004-06-25 2006-02-02 Arkema, Inc. Amidinate ligand containing chemical vapor deposition precursors
KR20060013993A (ko) * 2004-08-09 2006-02-14 삼성전자주식회사 샐리사이드 공정 및 이를 사용한 반도체 소자의 제조방법
KR20060016269A (ko) * 2004-08-17 2006-02-22 삼성전자주식회사 금속 실리사이드막 형성 방법 및 이를 이용한 반도체소자의 금속배선 형성 방법
KR100691099B1 (ko) * 2005-12-29 2007-03-12 동부일렉트로닉스 주식회사 반도체 소자의 실리사이드막 형성 방법

Also Published As

Publication number Publication date
KR20120040746A (ko) 2012-04-27
CN102365715A (zh) 2012-02-29
WO2011033903A1 (ja) 2011-03-24
JP2011066060A (ja) 2011-03-31
US20120171863A1 (en) 2012-07-05

Similar Documents

Publication Publication Date Title
KR101334946B1 (ko) 금속 실리사이드막의 형성 방법
WO2011040385A1 (ja) Ｎｉ膜の成膜方法
JP5225957B2 (ja) 成膜方法および記憶媒体
JP5046506B2 (ja) 基板処理装置，基板処理方法，プログラム，プログラムを記録した記録媒体
US7794788B2 (en) Method for pre-conditioning a precursor vaporization system for a vapor deposition process
US7763311B2 (en) Method for heating a substrate prior to a vapor deposition process
JP2016098406A (ja) モリブデン膜の成膜方法
JP6559107B2 (ja) 成膜方法および成膜システム
KR20160079031A (ko) 텅스텐막의 성막 방법
JP2007154297A (ja) 成膜方法および成膜装置
KR20100129236A (ko) 반도체 장치의 제조 방법 및 기판 처리 장치
WO2011033918A1 (ja) 成膜装置、成膜方法および記憶媒体
JP6391355B2 (ja) タングステン膜の成膜方法
KR101697076B1 (ko) 금속막의 성막 방법
KR101393898B1 (ko) 니켈막의 성막 방법
KR101789864B1 (ko) 금속막의 성막 방법 및 기억 매체
US7867560B2 (en) Method for performing a vapor deposition process
JP3935428B2 (ja) 成膜方法および成膜装置
JP2013209701A (ja) 金属膜の成膜方法
WO2020209081A1 (ja) 成膜方法、半導体装置の製造方法、成膜装置、および半導体装置を製造するシステム
JP5659041B2 (ja) 成膜方法および記憶媒体

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20161028

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20171030

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20181119

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20191118

Year of fee payment: 7