KR101329628B1 - 회로 기판, 회로 기판의 제조 방법, 전기 광학 장치 및전자 기기 - Google Patents

회로 기판, 회로 기판의 제조 방법, 전기 광학 장치 및전자 기기 Download PDF

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다카시 아오키
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세이코 엡슨 가부시키가이샤
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Abstract

[과제] 기판, 게이트 전극, 게이트 절연층, 소스 전극, 드레인 전극 및 유기 반도체 층을 갖는 회로 기판에 있어서, 그 오프 전류를 작게 하는 것.
[해결 수단] 본 발명의 회로 기판(1)은, 기판(7)과, 기판(7)의 한쪽 면측에 설치된 소스 전극(5), 드레인 전극(6) 및 게이트 전극(2)과, 그 게이트 전극(2)에 대하여 그 소스 전극(5) 및 드레인 전극(6)을 절연하는 게이트 절연층(3)과, 그 게이트 절연층(3)에 접해서 설치된 유기 반도체층(4)을 구비하고, 상기 유기 반도체층(4)이 형성되는 상기 소스 전극(5) 및 드레인 전극(6)의 사이가 되는 영역에, 저면이 상기 기판(7)의 내부 또는 기판(7) 측에 위치하는 오목부(8)을 갖고, 상기 유기 반도체층(4)의, 상기 소스 전극(5) 및 드레인 전극(6)의 사이가 되는 영역이며 상기 게이트 절연층(3)과의 계면이, 그 영역 이외의 영역의 상기 게이트 절연층(3)과의 계면보다도 상기 기판(7) 측에 설정되는 것을 특징으로 한다.
기판, 게이트 전극, 게이트 절연층, 소스 전극, 드레인 전극 및 유기 반도체 층

Description

회로 기판, 회로 기판의 제조 방법, 전기 광학 장치 및 전자 기기{CIRCUIT BOARD AND MANUFACTURING METHOD THEREOF, ELECTRO-OPTICAL DEVICE, AND ELECTRONIC APPARATUS}
도 1은 본 발명의 회로 기판의 제 1 실시 형태를 모식적으로 나타내는 도면.
도 2는 본 발명의 회로 기판의 제 2 실시 형태를 모식적으로 나타내는 도면.
도 3은 본 발명의 회로 기판의 제 3 실시 형태를 모식적으로 나타내는 도면.
도 4는 본 발명의 전기 광학 장치의 실시 형태인 전기 영동 표시 장치를 모식적으로 나타내는 도면.
도 5는 액티브 매트릭스 장치의 구성을 나타내는 블록도.
도 6은 도 4에 나타내는 전기 영동 표시 장치의 제조 방법을 설명하기 위한 모식도.
도 7은 본 발명의 전자 기기의 실시 형태인 전자 페이퍼를 모식적으로 나타내는 도면.
도 8은 본 발명의 전자 기기의 실시 형태인 디스플레이를 모식적으로 나타내는 도면.
도 9는 게이트 전압과 드레인 전류의 관계를 나타내는 도면.
<도면의 주요 부분에 대한 부호의 설명>
1: 회로 기판 2: 게이트 전극 3: 게이트 절연층 4: 유기 반도체층
5: 소스 전극 6: 드레인 전극 7: 기판 8: 오목부 9: 하지 절연층
10: 기체(基體) 11: 트랜지스터 20: 전기 영동 표시 장치 21: 전기 영동 표시 시트
22: 액티브 매트릭스 장치 30: 기부 31: 기부 32: 제 1 전극
33: 제 2 전극 34a: 전기 영동 입자 34b: 전기 영동 입자
35: 액상 분산매 36: 밀봉부 37: 전기 영동 분산액 39: 기판
40: 마이크로 캡슐 41: 바인더재 100: 스퀴지 301: 데이터 선
302: 주사선 400: 마이크로 캡슐 함유층 401: 캡슐 본체
600: 전자 페이퍼 601: 본체 602: 표시 유닛 800: 디스플레이
801: 본체부 802a: 반송 롤러쌍 802b: 반송 롤러쌍 803: 구멍부
804: 투명 유리판 805: 삽입구 806: 단자부 807: 소켓
808: 컨트롤러 809: 조작부
본 발명은, 회로 기판, 회로 기판의 제조 방법, 전기 광학 장치 및 전자 기기에 관한 것이다.
최근, 실리콘으로 대표되는 무기 재료를 사용하는 박막 전계 효과형 트랜지스터로부터 치환되는 디바이스로서, 유기 반도체 재료를 사용하는 유기 박막 전계 효과형 트랜지스터가 주목받고 있다. 이것은, 간편한 방법으로 소자 제작이 가능하다는 것, 유기 반도체 재료의 분자 구조를 변화시킴으로서 재료 특성을 변화시킬 수 있다는 것, 무기 반도체에 비해서 플렉시블, 경량, 깨지기 어렵다는 특징을 갖고 있는 것 등에 의한 것이다. 이러한 유기 트랜지스터는, 일반적으로, 게이트 전극, 소스 전극, 드레인 전극, 반도체층, 절연체층 및 기판으로 이루어져 있고, 예를 들면, 특허문헌 1에 개시되어 있다.
그러나, 이러한 유기 트랜지스터는, 오프 전류가 커진다고 하는 문제가 있어, 소자의 미세화를 행하기 어렵다고 하는 문제점이 있다. 또한, 소스 전극 및 드레인 전극과 유기 반도체층 사이에 캐리어 주입이 양호하지 않기 때문에, 유기 트랜지스터로서의 성능이 양호하다고 하기 어려운 문제점도 갖고 있다.
[특허문헌 1] 일본 특개 2005-203728호 공보
본 발명의 목적은, 기판, 게이트 전극, 게이트 절연층, 소스 전극, 드레인 전극 및 유기 반도체층을 갖는 회로 기판에 있어서, 그 오프 전류를 작게 하는 것에 있다.
이러한 목적은, 하기의 본 발명에 의해 달성된다.
본 발명의 회로 기판은, 기판과,
상기 기판 위에 형성된 소스 전극 및 드레인 전극과,
상기 소스 전극 및 드레인 전극 위에 형성된 유기 반도체층과,
상기 유기 반도체층 위에 형성된 게이트 절연층과,
상기 게이트 절연층 위에 형성된 게이트 전극을 갖고,
상기 기판이, 제 1 부분과, 제 2 부분과, 상기 제 1 부분과 상기 제 2 부분에 끼워진 제 3 부분을 포함하고, 상기 제 1 부분의 두께와 상기 제 2 부분의 두께가 상기 제 3 부분의 두께보다 크고,
상기 소스 전극이 상기 제 1 부분 위에 형성되고,
상기 드레인 전극이 상기 제 2 부분 위에 형성되며,
상기 유기 반도체층의 일부가 상기 제 3 부분 위에 형성되고,
상기 제 1 부분 및 제 2 부분 위에 위치하는 상기 게이트 절연막의 막 두께가 상기 제 3 부분 위에 위치하는 상기 게이트 절연막의 막 두께보다 작은 것을 특징으로 한다.
이에 의해, 게이트 절연층과 유기 반도체층과의 계면의 면적이 커지고, 오프 전류가 저하하는 동시에, 캐리어 주입이 양호해져, 역치 전압 절대치의 저하 및 이동도의 향상이 도모된다.
본 발명의 회로 기판에서는, 상기 제 1 부분 또는 상기 제 2 부분의 막 두께와 상기 제 3 부분의 막 두께의 차가, 상기 제 3 부분 위에 형성된 상기 유기 반도체층의 일부의 막 두께보다 큰 것이 바람직하다.
이에 의해 게이트 절연층과 유기 반도체층과의 계면의 면적이 보다 커지고, 오프 전류가 저하하는 동시에, 캐리어 주입이 양호해져, 역치 전압 절대치의 저하 및 이동도의 향상이 도모된다. 또한, 간편하게 게이트 절연층과 유기 반도체층과 의 계면을 기판 측에 설정할 수 있고, 회로 기판으로서 양호하게 동작시킬 수 있다.
본 발명의 회로 기판은, 기판과,
그 기판의 한쪽 면측에 설치된 소스 전극, 드레인 전극 및 게이트 전극과,
그 게이트 전극에 대하여 그 소스 전극 및 드레인 전극을 절연하는 게이트 절연층과,
그 게이트 절연층에 접해서 설치된 유기 반도체층을 구비하고,
상기 유기 반도체층이 형성되는 상기 소스 전극 및 드레인 전극의 사이가 되는 영역에, 저면이 상기 기판의 내부 또는 기판 측에 위치하는 오목부를 갖고,
상기 유기 반도체층의, 상기 소스 전극 및 드레인 전극의 사이가 되는 영역이며 상기 게이트 절연층과의 계면이, 그 영역 이외의 영역의 상기 게이트 절연층과의 계면보다도 상기 기판 측에 설정되는 것을 특징으로 한다.
이에 의해, 게이트 절연층과 유기 반도체층과의 계면의 면적이 커지고, 오프 전류가 저하하는 동시에, 캐리어 주입이 양호해져, 역치 전압 절대치의 저하 및 이동도의 향상이 도모된다.
본 발명의 회로 기판에서는, 상기 소스 전극 및 드레인 전극의 사이가 되는 영역에 위치하는 상기 유기 반도체층은, 상기 기판 내인 것이 바람직하다.
이에 의해 게이트 절연층과 유기 반도체층과의 계면의 면적이 더한층 커지고, 확실히 오프 전류가 저하하는 동시에, 캐리어 주입이 양호해져, 역치 전압 절대치의 저하 및 이동도의 향상이 도모된다.
본 발명의 회로 기판에서는, 상기 오목부는, 상기 소스 전극 및 드레인 전극의 사이가 되는 영역에 형성되어 있는 것이 바람직하다.
이에 의해, 간편하게 게이트 절연층과 유기 반도체층과의 계면을 기판 측에 설정할 수 있다.
본 발명의 회로 기판에서는, 상기 오목부는, 그 깊이가 1 ~ 1000nm인 것이 바람직하다.
이에 의해, 간편하게 게이트 절연층과 유기 반도체층과의 계면을 기판 측에 설정할 수 있고, 회로 기판으로서 양호하게 동작시킬 수 있다.
본 발명의 회로 기판에서는, 상기 유기 반도체층은, 그 평균 두께가, 상기 오목부의 깊이(h)와 동일하거나 그것보다 작은 두께인 것이 바람직하다.
이에 의해, 더 한층 확실히 오프 전류가 저하하는 동시에, 캐리어 주입이 양호해져, 확실히 역치 전압 절대치의 저하 및 이동도의 향상이 도모된다.
본 발명의 회로 기판에서는, 상기 유기 반도체층의 상기 소스 전극 및 드레인 전극의 사이가 되는 영역이며 상기 게이트 절연층과의 계면은, 상기 소스 전극 및 드레인 전극의 상기 기판 측의 계면과 동일하거나 그것보다도 상기 기판 측에 설정되는 것을 특징으로 하는 것이 바람직하다.
이에 의해, 더 확실하게 오프 전류가 저하하는 동시에, 캐리어 주입이 양호해져, 확실히 역치 전압 절대치의 저하 및 이동도의 향상이 도모된다.
본 발명의 회로 기판에서는, 상기 기판이, 기체와, 상기 기체 위에 형성된 하지 절연층을 포함하는 것이 바람직하다.
이에 의해, 게이트 절연층과 유기 반도체층과의 계면의 면적을 보다 크게 할 수 있고, 오프 전류가 저하하는 동시에, 캐리어 주입이 양호해져, 역치 전압 절대치의 저하 및 이동도의 향상이 도모된다.
본 발명의 회로 기판의 제조 방법은, 기판, 소스 전극, 드레인 전극, 게이트 전극, 게이트 절연층 및 유기 반도체층을 구비하는 회로 기판의 제조 방법으로서,
상기 기판의 한쪽 면측에, 상기 소스 전극 및 상기 드레인 전극을 형성하는 동시에, 상기 소스 전극 및 드레인 전극의 사이가 되는 영역에, 저면이 상기 기판의 내부 또는 기판 측에 위치하는 오목부를 형성하는 공정과,
상기 유기 반도체층의 상기 소스 전극 및 드레인 전극의 사이가 되는 영역이며 상기 게이트 절연층과의 계면이, 그 영역 이외의 영역의 상기 게이트 절연층과의 계면보다도 상기 기판 측에 설정되도록 상기 유기 반도체층을 형성하는 공정과,
상기 유기 반도체층에 접해서 상기 게이트 절연층을 형성하는 공정과,
상기 소스 전극 및 드레인 전극에 대하여 상기 게이트 절연층을 거쳐서 상기 게이트 전극을 형성하는 공정을 포함하는 것을 특징으로 한다.
이에 의해, 게이트 절연층과 유기 반도체층의 계면의 면적이 커지고, 오프 전류가 저하하는 동시에, 캐리어 주입이 양호해져서, 역치 전압 절대치가 저하하고, 이동도가 향상된 회로 기판을 간편하게 얻을 수 있다.
본 발명의 회로 기판의 제조 방법에서는, 상기 기판이, 기체와, 상기 기체 위에 형성된 하지 절연층을 포함하고, 상기 소스 전극 및 드레인 전극을 형성하기 전에, 상기 기판의 상기 기체에 접하도록 상기 하지 절연층을 형성하는 공정을 포 함하고, 그 하지 절연층에 상기 오목부가 형성되어 있는 것이 바람직하다.
이에 의해, 게이트 절연층과 유기 반도체층의 계면의 면적을 보다 크게 한 회로 기판을 얻을 수 있다.
본 발명의 회로 기판의 제조 방법에서는, 상기 소스 전극과 드레인 전극의 사이가 되는 영역에 오목부를 형성하는 공정은, 상기 소스 전극 및 드레인 전극을 마스크로 하여 에칭함으로써 행하여지는 것이 바람직하다.
이에 의해, 간편하게 소스 전극과 드레인 전극의 사이의 영역을 에칭할 수 있다.
본 발명의 회로 기판의 제조 방법에서는, 상기 에칭은, 산소 플라스마에 의해 행하여지는 것이 바람직하다.
이에 의해, 보다 간편하게 소스 전극과 드레인 전극의 사이의 영역을 에칭할 수 있다.
본 발명의 전기 광학 장치는, 본 발명의 회로 기판을 구비하는 것을 특징으로 한다.
이에 의해, 고성능 전기 광학 장치를 제공할 수 있다.
본 발명의 전자 기기는, 본 발명의 전기 광학 장치를 구비하는 것을 특징으로 한다.
이에 의해, 고성능 전자 기기를 제공할 수 있다.
[발명을 실시하기 위한 최량의 형태]
이하, 본 발명의 회로 기판, 회로 기판의 제조 방법, 전기 광학 장치 및 전 자 기기에 대해서, 도면을 이용하여 상세하게 설명한다.
<제 1 실시 형태>
우선, 본 발명의 회로 기판의 제 1 실시 형태에 관하여 설명한다.
(1) 회로 기판
도 1은, 본 발명의 1 실시 형태를 나타낸 도면으로, 회로 기판(1)의 개략 종단면도를 나타낸다.
또한, 이하의 설명에서는, 도 1 중의 상측을 「상」, 하측을 「하」로 설명한다.
도 1에 나타낸 회로 기판(1)은, 게이트 전극(2), 게이트 절연층(3), 유기 반도체층(4), 소스 전극(5), 드레인 전극(6), 기판(7) 및 오목부(8)로 구성되어 있고, 톱 게이트·보텀 컨택트형의 구조를 하고 있다.
이하, 각부의 구성에 대해서, 순차적으로 설명한다.
게이트 전극(2)은, 유기 반도체층(4)에 전계를 부여하기 위한 것이며, 기판(7)의 한쪽 면측에 설치되어, 소스 전극(5) 및 드레인 전극(6)에 접하지 않고, 게이트 절연층(3)과 접해서 설치되어 있다.
이러한 게이트 전극(2)의 재료는, 도전성을 갖는 재료이면 특히 한정되지 않는다. 구체적인 재료로서, 예를 들면, 크롬, 알루미늄, 탄탈, 몰리브덴, 니오븀, 구리, 은, 금, 백금, 팔라듐, 인듐, 니켈, 네오듐 등의 금속 또는 그것들의 합금, 또는, 산화아연, 산화주석, 산화인듐, 산화갈륨 등의 도전성 금속 산화물 또는 인듐 주석 복합 산화물 (이하, 「ITO」라고 한다.), 인듐 아연복합 산화물 (이하, 「 IZO」라고 한다.), 알루미늄 아연복합 산화물(AZO), 갈륨 아연복합 산화물(GZO) 등의 도전성 금속복합 산화물, 또는, 폴리아닐린, 폴리피롤, 폴리티오펜, 폴리아세틸렌 등의 도전성 고분자 또는 그것들에, 염산, 황산, 술폰산 등의 산, 6불화 인, 5불화 비소, 염화철 등의 루이스 산, 요오드 등의 할로겐 원자, 나트륨, 칼륨 등의 금속 원자 등의 도펀트를 첨가한 것, 또는, 카본 블랙이나 금속 입자를 분산한 도전성의 복합 재료 등을 들 수 있다. 또한, 금속 미립자와 그래파이트와 같은 도전성 입자를 함유하는 폴리머 혼합물을 사용하여도 좋다. 이것들은, 1종 또는 2종 이상을 조합시켜서 사용할 수도 있다. 이들 중, 금속의 합금이 바람직하고, 금과 크롬의 합금이 보다 바람직하다. 이에 의해, 전기가 적절히 흘러, 뛰어난 특성을 갖는 회로 기판(1)을 얻을 수 있다.
게이트 전극(2)의 평균 두께는, 특히 한정되지 않지만, 0.1 ~ 2000nm 정도인 것이 바람직하고, 1 ~ 1000nm 정도인 것이 보다 바람직하다.
게이트 절연층(3)은, 게이트 전극(2)에 대하여 소스 전극(5) 및 드레인 전극(6)을 절연하기 위한 층이며, 기판(7)의 한쪽 면측에 설치되어, 게이트 전극(2) 및 유기 반도체층(4)과 접해서 설치되어 있다.
이러한 게이트 절연층(3)의 재료는, 절연성을 갖는 재료이면 특히 한정되지 않고, 공지의 유기 재료나 무기 재료의 어느 것이나 사용할 수 있다.
유기 재료로서는, 폴리메틸메타크릴레이트, 폴리비닐알코올, 폴리비닐아세테이트 또는 폴리비닐페놀 등의 비닐계 고분자 또는 폴리스티렌, 폴리이미드, 폴리카르보네이트, 방향족 폴리에스테르, 폴리아릴레이트 또는 후술하는 일반식(1)으로 표시되는 화합물 등의 고분자를 들 수 있다. 이것들은, 1종 또는 2종 이상 조합시켜서 사용할 수 있다.
무기 재료로서는, 산화규소, 산화알루미늄, 산화탄탈, 산화지르코늄, 산화세륨, 산화아연, 산화코발트 등의 금속 산화물, 질화규소, 질화알루미늄, 질화지르코늄, 질화세륨, 질화아연, 질화코발트, 질화티탄, 질화탄탈 등의 금속 질화물, 티탄산바륨 스트론튬, 지르코늄 티탄산납 등의 금속 복합 산화물을 들 수 있다. 이것들은, 1종 또는 2종 이상 조합시켜서 사용할 수 있다.
이들 중, 유기 재료가 바람직하고, 폴리메틸메타크릴레이트 또는 후술하는 일반식(1)으로 표시되는 화합물이 보다 바람직하다. 이에 의해, 절연성을 높일 수 있다. 또한, 후술하는 일반식(1)으로 표시되는 화합물을 사용한 경우에는, 유기 반도체층(4)으로부터 전자를 끌어당기고, 정공의 이동을 억제하고, 따라서 이동도의 향상이나 역치 전압의 저하 등을 실현할 수 있다고 생각된다.
이들 재료는, 게이트 절연층(3)에 그 재료를 함유하고 있으면 좋지만, 그 재료를 주재료로서 구성하고 있는 것이 바람직하고, 50 ~ 100 중량% 함유하고 있는 것이 보다 바람직하고, 70 ~ 100 중량 % 함유하고 있는 것이 가장 바람직하다. 이에 의해, 적절히 절연 효과를 나타내는 동시에, 일반식(1)을 사용한 경우에는, 유기 반도체층(4)에서 적절히 전자를 끌어당겨서, 이동도의 향상이나 역치 전압의 저하 등을 실현할 수 있다고 생각된다. 또한, 일반식(1)으로 표시되는 화합물의 상세한 것은 후술한다.
게이트 절연층(3)의 평균 두께는, 특히 한정되지 않지만, 100 ~ 2000nm인 것 이 바람직하고, 500 ~ 1500nm인 것이 보다 바람직하다. 이에 의해, 회로 기판(1)의 동작 전압을 낮게 할 수 있다. 여기에서의 게이트 절연층(3)의 평균 두께는, 오목부(8)상의 게이트 절연층(3)의 두께를 의미한다. 또한, 소스 전극(5)상의 게이트 절연층(3)의 두께나 드레인 전극(6)상의 게이트 절연층(3)의 두께보다, 오목부(8)상의 게이트 절연층(3)의 두께가 큰 것이 바람직하다.
유기 반도체층(4)은, 게이트 전극(2)에 의해 부여된 전계에 의해, 소스 전극(5)으로부터 드레인 전극(6)에 전기를 흐르게 하기 위한 층이며, 기판(7)의 한쪽 면측에 설치되어, 게이트 절연층(3), 소스 전극(5), 드레인 전극(6) 및 기판(7)과 접해서 형성되어 있다.
이러한 유기 반도체층(4)의 재료는, 반도체 특성을 가지면 특히 한정되지 않는다.
예를 들면, 폴리(3-알킬 티오펜), 폴리(3-헥실 티오펜)(P3HT), 폴리(3-옥틸 티오펜), 폴리(2,5-티에닐렌비닐렌)(PTV) 또는 쿼터 티오펜(4T), 섹시 티오펜(6T) 및 옥타 티오펜 등의 α-올리고 티오펜류 또는 2,5-비스(5'-비페닐-2'-티에닐)-티오펜(BPT3), 2,5-[2,2'- (5,5'-디페닐)디티에닐]-티오펜 등의 티오펜 유도체, 폴리(파라-페닐렌 비닐렌)(PPV) 등의 페닐렌 비닐렌 유도체, 폴리(9,9-디옥틸플루오렌) (PFO) 등의 플루오렌 유도체, 트리알릴아민계 폴리머, 안트라센, 테트라센, 펜타센 및 헥사센 등의 아센 화합물, 1,3,5-트리스[(3-페닐-6-트리-플루오로메틸)퀴녹살린-2-일]벤젠(TPQ1) 및 1,3,5-트리스[{3-(4-t-부틸 페닐)-6-트리스플루오로메틸}퀴녹살린-2-일]벤젠(TPQ2) 등의 벤젠 유도체, 프탈로시아닌, 구리 프탈로시아 닌(CuPc) 및 철 프탈로시아닌과 같은 프탈로시아닌 유도체, 트리스(8-히드록시퀴놀리놀레이트)알루미늄(Alq3), 및 팩트리스(2-페닐 피리딘)이리듐(Ir(ppy)3)과 같은 유기 금속 화합물, C60, 옥사디아졸계 고분자, 트리아졸계 고분자, 카르바졸계 고분자 및 플루오렌계 고분자와 같은 고분자계 화합물 및 폴리(9,9-디옥틸플루오렌-코-비스-N,N'-(4-메톡시 페닐)-비스-N,N'-페닐-1,4-페닐렌 디아민)(PFMO), 폴리(9,9-디옥틸플루오렌-코-벤조티아디아졸)(BT), 플루오렌-트리알릴아민 공중합체 및 폴리(9,9-디옥틸플루오렌-코-디티오펜)(F8T2) 등의 플루오렌과의 공중합체 등을 들 수 있다. 이것들은, 1종 또는 2종 이상 조합시켜서 사용할 수 있다.
이들 중, 플루오렌과의 공중합체가 바람직하고, F8T2이 보다 바람직하다. 이에 의해, 현저히 반도체 특성을 나타낼 수 있다.
유기 반도체층(4)의 평균 두께는, 0.5 ~ 1000nm인 것이 바람직하고, 1 ~ 500nm인 것이 보다 바람직하며, 특히 후술하는 오목부(8)의 깊이(h)와 동일하거나 그것보다 작은 두께인 것이 바람직하다. 이러한 범위 내이면, 전기가 적절히 흘러서, 이동도의 향상 등의 효과를 나타낼 수 있다.
유기 반도체층(4)의 소스 전극(5) 및 드레인 전극(6)의 사이가 되는 영역이며 게이트 절연층(3)과의 계면은, 소스 전극(5) 및 드레인 전극(6)의 기판(7) 측의 계면과 동일하거나 그것보다도 기판(7) 측에 설정되어 있다. 이에 의해, 게이트 절연층(3)과 유기 반도체층(4)과의 계면의 면적이 커져서, 보다 오프 전류의 저감을 도모할 수 있다. 또한, 역치 전압 절대치의 저하, 이동도의 향상도 도모할 수 있다.
특히, 오목부(8)의 깊이(h)와 동일하거나 그것보다도 작은 평균 두께의 유기 반도체층(4)을 형성하면, 그 계면의 면적은 보다 커지기 때문에 바람직하다. 이에 의해, 보다 오프 전류의 저감을 도모할 수 있다. 또한, 역치 전압 절대치의 저하, 이동도의 향상도 도모할 수 있다.
또한, 계면의 위치가 기판(7) 측으로 이동함으로써 계면의 면적이 커지면, 소스 전극(5)과 드레인 전극(6)의 사이를 전자가 이동하는 거리(채널 길이)는 필연적으로 길어진다.
또한, 소스 전극(5) 및 드레인 전극(6)의 사이가 되는 영역에 위치하는 유기 반도체층(4)은, 기판(7) 내에 위치하고 있다. 이에 의해, 게이트 절연층(3)과 유기 반도체층(4)과의 계면의 넓이가 커지고, 보다 오프 전류의 저감을 도모할 수 있다. 또한, 역치 전압 절대치의 저하, 이동도의 향상도 도모할 수 있다.
소스 전극(5)은, 기판(7) 위에 설치되어, 유기 반도체층(4) 및 기판(7)과 접해서 형성되어 있다.
이러한 소스 전극(5)의 재료는, 게이트 전극(2)에서 설명한 것과 마찬가지이다.
소스 전극(5)의 평균 두께는, 특히 한정되지 않지만, 10nm ~ 2000nm인 것이 바람직하고, 100 ~ 1000nm인 것이 보다 바람직하다. 이에 의해, 도전성을 현저히 나타낼 수 있다.
드레인 전극(6)의 구성, 재료 및 평균 두께는, 소스 전극(5)과 마찬가지이다.
소스 전극(5) 및 드레인 전극(6)은, 동일 화합물로 구성되어 있어도 다른 화합물로 구성되어 있어도 좋지만, 동일 화합물인 것이 바람직하다. 이에 의해, 간편하게 회로 기판(1)을 얻을 수 있다.
소스 전극(5)과 드레인 전극(6) 사이를 전자가 이동하는 거리(채널 길이)는, 0.1 ~ 100㎛인 것이 바람직하고, 2 ~ 50㎛인 것이 보다 바람직하다. 이러한 범위이면, 오프 전류의 일층의 저감, 역치 전압 절대치의 저하, 이동도의 향상을 도모할 수 있고, 회로 기판(1)의 특성의 향상을 도모할 수 있다.
통상, 채널 길이가 짧은 트랜지스터에 큰 드레인 전압이 걸렸을 경우, 소스 전극과 드레인 전극 사이에 큰 오프 전류가 흐르기 때문에, 트랜지스터의 온오프 특성이 양호하게 되지 않지만, 본 실시 형태의 구성에 의하면, 오프 전류의 억제를 행할 수 있다. 따라서, 트랜지스터를 미세하게 형성하고, 또한, 고밀도로 집적했을 경우에도, 온오프 특성을 양호하게 유지할 수 있게 된다.
또한, 소스 전극(5)과 드레인 전극(6) 사이를 전자가 이동하는 채널 영역에 있어서, 채널 길이와 직교하는 방향의 길이(채널 폭)는, 0.05 ~ 5mm인 것이 바람직하고, 0.1 ~ 3mm인 것이 보다 바람직하다. 이러한 범위이면, 기생 용량을 줄일 수 있고, 회로 기판(1)의 특성의 열화를 방지할 수 있다.
기판(7)은, 회로 기판(1)을 구성하는 각층(각부)을 지지하는 것이다. 기판(7)은, 상방에, 소스 전극(5)이 형성되어 있는 제 1 부분과, 드레인 전극(6)이 형성되어 있는 제 2 부분과, 제 1 부분과 제 2 부분에 끼워진 오목부(8)가 형성되어 있는 제 3 부분을 포함하는 것이 바람직하고, 그 제 1 부분의 두께와 그 제 2 부분의 두께는, 그 제 3 부분의 두께보다 큰 것이 바람직하다. 특히, 그 제 1 부분 또는 그 제 2 부분의 두께와 그 제 3 부분의 두께와의 차가, 그 제 3 부분 위에 위치하는 유기 반도체층(4)의 두께보다 큰 것이 보다 바람직하다.
기판(7)은 후술의 기체(10)를 포함하는 구조물이면, 기체(10) 위에 하지 절연층(9) 등이 형성되어 있어도 좋다. 즉, 기판(7)은, 기체(10) 및 하지 절연층(9)으로 구성되어 있어도 좋다.
기판(7)으로서는, 예를 들면, 유리 기판, 석영 기판, 실리콘 기판, 황화몰리브덴, 구리, 아연, 알루미늄, 스테인리스, 마그네슘, 철, 니켈, 금, 은 등의 금속 기판, 갈륨 비소 등의 반도체 기판, 플라스틱 기판 등을 사용할 수 있다. 이 중에서, 플라스틱 기판이 바람직하다.
이러한 플라스틱 기판으로서는, 열가소성 수지, 열경화성 수지 어느 수지를 사용해도 좋다. 예를 들면, 폴리에틸렌, 폴리프로필렌, 에틸렌-프로필렌 공중합체, 에틸렌-아세트산 비닐 공중합체(EVA) 등의 폴리올레핀, 환상 폴리올레핀, 변성 폴리올레핀, 폴리염화비닐, 폴리염화비닐리덴, 폴리스티렌, 폴리아미드, 폴리이미드(PI), 폴리아미드이미드, 폴리카르보네이트, 폴리-(4-메틸펜텐-1), 아이오노머, 아크릴계 수지, 폴리메틸메타크릴레이트, 아크릴-스티렌 공중합체(AS 수지), 부타디엔-스티렌 공중합체, 폴리오 공중합체(EVOH), 폴리에틸렌테레프탈레이트(PET), 폴리부틸렌테레프탈레이트, 폴리에틸렌나프탈레이트(PEN), 폴리시클로헥산테레프탈레트(PCT) 등의 폴리에스테르, 폴리에테르, 폴리에테르케톤, 폴리에테르술폰(PES), 폴리에테르이미드, 폴리아세탈, 폴리페닐렌옥시드, 변형 폴리페닐렌옥시드, 폴리아 릴레이트, 방향족 폴리에스테르(액정 폴리머), 폴리테트라플루오로에틸렌, 폴리 불화 비닐리덴, 기타 불소계 수지, 스티렌계, 폴리올레핀계, 폴리염화비닐계, 폴리우레탄계, 불소 고무계, 염소화 폴리에틸렌계 등의 각종 열가소성 엘라스토머, 에폭시 수지, 페놀 수지, 우레아 수지, 멜라민 수지, 불포화 폴리에스테르, 실리콘 수지, 폴리우레탄 등, 또는 이것들을 주로 하는 공중합체, 블렌드체, 폴리머 알로이 등을 들 수 있고, 이들 중 1종, 또는 2종 이상을 적층한 적층체를 사용할 수 있다.
오목부(8)는, 소스 전극(5) 및 드레인 전극(6)의 사이가 되는 영역의 게이트 절연층(3)과 유기 반도체층(4)과의 계면의 면적을 크게 하고, 또 소스 전극(5) 및 드레인 전극(6)과 유기 반도체층(4) 사이의 전기적 접속을 양호하게 하기 위한 것이고, 상기 유기 반도체층(4)이 형성되기 전, 즉 본 실시예에서는 기판(7)의 상기 소스 전극(5) 및 드레인 전극(6)의 사이가 되는 영역의 거의 전역에 걸쳐 형성되어 있다. 그리고, 그 저면은 기판 내부에 위치하고, 오목부(8)의 내부에는 유기 반도체층(4)의 일부가 형성되어 있다. 이에 의해, 그 영역에 있어서의 게이트 절연층(3)과 유기 반도체층(4)과의 계면의 면적이 커져, 오프 전류를 줄일 수 있다. 또한, 역치 전압 절대치의 저하, 이동도의 향상도 도모할 수 있다.
오목부(8)의 깊이(h)는, 1 ~ 1000nm인 것이 바람직하고, 50 ~ 500nm인 것이 보다 바람직하다. 이러한 범위 내이면, 소스 전극(5) 및 드레인 전극(6) 사이의 실행장이 길어져, 오프 전류를 작게 할 수 있고, 또한, 역치 전압 절대치의 저하 및 이동도의 향상이 도모되며, 회로 기판(1)으로서 양호하게 동작시킬 수 있다.
이상의 구성에 의해, 기판(7)에 오목부(8)를 갖고, 소스 전극(5) 및 드레인 전극(6)의 사이가 되는 영역의 게이트 절연층(3)과 유기 반도체층(4)과의 계면이, 소스 전극(5) 및 드레인 전극(6)의 기판(7) 측의 계면보다도 기판(7) 측에 설정된 회로 기판(1)을 얻을 수 있다.
이러한 회로 기판(1)은, 예를 들면, 박막 트랜지스터, 투명 트랜지스터, 전계 효과형 투명 트랜지스터(투명 FET), 전계 효과형 유기 발광 트랜지스터(유기 발광 FET), 정전 유도 트랜지스터 등의 트랜지스터로서, 또한, 액정 소자, 고분자 분산형 액정 소자, 전기 영동 표시 소자, 일렉트로루미네선스 소자, 일렉트로 크로믹 소자 등의 전기 광학 소자와 조합시켜서 사용하는 액티브 매트릭스 기판의 스위칭 소자 등으로서 바람직하게 사용된다. 또한, 트랜지스터를 집적함으로써, AND, OR, NAND, NOT 등의 논리 회로, 메모리 소자, 발진 소자, 증폭 소자 등 디지털 소자나 아날로그 소자가 실현된다. 또한, 이것들을 조합시킴으로써, IC 카드나 IC 태그를 작성할 수 있다.
(2) 반도체 장치의 제조 방법
다음에 본 발명의 회로 기판(1)의 제조 방법에 관하여 설명한다.
상기 설명한 회로 기판(1)은, 예를 들면, 다음과 같은 방법으로 제조할 수 있다.
도 1에 나타내는 회로 기판(1)의 제조 방법은, 기판(7) 위에 소스 전극(5) 및 드레인 전극(6)을 형성하는 동시에, 기판(7)에 오목부를 형성하는 공정[A1]과, 소스 전극(5), 드레인 전극(6) 및 기판(7) 위에 유기 반도체층(4)을 형성하는 공정[A2]과, 유기 반도체층(4) 위에 게이트 절연층(3)을 형성하는 공정[A3]과, 게이 트 절연층(3) 위에 게이트 전극(2)을 형성하는 공정[A4]을 갖고 있다.
[A1] 소스 전극 및 드레인 전극을 형성하는 동시에 오목부를 형성하는 공정
기판(7) 위에, 소스 전극(5) 및 드레인 전극(6)을 형성한다.
그 전에, 전극 재료의 기판(7)에의 밀착성 향상을 위한 전처리를 행하는 것이 바람직하다. 이러한 전처리는, 헥사메틸디실라잔, 시클로헥센, 옥타데실트리클로로실란 등의 표면 개질재를 사용한 표면 처리, 아세톤이나 이소프로필 알코올 등을 사용한 유기 세정 처리, 염산이나 황산, 아세트산 등의 산 처리, 수산화나트륨, 수산화칼륨, 수산화칼슘, 암모니아 등의 알칼리 처리, UV 오존 처리, 불소화 처리, 산소나 아르곤 등의 플라스마 처리, 랭뮤어-블로젯 막의 형성 처리를 들 수 있다. 이러한 처리는, 복수의 처리를 사용할 수 있다. 이들 중, 유기 세정 처리가 바람직하다. 이에 의해, 표면의 탈지를 행할 수 있고, 소스 전극(5) 및 드레인 전극(6)을 밀착성 좋게 형성시킬 수 있다.
다음에, 기판(7) 위에 스퍼터링법 등의 진공 성막법, 플라즈마 CVD, 열 CVD, 레이저 CVD와 같은 화학 증착법(CVD), 진공 증착, 이온 플레이팅 등의 건식 도금법, 전해 도금, 침지 도금, 무전해 도금 등의 습식 도금법, 잉크젯법, 용사법, 졸ㆍ겔법, MOD 법에 의해 도전막을 형성시켜, 그 후에 포토 에칭을 행함으로서 소스 전극(5) 및 드레인 전극(6)의 형성을 행할 수 있다.
또한, 소정의 형상의 마스크를 이용하여, 기판(7) 위에 상기 방법에 의해 소스 전극(5) 및 드레인 전극(6)을 형성시킬 수도 있다.
또한, 금속 미립자 및 그래파이트와 같은 도전성 입자를 포함하는 폴리머 혼 합물을 사용할 경우, 잉크젯과 같은 용액 패터닝을 함으로써, 간단히 또한 저비용으로 전극 형성을 행할 수도 있다.
다음에, 기판(7)의 소스 전극(5) 및 드레인 전극(6) 사이의 영역에, 저면이 기판의 내부 또는 기판 측에 위치하는 오목부(8)를 형성한다.
오목부(8)의 형성 방법은, 특히 한정되지 않지만, 에칭에 의해 행하는 것이 바람직하다. 예를 들면, 형성한 소스 전극(5) 및 드레인 전극(6)을 마스크로 하여 기판(7)의 에칭을 함으로써, 기판(7)의 소스 전극(5) 및 드레인 전극(6) 사이에 오목부(8)가 형성된다.
이 에칭 방법으로서는 기판(7)을 에칭하고, 소스 전극(5) 및 드레인 전극(6)에 영향을 주지 않는 방법이면, 공지의 어느 방법도 사용할 수 있다. 구체적으로는, 불산, 질산, 염산, 황산 등의 산에 의한 습식 에칭, 수산화나트륨, 수산화칼륨, 수산화칼슘, 암모니아 등의 염기에 의한 습식 에칭, 방향족계 용매, 케톤계 용매나 알코올계 용매, 유기 용매에 의한 습식 에칭, 산소 플라스마, 아르곤 플라스마, CF4 플라스마를 사용한 건식 에칭 등을 들 수 있다.
본 실시예에서는 화학 물질을 사용하지 않고, 간편하게 에칭할 수 있는 건식 에칭이 바람직하고, 또한 전극의 세정을 동시에 행하는 효과가 있는 산소 플라스마에 의한 에칭이 보다 바람직하다. 이에 의해, 적절히 오목부(8)를 기판 내부에 형성시킬 수 있다.
또한, 소스 전극(5) 및 드레인 전극(6)을 패터닝했을 때의 레지스트 패턴을 마스크로 사용하는 것도 가능하며, 사용하는 전극 재료, 기판이나 에칭 방법 등에 맞추고, 적당한 방법을 사용하면 좋다.
[A2] 유기 반도체층 형성 공정
다음에, 소스 전극(5), 드레인 전극(6) 및 기판(7) 위에, 유기 반도체층(4)의, 소스 전극(5) 및 드레인 전극(6)의 사이가 되는 영역이며 게이트 절연층(3)과의 계면이, 소스 전극(5) 및 드레인 전극(6)의 기판(7) 측의 계면보다 기판(7) 측에 설정되도록 유기 반도체층(4)을 형성한다.
그 전에, [A1]에서 설명했던 전 처리를 실시함으로써, 유기 반도체층(4)의 밀착성 향상을 도모할 수 있다.
유기 반도체층(4)의 형성 방법은, 소스 전극(5), 드레인 전극(6) 및 기판(7) 위에, 소정의 유기 반도체 재료를, 진공 증착법, 스핀 코팅법, 캐스트법, 인상법, 랭뮤어-블로젯법, 스프레이법, 잉크젯법 또는 실크 스크린법 등에 의해 형성시킬 수 있다. 이들 중, 본 실시예에서는 잉크젯법이 바람직하다.
유기 반도체층(4)을 형성시키는 조건은, 전술한 바와 같은 평균 두께, 위치가 되도록 각 방법에 의해 적절히 설정하면 좋다.
[A3] 게이트 절연층 형성 공정
다음에, 유기 반도체층(4) 위에 게이트 절연층(3)을 형성한다.
게이트 절연층(3)을 무기 재료로 구성할 경우, 게이트 절연층(3)은, 예를 들면, 열산화법, CVD법, SOG법에 의해 형성할 수 있다. 또한, 원재료에 폴리실라잔을 사용함으로써, 게이트 절연층(3)으로서, 실리카 막, 질화 규소막을 습식 프로세 스로 성막 하는 것이 가능해진다.
게이트 절연층(3)을 유기 재료로 구성할 경우, 게이트 절연층(3)은, 유기 재료 또는 그 전구체를 함유하는 용액을, 게이트 절연층(3) 위를 덮도록 도포한 후, 필요에 따라, 이 도막에 대하여 후처리(예를 들면, 가열, 적외선의 조사, 초음파의 부여 등)를 실시함으로써 형성할 수 있다. 유기 재료 또는 그 전구체를 함유하는 용액을, 게이트 절연층(3)에 도포하는 방법으로서는, 스핀 코팅법이나 딥 코팅법과 같은 도포법, 잉크젯법이나 스크린법 등의 인쇄법 등을 사용할 수 있다. 이들 중, 본 실시예에서는 스핀 코팅법이 바람직하다.
[A4] 게이트 전극 형성 공정
최후로, 게이트 절연층(3) 위에 게이트 전극(2)을 형성한다.
게이트 절연층(3) 위에 소정의 전극 재료를, [A1]에서 설명한 방법과 마찬가지 방법에 의해, 게이트 전극(2)을 형성시킬 수 있다. 이들 중, 본 실시예에서는 잉크젯법이 바람직하다.
이상과 같은 공정을 포함하는 제조 방법에 의해, 기판(7)의 소스 전극(5) 및 드레인 전극(6)의 사이에 오목부(8)를 갖는 회로 기판(1)을 얻을 수 있다.
<제 2 실시 형태>
본 발명의 회로 기판(1) 및 그 제조 방법의 제 2 실시 형태에 대해서, 상기 제 1 실시 형태와의 차이점을 중심으로 설명하고, 마찬가지 사항은 그 설명을 생략한다.
(1) 회로 기판
도 2는, 본 발명의 1 실시 형태를 나타낸 도면으로, 회로 기판(1)의 개략 종단면도를 나타내고 있다. 또한, 이하의 설명에서는, 도 2 중의 상측을 「상」, 하측을 「하」로 설명한다.
도 2에 나타낸 회로 기판(1)은, 제 1 실시 형태의 회로 기판(1)과 하지 절연층(9)의 유무가 다르고, 그 이외는 제 1 실시 형태의 회로 기판(1)과 마찬가지이다.
즉, 본 실시 형태는, 하지 절연층(9)이 형성되어, 소스 전극(5) 및 드레인 전극(6) 사이의 하지 절연층(9)이 전부 에칭되어 있는 점이 다른 것이다.
또한, 도 2에 나타낸 하지 절연층(9)과 기체(10)는, 도 1에 나타낸 기판(7)을 구성하는 요소이다. 즉, 기판(7)은, 기체(10) 및 하지 절연층(9)으로 구성되어 있다. 따라서, 기체(10)는, 제 1 실시 형태에서 기술한 기판(7)과 마찬가지 재료로 이루어진 것이다.
여기서, 하지 절연층(9)은, 유기 반도체층(4), 소스 전극(5), 드레인 전극(6) 또는 기체(10)를 절연하기 위한 것이고, 소스 전극(5) 및 드레인 전극(6)과 기체(10) 사이에 유기 반도체층(4)과 접하도록 설치되어 있다. 또한, 오목부(8)의 저면은 기체(10) 측에 위치하고, 소스 전극(5) 및 드레인 전극(6)의 사이가 되는 영역에 위치하는 유기 반도체층(4)은 하지 절연층(9) 내에 위치하고 있다.
이러한 하지 절연층(9)의 재료 및 그 함유량은, 상기 게이트 절연층(3)에서 설명한 것과 마찬가지이다.
여기서, 본 발명자들은, 또한 이동도 향상을 위하여, 하지 절연층(9)의 재료 를 예의 검토한 결과, 하기 일반식(1)으로 표시되는 화합물을 사용하면, 이동도가 더욱 향상하는 것을 알아냈다.
Figure 112007022330438-pat00001
(식 중, R1 및 R2는 각각 독립적으로 치환기를 갖고 있어도 좋은 알킬렌기를 나타내고, X1, X2, X3 및 X4는 수소 또는 전자 흡인성기를 나타내며, n은 100 ~ 10000을 나타낸다.)
이러한 이동도 향상의 메커니즘은 반드시 명확하지 않지만, 그 화합물이 유기 반도체층(4)으로부터 전자를 끌어당김으로써 유기 반도체층(4)의 캐리어 밀도의 향상 및 캐리어 트랩 준위의 저감을 도모할 수 있는 것에 의한 것으로 생각된다.
여기서, 일반식(1) 중, R1 및 R2는 각각 독립적으로 치환기를 갖고 있어도 좋은 알킬렌기를 나타낸다. 알킬렌기는, 탄소수 1 ~ 20의 알킬렌기인 것이 바람직하고, 탄소수 1 ~ 10의 알킬렌기인 것이 보다 바람직하며, 탄소수 1 ~ 4의 알킬렌기인 것이 가장 바람직하다. 구체적으로는, 메틸렌기, 에틸렌기, 프로필렌기, 펜틸렌기, 헵틸렌기, 노닐렌기 등을 들 수 있다. 이 중, 특히 메틸렌기가 바람직하다. 이에 의해, 간편하게 일반식(1)으로 표시되는 화합물을 합성할 수 있다.
알킬렌기로 치환할 수 있는 치환기로서는, 탄소수 1 ~ 10의 알킬기나 불소 원자, 염소 원자, 브롬 원자, 요오드 원자 등의 할로겐 원자 등을 들 수 있다. 이 중, 유기 반도체층(4)으로부터 적절히 전자를 끌어당길 수 있기 때문에, 전자 흡인성인 할로겐 원자가 바람직하다. 이에 의해, 유기 반도체층(4)으로부터 전자를 끌어당길 수 있다.
X1, X2, X3 및 X4는, 수소, 술폰기 또는 티올기 등을 들 수 있다. 이것들은 2종 이상 조합시켜서 사용할 수도 있다. 이 중, 유기 반도체층(4)으로부터 보다 전자를 끌어당길 수 있는 할로겐 원자가 바람직하고, 염소 원자가 보다 바람직하다. 이에 의해, 확실히, 캐리어 밀도의 향상 및 캐리어 트랩 준위의 저감을 할 수 있기 때문에, 이동도의 향상이나 역치 전압의 저하를 할 수 있다.
X1, X2, X3 및 X4는, 어느 것이 수소 또는 전자 흡인성기로 치환되어 있는가는 특히 한정되지 않는다. 예를 들면, R1 및 R2가 같은 기일 경우이며, 전자 흡인성기가 1치환 또는 3치환의 경우에는, X1 ~ X4의 어느 기가 치환되어 있어도 좋다.
전자 흡인성기가 2치환의 경우, X1과 X2, X1과 X3 또는 X1과 X4가 전자 흡인성기로 치환된다. 한편, R1 및 R2가 다른 기일 경우이며, 전자 흡인성기가 1치환의 경우에는 어느 기가 치환되어 있어도 좋지만, 전자 흡인성기가 2치환의 경우, 상기 2치환의 경우의 조합에 더해, X2와 X4가 전자 흡인성기로 치환되는 경우가 있다. 전자 흡인성기가 3치환의 경우에는, X1, X2와 X3 또는 X1, X2와 X4가 전자 흡인성기로 치환되는 경우가 있다.
이들 중, 보다 확실하게, 유기 반도체층(4)으로부터 전자를 끌어당긴다고 하는 관점에서는, 적어도 어느 두 개가 전자 흡인성기로 치환되어 있는 것이 바람직하고, X1, X2, X3 및 X4의 전부가 치환되어 있는 것이 더욱 바람직하다. 이에 의해, 보다 확실하게, 캐리어 밀도의 향상 및 캐리어 트랩 준위의 저감을 도모할 수 있고, 이동도의 향상, 온오프 비의 향상, 역치 전압의 저하 등, 소자 수명의 향상을 실현할 수 있다.
이상과 같은 구성을 취하는 일반식(1)으로 표시되는 화합물은, 그 수 평균 분자량이, 10000 ~ 1000000인 것이 바람직하다. 이러한 범위 내이면, 간편하게 일반식(1)으로 표시되는 화합물을 합성할 수 있고, 전자 흡인성기의 증가에 의해 유기 반도체층(4)으로부터 적절히 전자를 끌어당길 수 있다.
상기 설명한 R1, R2, X1, X2, X3 및 X4를 조합시켜, 일반식(1)으로 표시되는 화합물을 더 구체적으로 나타낸다.
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이들 중, 유기 반도체층(4)으로부터 전자를 끌어당긴다고 하는 관점에서, 폴리-디클로로-p-크실렌의 2, 3, 4의 화합물, 폴리-테트라 클로로-p-크실렌의 6의 화합물이 특히 바람직하다. 이에 의해, 유기 반도체층(4)으로부터 전자를 끌어당기고, 이동도의 향상, 온오프 비의 향상, 역치 전압의 저하 등을 도모할 수 있다.
일반식(1)으로 표시되는 화합물은, 게이트 절연층(3) 및/또는 하지 절연층(9)에 함유시킬 수 있지만, 적어도 하지 절연층(9)에 포함되는 것이 바람직하다. 이에 의해, 유기 반도체층(4)으로부터 전자를 끌어당기고, 이동도의 향상 등을 도모할 수 있다.
또한, 이러한 화합물이, 게이트 절연층(3) 및 하지 절연층(9)의 어느 것에도 포함되는 경우에는, 그 화합물은 다른 화합물이여도 좋다. 이에 의해, 유기 반도체층(4)으로부터 전자의 끌어당겨짐의 정도를 제어할 수 있다.
하지 절연층(9)의 평균 두께는, 10 ~ 1000nm인 것이 바람직하고, 50 ~ 500인 것이 보다 바람직하다. 이러한 범위이면, 확실히 오목부(8)를 형성시킬 수 있다.
(2) 회로 기판의 제조 방법
이러한 회로 기판(1)은, 예를 들면, 다음과 같이 해서 제조할 수 있다.
도 2에 나타내는 회로 기판(1)의 제조 방법은, 기체(10) 위에 하지 절연층(9)을 형성하는 공정[B1]과, 하지 절연층(9) 위에 소스 전극(5) 및 드레인 전극(6)을 형성하는 동시에, 하지 절연층(9)에 오목부(8)를 형성하는 공정[B2]과, 소스 전극(5), 드레인 전극(6) 및 기체(10) 위에 유기 반도체층(4)을 형성하는 공정[B3]과, 유기 반도체층(4) 위에 게이트 절연층(3)을 형성하는 공정[B4]과, 게이트 절연층(3) 위에 게이트 전극(2)을 형성하는 공정[B5]을 갖고 있다.
[B1] 하지 절연층 형성 공정
본 공정은, 제 1 실시 형태에서 설명한 [A3]와 마찬가지로 행하여지지만, 본 실시예에서는 플라스마 CVD법이 바람직하다.
[B2] 소스 전극 및 드레인 전극을 형성하는 동시에 오목부를 형성하는 공정
본 공정은, 하지 절연층(9) 위에 소스 전극(5) 및 드레인 전극(6)을 형성하 고, 하지 절연층(9)의, 소스 전극(5) 및 드레인 전극(6) 사이의 영역을 모두 에칭하는 이외는, 제 1 실시 형태에서 설명한 [A1]과 마찬가지로 행하여진다. 본 실시예에서는, 효율 좋게 에칭하기 위해서, 습식 에칭이 바람직하고, 불산 등의 산에 의한 에칭이 보다 바람직하다. 또한, 오목부는 하지 절연층(9)에 형성되어, 그 저면은 기체(10) 측, 즉, 기체(10) 상면에 위치하고 있다.
[B3] 유기 반도체층 형성 공정
본 공정은, 제 1 실시 형태에서 설명한 [A2]와 마찬가지로 행하여지지만, 본 실시예에서는 진공 증착법이 바람직하다.
[B4] 게이트 절연층 형성 공정
본 공정은, 제 1 실시 형태에서 설명한 [A3]와 마찬가지로 행하여진다.
[B5] 게이트 전극 형성 공정
본 공정은, 제 1 실시 형태에서 설명한 [A4]와 마찬가지로 행하여진다.
이상과 같은 공정을 포함하는 제조 방법에 의해, 소스 전극(5) 및 드레인 전극(6) 사이의 하지 절연층(9)의 전부가 에칭된 회로 기판(1)을 얻을 수 있다.
<제 3 실시 형태>
본 발명의 회로 기판(1) 및 그 제조 방법의 제 3 실시 형태에 대해서, 상기 제 1, 제 2 실시 형태와의 차이점을 중심으로 설명하고, 같은 사항은 그 설명을 생략한다.
(1) 회로 기판
도 3은, 본 발명의 1 실시 형태를 나타낸 도면으로, 회로 기판(1)의 개략 종 단면도를 나타내고 있다.
또한, 이하의 설명에서는, 도 3 중의 상측을 「상」, 하측을 「하」로 설명한다.
도 3에 나타낸 회로 기판(1)은, 제 2 실시 형태의 회로 기판(1)과 하지 절연층(9)의 에칭 상태가 다르고, 그 이외는 제 2 실시 형태의 회로 기판(1)과 같다.
즉, 본 실시 형태는, 소스 전극(5) 및 드레인 전극(6) 사이의 영역의 하지 절연층(9)의 일부가 에칭되어 있는 점이 다른 것이다.
(2) 회로 기판의 제조 방법
이러한 회로 기판(1)은, 예를 들면, 다음과 같이 해서 제조할 수 있다.
도 3에 나타내는 회로 기판(1)의 제조 방법은, 기체(10) 위에 하지 절연층(9)을 형성하는 공정[C1]과, 하지 절연층(9) 위에 소스 전극(5) 및 드레인 전극(6)을 형성하는 동시에, 하지 절연층(9)에 오목부(8)를 형성하는 공정[C2]과, 소스 전극(5), 드레인 전극(6) 및 하지 절연층(9) 위에 유기 반도체층(4)을 형성하는 공정[C3]과, 유기 반도체층(4) 위에 게이트 절연층(3)을 형성하는 공정[C4]과, 게이트 절연층(3) 위에 게이트 전극(2)을 형성하는 공정[C5]을 갖고 있다.
[C1] 하지 절연층 형성 공정
본 공정은, 제 2 실시 형태에서 설명한 [B1]과 마찬가지로 행하여진다.
[C2] 소스 전극 및 드레인 전극을 형성하는 동시에 오목부를 형성하는 공정
본 공정은, 하지 절연층(9)의 소스 전극(5) 및 드레인 전극(6) 사이의 영역을 일부 에칭하는 이외는, 제 2 실시 형태에서 설명한 [B2]와 마찬가지로 행하여진 다. 이 에칭 처리는 원하는 깊이의 오목부(8)를 얻도록 행하는 것이 바람직하고, 하지 절연층(9)을 전부 에칭하지 않도록 처리 온도나 처리 시간을 조정하는 것이 바람직하다. 이에 의해, 하지 절연층(9)이 일부 에칭된 오목부(8)를 얻을 수 있다.
[C3] 유기 반도체층 형성 공정
본 공정은, 제 2 실시 형태에서 설명한 [B3]와 마찬가지로 행하여진다.
[C4] 게이트 절연층 형성 공정
본 공정은, 제 2 실시 형태에서 설명한 [B4]와 마찬가지로 행하여진다.
[C5] 게이트 전극 형성 공정
본 공정은, 제 2 실시 형태에서 설명한 [B5]와 마찬가지로 행하여진다.
이상과 같은 공정을 포함하는 제조 방법에 의해, 소스 전극(5) 및 드레인 전극(6) 사이의 하지 절연층(9)의 일부가 에칭된 회로 기판(1)을 얻을 수 있다.
<그 밖의 실시 형태>
상기 실시 형태에서는 도면에 의거하여, 톱 게이트·보텀 컨택트형의 회로 기판(1)을 설명했지만, 본 발명의 회로 기판(1)은 각 층의 사이에 임의 목적의 층이 설치되어 있어도 좋고, 보텀 게이트형, 톱 게이트형, 톱 콘택트형, 보텀 컨택트형 등, 그 구조는 특히 한정되지 않는다. 이에 의해, 트랜지스터 등, 여러 가지의 용도에 응용할 수 있다.
또한, 상기 실시 형태에서는, 소스 전극(5) 및 드레인 전극(6)의 사이가 되는 영역에 위치하는 유기 반도체층(4)은, 기판(7) 및 하지 절연층(9) 내에 있지만, 기판(7) 및 하지 절연층(9) 내이여도 좋고, 회로 기판(1)의 구조에 따라서는, 게이트 절연층(3) 등일 경우이어도 좋다. 이에 의해, 그 영역에 있어서의 게이트 절연층(3)과 유기 반도체층(4)과의 계면의 면적이 커져, 오프 전류를 줄일 수 있다. 또한, 역치 전압 절대치의 저하 및 이동도의 향상을 도모할 수 있다.
또한, 상기 실시 형태에서는, 유기 반도체층(4)의 소스 전극(5) 및 드레인 전극(6)의 사이가 되는 영역이며 게이트 절연층(3)과의 계면은, 소스 전극(5) 및 드레인 전극(6)의 기판(7) 측의 계면보다도 기판(7) 측에 설정되어 있지만, 전형적으로는 유기 반도체층(4)과 게이트 절연층(3)과의 그 계면은, 그 영역 이외의 영역의 게이트 절연층(3)과 유기 반도체층(4)과의 계면보다도 기판(7) 측에 설정되면 좋다. 이에 의해, 그 영역에 있어서의 게이트 절연층(3)과 유기 반도체층(4)과의 계면의 면적이 커져, 오프 전류를 줄일 수 있다. 또한, 역치 전압 절대치의 저하 및 이동도의 향상을 도모할 수 있다.
또한, 상기 실시 형태에서는, 오목부(8)는 기판(7)의 상기 소스 전극(5) 및 드레인 전극(6)의 사이가 되는 영역의 거의 전역에 걸쳐 형성되어 있지만, 게이트 절연층(3)과 유기 반도체층(4)과의 계면의 면적을 크게 한다는 관점에서는, 그 영역의 일부에 오목부(8)가 형성되어 있어도 좋다. 이에 의해, 그 영역에 있어서의 게이트 절연층(3)과 유기 반도체층(4)과의 계면의 면적이 커져, 오프 전류를 줄일 수 있다.
또한, 본 발명의 회로 기판(1)의 제조 방법에서는, 본 발명의 효과를 나타내는 한, 그 외에 어떠한 공정을 포함하고 있어도 좋고, 각 공정의 순서는 특히 문제 가 되지 않는다. 또한, 기판(7)이나 하지 절연층(9)에 오목부(8)를 형성한 후, 소스 전극(5) 및 드레인 전극(6)을 형성할 수도 있다.
<전기 광학 장치>
다음에, 본 발명의 반도체 장치를 구비하는 전기 광학 장치에 관하여 설명한다.
본 발명의 전기 광학 장치는, 예를 들면, 액정 표시 장치 등의 액정 장치, 유기 EL 표시 장치 등의 유기 EL 장치, 전기 영동 표시 장치, 프린터 헤드 등의 장치를 들 수 있다.
이하, 본 발명의 반도체 장치를 구비하는 전기 광학 장치 및 그 제조 방법을, 전기 영동 표시 장치를 일례로, 도면을 사용하여 설명한다.
(1) 전기 영동 표시 장치
도 4는, 전기 영동 표시 장치의 실시 형태를 나타내는 종단면도, 도 5는, 전기 영동 표시 장치가 구비하는 회로 기판(1)의 예로서 액티브 매트릭스 장치의 구성을 나타내는 블록도이다.
또한, 이하에서는, 설명의 형편상, 도 4 및 도 5 중의 상측을 「상」, 하측을 「하」로 설명을 행한다.
도 4에 나타내는 전기 영동 표시 장치(20)는, 전기 영동 표시 시트(프론트 플레인)(21)와, 액티브 매트릭스 장치(백 플레인)(22)와, 전기 영동 표시 시트(21)와 액티브 매트릭스 장치(22) 사이의 간극을 기밀적으로 밀봉하는 밀봉부(36)를 갖고 있다.
전기 영동 표시 시트(21)는, 평판 형상의 기부(31)와 기부(31)의 하면에 설치된 제 2 전극(33)을 구비하는 기판(39)과, 이 기판(39)의 하면(한쪽 면) 측에 설치되고, 마이크로캡슐(40)과 바인더재(41)로 구성된 마이크로 캡슐 함유층(400)을 갖고 있다.
한편, 액티브 매트릭스 장치(22)는, 평판 형상의 기부(30)와 기부(30)의 상면에 설치된 복수의 제 1 전극(32)을 구비한다.
도 5에 나타낸 바와 같이, 액티브 매트릭스 장치(22)는, 서로 직교하는 복수의 데이터선(301)과, 복수의 주사선(302)과, 이러한 데이터선(301)과 주사선(302)과의 각 교점 부근에 설치된 트랜지스터(11)를 갖고 있다.
그리고, 트랜지스터(11)가 갖는 게이트 전극(2)은 주사선(302)에, 소스 전극(5)은 데이터선(301)에, 드레인 전극(6)은 후술하는 화소 전극(제 1 전극)(32)에, 각각 접속되어 있다.
각 캡슐(40) 내에는, 각각, 특성이 다른 복수 종의 전기 영동 입자, 본 실시 형태에서는 전하 및 색(색상)이 다른 2종의 전기 영동 입자(34a,34b), 액상 분산매(35)를 포함하는 전기 영동 분산액(37)이 봉입되어 있다.
이하, 각부의 구성에 관하여 설명한다.
기부(30) 및 기부(31)는, 각각, 시트 형상(평판 형상)의 부재로 구성되어, 이들 간에 배치되는 각 부재를 지지 및 보호하는 기능을 갖는다.
각 기부(30,31)는, 각각, 가요성을 갖는 것, 경질인 것 어느 것이어도 좋지만, 가요성을 갖는 것이 바람직하다. 가요성을 갖는 기부(30,31)를 사용함으로써, 가요성을 갖는 전기 영동 표시 장치(20), 즉, 예를 들면, 전자 페이퍼를 구축하는데 유용한 전기 영동 표시 장치(20)를 얻을 수 있다.
또한, 각 기부(기재층)(30,31)를 가요성을 갖는 것으로 할 경우, 그 구성 재료로서는, 각각, 예를 들면, 폴리에틸렌, 폴리프로필렌, 에틸렌-아세트산 비닐 공중합체 등의 폴리올레핀, 변성 폴리올레핀, 폴리아미드(예: 나일론6, 나일론46, 나일론66, 나일론610, 나일론612, 나일론11, 나일론12, 나일론6-12, 나일론6-66), 열가소성 폴리이미드, 방향족 폴리에스테르 등의 액정 폴리머, 폴리페닐렌옥시드, 폴리페닐렌술파이드, 폴리카르보네이트, 폴리메틸메타크릴레이트, 폴리에테르, 폴리에테르에테르케톤, 폴리에테르이미드, 폴리아세탈, 스티렌계, 폴리올레핀계, 폴리염화비닐계, 폴리우레탄계, 폴리에스테르계, 폴리아미드계, 폴리부타디엔계, 트랜스 폴리이소프렌계, 불소 고무계, 염소화 폴리에틸렌계 등의 각종 열가소성 엘라스토머 등, 또는 이것들을 주로 하는 공중합체, 블렌드체, 폴리머 알로이 등을 들 수 있고, 이들 중의 1종 또는 2종 이상을 혼합해서 사용할 수 있다.
이러한 기부(30,31)의 평균 두께는, 각각, 구성 재료, 용도 등에 따라 적절히 설정되어, 특히 한정되지 않지만, 가요성을 갖는 것으로 할 경우, 20 ~ 500㎛정도인 것이 바람직하고, 25 ~ 250㎛ 정도인 것이 보다 바람직하다. 이에 의해, 전기 영동 표시 장치(20)의 유연성과 강도와의 조화를 도모하면서, 전기 영동 표시 장치(20)의 소형화(특히, 박형화)을 도모할 수 있다.
이러한 기부(30,31)의 마이크로 캡슐(40) 측의 면, 즉, 기부(30)의 상면 및 기부(31)의 하면에, 각각, 층 형상(막 형상)을 하는 제 1 전극(32) 및 제 2 전 극(33)이 설치되어 있다.
제 1 전극(32)과 제 2 전극(33) 사이에 전압을 인가하면, 이들간에 전계가 생기고, 이 전계가 전기 영동 입자(표시 입자)(34a,34b)에 작용한다.
본 실시 형태에서는 제 2 전극(33)이 공통 전극으로 되고, 제 1 전극(32)이 매트릭스 형상(행렬 형상)으로 분할된 개별 전극(스위칭 소자에 접속된 화소 전극)으로 되어 있어, 제 2 전극(33)과 1개의 제 1 전극(32)이 겹치는 부분이 1 화소를 구성한다.
또한, 제 2 전극(33)도, 제 1 전극(32)과 마찬가지로 복수로 분할하도록 하여도 좋다.
또한, 제 1 전극(32)이 스트라이프 형상으로 분할되고, 제 2 전극(33)도 마찬가지로 스트라이프 형상으로 분할되어, 이것들이 교차하도록 배치된 형태이어도 좋다.
각 전극(32,33)의 구성 재료로서는, 각각, 실질적으로 도전성을 갖는 것이면 특히 한정되지 않고, 예를 들면, 구리, 알루미늄, 니켈, 코발트, 백금, 금, 은, 몰리브덴, 탄탈 또는 이것들을 포함하는 합금 등의 금속 재료, 카본 블랙, 카본나노튜브, 풀러렌 등의 탄소계 재료, 폴리아세틸렌, 폴리피롤, 폴리티오펜, 폴리아닐린, 폴리(p-페닐렌), 폴리(p-페닐렌 비닐렌), 폴리플루오렌, 폴리카르바졸, 폴리실란 또는 이러한 유도체 등의 전자 도전성 고분자 재료, 폴리비닐 알코올, 폴리카르보네이트, 폴리에틸렌옥시드, 폴리비닐부티랄, 폴리비닐카르바졸, 아세트산 비닐 등의 매트릭스 수지 중에, NaCl, LiClO4, KCl, H2O, LiCl, LiBr, LiI, LiNO3, LiSCN, LiCF3SO3, NaBr, NaI, NaSCN, NaClO4, NaCF3SO3, KI, KSCN, KClO4, KCF3SO3, NH4I, NH4SCN, NH4ClO4, NH4CF3SO3, MgCl2, MgBr2, MgI2, Mg(NO3)2, Mg(SCN)2, Mg(CF3SO3)2, ZnCl2, ZnI2, Zn(SCN)2, Zn(ClO4)2, Zn(CF3SO3)2, CuCl2, CuI2, Cu(SCN)2, Cu(ClO4)2, Cu(CF3SO3)2 등의 이온성 물질을 분산시킨 이온 도전성 고분자 재료, 인듐 주석 산화물(ITO), 불소 도핑된 주석 산화물(FTO), 주석 산화물(SnO2), 인듐 산화물(IO) 등의 도전성 산화물 재료와 같은 각종 도전성 재료를 들 수 있고, 이들 중의 1종 또는 2종 이상을 조합시켜서 사용할 수 있다.
기타, 각 전극(32,33)의 구성 재료로서는, 각각, 예를 들면, 유리 재료, 고무 재료, 고분자 재료 등의 도전성을 갖지 않는 재료 중에, 금, 은, 니켈, 카본 등의 도전성 재료(도전성 입자)를 혼합하고, 도전성을 부가하도록 각종 복합 재료도 사용할 수 있다.
이러한 복합 재료의 구체적인 예로서는, 예를 들면, 고무 재료 중에 도전성 재료를 혼합한 도전성 고무, 에폭시계, 우레탄계, 아크릴계 등의 접착제 조성물 중에 도전성 재료를 혼합한 도전성 접착제 또는 도전성 페이스트, 폴리올레핀, 폴리염화비닐, 폴리스티렌, ABS 수지, 나일론(폴리아미드), 에틸렌 아세트산 비닐 공중합체, 폴리에스테르, 아크릴계 수지, 에폭시계 수지, 우레탄계 수지 등의 매트릭스 수지 중에 도전성 재료를 혼합한 도전성 수지 등을 들 수 있다.
이러한 전극(32,33)의 평균 두께는, 각각, 구성 재료, 용도 등에 의해 적절히 설정되어, 특히 한정되지 않지만, 0.05 ~ 10㎛ 정도인 것이 바람직하고, 0.05 ~ 5㎛ 정도인 것이 보다 바람직하다.
또한, 각 기부(30,31) 및 각 전극(32,33) 중, 표시면 측에 배치되는 기부 및 전극은, 각각, 광 투과성을 갖는 것, 즉, 실질적으로 투명(무색 투명, 유색 투명 또는 반투명)으로 된다. 이에 의해, 후술하는 전기 영동 분산액(37) 중에 있어서의 전기 영동 입자(34a,34b)의 상태, 즉 전기 영동 표시 장치(20)에 표시된 정보(화상)를 육안에 의해 용이하게 인식할 수 있다.
또한, 각 전극(32,33)은, 전술한 바와 같은 재료의 단체로 이루어지는 단층 구조의 것 외에, 예를 들면, 복수의 재료를 순차 적층한 다층 적층 구조의 것이어도 좋다. 즉, 각 전극(32,33)은, 각각, 예를 들면, ITO로 구성되는 단층 구조이어도 좋고, ITO 층과 폴리아닐린 층의 2층 적층 구조로 할 수도 있다.
전기 영동 표시 시트(21)에서는, 제 2 전극(33)의 하면에 접촉하여, 마이크로 캡슐 함유층(400)이 설치되어 있다.
이 마이크로캡슐 함유층(400)은, 전기 영동 분산액(37)을 캡슐 본체(각체(殼體))(401) 내에 봉입한 복수의 마이크로 캡슐(40)이, 바인더재(41)로 고정(유지)되어서 구성되어 있다.
마이크로 캡슐(40)은, 액티브 매트릭스 장치(22)와 기판(39) 사이에, 종횡으로 병렬하도록 단층으로 배열 설치되어 있다.
본 실시 형태에서는, 제 1 전극(32)과 제 2 전극(33) 사이에 삽입됨으로써, 마이크로 캡슐(40)은, 상하 방향으로 압축되고, 수평 방향으로 넓어져서 편평 형상으로 되어 있다. 바꾸어 말하면, 마이크로 캡슐(40)은, 평면에서 볼 때에 돌담 구조를 형성하고 있다.
이러한 구성에 의해, 전기 영동 표시 장치(20)에서는, 유효 표시 영역이 증대하고, 콘트라스트가 양호한 것이 된다. 또한, 전기 영동 입자(34a,34b) 상하 방향으로의 이동 거리를 단축할 수 있으므로, 전기 영동 입자(34a,34b)를 단시간에 소정의 전극 근방으로 이동ㆍ집합시킬 수 있어, 응답 속도의 향상을 도모할 수도 있다.
또한, 본 실시예에서는, 이웃한 2개의 제 1 전극(32)에 대하여, 1개의 마이크로 캡슐(40)이 배치되어 있다. 즉, 마이크로 캡슐(40)은, 이웃한 2개의 제 1 전극(32)에 걸치도록 배치되어 있다.
캡슐 본체(각체)(401)의 구성 재료로서는, 예를 들면, 젤라틴, 아라비아 고무와 젤라틴의 복합재료, 우레탄계 수지, 멜라민계 수지, 요소 수지, 폴리아미드, 폴리에테르와 같은 각종 수지 재료를 들 수 있고, 이들 중 1종 또는 2종 이상을 조합시켜서 사용할 수 있다.
또한, 캡슐 본체(401)의 구성 재료에는, 가교제에 의해 가교(입체가교)를 형성하도록 하여도 좋다. 이에 의해, 캡슐 본체(401)의 유연성을 유지하면서, 강도를 향상시킬 수 있다. 그 결과, 마이크로 캡슐(40)이 용이하게 붕괴되는 것을 방지할 수 있다.
이러한 마이크로 캡슐(40)은, 그 크기가 거의 균일한 것이 바람직하다. 이 에 의해, 전기 영동 표시 장치(20)에서는, 표시 불균일의 발생이 방지 또는 저감되어, 보다 뛰어난 표시 성능을 발휘할 수 있다.
캡슐 본체(401) 내에 봉입된 전기 영동 분산액(37)은, 적어도 1종의 전기 영동 입자(34a,34b)(본 실시 형태에서는 34a가 착색 입자, 34b가 백색 입자)를 액상 분산매(35)에 분산(현탁)하여 이루어지는 것이다.
전기 영동 입자(34a,34b)는, 하전(荷電)을 갖고, 전계가 작용함으로써, 액상 분산매(35) 중을 전기 영동할 수 있는 입자(대전 입자)이면, 어떠한 것도 사용할 수 있고, 특히 한정은 되지 않지만, 안료 입자, 수지 입자 또는 이러한 복합 입자 중 적어도 1종이 적합하게 사용된다. 이들 입자는, 제조가 용이함과 동시에, 하전(荷電)의 제어를 비교적 용이하게 행할 수 있다고 하는 이점을 갖는다.
안료 입자를 구성하는 안료로서는, 예를 들면, 아닐린 블랙, 카본 블랙, 티탄 블랙 등의 흑색 안료, 산화티탄, 산화안티몬, 황산바륨, 황화아연, 아연화, 산화규소, 산화알루미늄 등의 백색 안료, 모노 아조, 디스아조, 폴리 아조 등의 아조계 안료, 이소인돌리논, 황연, 황색산화철, 카드뮴 옐로, 티탄 옐로, 안티몬 등의 황색 안료, 모노 아조, 디스아조, 폴리 아조 등의 아조계 안료, 퀴나크리돈 레드, 크롬 버밀리언 등의 적색 안료, 프탈로시아닌 블루, 인단스렌 블루, 감청, 군청, 코발트 블루 등의 청색 안료, 프탈로시아닌 그린 등의 녹색 안료 등을 들 수 있고, 이들 중 1종 또는 2종 이상을 조합시켜서 사용할 수 있다.
또한 수지 입자를 구성하는 수지 재료로서는, 예를 들면, 아크릴계 수지, 우레탄계 수지, 요소계 수지, 에폭시계 수지, 폴리스티렌, 폴리에스테르 등을 들 수 있고, 이들 중의 1종 또는 2종 이상을 조합시켜서 사용할 수 있다.
또한 복합 입자로서는, 예를 들면, 안료 입자의 표면을 수지 재료나 다른 안료로 피복한 것, 수지 입자의 표면을 안료로 피복한 것, 안료와 수지 재료를 적당한 조성비로 혼합한 혼합물로 구성된 입자 등을 들 수 있다.
안료 입자의 표면을 다른 안료로 피복한 입자로서는, 예를 들면, 산화티탄 입자의 표면을, 산화규소나 산화알루미늄으로 피복한 것을 예시할 수 있고, 이러한 입자는, 백색 입자(34b)로 적합하게 사용할 수 있다.
또한 카본 블랙 입자 또는 그 표면을 피복한 입자는, 착색 입자(흑색 입자)(34a)로 적합하게 사용할 수 있다.
또한, 전기 영동 입자(34a,34b)의 형상은, 특히 한정되지 않지만, 구 형상인 것이 바람직하다.
전기 영동 입자(34a,34b)의 평균 입경은, 0.1 ~ 10㎛ 정도인 것이 바람직하고, 0.1 ~ 7.5㎛ 정도인 것이 보다 바람직하다. 전기 영동 입자(34a,34b)의 평균 입경을 상기 범위로 함으로써, 전기 영동 입자(34a,34b)끼리의 응집이나, 액상 분산매(35) 중에 있어서의 침강을 확실히 방지할 수 있고, 그 결과, 전기 영동 표시 장치(20)의 표시 품질의 열화를 적합하게 방지할 수 있다.
한편, 액상 분산매(35)로서는, 캡슐 본체(401)에 대한 용해성이 낮고, 또한 비교적 높은 절연성을 갖는 것이 적합하게 사용된다. 또한, 이러한 유기 분산매(35)는, 극성이 낮고, 실질적으로 극성을 갖지 않는, 비극성의 유기 재료(비프로톤성 분산매)로 구성되어 있다. 이러한 액상 분산매(35)로서는, 예를 들면, 아세 트산 메틸, 아세트산 에틸, 아세트산 부틸, 포름산 에틸 등의 에스테르류, 아세톤, 메틸에틸케톤, 디에틸케톤, 메틸이소부틸케톤, 메틸이소프로필케톤, 시클로헥사논 등의 케톤류, 펜탄, 헥산, 옥탄 등의 지방족 탄화수소류(유동파라핀), 시클로헥산, 메틸 시클로헥산 등의 지환식 탄화수소류, 벤젠, 톨루엔, 크실렌, 헥실 벤젠, 헵틸 벤젠, 옥틸 벤젠, 노닐 벤젠, 데실 벤젠, 운데실 벤젠, 도데실 벤젠, 트리데실 벤젠, 테트라데실 벤젠과 같은 장쇄 알킬기를 갖는 벤젠류 등의 방향족 탄화수소류, 염화 메틸렌, 클로로포름, 사염화탄소, 1,2-디클로로에탄 등의 할로겐화 탄화수소류, 피리딘, 피라진, 푸란, 피롤, 티오펜, 메틸피롤리돈 등의 방향족 복소환류, 아세토니트릴, 프로피오니트릴, 아크릴로니트릴 등의 니트릴류, N,N-디메틸포름아미드, N,N-디메틸아세트아미드 등의 아미드류, 카르복시산염 또는 그 밖의 각종 유류 등을 들 수 있고, 이것들을 단독 또는 혼합물로서 사용할 수 있다.
그 중에서도, 액상 분산매(35)는, 장쇄 알킬기를 갖는 벤젠류(특히, 도데실 벤젠)를 주성분으로 하는 것이 바람직하다. 장쇄 알킬기를 갖는 벤젠류는, 비점이 비교적 높고, 이에 의해 상온에서의 휘발성을 낮게 할 수 있다. 이 때문에, 예를 들면, 전기 영동 분산액(37)의 제조 과정에서, 액상 분산매(35)가 휘발함으로써, 전기 영동 입자(34a,34b)의 함유율이나, 수분의 함유율 등이 변화되는 것을 방지할 수 있다. 그 결과, 이들 변화에 기인해서 생기는 전기 영동 표시 장치(20)의 응답 특성이나 표시 성능의 저하 등을 확실히 방지할 수 있다.
또한, 액상 분산매(35)에는, 필요에 따라, 안트라퀴논계 염료, 아조계 염료, 인디고이드계 염료, 트리페닐메탄계 염료, 피라졸론계 염료, 스틸벤계 염료, 디페 닐메탄계 염료, 크산텐계 염료, 알리자린계 염료, 아크리딘계 염료, 퀴논이민계 염료, 티아졸계 염료, 메틴계 염료, 니트로계 염료, 니트로소계 염료 등의 각종 염료를 용해하여도 좋다.
이러한 전기 영동 입자(34a,34b)의 액상 분산매(35)에의 분산은, 예를 들면, 페인트 셰이커(paint shaker)법, 볼밀(ball-mill)법, 미디어 밀(media mill)법, 초음파 분산법, 교반 분산법 등 중 1종 또는 2종 이상을 조합시켜서 행할 수 있다.
또한, 전기 영동 입자(34a,34b)의 비중은, 액상 분산매(35)의 비중과 거의 같게 되도록 설정되어 있는 것이 바람직하다. 이에 의해, 전기 영동 입자(34a,34b)는, 전극(32,33) 사이로의 전압의 인가를 정지한 후에 있어서도, 액상 분산액(35) 중에서 일정 위치에 장시간 체류할 수 있다. 즉, 전기 영동 표시 장치(20)에 표시된 정보가 장시간 유지된다.
바인더재(41)는, 예를 들면, 액티브 매트릭스 장치(22)와 기판(39)을 접합하는 목적, 액티브 매트릭스 장치(22) 및 기판(39)과 마이크로 캡슐(40)을 고정하는 목적, 전극(32,33) 사이의 절연성을 확보하는 목적 등에 의해 공급된다. 이에 의해, 전기 영동 표시 장치(20)의 내구성 및 신뢰성을 보다 향상시킬 수 있다.
이 바인더재(41)에는, 각전극(32,33) 및 캡슐 본체(401)(마이크로 캡슐(40))와의 친화성(밀착성)이 뛰어나고, 또한, 절연성이 뛰어난 수지 재료가 적합하게 사용된다.
이러한 바인더재(41)로는, 예를 들면, 폴리에틸렌, 염소화 폴리에틸렌, 에틸렌-아세트산 비닐 공중합체, 에틸렌-아크릴산 에틸 공중합체, 폴리프로필렌, AS 수 지, ABS 수지, 메타크릴산 메틸 수지, 염화비닐 수지, 염화비닐-아세트산 비닐 공중합체, 염화비닐-염화 비닐리덴 공중합체, 염화비닐 아크릴산 에스테르 공중합체, 염화비닐-메타크릴산 공중합체, 염화비닐-아크릴로니트릴 공중합체, 에틸렌-비닐 알코올-염화비닐 공중합체, 프로필렌-염화비닐 공중합체, 염화 비닐리덴 수지, 아세트산 비닐 수지, 폴리비닐 알코올, 폴리비닐포르말, 셀룰로오스계 수지 등의 열가소성 수지, 폴리아미드계 수지, 폴리아세탈, 폴리카르보네이트, 폴리에틸렌테레프탈레이트, 폴리부틸렌테레프탈레이트, 폴리페닐렌 옥사이드, 폴리술폰, 폴리아미드이미드, 폴리아미노비스말레이미드, 폴리에테르술폰, 폴리페닐렌술폰, 폴리아릴레이트, 그래프트화 폴리페닐렌 에테르, 폴리에테르에테르케톤, 폴리에테르이미드 등의 고분자, 폴리 4불화 에틸렌, 폴리 불화 에틸렌-프로필렌, 4불화 에틸렌-퍼플루오로알콕시에틸렌 공중합체, 에틸렌-4불화 에틸렌 공중합체, 폴리 불화 비닐리덴, 폴리 3불화 염화 에틸렌, 불소 고무 등의 불소계 수지, 실리콘 수지, 실리콘 고무 등의 실리콘계 수지, 폴리우레탄 등의 우레탄계 수지, 기타로서, 메타크릴산-스티렌 공중합체, 폴리부틸렌, 메타크릴산 메틸-부타디엔-스티렌 공중합체 등의 각종 수지 재료를 들 수 있고, 이들 중의 1종 또는 2종 이상을 조합시켜서 사용할 수 있다.
또한, 바인더재(41)는, 그 유전율이 상기 액상 분산매(35)의 유전율과 거의 마찬가지가 되도록 설정되어 있는 것이 바람직하다. 이 때문에, 바인더재(41) 중에는, 예를 들면, 1,2-부탄디올, 1,4-부탄디올과 같은 알코올류, 케톤류, 카르복시산염 등의 유전율 조절제를 첨가하는 것이 바람직하다.
기부(30)와 기부(31) 사이이며, 그들의 가장자리를 따라, 밀봉부(36)가 설치되어 있다. 이 밀봉부(36)에 의해, 각 전극(32,33) 및 마이크로 캡슐 함유층(400)이 기밀적으로 밀봉되어 있다. 이에 의해, 전기 영동 표시 장치(20) 내로 수분의 침입을 방지하여, 전기 영동 표시 장치(20)의 표시 성능의 열화를 더 확실하게 방지할 수 있다.
밀봉부(36)의 구성 재료로서는, 예를 들면, 아크릴계 수지, 우레탄계 수지, 올레핀계 수지와 같은 열가소성 수지, 에폭시계 수지, 멜라민계 수지, 페놀계 수지와 같은 열경화성 수지 등의 각종 수지 재료 등을 들 수 있고, 이들 중의 1종 또는 2종 이상을 조합시켜서 사용할 수 있다.
또한, 밀봉부(36)는, 필요에 따라 설치하면 좋고, 생략할 수도 있다.
이러한 전기 영동 표시 장치(20)에서는, 1개 또는 복수 개의 주사선(302)에 선택 신호(선택 전압)를 공급하면, 이 선택 신호(선택 전압)가 공급된 주사선(302)에 접속되어 있는 회로 기판(1)이 ON이 된다.
이에 의해, 이러한 회로 기판(1)에 접속되어 있는 데이터선(301)과 제 1 전극(화소 전극)(32)은, 실질적으로 도통(導通)한다. 이 때, 데이터선(301)에 소망의 데이터(전압)를 공급한 상태이면, 이 데이터(전압)는 제 1 전극(화소 전극)(32)에 공급된다.
이에 의해, 제 1 전극(화소 전극)(32)과 제 2 전극(33) 사이에 전계가 생기고, 이 전계의 방향, 강도, 전기 영동 입자(34a,34b)의 특성 등에 따라, 전기 영동 입자(34a,34b)는, 어느 전극을 향해서 전기영동한다.
한편, 이 상태로부터, 주사선(302)으로의 선택 신호(선택 전압)의 공급을 정지하면, 회로 기판(1)은 OFF가 되고, 이러한 회로 기판(1)에 접속되어 있는 데이터선(301)과 제 1 전극(화소 전극)(32)과는 비도통 상태가 된다.
따라서, 주사선(302)으로의 선택 신호의 공급 및 정지, 또는, 데이터선(301)으로의 데이터의 공급 및 정지를 적절히 조합시켜 행함으로써, 전기 영동 표시 장치(20)의 전기 영동 표시 시트(21) 측(제 2 전극(33) 측)에, 원하는 화상(정보)을 표시할 수 있다.
특히, 본 실시 형태의 전기 영동 표시 장치(20)에서는, 전기 영동 입자(34a,34b)의 색을 다르게 함으로써, 다계조의 화상을 표시하는 것이 가능해 진다.
또한, 본 실시 형태의 전기 영동 표시 장치(20)는, 액티브 매트릭스 장치(22)를 갖게 함으로써, 특정한 주사선(302)에 접속된 회로 기판(1)을 선택적으로 ON/OFF 할 수 있으므로, 크로스토크의 문제가 생기기 어렵고, 또한 회로 동작의 고속화가 가능하므로, 높은 품질의 화상(정보)을 얻을 수 있다.
또한, 본 실시 형태의 전기 영동 표시 장치(20)는, 낮은 구동 전압에서 작동하기 때문에, 전력 절약화가 가능하다.
이러한 전기 영동 표시 장치의 제조 방법은, 본 발명의 회로 기판을 제조하는 방법을 포함하고 있으면, 특히 한정되지 않고, 공지의 어느 방법도 사용할 수 있다. 예를 들면, 이하의 방법으로 제조할 수 있다.
(2) 전기 영동 표시 장치의 제조 방법
도 6은, 각각, 도 4에 나타내는 전기 영동 표시 장치의 제조 방법을 설명하기 위한 모식도이다. 또한, 이하의 설명에서는, 도 6 중의 상측을 「상」, 하측을 「하」라 한다.
[C1] 마이크로 캡슐의 제작 공정
우선, 전기 영동 분산액(37)이 봉입된 마이크로 캡슐(40)을 제작한다.
마이크로 캡슐(40)의 제작 방법(캡슐 본체(401)로의 전기 영동 분산액(37)의 봉입 방법)으로는, 특히 한정되지 않지만, 예를 들면, 계면중합법, In-situ 중합법, 상 분리법, 계면 침강법, 스프레이 드라이법 등의 각종 마이크로 캡슐화 방법을 사용할 수 있다.
또한, 균일한 크기의 마이크로 캡슐(40)은, 예를 들면, 체로 쳐서 선별하는 방법, 여과법, 비중차 분급법 등을 사용함으로써 얻을 수 있다.
마이크로 캡슐(40)의 평균 입경은, 20 ~ 200㎛ 정도인 것이 바람직하고, 30 ~ 100㎛ 정도인 것이 보다 바람직하다. 마이크로 캡슐(40)의 평균 입경을 상기 범위로 함으로써, 제조되는 전기 영동 표시 장치(20)에서 전기 영동 입자(34a,34b)의 전기 영동을 더 확실하게 제어할 수 있게 된다.
[C2] 마이크로 캡슐 분산액의 제조 공정
다음에, 전술과 같이 해서 제작된 마이크로 캡슐(40)과, 바인더재(41)와, 분산매를 포함하는 마이크로 캡슐 분산액을 제조한다.
분산매로서는, 친수성이 높은(즉, 소수성이 낮은) 용매(수계 용매)가 바람직하다. 수계 용매로서는, 구체적으로는, 증류수, 순수 등의 물, 메탄올, 에탄올, 이소프로판올, 부탄올 등의 저급 알코올류 등을 들 수 있고, 이들 중에서는, 특히 물이 바람직하다. 저급 알코올류에는, 메톡시기 등의 소수성이 낮은 치환기가 도입되어 있어도 좋다. 이러한 수계 용매를 사용함으로써, 마이크로 캡슐(40)로의 용매의 침투가 억제되어, 용매의 침투에 의한 마이크로 캡슐(40)의 팽윤, 용해가 더 확실하게 방지된다.
마이크로 캡슐(40)을 제외한 마이크로 캡슐 분산액 중 바인더재(41)의 농도(함유량)는, 50 중량% 이하인 것이 바람직하고, 0.05 ~ 25 중량% 정도인 것이 보다 바람직하다.
상기 바인더재(41)의 농도를 상기와 같이 설정함으로써, 마이크로 캡슐 분산액의 점도를 적합한 값으로 할 수 있고, 후술하는 마이크로 캡슐(40)의 간극을 메우도록 마이크로 캡슐 분산액을 공급하는 공정에 있어서, 마이크로 캡슐(40)을 용이하고 확실히 이동시킬 수 있다.
또한, 마이크로 캡슐 분산액의 점도는, 1 ~ 1000cP(25℃) 정도인 것이 바람직하고, 2 ~ 700cP(25℃) 정도인 것이 보다 바람직하다.
또한, 마이크로 캡슐 분산액 중에서 마이크로 캡슐(40)의 함유량은, 10 ~ 80 중량% 정도인 것이 바람직하고, 30 ~ 60 중량% 정도인 것이 보다 바람직하다.
마이크로 캡슐(40)의 함유량을 상기 범위로 설정하면, 마이크로 캡슐(40)이 두께 방향으로 겹치지 않도록(단층으로), 마이크로 캡슐 함유층(400)에서 이동(재배치)시키는 배열 설치함에, 매우 유리하다.
[C3] 마이크로 캡슐 함유층의 형성 공정
다음에, 도 6(a)에 나타나 있는 기판(39)을 준비한다.
그리고, 도 6(b)에 나타낸 바와 같이, 기판(39) 위에 마이크로 캡슐 분산액을 공급한다.
마이크로 캡슐 분산액을 공급하는 방법으로서는, 예를 들면, 스핀 코팅법, 딥 코팅법, 스프레이 코팅법 등의 각종 도포법을 사용할 수 있다.
다음에, 필요에 따라, 기판(39)의 각부에 있어서, 마이크로 캡슐 분산액의 두께(량)가 균일해지도록, 바람직하게는 마이크로 캡슐(40)이 두께 방향으로 겹치지 않고 1개씩(단층으로) 배치되도록 고른다.
이것은, 예를 들면, 도 6(c)에 나타낸 바와 같이, 스퀴지(squeegee)(평판 형상의 지그(jig))(100)를 기판(39) 위를 통과시켜, 마이크로 캡슐(40)을 쓸어냄으로써 행할 수 있다.
이에 의해, 마이크로 캡슐 함유층(400)이 형성되어, 도 6(d)에 나타나 있는 바와 같은 전기 영동 표시 시트(21)가 얻어진다.
[C4] 액티브 매트릭스 장치의 접합 공정
다음에, 도 6(e)에 나타낸 바와 같이, 마이크로 캡슐 함유층(400) 위에, 상기 본 발명의 회로 기판(1)의 제조 방법으로 제조한 회로 기판(1)인 액티브 매트릭스 장치(22)를, 제 1 전극(32)이 마이크로 캡슐 함유층(400)에 접촉하도록 중첩한다.
이에 의해, 마이크로 캡슐 함유층(400)을 거쳐, 전기 영동 표시 시트(21)와 액티브 매트릭스 장치(22)가 접합된다.
[C5] 밀봉 공정
다음에, 도 6(f)에 나타낸 바와 같이, 전기 영동 표시 시트(21) 및 액티브 매트릭스 장치(22)의 가장자리를 따라, 밀봉부(36)를 형성한다.
이것은, 전기 영동 표시 시트(21)(기부(31))와 액티브 매트릭스 장치(22)(기부(30)) 사이이며, 이들 가장자리를 따라 밀봉부(36)를 형성하기 위한 재료를, 예를 들면, 디스펜서 등에 의해 공급하고, 고화 또는 경화시킴으로써 형성할 수 있다.
이상의 공정을 거쳐, 전기 영동 표시 장치(20)가 얻어진다.
<전자 기기>
다음에, 본 발명의 회로 기판을 구비하는 전자 기기에 관하여 설명한다.
본 발명의 전자 기기는, 예를 들면, 퍼스널 컴퓨터(모바일형 퍼스널 컴퓨터), 휴대 전화기, 디지털 스틸 카메라 외에, 텔레비전이나, 비디오 카메라, 뷰파인더형, 모니터 직시형의 비디오 테이프 레코더, 랩탑형 퍼스널 컴퓨터, 카내비게이션 장치, 소형 무선 호출기, 전자수첩(통신 기능 부착 포함), 전자사전, 전자계산기, 전자 게임 기기, 워드프로세서, 워크스테이션, 텔레비전 전화, 방범용 텔레비전 모니터, 전자쌍안경, POS단말, 터치 패널을 구비한 기기 (예를 들면, 금융기관의 현금 자동 지급기, 자동 매표기), 의료기기 (예를 들면, 전자체온계, 혈압계, 혈당계, 심전 표시 장치, 초음파 진단장치, 내시경용 표시 장치), 어군 탐지기, 각종 측정기기, 계기류(예를 들면, 차량, 항공기, 선박의 계기류), 비행 시뮬레이터, 기타 각종 모니터류, 프로젝터 등의 투사형 표시 장치 등을 들 수 있다.
(1) 전자 페이퍼
도 7은, 본 발명의 전자 기기인 전자 페이퍼를 나타내는 사시도이다.
이 도면에 나타내는 전자 페이퍼(600)는, 종이와 같은 질감 및 유연성을 갖는 리라이터블 시트로 구성되는 본체(601)와, 표시 유닛(602)을 구비하고 있다.
이러한 전자 페이퍼(600)에서는, 표시 유닛(602)이, 전술한 바와 같은 전기 영동 표시 장치(20)로 구성되어 있다.
이러한 전자 페이퍼의 제조 방법은, 본 발명의 회로 기판을 제조하는 방법을 포함하거나, 또는, 본 발명의 회로 기판을 제조하는 방법을 포함하는 전기 광학 장치의 제조 방법을 포함하고 있으면, 특히 한정되지 않고, 공지의 어느 방법도 사용할 수 있다.
(2) 디스플레이
도 8은, 본 발명의 전자 기기인 디스플레이를 나타내는 도면이고, (a)는 단면도, (b)는 평면도이다.
이 도면에 나타내는 디스플레이(800)는, 본체부(801)와, 이 본체부(801)에 대하여 착탈 가능하도록 설치된 전자 페이퍼(600)를 구비하고 있다. 또한, 이 전자 페이퍼(600)는, 전술한 바와 같은 구성, 즉, 도 7에 나타내는 구성과 같은 것이다.
본체부(801)는, 그 측부(도면 중, 우측)에 전자 페이퍼(600)를 삽입 가능한 삽입구(805)가 형성되고, 또한 내부에 2조의 반송 롤러쌍(802a,802b)이 설치되어 있다. 전자 페이퍼(600)를, 삽입구(805)를 통해서 본체부(801) 내로 삽입하면, 전 자 페이퍼(600)는, 반송 롤러쌍(802a,802b)에 의해 끼워진 상태로 본체부(801)에 설치된다.
또한, 본체부(801)의 표시면측(아래 도면(b) 중, 지면 앞쪽)에는, 직사각형모양의 구멍부(803)가 형성되고, 이 구멍부(803)에는, 투명 유리판(804)이 끼워 넣어져 있다. 이에 의해, 본체부(801)의 외부로부터, 본체부(801)에 설치된 상태의 전자 페이퍼(600)를 시인할 수 있다. 즉, 이 디스플레이(800)에서는, 본체부(801)에 설치된 상태의 전자 페이퍼(600)를, 투명 유리판(804)에서 시인시킴으로써 표시면을 구성하고 있다.
또한, 전자 페이퍼(600)의 삽입 방향 선단부(도면 중, 좌측)에는, 단자부(806)가 설치되어 있고, 본체부(801)의 내부에는, 전자 페이퍼(600)를 본체부(801)에 설치한 상태에서 단자부(806)가 접속되는 소켓(807)이 설치되어 있다. 이 소켓(807)에는, 컨트롤러(808)와 조작부(809)가 전기적으로 접속되어 있다.
이러한 디스플레이(800)에서는, 전자 페이퍼(600)는, 본체부(801)에 착탈 가능하도록 설치되어 있고, 본체부(801)로부터 제거한 상태에서 휴대해서 사용할 수 있다.
또한, 이러한 디스플레이(800)에서는, 전자 페이퍼(600)가, 전술한 바와 같은 전기 영동 표시 장치(20)로 구성되어 있다.
액티브 매트릭스 장치에 본 발명의 회로 기판을 사용한, 이러한 디스플레이(800)는, 디스플레이의 개구율 향상에 연결되어, 바람직하다.
이러한 디스플레이(800)의 제조 방법은, 본 발명의 회로 기판을 제조하는 방 법을 포함하거나, 또는, 본 발명의 회로 기판을 제조하는 방법을 포함하는 전기 광학 장치의 제조 방법을 포함하고 있으면, 특히 한정되지 않고, 공지의 어느 방법도 사용할 수 있다.
이상, 본 발명의 회로 기판, 회로 기판의 제조 방법, 이러한 장치를 구비하는 전기 광학 장치 및 전자 기기에 관하여 설명했지만, 본 발명은 이것들에 한정되는 것이 아니다.
[실시예]
1. 박막 트랜지스터의 제조
(실시예 1)
<1> 소스 전극 및 드레인 전극 형성 공정
폴리에틸렌나프탈레이트 기판(테이진 듀퐁 필름(Teijin Dupont Films)사제; 테오넥스Q65(등록상표))을 이소프로필 알코올 용매로 30분간 초음파 세정하여, 표면의 탈지 처리를 행했다.
다음에, 이 기판에 Cr를 10nm 진공(1×10-4Pa) 증착하고, 계속해서 Au를 100nm 진공 증착했다. 이 Au/Cr 막을 포토레지스트(도쿄 오카 고교(Tokyo Ohka Kogyo, Co, Ltd.)사제, 「TSMR8900」)를 사용하여, Au와 Cr의 에칭을 행함으로서, 채널 길이 5㎛, 채널 폭 200㎛, 평균 막 두께 100nm의 소스 전극 및 드레인 전극의 형상이 되도록 패터닝한 후, 레지스트 박리액을 이용하여 레지스트를 제거했다.
<2> 오목부 형성 공정
다음에, RF 파워 200W, 산소 유량 100sccm으로 설정한 플라스마 처리 장치를 이용하여, 기판의 소스 전극 및 드레인 전극 사이의 영역에 2분간 산소 플라스마 처리를 실시했다. 이 산소 플라스마 처리 후에 접촉식 단차계(段差計)를 이용하여, 소스 전극 및 드레인 전극간의 영역의 에칭 깊이를 측정한 바, 40nm 에칭되어 있음을 확인할 수 있었다.
<3> 반도체층 형성 공정
폴리-9,9-디옥틸플루오렌-코-디티오펜(F8T2)의 0.5 중량% 톨루엔 용액을 사용하여, 잉크젯 장치에 의해 채널 영역이 되는 부분에 대하여 패터닝 도포를 행했다. 그 후에, 진공 건조기를 이용하여, 진공하, 60℃에서 10분간 건조하여, 막 두께 100nm의 유기 반도체층을 형성했다.
또한, 유기 반도체층의 막 두께는 100nm이기 때문에, 유기 반도체층과 게이트 절연층의 계면은, 소스 전극 및 드레인 전극과 기판과의 계면보다도 위에 위치한다.
<4> 게이트 절연층 형성 공정
유기 반도체층 위에, 폴리메틸메타크릴레이트(PMMA)의 10 중량% 아세트산 부틸 용액을 스핀 코팅법(2400rpm)에 의해 도포한 후, 60℃에서 10분 건조했다.
이에 의해, 오목부상의 막 두께가 1000nm인 PMMA의 게이트 절연층을 형성했다.
<5> 게이트 전극 형성 공정
직경 10nm의 금 미립자가 톨루엔 중에 분산된 금 미립자 분산액(신쿠 야 킨(Shinku Yakin Co., Ltd.)사제, 상품명 「퍼펙트 골드(Perfect Gold)」)을 잉크젯법에 의해 도포한 후, 80℃에서 10분간 건조하여, 폭 10㎛, 막 두께 1㎛의 게이트 전극을 형성했다.
이상의 공정에 의해, 기판의 소스 전극 및 드레인 전극의 사이가 되는 영역에 오목부를 갖는, 톱 게이트·보텀 컨택트형의 박막 트랜지스터를 얻었다.
(실시예 2)
실시예 1의 <2>에 있어서, 산소 플라스마 처리를 5분간 행하고, 소스 전극 및 드레인 전극간의 에칭 깊이를 100nm로 한 이외는 실시예 1과 마찬가지로 행하여, 톱 게이트·보텀 컨택트형의 박막 트랜지스터를 얻었다. 또한, 유기 반도체층의 막 두께는 100nm이기 때문에, 유기 반도체층과 게이트 절연층의 계면은, 소스 전극 및 드레인 전극과 기판과의 계면과 같은 높이이다.
(실시예 3)
실시예 1의 <2>에 있어서, 산소 플라스마 처리를 10분간 행하고, 소스 전극 및 드레인 전극간의 에칭 깊이를 200nm로 한 이외는 실시예 1과 마찬가지로 행하여, 톱 게이트·보텀 컨택트형의 박막 트랜지스터를 얻었다. 또한, 유기 반도체층의 막 두께는 100nm이기 때문에, 유기 반도체층과 게이트 절연층의 계면은, 소스 전극 및 드레인 전극과 기판과의 계면보다도 아래에 위치한다.
(실시예 4)
<1> 하지 절연층 형성 공정
실시예 1의 <1>과 마찬가지로 탈지 처리를 행한 기판에, 플라스마 CVD법을 이용하여 막 두께 120nm의 SiO2 막을 형성했다.
<2> 소스 전극 및 드레인 전극 형성 공정
하지 절연층 위에 형성시키는 이외는 실시예 1과 마찬가지로 행하여, 소스 전극 및 드레인 전극을 형성했다.
<3> 오목부 형성 공정
얻어진 기판을, 1% 불산 사용하여, 3분간, 25℃에서 에칭함으로써, 소스 전극 및 드레인 전극에 의해 덮여 있지 않은 부분의 SiO2 막만을 완전하게 제거해서, 소스 전극 및 드레인 전극의 사이의 영역에 대하여 120nm의 단차를 형성했다.
<4> 반도체층 형성 공정
이 기판에 대하여, 승화 정제된 펜타센을 진공 증착해서 (1×10-4Pa), 막 두께 50nm의 유기 반도체층을 형성했다. 또한, 유기 반도체층의 막 두께는 50nm이기 때문에, 유기 반도체층과 게이트 절연층과의 계면은, 소스 전극 및 드레인 전극과 하지 절연층과의 계면보다도 아래에 위치한다.
<5> 게이트 절연층 형성 공정
실시예 1과 마찬가지로 행하여, 게이트 절연층을 형성했다.
<6> 게이트 전극 형성 공정
실시예 1과 마찬가지로 행하여, 게이트 전극을 형성했다.
이상의 공정에 의해, 하지 절연층의 소스 전극 및 드레인 전극의 사이가 되는 영역에 오목부를 갖는, 톱 게이트·보텀 컨택트형의 박막 트랜지스터를 얻었다.
(실시예 5)
실시예 4의 <3>에 있어서, 10초, 25℃에서 에칭함으로써, 소스 전극 및 드레인 전극에 의해 덮여 있지 않은 부분의 SiO2 막을 일부 제거하여, 소스 전극 및 드레인 전극의 사이의 영역에 대하여 20nm의 단차를 형성한 이외는, 실시예 4와 마찬가지로 행하여, 톱 게이트·보텀 컨택트형의 박막 트랜지스터를 얻었다. 또한, 유기 반도체층의 막 두께는 50nm이기 때문에, 유기 반도체층과 게이트 절연층과의 계면은, 소스 전극 및 드레인 전극과 하지 절연층과의 계면보다도 위에 위치한다.
(실시예 6)
실시예 4의 <1>에 있어서, 탈지 처리를 행한 기판을, 폴리-p-크실렌 막 형성장치에 설치하여, 성막을 행했다. 즉, 감압하(1 Torr), 180℃의 온도로 설정한 기화로에, 디클로로-p-크실렌 다이머를 도입해 가열 증발시켰다. 다음에, 증발한 이들 화합물을, 0.5 Torr, 650℃로 가열한 분해로에 통과시켜서 열분해시켜, 라디칼 모노머를 발생시켰다. 그 후에, 0.05 Torr, 실온(25℃)으로 설정한 증착실에, 발생한 라디칼 모노머를 도입하여, 증착실에 설치한 기판 위에 10분간 증착시켜, 막 두께 120nm의 폴리-(디클로로)-p-크실렌으로 되는 하지 절연층을 형성했다.
이러한 하지 절연층 형성 공정 이후의 공정은, 실시예 4와 마찬가지로 행하여, 톱 게이트·보텀 컨택트형의 박막 트랜지스터를 얻었다.
(실시예 7)
<1> 하지 절연층 형성 공정
실시예 6과 마찬가지로 행하여, 막 두께 120nm의 폴리-(디클로로)-p-크실렌으로 되는 하지 절연층을 형성했다.
<2> 소스 전극 및 드레인 전극 형성 공정
실시예 4의 <2>와 마찬가지로 행하여, 소스 전극 및 드레인 전극을 형성했다.
<3> 오목부 형성 공정
실시예 5와 마찬가지로 행하여, 소스 전극 및 드레인 전극의 사이의 영역에 대하여 60nm의 단차를 형성했다.
<4> 반도체층 형성 공정
실시예 4의 <4>와 마찬가지로 행하여, 막 두께 50nm의 유기 반도체층을 형성했다. 또한, 유기 반도체층의 막 두께는 50nm이기 때문에, 유기 반도체층과 게이트 절연층과의 계면은, 소스 전극 및 드레인 전극과 하지 절연층과의 계면보다도 아래에 위치한다.
<5> 게이트 절연층 형성 공정
실시예 6과 마찬가지로 행하여, 막 두께 120nm의 폴리-(디클로로)-p-크실렌으로 되는 게이트 절연층을 형성했다.
<6> 게이트 전극 형성 공정
실시예 4의 <6>과 마찬가지로 행하여, 게이트 전극을 형성했다.
이상의 공정에 의해, 하지 절연층의 소스 전극 및 드레인 전극의 사이가 되는 영역에 오목부를 갖는, 톱 게이트·보텀 컨택트형의 박막 트랜지스터를 얻었다.
(비교예)
실시예 1의 <2> 오목부 형성 공정을 행하지 않는 이외는 실시예 1과 마찬가지로 행하여, 톱 게이트·보텀 컨택트형의 박막 트랜지스터를 얻었다.
2. 평가
상기 실시예에서 얻어진 박막 트랜지스터의 특성을, 반도체 파라미터 애널라이저(에이질런트 테크놀로지(Agilient Technology Co., Ltd.)사제 : 4156C)를 사용하여, 드레인 전압을 -40V 인가하고, 게이트 전압을 +10V부터 -40V까지 스윕(sweep)했을 경우의 드레인 전류를 측정했다. 그 결과를 표 1 및 도 9에 나타낸다. 또한, 표 1 중의 각 항목은, 이하에 나타내는 방법으로 구했다.
(1) 오프 전류
얻어진 게이트 전압과 드레인 전류와의 관계도(도 9)로부터, 게이트 전압이 0일 때의 전류를 구했다.
(2) 온오프 비
게이트 전압이 0V일 때와, 게이트 전압이 -40V일 때의 드레인 전류의 비로부터 구했다.
(3) 이동도, 역치 전압
드레인 전류의 1/2승을 세로축, 게이트 전압을 가로축에 취한 그래프의 직선의 절편으로부터 역치 전압을 구하고, 또 직선의 경사로부터, 포화 영역에서의 트랜지스터의 이동도를 산출했다.
게이트
절연층		 하지
절연층		 오목부
(nm)		 유기
반도체층
(nm)		 오프
전류
(A)		 온오프
비		 이동도
(㎠/Vs)		 역치
전압
(V)
실시예1 PMMA 없슴 40 100 3×10-12 1×107 1×10-3 -5
실시예2 PMMA 없슴 100 100 4×10-13 3×107 4×10-3 -2
실시예3 PMMA 없슴 200 100 2×10-13 2×107 2×10-3 -3
실시예4 PMMA SiO2 120 50 1×10-12 8×105 1.2 -5
실시예5 PMMA SiO2 20 50 3×10-12 1×105 1.0 -6
실시예6 PMMA 폴리-
(디클로로)-
p-크실렌		 120 50 3×10-12 2×105 1.5 -4
실시예7 폴리-
(디클로로)-
p-크실렌		 폴리-
(디클로로)-
p-크실렌		 60 50 1×10-12 5×106 1.6 -2
비교예1 PMMA 없슴 0 100 5×10-10 1×105 1×10-3 -10
표 1 및 도 9에 나타내는 바와 같이, 어느 실시예에 있어서도 비교예와 비교하여, 오프 전류, 온오프 비, 이동도 및 역치 전압의 어느 것이나 양호한 결과이며, 고성능으로 신뢰성이 높은 트랜지스터를 얻을 수 있었다. 특히, 실시예 1 ~ 3에서는 온오프 비가 8자리이며, 실시예 5 ~ 7에서는 7자리여서, 양호한 특성이 얻어졌다. 이러한 결과로부터, 오목부를 형성시킴으로써 뛰어난 특성이 얻어지는 것을 알았다.
또한, 실시예 4 ~ 7의 결과로부터 하지 절연층의 유무에 영향을 받지 않는 것을 알았다.
또한, 실시예 6, 7의 결과로부터 하지 절연층 및/또는 게이트 절연층에 일반식(1)으로 표시되는 화합물이 포함되면, 이동도가 더 향상해 뛰어난 성능이 얻어지는 것을 알았다.
또한, 실시예 4 ~ 7에 있어서도, 도 9에 나타내는 게이트 전압과 드레인 전류의 관계를 조사했지만, 실시예 1 ~ 3과 동등한 결과가 얻어졌다.
본 발명에 의하면, 기판, 게이트 전극, 게이트 절연층, 소스 전극, 드레인 전극 및 유기 반도체 층을 갖는 오프 전류가 작은 회로 기판이 제공된다.

Claims (15)

  1. 기판과,
    상기 기판 위에 형성된 소스 전극 및 드레인 전극과,
    상기 소스 전극 및 드레인 전극 위에 형성된 유기 반도체층과,
    상기 유기 반도체층 위에 형성된 게이트 절연층과,
    상기 게이트 절연층 위에 형성된 게이트 전극을 갖고,
    상기 기판이, 제 1 부분과, 제 2 부분과, 상기 제 1 부분과 상기 제 2 부분에 끼워진 제 3 부분을 포함하고, 상기 제 1 부분의 두께와 상기 제 2 부분의 두께가 상기 제 3 부분의 두께보다 크고,
    상기 소스 전극이 상기 제 1 부분 위에 형성되고,
    상기 드레인 전극이 상기 제 2 부분 위에 형성되며,
    상기 유기 반도체층의 일부가 상기 제 3 부분 위에 형성되고,
    상기 제 1 부분 및 제 2 부분 위에 위치하는 상기 게이트 절연층의 막 두께가 상기 제 3 부분 위에 위치하는 상기 게이트 절연층의 막 두께보다 작은 것을 특징으로 하는 회로 기판.
  2. 제 1항에 있어서,
    상기 제 1 부분 또는 상기 제 2 부분의 막 두께와 상기 제 3 부분의 막 두께의 차가, 상기 제 3 부분 위에 형성된 상기 유기 반도체층의 일부의 막 두께보다 큰 회로 기판.
  3. 기판과,
    그 기판의 한쪽 면측에 설치된 소스 전극, 드레인 전극 및 게이트 전극과,
    그 게이트 전극에 대하여 그 소스 전극 및 드레인 전극을 절연하는 게이트 절연층과,
    그 게이트 절연층에 접해서 설치된 유기 반도체층을 구비하고,
    상기 유기 반도체층이 형성되는 상기 소스 전극 및 드레인 전극의 사이가 되는 영역에, 저면이 상기 기판의 내부 또는 기판 측에 위치하는 오목부를 갖고,
    상기 유기 반도체층의, 상기 소스 전극 및 드레인 전극의 사이가 되는 영역이며 상기 게이트 절연층과의 계면이, 그 영역 이외의 영역의 상기 게이트 절연층과의 계면보다도 상기 기판 측에 설정되는 것을 특징으로 하는 회로 기판.
  4. 제 3항에 있어서,
    상기 소스 전극 및 드레인 전극의 사이가 되는 영역에 위치하는 상기 유기 반도체층은, 상기 기판 내인 회로 기판.
  5. 제 3항 또는 제 4항에 있어서,
    상기 오목부는, 상기 소스 전극 및 드레인 전극의 사이가 되는 영역에 형성되어 있는, 회로 기판.
  6. 제 3항에 있어서,
    상기 오목부는, 그 깊이가 1 ~ 1000nm인 회로 기판.
  7. 제 3항에 있어서,
    상기 유기 반도체층은, 그 평균 두께가, 상기 오목부의 깊이와 동일하거나 그것보다 작은 두께인 회로 기판.
  8. 제 3항에 있어서,
    상기 유기 반도체층의 상기 소스 전극 및 드레인 전극의 사이가 되는 영역이며 상기 게이트 절연층과의 계면은, 상기 소스 전극 및 드레인 전극의 상기 기판 측의 계면과 동일하거나 그것보다도 상기 기판 측에 설정되는 것을 특징으로 하는 회로 기판.
  9. 제 1항 또는 제 3항에 있어서,
    상기 기판이, 기체(基體)와, 상기 기체 위에 형성된 하지 절연층을 포함하는, 회로 기판.
  10. 기판, 소스 전극, 드레인 전극, 게이트 전극, 게이트 절연층 및 유기 반도체층을 구비하는 회로 기판의 제조 방법으로서,
    상기 기판의 한쪽 면측에, 상기 소스 전극 및 상기 드레인 전극을 형성하는 동시에, 상기 소스 전극 및 드레인 전극의 사이가 되는 영역에, 저면이 상기 기판의 내부 또는 기판 측에 위치하는 오목부를 형성하는 공정과,
    상기 유기 반도체층의 상기 소스 전극 및 드레인 전극의 사이가 되는 영역이며 상기 게이트 절연층과의 계면이, 그 영역 이외의 영역의 상기 게이트 절연층과의 계면보다도 상기 기판 측에 설정되도록 상기 유기 반도체층을 형성하는 공정과,
    상기 유기 반도체층에 접해서 상기 게이트 절연층을 형성하는 공정과,
    상기 소스 전극 및 드레인 전극에 대하여 상기 게이트 절연층을 거쳐서 상기 게이트 전극을 형성하는 공정을 포함하는 것을 특징으로 하는 회로 기판의 제조 방법.
  11. 제 10항에 있어서,
    상기 기판이, 기체와, 상기 기체 위에 형성된 하지 절연층을 포함하고, 상기 소스 전극 및 드레인 전극을 형성하기 전에, 상기 기판의 상기 기체에 접하도록 상기 하지 절연층을 형성하는 공정을 포함하고, 그 하지 절연층에 상기 오목부가 형성되어 있는 회로 기판의 제조 방법.
  12. 제 10항 또는 제 11항에 있어서,
    상기 소스 전극과 드레인 전극의 사이가 되는 영역에 오목부를 형성하는 공정은, 상기 소스 전극 및 드레인 전극을 마스크로 하여 에칭함으로써 행하여지는 회로 기판의 제조 방법.
  13. 제 12항에 있어서,
    상기 에칭은, 산소 플라스마에 의해 행하여지는 회로 기판의 제조 방법.
  14. 제 1항 또는 제 3항 기재의 회로 기판을 구비하는 것을 특징으로 하는 전기 광학 장치.
  15. 제 14항 기재의 전기 광학 장치를 구비하는 것을 특징으로 하는 전자 기기.
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