KR101315270B1 - 플렉서블 비휘발성 메모리 소자용 강유전체 캐패시터, 플렉서블 비휘발성 강유전체 메모리 소자 및 그의 제조 방법 - Google Patents
플렉서블 비휘발성 메모리 소자용 강유전체 캐패시터, 플렉서블 비휘발성 강유전체 메모리 소자 및 그의 제조 방법 Download PDFInfo
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Abstract
본원은, 플렉서블 비휘발성 메모리 소자용 강유전체 캐패시터, 트랜지스터형 플렉서블 비휘발성 강유전체 메모리 소자, 1T-1R(1Transistor-1Resistor) 플렉서블 강유전체 메모리 소자 및 이들의 제조 방법에 관한 것으로서, 강유전체층과 반도체층 사이의 계면에 고분자 접착층을 형성함으로써 계면에서의 전기적 특성 및 물리화학적 특성을 향상시킬 수 있다.
Description
본원은 플렉서블 비휘발성 메모리 소자용 강유전체 캐패시터, 트랜지스터형 플렉서블 비휘발성 강유전체 메모리 소자, 1T-1R(1Transistor-1Resistor) 플렉서블 강유전체 메모리 소자 및 이들의 제조 방법에 관한 것이다.
자발분극을 가지는 강유전 물질을 이용한 FeRAM(또는 FRAM)은 잔류분극을 이용하여 '1', '0'을 저장하는 메모리로서 적은 소비전력 및 빠른 속도, 간단한 구조 등의 많은 장점을 가지고 있어 차세대 메모리소자로 주목받고 있다. FeRAM은 두 가지 원리로 정보를 저장하는데, DRAM의 케페시터의 유전물질을 단순히 강유전 물질로 대체한 캐패시터형(1Transistor-1capacitor)과, 게이트 유전막을 강유전 물질로 대체한 트랜지스터형(1 Transistor type)으로 분류된다. 캐패시터형 소자의 경우 비휘발성이지만 데이터를 읽어 들이는 과정에서 파괴가 되기 때문에 데이터를 읽어 들인 후 다시 기록해야 하는 단점을 가진다. 이에 반해 트랜지스터형 메모리소자의 경우 데이터를 읽어들여도 기록된 정보가 유지되고, 하나의 트랜지스터가 메모리소자역할을 하므로 집적화에 있어서 캐패시터형 소자보다 유리하다. 하지만 강유전 물질과 반도체물질간의 안정한 계면형성이 어려워 반도체와 강유전체 사이에 버퍼층으로 유전막(MFIS구조)이나 금속막과 유전막(MFMIS)을 도입한 구조에 대한 연구가 필요하다. 버퍼층으로 사용되는 물질은 그 필요성에 따라 전도성 물질과 절연체가 선택적으로 사용되며, 전도성 물질로는 Pt, RuOx, IrOx , 절연체로는 TiO2, SrTiOx, ZrO2, LiNbO3, Al2O3 등의 산화물이 주로 사용된다.
플렉서블 전자기술은 스마트 카드, 생체 의학 센서와 폴드형 안테나와 같은, 그들의 응용의 범위 때문에 과거 수십 년에 걸쳐 상당한 주의를 끌었다. 이러한 응용을 실현하기 위해, 데이터 저장 또는 무선-주파수 트랜스폰더를 위한 플렉서블 비휘발성 메모리 장치의 개발이 요구된다. 대부분의 플렉서블 비휘발성 메모리는 지금까지 훌륭한 기계적 굽힘성 때문에 저분자 및 폴리머 유기물을 포함한 입증된 유기 재료로 보고되었다. 그러나, 소재의 등급(class)과 연관된 결정도의 낮은 정도(degree)는 제작된 디바이스로서의 상대적으로 낮은 성능으로의 결과가 된다. 한편, 이 문제를 다루기 위한 최근의 노력은 높은 성능을 가진 플렉서블 메모리를 구성하기 위해 졸-겔 공정을 통하여 플라스틱 기판 위로 고품질 무기물질의 직접적 형성을 연구하였다. 그러나, 이 과정에서 적합한 소재의 종류는 제한된다.
상기한 종래 기술의 문제점을 해결하기 위하여, 본원은, 플렉서블 비휘발성메모리 소자용 강유전체 캐패시터 및 그의 제조 방법을 제공하고자 한다. 또한, 본원은, 강유전체층과 반도체층 사이의 계면에 고분자 접착층이 형성되어 있을 수 있는 박막 트랜지스터를 포함하는 트랜지스터형 플렉서블 비휘발성 강유전체 메모리 소자 및 그의 제조 방법을 제공하고자 한다. 또한, 본원은, 1T-1R(1Transistor-1Resistor) 플렉서블 강유전체 메모리 소자 및 그의 제조 방법을 제공하고자 한다.
그러나, 본원이 해결하고자 하는 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본원의 제 1 측면은, 플렉서블 비휘발성 메모리 소자용 강유전체 캐패시터를 제공한다. 상기 플렉서블 비휘발성 메모리 소자용 강유전체 캐패시터는 하기를 포함할 수 있다:
플렉서블 기판 상에 형성된 제 1 전극;
상기 제 1 전극 상에 형성된 강유전체층;
상기 강유전체층 상에 형성된 제 2 전극; 및
상기 제 2 전극 상에 형성되는 고분자 보호층.
본원의 일 구현예에 따르면, 상기 고분자 보호층은 PR(포토레지스트), 에폭시수지，사이톱(cytop), 폴리이미드(polyimide), 벤조시클로부텐(benzocyclobutene), PDMS(polydimethylsiloxane), PMMA(Poly(methyl methacrylate)), 폴리우레탄(polyurethane), 폴리비닐페놀(polyvinylphenol) 및 이들의 조합으로 이루어진 군에서 선택되는 것을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어， 상기 에폭시 수지는 Su-8을 포함할 수 있으나， 이에 제한되는 것은 아니다．
본원의 일 구현예에 따르면, 상기 강유전체층은 페로브스카이트(perovskite) 구조를 가지는 강유전체 물질인 PZT(Lead Zirconate Titanate), PLZT(Lanthanum-modified Lead Zirconate Titanate), BLT(Bismuth Lanthanum Titanate), BST(Barium Strontium Titanate), SBT(Strontium Bismuth Tantalate) 및 이들의 조합으로 이루어진 군에서 선택되는 것을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 상기 PZT는 [Pb(ZrxTi1 -x)O3]로 0.2<x<0.8고, 상기 PLZT는 [(Pb1-yLay)(ZrxTi1-x)O3]로 0.2<x<0.8 및 0.01<y<0.2고, 상기 BLT는 [Bi4 - xLaxTi3O12]로 0.l<x<2고, 상기 BST는 [(BaxSr1 -x)TiO3]로 0.5<x<1 이며, 상기 SBT는 [SrxBiyTa2O9]로 0.5<x<1.5 및 1.5<y<3 일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 강유전체층은 진공증착법 또는 졸-겔(sol-gel) 방법에 의해 형성되는 것일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 상기 강유전체층은 화학기상증착법(Chemical Vapor Deposition, CVD), 물리기상증착법(Physical Vapor Deposition, PVD), 펄스레이저증착(Pulsed Laser Deposition, PLD) 또는 졸-겔(sol-gel) 방법에 의해 형성되는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 제 2 측면은, 상기 플렉서블 비휘발성 메모리 소자용 강유전체 캐패시터의 제조 방법을 제공할 수 있다. 상기 플렉서블 비휘발성 메모리 소자용 강유전체 캐패시터의 제조 방법은, 하기를 포함할 수 있다:
제 1 기판 상에 희생층을 형성하고;
상기 희생층 상에 절연층을 형성하고;
상기 절연층 상에 제 1 전극, 강유전체층 및 제 2 전극이 순서대로 적층된 강유전체 적층체를 형성하고;
상기 희생층을 에칭하여 제거한 후 상기 강유전체 적층체의 상부에 스탬프(stamp)를 접촉시켜 상기 제 1 기판으로부터 상기 절연층 및 상기 강유전체 적층체를 분리시키고;
상기 분리된 절연층 및 강유전체 적층체를 열박리성 제 2 기판 상에 상기 절연층이 접촉되도록 전사하고;
상기 제 2 기판에 전사된 상기 절연층 및 상기 강유전체 적층체를 컨택트층이 형성된 플렉서블 기판 상에 상기 강유전체 적층체가 접촉되도록 전사하고;
상기 플렉서블 기판으로 전사된 상기 강유전체 적층체 및 상기 절연층 상에 고분자 보호층을 형성하고；및
상기 절연층 및 그에 형성된 상기 고분자 보호층의 일부를 제거하고 컨택트층을 형성함．
본원의 일 구현예에 따르면, 상기 강유전체층은 PZT(Lead Zirconate Titanate), PLZT(Lanthanum-modified Lead Zirconate Titanate), BLT(Bismuth Lanthanum Titanate), BST(Barium Strontium Titanate), SBT(Strontium Bismuth Tantalate) 및 이들의 조합으로 이루어진 군에서 선택되는 것을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 상기 PZT는 [Pb(ZrxTi1 -x)O3]로 0.2<x<0.8고, 상기 PLZT는 [(Pb1 - yLay)(ZrxTi1 -x)O3]로 0.2<x<0.8 및 0.01<y<0.2고, 상기 BLT는 [Bi4 - xLaxTi3O12]로 0.l<x<2고, 상기 BST는 [(BaxSr1 -x)TiO3]로 0.5<x<1 이며, 상기 SBT는 [SrxBiyTa2O9]로 0.5<x<1.5 및 1.5<y<3 인 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 절연층은 실리콘 산화막을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 고분자 보호층은 PR(포토레지스트), 에폭시 수지， 사이톱(cytop), 폴리이미드(polyimide), 벤조시클로부텐(benzocyclobutene), PDMS(polydimethylsiloxane), PMMA(Poly(methyl methacrylate)), 폴리우레탄(polyurethane), 폴리비닐페놀(polyvinylphenol) 및 이들의 조합으로 이루어진 군에서 선택되는 것을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어，상기 에폭시 수지는 Su-8을 포함할 수있으나，이에 제한되는 것은 아니다．
본원의 일 구현예에 따르면, 상기 절연층 및 상기 고분자 보호층은 열처리에 의해서 결합되는 것일 수 있으나 이에 제한되는 것은 아니다.
본원의 제 3 측면은, 강유전체층과 반도체층 사이의 계면에 고분자 접착층이 형성되어 있을 수 있는 박막 트랜지스터를 포함하는 트랜지스터형 플렉서블 비휘발성 강유전체 메모리 소자를 제공할 수 있다. 상기 강유전체 비휘발성 메모리 소자는, 하기를 포함할 수 있다:
플렉서블 기판 상에 형성되는 반도체 채널층;
상기 반도체 채널층의 양측에 각각 형성되는 소스/드레인 영역;
상기 반도체 채널층 상에 형성되는 고분자 접착층;
상기 고분자 접착층 상에 형성되는 제 1 절연층;
상기 제 1 절연층 상에 형성되는 제 2 절연층;
상기 제 2 절연층 상에 형성되는 강유전체층;
상기 강유전체층 상에 형성되는 게이트 전극; 및
상기 소스/드레인 영역 상에 형성되는 소스/드레인 전극.
본원의 일 구현예에 따르면, 상기 제 １ 절연층 및 상기 제 2 절연층은 각각 독립적으로 TiO2, SrTiOx, ZrO2, LiNbO3, Al2O3 SiO2 및 이들의 조합으로 이루어진 군에서 선택되는 것을 포함할 수 있으나, 이에 제한되는 것은 아니다. 비제한적 예로서, 희생층과의 선택비에 따라서 상기 제 １ 절연층 및 상기 제 2 절연층은 동일 물질을 포함할 수 있다
본원의 일 구현예에 따르면, 상기 고분자 접착층은 PR(포토레지스트), 에폭시 수지， 사이톱(cytop), 폴리이미드(polyimide), 벤조시클로부텐(benzocyclobutene), PDMS(polydimethylsiloxane), PMMA(Poly(methyl methacrylate)), 폴리우레탄(polyurethane), 폴리비닐페놀(polyvinylphenol) 및 이들의 조합으로 이루어진 군에서 선택되는 것을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어， 상기 에폭시 수지는 Su-8을 포함할 수 있으나， 이에 제한되는 것은 아니다．
본원의 일 구현예에 따르면, 상기 강유전체층은 PZT(Lead Zirconate Titanate), PLZT(Lanthanum-modified Lead Zirconate Titanate), BLT(Bismuth Lanthanum Titanate), BST(Barium Strontium Titanate), SBT(Strontium Bismuth Tantalate) 및 이들의 조합으로 이루어진 군에서 선택되는 것을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 상기 PZT는 [Pb(ZrxTi1 -x)O3]로 0.2<x<0.8고, 상기 PLZT는 [(Pb1 - yLay)(ZrxTi1 -x)O3]로 0.2<x<0.8 및 0.01<y<0.2고, 상기 BLT는 [Bi4 - xLaxTi3O12]로 0.l<x<2고, 상기 BST는 [(BaxSr1 -x)TiO3]로 0.5<x<1 이며, 상기 SBT는 [SrxBiyTa2O9]로 0.5<x<1.5 및 1.5<y<3 인 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 강유전체층은 진공증착법 또는 졸-겔(sol-gel) 방법에 의해 형성되는 것일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 상기 강유전체층은 화학기상증착법(Chemical Vapor Deposition, CVD), 물리기상증착법(Physical Vapor Deposition, PVD), 스퍼터링(sputtering), 펄스레이저증착(Pulsed Laser Deposition, PLD) 또는 졸-겔(sol-gel) 방법에 의해 형성되는 것일 수 있으나, 이에 제한되는 것은 아니다.
상기 반도체 채널층을 형성하는 물질은 특별히 제한되지 않으며 당업계에서 통상 사용되는 반도체 물질을 포함하여 형성될 수 있다. 예를 들어, 상기 반도체 채널층은 Si, 화합물 반도체, 산화물 반도체, 유기 반도체, 탄소나노튜브, 또는 그래핀 등의 물질을 포함하여 형성될 수 있으나, 이에 제한되는 것은 아니다.
본원의 제 4 측면은, 강유전체층과 반도체층 사이의 계면에 고분자 접착층이 형성되어 있을 수 있는 박막 트랜지스터를 포함하는 트랜지스터형 플렉서블 비휘발성 강유전체 메모리 소자의 제조 방법을 제공할 수 있다. 상기 강유전체층과 반도체층 사이의 계면에 고분자 접착층이 형성되어 있을 수 있는 박막 트랜지스터를 포함하는 트랜지스터형 플렉서블 비휘발성 강유전체 메모리 소자의 제조 방법은, 기판 상에 희생층을 형성하고; 상기 희생층 상에 제 1 절연층 및 제 2 절연층을 순서대로 형성하고; 상기 제 2 절연층 상에 강유전체층을 형성하고; 상기 강유전체층 상에 게이트 전극을 형성하여 강유전체 게이트를 형성하고; 상기 희생층을 에칭하여 제거한 후 상기 강유전체 게이트를 스탬프(stamp)에 접촉시켜 양측에 소스/드레인 영역이 형성된 반도체 채널층 및 고분자 접착층이 순서대로 적층되어 있는 플렉서블 기판 상으로 전사하고; 상기 강유전체 게이트 하부의 고분자 접착층을 제외한 나머지 상기 고분자 접착층을 에칭하여 제거하고; 및 상기 소스/드레인 영역 상에 소스/드레인 전극을 형성하는 것을 포함할 수 있다.
본원의 일 구현예에 따르면, 상기 제 1 절연층 및 상기 제 2 절연층은 각각 독립적으로 TiO2, SrTiOx, ZrO2, LiNbO3, Al2O3, SiO2 및 이들의 조합으로 이루어진 군에서 선택되는 것일 수 있으나, 이에 제한되는 것은 아니다. 비제한적 예로서, 희생층과의 선택비에 따라서 상기 제 １ 절연층 및 상기 제 2 절연층은 동일 물질을 포함할 수 있다
본원의 일 구현예에 따르면, 상기 고분자 접착층은 PR(포토레지스트), 에폭시 수지， 사이톱(cytop), 폴리이미드(polyimide), 벤조시클로부텐(benzocyclobutene), PDMS(polydimethylsiloxane), PMMA(Poly(methyl methacrylate)), 폴리우레탄(polyurethane), 폴리비닐페놀(polyvinylphenol) 및 이들의 조합으로 이루어진 군에서 선택되는 것을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어， 상기 에폭시 수지는 Su-8을 포함할 수 있으나， 이에 제한되는 것은 아니다． 예를 들어， 상기 고분자 접착층으로서 Su-8과 같은 에폭시 수지를 사용하는 경우， 상기 고분자 접착층형성 후 열 또는 ＵＶ 경화 과정을 추가 포함할 수 있다．
본원의 일 구현예에 따르면, 상기 강유전체층은 PZT(Lead zirconate titanate), PLZT(Lanthanum-modified lead zirconate titanate), BLT(bismuth lanthanum titanate), BST(barium strontium titanate), SBT(strontium bismuth tantalate) 및 이들의 조합으로 이루어진 군에서 선택되는 것을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 상기 PZT는 [Pb(ZrxTi1 -x)O3]로 0.2<x<0.8고, 상기 PLZT는 [(Pb1 - yLay)(ZrxTi1 -x)O3]로 0.2<x<0.8 및 0.01<y<0.2고, 상기 BLT는 [Bi4 - xLaxTi3O12]로 0.l<x<2고, 상기 BST는 [(BaxSr1 -x)TiO3]로 0.5<x<1 이며, 상기 SBT는 [SrxBiyTa2O9]로 0.5<x<1.5 및 1.5<y<3 인 것일 수 있으나, 이에 제한되는 것은 아니다.
상기 반도체 채널층을 형성하는 물질은 특별히 제한되지 않으며 당업계에서 통상 사용되는 반도체 물질을 포함하여 형성될 수 있다. 예를 들어, 상기 반도체 채널층은 Si, 화합물 반도체, 산화물 반도체, 유기 반도체, 탄소나노튜브, 또는 그래핀 등의 물질을 포함하여 형성될 수 있으나, 이에 제한되는 것은 아니다.
그러나, 본원에 따른 상기 트랜지스터형 플렉서블 비휘발성 강유전체 메모리 소자의 구조는 당업계에 알려진 다른 다양한 구조에도 적용가능함을 당업자는 이해할 수 있을 것이다.
본원의 제 5 측면은, 하기를 포함할 수 있는 트랜지스터형 플렉서블 비휘발성 강유전체 메모리 소자를 제공한다:
플렉서블 기판 상에 형성되는 반도체 채널층;
상기 반도체 채널층의 양측에 형성되는 소스/드레인 영역;
상기 반도체 채널층 상에 형성되는 배리어층;
상기 배리어층 상에 형성되는 강유전체층;
상기 소스/드레인 영역 상에 형성되는 소스/드레인 전극; 및
상기 강유전체층 상에 형성되는 게이트 전극.
본원의 일 구현예에 따르면, 상기 배리어층은 절연성일 수 있다. 예를 들어, 상기 절연성 배리어층은，TiO2, SrTiOx, ZrO2, LiNbO3, Al2O3, SiO2 및 이들의 조합으로 이루어진 군에서 선택되는 것을 포함하는 것 일수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 강유전체층은 PZT(Lead Zirconate Titanate), PLZT(Lanthanum-modified Lead Zirconate Titanate), BLT(Bismuth Lanthanum Titanate), BST(Barium Strontium Titanate), SBT(Strontium Bismuth Tantalate) 및 이들의 조합으로 이루어진 군에서 선택되는 것을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 상기 PZT는 [Pb(ZrxTi1 -x)O3]로 0.2<x<0.8고, 상기 PLZT는 [(Pb1 - yLay)(ZrxTi1 -x)O3]로 0.2<x<0.8 및 0.01<y<0.2고, 상기 BLT는 [Bi4 - xLaxTi3O12]로 0.l<x<2고, 상기 BST는 [(BaxSr1 -x)TiO3]로 0.5<x<1 이며, 상기 SBT는 [SrxBiyTa2O9]로 0.5<x<1.5 및 1.5<y<3 인 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 강유전체층은 진공증착법 또는 졸-겔(sol-gel) 방법에 의해 형성되는 것일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 상기 강유전체층은 화학기상증착법(Chemical Vapor Deposition, CVD), 물리기상증착법(Physical Vapor Deposition, PVD), 스퍼터링(sputtering), 펄스레이저증착(Pulsed Laser Deposition, PLD) 또는 졸-겔(sol-gel) 방법에 의해 형성되는 것일 수 있으나, 이에 제한되는 것은 아니다.
상기 반도체 채널층을 형성하는 물질은 특별히 제한되지 않으며, 상기 반도체 채널층은 당업계에서 통상 사용되는 반도체 물질을 포함하여 형성될 수 있다. 예를 들어, 상기 반도체 채널층은 Si, 화합물 반도체, 산화물 반도체, 유기 반도체, 탄소나노튜브, 또는 그래핀 등의 물질을 포함하여 형성될 수 있으나, 이에 제한되는 것은 아니다.
그러나, 본원에 따른 상기 트랜지스터형 플렉서블 비휘발성 강유전체 메모리 소자의 구조는 당업계에 알려진 다른 다양한 구조에도 적용가능함을 당업자는 이해할 수 있을 것이다.
본원의 제 6 측면은, 트랜지스터형 플렉서블 비휘발성 강유전체 메모리 소자의 제조 방법을 제공할 수 있다.
본원의 일 구현예에 따르면, 상기 트랜지스터형 플렉서블 비휘발성 강유전체 메모리 소자의 제조 방법은, 기판 상에 희생층을 형성하고; 상기 희생층 상에 반도체 채널층을 형성하고; 상기 반도체 채널층을 패터닝하고 도핑하여 양측에 소스/드레인 영역을 형성하고; 상기 소스/드레인 영역이 형성된 상기 반도체 채널층 상에 배리어층을 형성하고; 상기 배리어층에 강유전체층을 형성하고; 상기 배리어층 및 상기 강유전체층을 패터닝하고; 상기 패터닝되어 형성된 강유전체층의 패턴 상에 보호층을 형성하고; 상기 희생층을 에칭하여 제거한 후 상기 반도체 채널층, 상기 배리어층 및 상기 강유전체층을 플렉서블 기판 상으로 전사하고 상기 보호층을 제거하고; 상기 반도체 채널층 및 상기 소스/드레인 영역 상에 소스/드레인 전극을 형성하고; 및 상기 강유전체층에 게이트 전극을 형성하는 것을 포함할 수 있다.
본원의 일 구현예에 따르면, 상기 배리어층은 TiO2, SrTiOx, ZrO2, LiNbO3, Al2O3, SiO2 및 이들의 조합으로 이루어진 군에서 선택되는 것을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 보호층은 포토레지스트를 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다. 상기 포토레지스트는 당업계에 공지된 것들 중에서 당업자가 적의 선택하여 제한없이 사용할 수 있다. 예를 들어, 보호층은 PR(포토레지스트), 에폭시 수지， 사이톱(cytop), 폴리이미드(polyimide), 벤조시클로부텐(benzocyclobutene), PDMS(polydimethylsiloxane), PMMA(Poly(methyl methacrylate)), 폴리우레탄(polyurethane), 폴리비닐페놀(polyvinylphenol) 및 이들의 조합으로 이루어진 군에서 선택되는 고분자 물질을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어， 상기 에폭시 수지는 Su-8을 포함할 수 있으나， 이에 제한되는 것은 아니다． 예를 들어， 상기 고분자 보호층으로서 Su-8과 같은 에폭시 수지를 사용하는 경우， 상기 고분자 접착층 형성 후 열 또는 UV 경화 과정을 추가 포함할 수 있다．
본원의 일 구현예에 따르면, 상기 강유전체층은 PZT(Lead Zirconate Titanate), PLZT(Lanthanum-modified Lead Zirconate Titanate), BLT(Bismuth Lanthanum Titanate), BST(Barium Strontium Titanate), SBT(Strontium Bismuth Tantalate) 및 이들의 조합으로 이루어진 군에서 선택되는 것을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 상기 PZT는 [Pb(ZrxTi1 -x)O3]로 0.2<x<0.8고, 상기 PLZT는 [(Pb1 - yLay)(ZrxTi1 -x)O3]로 0.2<x<0.8 및 0.01<y<0.2고, 상기 BLT는 [Bi4 - xLaxTi3O12]로 0.l<x<2고, 상기 BST는 [(BaxSr1 -x)TiO3]로 0.5<x<1 이며, 상기 SBT는 [SrxBiyTa2O9]로 0.5<x<1.5 및 1.5<y<3 인 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 강유전체층은 진공증착법 또는 졸-겔(sol-gel) 방법에 의해 형성되는 것일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 상기 강유전체층은 화학기상증착법(Chemical Vapor Deposition, CVD), 물리기상증착법(Physical Vapor Deposition, PVD), 스퍼터링(sputtering), 펄스레이저증착(Pulsed Laser Deposition, PLD) 또는 졸-겔(sol-gel) 방법에 의해 형성되는 것일 수 있으나, 이에 제한되는 것은 아니다.
상기 반도체 채널층을 형성하는 물질은 특별히 제한되지 않으며, 상기 반도체 채널층은 당업계에서 통상 사용되는 반도체 물질을 포함하여 형성될 수 있다. 예를 들어, 상기 반도체 채널층은 Si, 화합물 반도체, 산화물 반도체, 유기 반도체, 탄소나노튜브, 또는 그래핀 등의 물질을 포함하여 형성될 수 있으나, 이에 제한되는 것은 아니다.
본원의 제 7 측면은, 하기를 포함할 수 있는 1T-1R(1Transistor-1Resistor) 플렉서블 강유전체 메모리 소자를 제공한다:
플렉서블 기판 상에 형성되는 반도체 채널층;
상기 반도체 채널층의 양측에 각각 형성되는 소스/드레인 영역;
상기 드레인 영역 상에 형성되는 배리어층;
상기 배리어층 상에 형성되는 강유전체층;
상기 반도체 채널층 및 상기 강유전체층 상에 형성되는 절연층; 및
상기 소스/드레인 영역에 형성되는 소스/드레인 전극.
본원의 일 구현예에 따르면, 상기 배리어층은 Pt, Ir, Ru, Rh, SrO, PdO, IrOx, RuOx, RhOx, OsOx 및 이들의 조합으로 이루어진 군에서 선택되는 것을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 강유전체층은 PZT(Lead Zirconate Titanate), PLZT(Lanthanum-modified Lead Zirconate Titanate), BLT(Bismuth Lanthanum Titanate), BST(Barium Strontium Titanate), SBT(Strontium Bismuth Tantalate) 및 이들의 조합으로 이루어진 군에서 선택되는 것을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 상기 PZT는 [Pb(ZrxTi1 -x)O3]로 0.2<x<0.8고, 상기 PLZT는 [(Pb1 - yLay)(ZrxTi1 -x)O3]로 0.2<x<0.8 및 0.01<y<0.2고, 상기 BLT는 [Bi4 - xLaxTi3O12]로 0.l<x<2고, 상기 BST는 [(BaxSr1 -x)TiO3]로 0.5<x<1 이며, 상기 SBT는 [SrxBiyTa2O9]로 0.5<x<1.5 및 1.5<y<3 인 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 강유전체층은 진공증착법 또는 졸-겔(sol-gel) 방법에 의해 형성되는 것일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 상기 강유전체층은 화학기상증착법(Chemical Vapor Deposition, CVD), 물리기상증착법(Physical Vapor Deposition, PVD), 스퍼터링(sputtering), 펄스레이저증착(Pulsed Laser Deposition, PLD) 또는 졸-겔(sol-gel) 방법에 의해 형성되는 것일 수 있으나, 이에 제한되는 것은 아니다.
상기 반도체 채널층을 형성하는 물질은 특별히 제한되지 않으며 당업계에서 통상 사용되는 반도체 물질을 포함하여 형성될 수 있다. 예를 들어, 상기 반도체 채널층은 Si, 화합물 반도체, 산화물 반도체, 유기 반도체, 탄소나노튜브, 또는 그래핀 등의 물질을 포함하여 형성될 수 있으나, 이에 제한되는 것은 아니다.
본원의 제 8 측면은, 1T-1R(1Transistor-1Resistor) 플렉서블 강유전체 메모리 소자의 제조 방법을 제공할 수 있다.
본원의 일 구현예에 따르면, 상기 1T-1R(1Transistor-1Resistor) 플렉서블 강유전체 메모리 소자의 제조 방법은, 기판 상에 희생층을 형성하고; 상기 희생층 상에 반도체 채널층을 형성하고; 상기 반도체 채널층을 패터닝하고 도핑하여 양측에 소스/드레인 영역을 형성하고; 상기 드레인 영역 상에 배리어층을 형성하고; 상기 배리어층 상에 강유전체층을 형성하고; 상기 배리어층 및 상기 강유전체층을 패터닝하고; 상기 강유전체층 상에 보호층을 형성하고; 상기 희생층을 에칭하여 제거한 후 상기 반도체 채널층, 상기 배리어층 및 상기 강유전체층을 플렉서블 기판 상으로 전사하고 상기 보호층을 제거하고; 상기 반도체 채널층 및 상기 강유전체층 상에 게이트 유전층을 형성하고; 및 상기 소스/드레인 영역을 오픈하고 상부에 제 1 전극, 제 2 전극 및 제 3 전극을 형성하는 것:을 포함할 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 배리어층은 Pt, Ir, Ru, Rh, SrO, PdO, IrOx, RuOx, RhOx, OsOx 및 이들의 조합으로 이루어진 군에서 선택되는 것을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 강유전체층은 PZT(Lead Zirconate Titanate), PLZT(Lanthanum-modified Lead Zirconate Titanate), BLT(Bismuth Lanthanum Titanate), BST(Barium Strontium Titanate), SBT(Strontium Bismuth Tantalate) 및 이들의 조합으로 이루어진 군에서 선택되는 것을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 상기 PZT는 [Pb(ZrxTi1 -x)O3]로 0.2<x<0.8고, 상기 PLZT는 [(Pb1 - yLay)(ZrxTi1 -x)O3]로 0.2<x<0.8 및 0.01<y<0.2고, 상기 BLT는 [Bi4 - xLaxTi3O12]로 0.l<x<2고, 상기 BST는 [(BaxSr1 -x)TiO3]로 0.5<x<1 이며, 상기 SBT는 [SrxBiyTa2O9]로 0.5<x<1.5 및 1.5<y<3 인 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 강유전체층은 진공증착법 또는 졸-겔(sol-gel) 방법에 의해 형성되는 것일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 상기 강유전체층은 화학기상증착법(Chemical Vapor Deposition, CVD), 물리기상증착법(Physical Vapor Deposition, PVD), 스퍼터링(sputtering), 펄스레이저증착(Pulsed Laser Deposition, PLD) 또는 졸-겔(sol-gel) 방법에 의해 형성되는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 보호층은 포토레지스트를 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.
상기 반도체 채널층을 형성하는 물질은 특별히 제한되지 않으며, 상기 반도체 채널층은 당업계에서 통상 사용되는 반도체 물질을 포함하여 형성될 수 있다. 예를 들어, 상기 반도체 채널층은 Si, 화합물 반도체, 산화물 반도체, 유기 반도체, 탄소나노튜브, 또는 그래핀 등의 물질을 포함하여 형성될 수 있으나, 이에 제한되는 것은 아니다.
본원에 의하여, 우수한 전기적, 기계적인 특성을 보여줄 수 있고, 유연성을 가지는 플렉서블 비휘발성 메모리 소자용 강유전체 캐패시터, 트랜지스터형 플렉서블 비휘발성 강유전체 메모리 소자, 1T-1R 플렉서블 강유전체 메모리 소자 및 이들의 제조 방법이 제공되며, 이러한 것들은 플렉서블 전기, 전자 시스템에서 다양하게 응용될 수 있다. 또한, 본원에 있어서, 강유전체층을 형성하고 플렉서블 기판 상에 전사하여 플렉서블 비휘발성 메모리 소자용 강유전체 캐패시터 및 트랜지스터형 플렉서블 비휘발성 강유전체 메모리 소자를 제조함으로써 상기 소자의 가공의 용이성 및 연속 공정의 적합성 등으로 인해서 광범위하게 적용될 수 있다.
도 1은 본원의 일 구현예에 따른 플렉서블 비휘발성 메모리 소자용 강유전체 캐패시터를 나타내는 단면도이고,
도 2a 내지 도 2f는 본원의 일 구현예에 따른 플렉서블 비휘발성 메모리 소자용 강유전체 캐패시터를 제조하는 방법을 나타내는 모식도이고,
도 3은 본원의 일 구현예에 따른 트랜지스터형 플렉서블 비휘발성 강유전체 메모리 소자를 나타내는 단면도이고,
도 4a 내지 도 4f는 본원의 일 구현예에 따른 트랜지스터형 플렉서블 비휘발성 강유전체 메모리 소자를 제조하는 방법을 나타내는 모식도이고,
도 5는 본원의 일 구현예에 따른 트랜지스터형 플렉서블 비휘발성 강유전체 메모리 소자를 나타내는 단면도이고,
도 6a 내지 6e는 본원의 일 구현예에 따른 트랜지스터형 플렉서블 비휘발성 강유전체 메모리 소자를 제조하는 방법을 나타내는 모식도이고,
도 7은 본원의 일 구현예에 따른 1T-1R(1Transistor-1Resistor) 플렉서블 강유전체 메모리 소자를 나타내는 단면도이고,
도 8a 내지 8h는 본원의 일 구현예에 따른 1T-1R(1Transistor-1Resistor) 플렉서블 강유전체 메모리 소자를 제조하는 방법을 나타내는 모식도이고,
도 9a는 본원의 일 실시예에 따른 폴리이미드 기판으로 프린팅된 강유전체 캐패시터의 광학 사진이고,
도 9b는 본원의 일 실시예에 따른 폴리이미드(PI) 기판 상에 형성된 강유전체 캐패시터의 대면적 사진이고,
도 10a는 본원의 일 실시예에 따른 강유전체 캐패시터의 C-V 측정 결과를 나타내는 도면이고,
도 10b는 본원의 일 실시예에 따른 강유전체 캐패시터의 인가 전압에 대한 분극 이력 곡선이고,
도 11a는 본원의 일 실시예에 따른 강유전체 캐패시터의 다양한 벤딩 반경(Rc)에 대한 분극이력 곡선이고,
도 11b는 본원의 일 실시예에 따른 강유전체 캐패시터의 다양한 벤딩 반경(Rc)에서 Pr 값의 변화를 나타내는 그래프이고,
도 12는 본원의 일 실시예에 따른 강유전체 트랜지스터의 광학 현미경 사진이고,
도 13a는 본원의 다른 실시예에 따른 강유전체 박막 트랜지스터의 게이트 전압에 따른 드레인 전류특성 그래프이고,
도 13b는 도 13a의 그래프에서 드레인 전류를 로그로 변환한 값의 전류특성 그래프이다.
도 2a 내지 도 2f는 본원의 일 구현예에 따른 플렉서블 비휘발성 메모리 소자용 강유전체 캐패시터를 제조하는 방법을 나타내는 모식도이고,
도 3은 본원의 일 구현예에 따른 트랜지스터형 플렉서블 비휘발성 강유전체 메모리 소자를 나타내는 단면도이고,
도 4a 내지 도 4f는 본원의 일 구현예에 따른 트랜지스터형 플렉서블 비휘발성 강유전체 메모리 소자를 제조하는 방법을 나타내는 모식도이고,
도 5는 본원의 일 구현예에 따른 트랜지스터형 플렉서블 비휘발성 강유전체 메모리 소자를 나타내는 단면도이고,
도 6a 내지 6e는 본원의 일 구현예에 따른 트랜지스터형 플렉서블 비휘발성 강유전체 메모리 소자를 제조하는 방법을 나타내는 모식도이고,
도 7은 본원의 일 구현예에 따른 1T-1R(1Transistor-1Resistor) 플렉서블 강유전체 메모리 소자를 나타내는 단면도이고,
도 8a 내지 8h는 본원의 일 구현예에 따른 1T-1R(1Transistor-1Resistor) 플렉서블 강유전체 메모리 소자를 제조하는 방법을 나타내는 모식도이고,
도 9a는 본원의 일 실시예에 따른 폴리이미드 기판으로 프린팅된 강유전체 캐패시터의 광학 사진이고,
도 9b는 본원의 일 실시예에 따른 폴리이미드(PI) 기판 상에 형성된 강유전체 캐패시터의 대면적 사진이고,
도 10a는 본원의 일 실시예에 따른 강유전체 캐패시터의 C-V 측정 결과를 나타내는 도면이고,
도 10b는 본원의 일 실시예에 따른 강유전체 캐패시터의 인가 전압에 대한 분극 이력 곡선이고,
도 11a는 본원의 일 실시예에 따른 강유전체 캐패시터의 다양한 벤딩 반경(Rc)에 대한 분극이력 곡선이고,
도 11b는 본원의 일 실시예에 따른 강유전체 캐패시터의 다양한 벤딩 반경(Rc)에서 Pr 값의 변화를 나타내는 그래프이고,
도 12는 본원의 일 실시예에 따른 강유전체 트랜지스터의 광학 현미경 사진이고,
도 13a는 본원의 다른 실시예에 따른 강유전체 박막 트랜지스터의 게이트 전압에 따른 드레인 전류특성 그래프이고,
도 13b는 도 13a의 그래프에서 드레인 전류를 로그로 변환한 값의 전류특성 그래프이다.
이하, 첨부한 도면을 참조하여 본원이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본원의 구현예 및 실시예를 상세히 설명한다.
그러나 본원은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 구현예 및 실시예에 한정되지 않는다. 그리고 도면에서 본원을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
본원 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것을 의미한다.
본원 명세서 전체에서, 어떤 층 또는 부재가 다른 층 또는 부재와 "상에" 위치하고 있다고 할 때, 이는 어떤 층 또는 부재가 다른 층 또는 부재에 접해 있는 경우뿐 아니라 두 층 또는 두 부재 사이에 또 다른 층 또는 또 다른 부재가 존재하는 경우도 포함한다. 본원 명세서 전체에서, 용어 "~하는 단계" 및 "~의 단계"는 "~를 위한 단계"를 의미하지 않는다.
본원 명세서 전체에서 사용되는 정도의 용어 "약", "실질적으로" 등은 언급된 의미에 고유한 제조 및 물질 허용오차가 제시될 때 그 수치에서 또는 그 수치에 근접한 의미로 사용되고, 본원의 이해를 돕기 위해 정확하거나 절대적인 수치가 언급된 개시 내용을 비양심적인 침해자가 부당하게 이용하는 것을 방지하기 위해 사용된다.
도 1은 본원의 일 구현예에 따른 플렉서블 비휘발성 강유전체 메모리 소자용 강유전체 캐패시터를 나타내는 단면도이고, 도 2a 내지 도 2f는 본원의 일 구현예에 따른 플렉서블 비휘발성 강유전체 메모리 소자용 강유전체 캐패시터를 제조하는 방법을 나타내는 모식도이다.
도 1을 참조하면, 본원의 일 구현예에 따른 플렉서블 비휘발성 강유전체 메모리 소자용 강유전체 캐패시터는, 플렉서블 기판(100) 상에 형성된 컨택트층(110), 제 1 전극(120), 강유전체층(130), 제 2 전극(140) 및 고분자 보호층(160)이 순차적으로 적층된 구조물을 포함하고 있다. 상기 제 2 전극(140)과 상기 고분자 보호층(160) 사이에 절연층(150)이 형성될 수 있다. 본원에서 플렉서블 기판은 각종 유연성 고분자 또는 플라스틱을 포함하는 기판을 의미하여, 이러한 플렉서블 기판은 당업계에 공지된 것들 중에서 당업자가 적의 선택하여 제한 없이 사용할 수 있다.
상기 고분자 보호층(160)은, 예를 들어, PR(포토레지스트), 에폭시 수지, 사이톱(cytop), 폴리이미드(polyimide), 벤조시클로부텐(benzocyclobutene), PDMS(polydimethylsiloxane), PMMA(Poly(methyl methacrylate)), 폴리우레탄(polyurethane), 폴리비닐페놀(polyvinylphenol) 및 이들의 조합으로 이루어진 군에서 선택되는 것을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어， 상기 에폭시 수지는 Su-8을 포함할 수 있으나， 이에 제한되는 것은 아니다．
상기 강유전체층(130)은, 예를 들어, PZT(Lead zirconate titanate), PLZT(Lanthanum-modified lead zirconate titanate), BLT(bismuth lanthanum titanate), BST(barium strontium titanate), SBT(strontium bismuth tantalate) 및 이들의 조합으로 이루어진 군에서 선택되는 것을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 상기 PZT는 [Pb(ZrxTi1 -x)O3]로 0.2<x<0.8고, 상기 PLZT는 [(Pb1 - yLay)(ZrxTi1 -x)O3]로 0.2<x<0.8 및 0.01<y<0.2고, BLT는 [Bi4 -xLaxTi3O12]로 0.l<x<2고, 상기 BST는 [(BaxSr1 -x)TiO3]로 0.5<x<1 이며, 상기 SBT는 [SrxBiyTa2O9]로 0.5<x<1.5 및 1.5<y<3 인 것일 수 있으나, 이에 제한되는 것은 아니다.
상기 강유전체층(130)은, 예를 들어, 화학기상증착법(Chemical Vapor Deposition, CVD), 물리기상증착법(Physical Vapor Deposition, PVD), 스퍼터링(sputtering), 펄스레이저증착(Pulsed Laser Deposition, PLD) 또는 졸-겔(sol-gel) 방법에 의해 형성되는 것일 수 있으나, 이에 제한되는 것은 아니다. 상기 강유전체층(130)을 졸-겔 방법을 이용하여 형성하면 강유전체층(130) 두께의 조절과 조성 성분의 재연성 측면에서 큰 이점이 있다. 또한, 졸-겔 방법은 저온합성이 가능하고, 균질성이 향상되며, 화학기상증착법이나 스퍼터링 등에 비해서 생산효율을 높이는 것이 가능한 장점이 있다.
이하, 도 2a 내지 도 2f를 참고하여 본원의 일 구현예에 따른 플렉서블 비휘발성 강유전체 메모리 소자용 강유전체 캐패시터의 제조 과정을 구체적으로 설명한다.
먼저, 제 1 기판(200) 상에 절연층(210)을 형성하고, 상기 절연층(210) 상에 희생층(220)을 형성하고 상기 희생층(220) 상에 절연층(150)을 형성한다. 상기 제 1 기판(200)은, 예를 들어, Si 기판일 수 있으며, 상기 Si 기판 상에 α-Si/SiO2 층이 형성되어 α-Si/SiO2/Si 구조체를 사용할 수 있으나, 이에 제한되는 것은 아니다. 계속 해서, 상기 절연층(150) 상에 제 2 전극(140), 강유전체층(130) 및 제 1 전극(120)을 순서대로 적층하여 강유전체 적층체를 형성한다(도 2a).
상기 강유전체층(130)은, 예를 들어, 페로브스카이트(perovskite) 구조를 가지는 강유전체 물질인 PZT(Lead Zirconate Titanate), PLZT(Lanthanum-modified Lead Zirconate Titanate), BLT(Bismuth Lanthanum Titanate), BST(Barium Strontium Titanate), SBT(Strontium Bismuth Tantalate) 및 이들의 조합으로 이루어진 군에서 선택되는 것일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 상기 PZT는 [Pb(ZrxTi1 -x)O3]로 0.2<x<0.8고, PLZT는 [(Pb1 - yLay)(ZrxTi1 -x)O3]로 0.2<x<0.8 및 0.01<y<0.2고, BLT는 [Bi4 - xLaxTi3O12]로 0.l<x<2고, BST는 [(BaxSr1 -x)TiO3]로 0.5<x<1 이며, SBT는 [SrxBiyTa2O9]로 0.5<x<1.5 및 1.5<y<3 일 수 있으나 이에 제한되는 것은 아니다.
상기 강유전체층(130)은, 예를 들어, 화학기상증착법(Chemical Vapor Deposition, CVD), 물리기상증착법(Physical Vapor Deposition, PVD), 스퍼터링(sputtering), 펄스레이저증착(Pulsed Laser Deposition, PLD) 또는 졸-겔(sol-gel) 방법에 의해 형성되는 것일 수 있으나, 이에 제한되는 것은 아니다.
상기 절연층(210)은, 예를 들어, 산화막, 예를 들어, 실리콘 산화막을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.
상기 고분자 보호층(160)은 유연성 고분자를 포함하는 것일 수 있으며, 예를 들어, PR(포토레지스트), 에폭시 수지, 사이톱(cytop), 폴리이미드(polyimide), 벤조시클로부텐(benzocyclobutene), PDMS(polydimethylsiloxane), PMMA(Poly(methyl methacrylate)), 폴리우레탄(polyurethane), 폴리비닐페놀(polyvinylphenol) 및 이들의 조합으로 이루어진 군에서 선택되는 것을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 상기 에폭시 수지는 Su-8을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.
예를 들어, 상기 절연층(150) 및 상기 제 2 전극(140)은 열처리에 의해서 결합되는 것일 수 있으나, 이에 제한되는 것은 아니다.
상기 제 1 전극(120) 및 제 2 전극(140)은 예를 들어 Pt, Ru, Ir, RuOx, IrOx, TiN, W, Re, Rh, WN 및 이들의 조합으로 이루어진 군에서 선택되는 것일 수 있으나 이에 제한되는 것은 아니다. 또한, 제 1 전극(120) 및 제 2 전극(140)은 스퍼터링(sputtering), 물리기상증착(Physical Vapor Deposition, PVD), 화학기상증착(Chemical Vapor Deposition, CVD), 원자층증착(Atomic Layer Deposition, ALD) 방법에 의해 형성되는 것일 수 있으나, 이에 제한되는 것은 아니다.
이어서, 상기 희생층(220)을 에칭하여 제거한 후(도 2b), 상기 강유전체 적층체의 상부에 스탬프(stamp)(230)를 접촉시켜 상기 제 1 기판(200)으로부터 상기 절연층(150) 및 그에 형성된 상기 강유전체 적층체를 분리시키고, 상기 분리된 절연층(150) 및 강유전체 적층체를 열박리성 제 2 기판(240) 상에 상기 절연층(150)이 접촉되도록 전사한다(도 2c). 계속해서, 상기 제 2 기판(240)에 전사된 상기 절연층(150) 및 상기 강유전체 적층체를 컨택트층(110)이 형성된 플렉서블 기판(100) 상에 상기 강유전체 적층체가 접촉되도록 전사한다(도 2d).
상기 플렉서블 기판(100)으로 전사된 상기 강유전체 캐패시터 및 그에 형성된 상기 절연층(150) 상에 고분자 보호층(160)을 코팅할 수 있다(도 2e).
예를 들어, 상기 스탬프(230)는 탄성중합체로 제조되는 것일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 상기 스탬프(230)는, 폴리디메틸실록산(Polydimethylsiloxane; PDMS), 폴리메틸메타크릴레이트(Poly Methyl Meta Acrylate; PMMA), 폴리우레탄, 폴리이미드, 테프론(teflon), 가교된 노볼락 수지(페놀 포름알데히드 수지) 및 이들의 조합으로 이루어진 군에서 선택되는 것일 수 있으나, 이에 제한되는 것은 아니다.
상기 플렉서블 기판(100)은, 예를 들어, 폴리에테르술폰(polyethersulfone; PES), 폴리아크릴레이트(polyacrylate; PAR), 폴리에테르이미드(polyetherimide; PEI), 폴리에틸렌 나프탈레이트(polyethylenen napthalate; PEN), 폴리에틸렌 테레프탈레이트(polyethyleneterepthalate; PET), 폴리페닐렌 설파이드(polyphenylene sulfide; PPS), 폴리아릴레이트(polyallylate), 폴리이미드(polyimide; PI), 폴리카보네이트(polycarbonate; PC), 셀룰로오스 트리 아세테이트(cellulose triacetate; TAC), 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propinonate; CAP), Arylite 및 이들의 조합으로 이루어진 군에서 선택되는 것일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, PES는 다른 플라스틱 기판과 달리 두드러진 단점을 보이지 않는 기판으로서 가장 활발히 적용이 검토되고 있으며, PI 기판은 내화학성, 내열성으로 인해 전기, 전자 부품 등에 폭넓게 응용이 되고 있는 플라스틱이다. 또한 PEN 기판은 가격이 저렴하고, CTE가 무기물에 비해서 높기는 하지만 다른 플라스틱 소재에 비해서 가장 낮은 수치를 가지고 있다. PC 기판은, 우수한 광학적, 기계적 특성을 가졌으며, PET 기판은 Tm이 낮아 비교적 낮은 온도에서 용융성을 확보할 수 있고, 저렴한 공정 제조 비용으로 플라스틱 기판 성형이 용이하여 오래 전부터 기판 적용이 검토되고 있다. PET와 같은 세미결정성 플라스틱은 내화학성 측면에서는 무정형 고분자보다 우수하며, 흡습성이 낮아 공정 시간 단축에 유리하다. Arylite 기판은 다른 플라스틱 기판 소재와 비교해 우수한 열적, 광학적, 화학적 특성을 보이고 있으며 CTE의 경우, 온도의 증가에 따라 증가는 하지만 200℃까지 선형적인 증가하는 우수한 열적 특성 곡선을 보여준다.
이와 같이 제조된 강유전체 캐패시터의 측정을 위해서는 제 2 전극(140)의 일부가 노출될 때까지 에칭하는 단계를 더 포함하여 컨택트층(170)을 형성하고, 측정 장치(180)와 연결하여 측정할 수 있다(도 2f).
도 3은 본원의 일 구현예에 따른 트랜지스터형 플렉서블 비휘발성 강유전체 메모리 소자를 나타내는 단면도이고, 도 4a 내지 도 4f는 본원의 일 구현예에 따른 트랜지스터형 플렉서블 비휘발성 강유전체 메모리 소자를 제조하는 방법을 나타내는 모식도이다.
도 3을 참조하면, 본원의 일 구현예에 따른 강유전체 비휘발성 메모리 소자는, 플렉서블 기판(300) 상에 형성되는 반도체 채널층(310), 상기 반도체 채널층(310)의 양측에 각각 형성되는 소스/드레인 영역(320, 330), 상기 반도체 채널층(310) 상에 형성되는 고분자 접착층(340), 상기 고분자 접착층(340) 상에 형성되는 제 1 절연층(350), 상기 제 1 절연층(350) 상에 형성되는 제 2 절연층(360), 상기 제 2 절연층(360) 상에 형성되는 강유전체층(370), 상기 강유전체층(370) 상에 형성되는 게이트 전극(380) 및 상기 소스/드레인 영역(320, 330) 상에 형성되는 소스/드레인 전극(390, 400)을 포함할 수 있다.
이하, 도 4a 내지 도 4f를 참고하여 본원의 일 구현예에 따른 트랜지스터형 강유전체 비휘발성 메모리 소자의 제조 과정을 구체적으로 설명한다.
먼저, 기판(410)에 제 1 절연층(420)을 형성한다. 이 때, 제 1 절연층(420)은, 예를 들어, 습식 열 산화(Wet thermal oxidation) 방법을 이용하여 형성될 수 있다.
이어서, 상기 제 1 절연층(420)에 희생층(430) 및 제 1 절연층(350)을 형성한다. 상기 제 1 절연층(350, 420)은 예를 들어, 산화막, 예를 들어, 실리콘 산화막을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다. 이어서 상기 제 1 절연층(350) 상에 제 2 절연층(360)을 형성한다. 상기 제 1 절연층(350) 및 상기 제 2 절연층(360)은 각각 독립적으로 TiO2, SrTiOx, ZrO2, LiNbO3, Al2O3, SiO2 및 이들의 조합으로 이루어진 군에서 선택되는 것을 포함할 수 있으나, 이에 제한되는 것은 아니다. 비제한적 예로서, 희생층과의 선택비에 따라서 상기 제 １ 절연층(350, 420) 및 상기 제 2 절연층(360)은 동일 물질을 포함할 수 있다
계속해서, 상기 제 2 절연층(360) 상에 강유전체층(370)을 형성한다. 상기 강유전체층(370)은 PZT(Lead Zirconate Titanate), PLZT(Lanthanum-modified Lead Zirconate Titanate), BLT(Bismuth Lanthanum Titanate), BST(Barium Strontium Titanate), SBT(Strontium Bismuth Tantalate) 및 이들의 조합으로 이루어진 군에서 선택되는 것을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 상기 PZT는 [Pb(ZrxTi1 -x)O3]로 0.2<x<0.8고, 상기 PLZT는 [(Pb1 - yLay)(ZrxTi1 -x)O3]로 0.2<x<0.8 및 0.01<y<0.2고, 상기 BLT는 [Bi4 - xLaxTi3O12]로 0.l<x<2고, 상기 BST는 [(BaxSr1 -x)TiO3]로 0.5<x<1 이며, 상기 SBT는 [SrxBiyTa2O9]로 0.5<x<1.5 및 1.5<y<3 인 것일 수 있으나, 이에 제한되는 것은 아니다. 상기 강유전체층(370)은, 예를 들어, 화학기상증착법(Chemical Vapor Deposition, CVD), 물리기상증착법(Physical Vapor Deposition, PVD), 스퍼터링(sputtering), 펄스레이저증착(Pulsed Laser Deposition, PLD) 또는 졸-겔(sol-gel) 방법에 의해 형성되는 것일 수 있으나, 이에 제한되는 것은 아니다.
이어서, 상기 강유전체층(370) 상에 게이트 전극(380)을 형성한다. 상기 게이트 전극(380)은 예를 들어, Ag, Au, Ni, Pt, Pd, Ir, Rh, Ta, W, Ti, Mo, Al, Cu 및 이들의 조합으로 이루어진 군에서 선택되는 금속, 또는 당업계에 공지된 전도성 산화물을 포함할 수 있으나, 이에 제한되는 것은 아니다. 상기 게이트 전극(380)은 스퍼터링(sputtering), 전자빔 증착(e-beam evaporation), 열증착(thermal evaporation), 펄스 레이저 증착(pulsed laser deposition; PLD), 화학기상증착(chemical vapor deposition; CVD), 및 원자층 증착(atomic layer deposition; ALD) 방법에 의해 형성되고, 포토리소그래피(photolithography) 또는 리프트오프(lift-off) 방법에 의해 패터닝될 수 있으나, 이에 제한되는 것은 아니다.
이어서, 상기 희생층(430)을 에칭하여 제거한 후 상기 제 1 절연층(350), 제 2 절연층(360), 강유전체층(370) 및 게이트 전극(380)으로 구성된 강유전체 게이트를 스탬프(stamp)(440)에 접촉시켜 상기 기판(410)으로부터 분리시키고(도 4b 및 4c), 상기 분리된 강유전체 게이트를 반도체 채널층(310) 및 상기 고분자 접착층(340)이 형성된 플렉서블 기판(300) 상으로 전사한다(도 4d). 여기서, 상기 스탬프(440)는 탄성중합체로 제조되는 것일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 상기 스탬프(440)는, 폴리디메틸실록산, 폴리메틸메타크릴레이트, 폴리우레탄, 폴리이미드, 테프론, 가교된 노볼락 수지(페놀 포름알데히드 수지) 및 이들의 조합으로 이루어진 군에서 선택되는 것일 수 있으나, 이에 제한되는 것은 아니다. 상기 반도체 채널층(310)을 형성하는 물질은 특별히 제한되지 않으며, 상기 반도체 채널층(310)은 당업계에서 통상 사용되는 반도체 물질을 포함하여 형성될 수 있다. 예를 들어, 상기 반도체 채널층은 Si, 화합물 반도체, 산화물 반도체, 유기 반도체, 탄소나노튜브, 또는 그래핀 등의 물질을 포함하여 형성될 수 있으나, 이에 제한되는 것은 아니다.
플렉서블 기판(300)에 형성되어 있는 상기 반도체 채널층(310)에는 소스/드레인 영역(320, 330)이 형성되어 있으며, 상기 반도체 채널층(310) 상에 형성된 상기 고분자 접착층(340)은, 예를 들어, 에폭시 수지, 사이톱, 폴리이미드, 벤조시클로부텐, PDMS, PMMA(Poly(methyl methacrylate)), 폴리우레탄(polyurethane), 폴리비닐페놀(polyvinylphenol) 및 이들의 조합으로 이루어진 군에서 선택되는 것을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 상기 에폭시 수지는 Su-8을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.
또한, 상기 플렉서블 기판(300)은, 예를 들어, 폴리에테르술폰, 폴리아크릴레이트, 폴리에테르 이미드, 폴리에틸렌 나프탈레이트, 폴리에틸렌 테레프탈레이트, 폴리페닐렌 설파이드, 폴리아릴레이트, 폴리이미드, 폴리카보네이트, 셀룰로오스 트리 아세테이트, 셀룰로오스 아세테이트 프로피오네이트, Arylite 및 이들의 조합으로 이루어진 군에서 선택되는 것일 수 있으나, 이에 제한되는 것은 아니다.
계속해서, 상기 강유전체 게이트 하부의 고분자 접착층(340)을 제외한 나머지 상기 고분자 접착층(340)을 에칭하여 제거한다(도 4e). 이때, 상기 에칭은 예를 들어, 산소 플라즈마 처리를 통하여 고분자 접착층(340)을 에칭할 수 있다.
상기 강유전체 게이트는 상기 고분자 접착층(340)을 접착층으로 하여 강유전체 게이트를 상기 반도체 채널층(310) 상에 전사할 수 있으며, 이후에 고분자 접착층(340)을 경화시키는 공정을 추가 수행할 수 있다.
마지막으로, 상기 소스/드레인 영역(320, 330)에 소스/드레인 전극(390, 400)을 형성한다(도 4f). 상기 소스/드레인 전극(390, 400)은 Ag, Au, Ni, Pt, Pd, Ir, Rh, Ta, W, Ti, Mo, Al, Cu 및 이들의 조합으로 이루어진 군에서 선택되는 금속, 또는 당업계에 공지된 전도성 산화물을 포함할 수 있으나, 이에 제한되는 것은 아니다. 상기 소스/드레인 전극(390, 400)은 상기 게이트 전극(380)을 형성하는 방법과 같은 방법으로 형성할 수 있으며, 이하 중복 기재를 생략한다.
상기와 같은 공정들에 의해 본원의 일 구현예에 따른 트랜지스터형 강유전체 비휘발성 메모리 소자가 완성될 수 있다.
도 5는 본원의 일 구현예에 따른 트랜지스터형 강유전체 비휘발성 메모리 소자를 나타내는 단면도이고, 도 6a 내지 도 6e는 본원의 일 구현예에 따른 트랜지스터형 강유전체 비휘발성 메모리 소자를 제조하는 방법을 나타내는 모식도이다.
도 5를 참조하면, 본원의 일 구현예에 따른 트랜지스터형 강유전체 비휘발성 메모리 소자는, 플렉서블 기판(500) 상에 반도체 채널층(510)이 형성되고, 상기 반도체 채널층(510)의 양측에 형성된 소스/드레인 영역(520, 530), 상기 반도체 채널층(510) 상에 배리어층(540), 강유전체층(550)이 순차적으로 적층되어 형성되어 있고, 상기 소스/드레인 영역(520, 530) 상에 소스/드레인 전극(570, 580)을 형성되고, 상기 강유전체층(550) 상에 형성되는 게이트 전극(590)을 포함할 수 있다.
이하, 도 6a 내지 도 6e를 참조하여 본원의 일 구현예에 트랜지스터형 강유전체 비휘발성 메모리 소자의 제조 과정을 구체적으로 설명한다.
먼저, 기판(600) 상에 희생층(610) 및 반도체 채널층(510)을 형성한다. 상기 반도체 채널층(510) 양측에 소스/드레인 영역(520, 530)을 형성한다(도 6a). 이어서, 상기 소스/드레인 영역(520, 530)이 형성된 상기 반도체 채널층(510) 전면에 배리어층(540)을 형성하고, 상기 배리어층(540)에 강유전체층(550)을 형성한다(도 6b).
상기 반도체 채널층(510)을 형성하는 물질은 특별히 제한되지 않으며 상기 반도체 채널층(510)은 당업계에서 통상 사용되는 반도체 물질을 포함하여 형성될 수 있다. 예를 들어, 상기 반도체 채널층은 Si, 화합물 반도체, 산화물 반도체, 유기 반도체, 탄소나노튜브, 또는 그래핀 등의 물질을 포함하여 형성될 수 있으나, 이에 제한되는 것은 아니다.
일 구현예에 있어서, 상기 배리어층(540)은 절연성일 수 있는데, 예를 들어, 상기 절연성 배리어층은 TiO2, SrTiOx, ZrO2, LiNbO3, SiO2, Al2O3 및 이들의 조합으로 이루어진 군에서 선택되는 것을 포함할 수 있으나, 이에 제한되는 것은 아니다.
일 구현예에 있어서, 상기 강유전체층(550)은 PZT(Lead Zirconate Titanate), PLZT(Lanthanum-modified Lead Zirconate Titanate), BLT(Bismuth Lanthanum Titanate), BST(Barium Strontium Titanate), SBT(Strontium Bismuth Tantalate) 및 이들의 조합으로 이루어진 군에서 선택되는 것일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 상기 PZT는 [Pb(ZrxTi1 -x)O3]로 0.2<x<0.8고, 상기 PLZT는 [(Pb1 - yLay)(ZrxTi1 -x)O3]로 0.2<x<0.8 및 0.01<y<0.2rh, 상기 BLT는 [Bi4 -xLaxTi3O12]로 0.l<x<2고, 상기 BST는 [(BaxSr1 -x)TiO3]로 0.5<x<1 이며, 상기 SBT는 [SrxBiyTa2O9]로 0.5<x<1.5 및 1.5<y<3 인 것일 수 있으나, 이에 제한되는 것은 아니다. 상기 강유전체층(550)은, 예를 들어, 화학기상증착법(Chemical Vapor Deposition, CVD), 물리기상증착법(Physical Vapor Deposition, PVD), 스퍼터링(sputtering), 펄스레이저증착(Pulsed Laser Deposition, PLD) 또는 졸-겔(sol-gel) 방법에 의해 형성되는 것일 수 있으나, 이에 제한되는 것은 아니다.
이어서, 상기 반도체 채널층(510) 각 패턴 상에 상기 배리어층(540) 및 상기 강유전체층(550)의 패턴을 형성하고, 상기 강유전체층(550)의 패턴 상에 고분자 보호층(560)을 형성한다(도 6c 및 도 6d).
일 구현예에 있어서, 상기 고분자 보호층(560)은 PR(포토레지스트), 에폭시 수지, 사이톱(cytop), 폴리이미드(polyimide), 벤조시클로부텐(benzocyclobutene), PDMS(polydimethylsiloxane), PMMA(Poly(methyl methacrylate)), 폴리우레탄(polyurethane), 폴리비닐페놀(polyvinylphenol) 및 이들의 조합으로 이루어진 군에서 선택되는 것을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 상기 에폭시 수지는 Su-8와 같은 포토레지스트를 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.
계속해서, 인접 소자간의 분할을 위해 상기 희생층(610)을 에칭하여 제거한다. 이 때 상기 고분자 보호층(560)은 상기 희생층(610)을 에칭할 때 상기 강유전체층(550)을 보호하게 된다. 에칭으로 인해 서로 이격된 상기 반도체 채널층(510)과 그의 양측에 형성된 소스/드레인 영역(520, 530), 상기 반도체 채널층(510) 상에 형성된 상기 배리어층(540), 상기 강유전체층(550) 및 상기 고분자 보호층(560)을 플렉서블 기판(500) 상으로 전사한다.
계속해서, 플렉서블 기판(500) 상으로 전사한 후에 상기 고분자 보호층(560)은 제거되고, 상기 소스/드레인 영역(520, 530) 상에 소스/드레인 전극(570, 580)을 형성하고, 상기 강유전체층(550) 상에 게이트 전극(590)을 형성한다(도 6e).
상기 소스/드레인 전극(570, 580) 및 상기 게이트 전극(590)은 Ag, Au, Ni, Pt, Pd, Ir, Rh, Ta, W, Ti, Mo, Al, Cu 및 이들의 조합으로 이루어진 군에서 선택되는 금속, 또는 당업계에 공지된 전도성 산화물을 포함할 수 있으나, 이에 제한되는 것은 아니다. 상기 소스/드레인 전극(570, 580) 및 상기 게이트 전극(590)은 예를 들어, 스퍼터링(sputtering), 전자빔 증착(e-beam evaporation), 열증착(thermal evaporation), 펄스 레이저 증착(pulsed laser deposition; PLD), 화학기상증착(chemical vapor deposition; CVD), 및 원자층 증착(atomic layer deposition; ALD) 방법에 의해 형성되고, 포토리소그래피(photolithography) 또는 리프트오프(lift-off) 방법에 의해 패터닝될 수 있으나, 이에 제한되는 것은 아니다.
상기와 같은 공정들에 의해 본원의 일 구현예에 따른 트랜지스터형 강유전체 비휘발성 메모리 소자가 완성될 수 있다.
도 7은 본원의 일 구현예에 따른 1T-1R(1Transistor-1Resistor) 플렉서블 강유전체 메모리 소자를 나타내는 단면도이고, 도 8a 내지 도 8h는 본원의 일 구현예에 따른 1T-1R(1Transistor-1Resistor) 플렉서블 강유전체 메모리 소자를 제조하는 방법을 나타내는 모식도이다.
도 7을 참조하면, 본원의 일 구현예에 따른 1T-1R(1Transistor-1Resistor) 플렉서블 강유전체 메모리 소자는, 플렉서블 기판(700) 상에 반도체 채널층(710)이 형성되고, 상기 반도체 채널층(710)의 양측에 형성된 소스/드레인 영역(720, 730), 상기 드레인 영역(730) 상에 형성되는 배리어층(740), 상기 배리어층(740) 상에 형성되는 강유전체층(750), 상기 반도체 채널층(710) 및 상기 강유전체층(750) 상에 형성되는 게이트 유전층(760), 상기 소스/드레인 영역(720, 730)이 오픈된 상기 게이트 유전층(760) 상에 각각 형성된 제 1 전극(770), 제 2 전극(780) 및 제 3 전극(790)을 포함할 수 있다.
이하, 도 8a 내지 도 8e를 참조하여 본원의 일 구현예에 따른 1T-1R(1Transistor-1Resistor) 플렉서블 강유전체 메모리 소자의 제조 과정을 구체적으로 설명한다.
먼저, 기판(800) 상에 희생층(810) 및 반도체 채널층(710)을 형성한다. 상기 반도체 채널층(710) 양측에 소스/드레인 영역(720, 730)을 형성한다(도 8a). 이어서, 상기 소스/드레인 영역(720, 730)이 형성된 상기 반도체 채널층(710) 전면에 배리어층(740)을 형성하고, 상기 배리어층(740)에 강유전체층(750)을 형성한다(도 8b).
상기 반도체 채널층(710)을 형성하는 물질은 특별히 제한되지 않으며 상기 반도체 채널층(710)은 당업계에서 통상 사용되는 반도체 물질을 포함하여 형성될 수 있다. 예를 들어, 상기 반도체 채널층은 Si, 화합물 반도체, 산화물 반도체, 유기 반도체, 탄소나노튜브, 또는 그래핀 등의 물질을 포함하여 형성될 수 있으나, 이에 제한되는 것은 아니다.
일 구현예에 있어서, 상기 배리어층(740)은 전도성일 수 있는데, 예를 들어, 상기 배리어층(740)은 Pt, Ir, Ru, Rh, SrO, PdO, IrOx, RuOx, RhOx, OsOx 및 이들의 조합으로 이루어진 군에서 선택되는 것을 포함할 수 있으나, 이에 제한되는 것은 아니다.
*일 구현예에 있어서, 상기 강유전체층(750)은 PZT(Lead Zirconate Titanate), PLZT(Lanthanum-modified Lead Zirconate Titanate), BLT(Bismuth Lanthanum Titanate), BST(Barium Strontium Titanate), SBT(Strontium Bismuth Tantalate) 및 이들의 조합으로 이루어진 군에서 선택되는 것일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, PZT는 [Pb(ZrxTi1 -x)O3]로 0.2<x<0.8고, PLZT는 [(Pb1-yLay)(ZrxTi1-x)O3]로 0.2<x<0.8 및 0.01<y<0.2고, BLT는 [Bi4 - xLaxTi3O12]로 0.l<x<2고, BST는 [(BaxSr1 -x)TiO3]로 0.5<x<1 이며, SBT는 [SrxBiyTa2O9]로 0.5<x<1.5 및 1.5<y<3 일 수 있으나, 이에 제한되는 것은 아니다.
상기 강유전체층(750)은 예를 들어, 화학기상증착법(Chemical Vapor Deposition, CVD), 물리기상증착법(Physical Vapor Deposition, PVD), 스퍼터링(sputtering), 펄스레이저증착(Pulsed Laser Deposition, PLD) 또는 졸-겔(sol-gel) 방법에 의해 형성되는 것일 수 있으나, 이에 제한되는 것은 아니다.
이어서, 상기 반도체 채널층(710) 각 패턴 상에 상기 배리어층(740) 및 상기 강유전체층(750)의 패턴을 형성하여 에칭하고(도 8c), 상기 강유전체층(750) 상에 보호층(820)을 형성한다(도 8d).
일 구현예에 있어서, 상기 보호층(820)은 PR(포토레지스트)를 포함할 수 있으나, 이에 제한되는 것은 아니다. 상기 포토레지스트는 당업계에 공지된 것들 중에서 당업자가 적의 선택하여 제한없이 사용할 수 있다. 예를 들어, 에폭시 수지, 사이톱(cytop), 폴리이미드(polyimide), 벤조시클로부텐(benzocyclobutene), PDMS(polydimethylsiloxane), PMMA(Poly(methyl methacrylate)), 폴리우레탄(polyurethane), 폴리비닐페놀(polyvinylphenol) 및 이들의 조합으로 이루어진 군에서 선택되는 것을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 상기 에폭시 수지는 Su-8을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.
계속해서, 상기 희생층(810)을 에칭하여 제거한다(도 8e). 이때 보호층(820)은 희생층(810)을 에칭할 때 강유전체층(750)을 보호하게 된다. 상기 희생층(810)의 에칭으로 인해 분리된 반도체 채널층(710), 배리어층(740), 강유전체층(750) 및 보호층(820)을 플렉서블 기판(700) 상으로 전사한다.
계속 해서, 플렉서블 기판(700) 상으로 전사한 후에 보호층(820)은 제거되고, 상기 반도체 채널층(710) 및 상기 강유전체층(750) 상에 게이트 유전층(760)을 형성한다(도 8f).
이어서, 상기 소스/드레인 영역(720, 730)을 오픈하고(도 8g), 상기 오픈된 소스/드레인 영역(720, 730) 상부에 제 1 전극(770), 제 2 전극(780) 및 제 3 전극(790)을 형성한다(도 8h). 상기 제 1 전극(770), 제 2 전극(780) 및 제 3 전극(790)은 Ag, Au, Ni, Pt, Pd, Ir, Rh, Ta, W, Ti, Mo, Al, Cu 및 이들의 조합으로 이루어진 군에서 선택되는 금속, 또는 당업계에 공지된 전도성 산화물을 포함할 수 있으나, 이에 제한되는 것은 아니다. 상기 제 1 전극(770), 제 2 전극(780) 및 제 3 전극(790)은 예를 들어, 스퍼터링(sputtering), 전자빔 증착(e-beam evaporation), 열증착(thermal evaporation), 펄스 레이저 증착(pulsed laser deposition; PLD), 화학기상증착(chemical vapor deposition; CVD), 및 원자층 증착(atomic layer deposition; ALD) 방법에 의해 형성되고, 포토리소그래피(photolithography) 또는 리프트오프(lift-off) 방법에 의해 패터닝될 수 있으나, 이에 제한되는 것은 아니다.
상기와 같은 공정들에 의해 본원의 일 구현예에 따른 1T-1R(1Transistor-1Resistor) 플렉서블 강유전체 메모리 소자를 완성 할 수 있다.
이하, 실시예들에 의하여 본원을 보다 상세히 설명한다. 그러나, 본원에 이러한 실시예들로 제한되는 것은 아니다.
플렉서블
비휘발성 메모리 소자용 강유전체
캐패시터
절연층과 희생층으로서 각각 SiO2(~ 100 nm)와 비정질 실리콘(~ 400 nm)으로 코팅된 단단한 SiO2/Si 기판 상에 Pt/Ti 하부 전극(두께 ~ 80/20 nm)을 증착하였다. 계속해서, PZT 활성층(~360 nm)은 졸-겔 방법을 이용하여 제 1 전극 상에 형성하였다. 상기 수득된 박막은 전기적, 기계적인 특성을 향상시키기 위해 650℃로 20분 동안 어닐링하였다. 제 2 전극으로서의 Pt(~100 nm) 층을 PZT 박막 상에 증착하였다(도 4(a)). 박막 증착 공정 후에, 사이즈(100 ㎛ × 400 ㎛)를 가진 Pt/PZT/Pt/Ti/SiO2/a-Si 리본은 포토리소그래피 방법을 이용하여 패턴화시켰다. 각각의 리본은 폭 15 ㎛ 인 2개의 앵커(anchor)가 생긴다. 포토레지스트의 패턴화된 층은 유도 결합형 플라즈마(ICP-RIE) (에칭 가스 : Ar, Cl2, CHF3)를 통하여 활성 디바이스 리본을 격리시키기 위해 Pt/PZT/Pt/Ti/SiO2/a-Si 층의 일정한 영역을 제거하였다. 상기 얇은 리본은 NF3 원거리 플라즈마(remote plasma) 또는 XeF4 드라이 에칭으로 기본적 a-Si 희생층을 제거하고, PDMS 탄성중합체 스탬프를 이용하여 상기 기판으로부터 분리시켰다. 상기 분리된 얇은 리본은 Au 박막(100 nm)이 코팅된 목표 플라스틱 기판으로 전사-인쇄되고, 그리고 나서 10분 동안 100℃로 가열하여 상기 리본을 상기 플라스틱 기판에 접착시키고 그의 뒷면에 전기적 접속을 형성하였다. 상기 리본은 인가되는 스트레인(strain)으로부터 보호하기 위해 에폭시(~ 1.2 ㎛)로서 Su-8을 보호층으로서 코팅되었다.
도 9a는 Au로 코팅된 폴리이미드 기판 상으로 프린팅된 각각 400 ㎛ 과 100 ㎛ 의 길이와 폭을 가진 PZT 리본의 광학 이미지이다. 이것은 리본이 배열 파괴와 리본의 크래킹 없이 잘 정렬된 것을 나타낸다. 도 9a를 참조하면, 기판 위에 상단 표면 이미지와 리본의 높이를 보여준다. AFM 사진을 통하여 라인-절단은 리본이 기판에 단호하게 접합시키는 것을 나타내는 ± 20 nm의 표면 프로파일을 나타낸다. 도 9b는 전이된 PZT 리본으로부터 만들어진 PZT 커패시터를 수용한 플렉서블 플라스틱 기판의 사진을 나타낸다. 도 9b를 참조하면, 상부 전극을 가진 PZT 리본의 확대된 이미지를 보여준다. 광학 현미경에 의해 관찰된 것처럼, 기판은 리본의 박리(delamination) 또는 크래킹 없이 8 mm의 곡률 반경으로 굽혀진다.
도 10a는 전이 후에 벌크 기판과 플라스틱 기판 상에서 측정된 PZT 커패시터의 C-V 측정 결과를 나타낸다. 플라스틱 기판으로 전이된 PZT 커패시터의 정전용량과 전압 이동은 각각 2.7 μF/cm2와 1.6 V 였다. 벌크 기판 상에서 디바이스의 같은 기하학적 구조를 가진 PZT 커패시터는 각각 2.9 μF/cm2와 0.6 V의 정전용량과 전압 변화를 나타내었다. 전이 공정은 정전용량에서 약 7% 감소와 전압 변화에서 166% 증가되었다. 이것은 식각 공정시 활성층의 언더컷에 의한 PZT/Pt 계면의 열화에 의해 유발되었으며, 더 주의깊은 공정의 최적화에 의해 최소화할 수 있을 것이다. 도 10b는 다양하게 인가된 전압에 대한 플라스틱 기판 상에서의 PZT 커패시터의 분극 이력 곡선을 나타낸다. 잔류 분극(Pr)은 2 V에서 17 μC/cm2 로부터 5 V 에서 25 μC/cm2 로 보고된 값과 비교할 만하게 증가했다. 우수한 기계적인 유연성은 플렉서블 전자기술에 대한 응용으로 필수적이다. 유연성은 정방향 굽힘 테스트를 수행함으로써 평가하였다.
도 11a 및 도 11b는 벤딩 반경의 함수로서 각각 3 V의 인가된 전압과 Pr 값의 변화에서 다양한 벤딩 반경(Rc)에 대한 PZT 커패시터의 분극이력 곡선을 나타낸다. 8 mm의 이하의 벤딩 반경에 대해, 측정된 Pr와 Vc는 매우 안정적 반응으로 관찰되었다. 이러한 값 사이의 작은 차이는 PZT 커패시터가 벤딩 싸이클에 의해 손상되지 않았다. 이는 PZT 박막 커패시터가 심지어 기계적 스트레인 하에서도 우수한 전기적 성질을 가지고 있다는 것을 보여주었다.
결론적으로, 본원의 일 실시예에 따른 플렉서블 기판 상에 형성된 고성능 강유전체 커패시터는 드라이 에칭 및 전사-프린팅 공정은 플라스틱 시트에서 플렉서블 포맷 안으로 PZT 리본의 구성 배열의 통합을 가능하게 하였다. 이 방법으로 형성된 PZT 커패시터는 우수한 전기적, 기계적인 특성을 보여주었다. 이러한 결과는 인쇄할 수 있는 PZT 커패시터가 높은 성능 전자 시스템에 사용하기 위해 적절한 탄력적 비휘발성 메모리 장치의 개발을 위한 흥미로운 기회를 제공할 수 있다고 제안한다.
플렉서블
강유전체 메모리 소자용 강유전체 박막 트랜지스터
SiO2(300 nm)/Si 기판에 RF sputter를 이용하여 Pt/Ti를 각각 80 nm/20 nm 증착하여 하부전극을 형성하였다. 강유전물질인 PZT를 졸-겔 방법을 이용하여 360 nm의 두께로 형성하였으며, 650℃에서 30분 동안의 열처리를 통하여 높은 분극 특성을 가질 수 있게 하였다. PZT 기판에 전사될 실리콘 박막은 가볍게 p-도핑된 SOI 기판에 소스와 드레인 영역을 강한 n-타입으로 도핑하고, 불산을 이용하여 희생층을 제거한 후 고무 스탬프를 이용하여 모기판으로부터 분리하였다. PZT/Pt/Ti/SiO2/Si 기판 상에 10%로 희석된 Su-8을 스핀코팅하고, 10초 동안 UV 처리를 거친 후, 고무 스탬프에 Si 박막이 붙어있는 상태로 Su-8과 접촉시켰다. Su-8과 Si박막이 서로 접촉한 상태에서 75℃에서 10분, 85℃에서 10분 동안 열처리를 하였다. 상기 열처리를 통해 Su-8과 Si 사이의 결합력이 강해지고, 고무 스탬프가 제거되어 Si박막의 전사를 완료시켰다. Su-8의 완전한 경화를 위해 115℃ 에서 30분 동안 열처리를 시키고, 전사된 Si 박막은 소자간의 분할을 위하여 아이솔레이션 공정을 수행하였다. 이어서, 소스-드레인의 전극 형성공정을 거쳐 최종적인 소자를 완성하였다(도 12).
도 13a는 본 실시예에 따른 플렉서블 강유전체 박막 트랜지스터의 게이트 전압에 따른 드레인 전류특성 그래프이다. 도 13a를 참조하면, 강유전체의 분극현상으로 인한 일반적인 박막 트랜지스터의 특성을 나타내는 그래프와는 달리 게이트 전압의 변화 방향에 따라 문턱전압이 달라지며, 반복 측정시에도 큰 변화가 없음을 보여준다. 이는 도 13a의 그래프에서 드레인 전류를 로그로 변환한 값의 전류특성 그래프를 나타내는 도 13b에서 더욱 확실하게 나타난다.
이상, 구현예 및 실시예를 들어 본원을 상세하게 설명하였으나, 본원은 상기 구현예 및 실시예들에 한정되지 않으며, 여러 가지 다양한 형태로 변형될 수 있으며, 본원의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 많은 변형이 가능함이 명백하다.
100: 플렉서블 기판 110, 170: 컨택트층
120: 제 1 전극 130: 강유전체층
140: 제 2 전극 150: 절연층
160: 고분자 보호층 180: 측정 장치
200: 제 1 기판 210: 절연층
220: 희생층 230: 스탬프
240: 제 2 기판 300: 플렉서블 기판
310: 반도체 채널층 320: 소스 영역
330: 드레인 영역 340: 고분자 접착층
350: 제 1 절연층 360: 제 2 절연층
370: 강유전체층 380: 게이트 전극
390: 소스 전극 400: 드레인 전극
410: 기판 420: 제 1 절연층
430: 희생층 440: 스탬프
500: 플렉서블 기판 510: 반도체 채널층
520: 소스 영역 530: 드레인 영역
540: 배리어층 550: 강유전체층
560: 고분자 보호층 570: 소스 전극
580: 드레인 전극 590: 게이트 전극
600: 기판 610: 희생층
700: 플렉서블 기판 710: 반도체 채널층
720: 소스 영역 730: 드레인 영역
740: 배리어층 750: 강유전체층
760: 게이트 유전층 770: 제 1 전극
780: 제 2 전극 790: 제 3 전극
800: 기판 810: 희생층
820: 보호층
120: 제 1 전극 130: 강유전체층
140: 제 2 전극 150: 절연층
160: 고분자 보호층 180: 측정 장치
200: 제 1 기판 210: 절연층
220: 희생층 230: 스탬프
240: 제 2 기판 300: 플렉서블 기판
310: 반도체 채널층 320: 소스 영역
330: 드레인 영역 340: 고분자 접착층
350: 제 1 절연층 360: 제 2 절연층
370: 강유전체층 380: 게이트 전극
390: 소스 전극 400: 드레인 전극
410: 기판 420: 제 1 절연층
430: 희생층 440: 스탬프
500: 플렉서블 기판 510: 반도체 채널층
520: 소스 영역 530: 드레인 영역
540: 배리어층 550: 강유전체층
560: 고분자 보호층 570: 소스 전극
580: 드레인 전극 590: 게이트 전극
600: 기판 610: 희생층
700: 플렉서블 기판 710: 반도체 채널층
720: 소스 영역 730: 드레인 영역
740: 배리어층 750: 강유전체층
760: 게이트 유전층 770: 제 1 전극
780: 제 2 전극 790: 제 3 전극
800: 기판 810: 희생층
820: 보호층
Claims (7)
- 삭제
- 삭제
- 삭제
- 기판 상에 희생층을 형성하고;
상기 희생층 상에 반도체 채널층을 형성하고;
상기 반도체 채널층을 패터닝하고 도핑하여 양측에 소스 및 드레인 영역을 형성하고;
상기 드레인 영역 상에 배리어층을 형성하고;
상기 배리어층 상에 강유전체층을 형성하고;
상기 배리어층 및 상기 강유전체층을 패터닝하고;
상기 강유전체층 상에 보호층을 형성하고;
상기 희생층을 에칭하여 제거한 후 상기 반도체 채널층, 상기 배리어층 및 상기 강유전체층을 플렉서블 기판 상으로 전사하고 상기 보호층을 제거하고;
상기 반도체 채널층 및 상기 강유전체층 상에 게이트 유전층을 형성하고; 및
상기 소스영역 및 상기 소스영역 상에 형성된 게이트 유전층 상에 제 1 전극을 형성하고, 상기 소스영역 및 상기 드레인 영역 이외의 부분에 형성된 게이트 유전체 상에 제 2 전극을 형성하고, 상기 드레인 영역 상에 형성된 강유전체층 및 게이트 유전체 상에 제 3 전극을 각각 형성하는 것:
을 포함하는, 1T-1R(1Transistor-1Resistor) 플렉서블 강유전체 메모리 소자의 제조 방법.
- 제 4 항에 있어서,
상기 배리어층은 Pt, Ir, Ru, Rh, SrO, PdO, Ir 산화물, Ru 산화물, Rh 산화물, Os 산화물 및 이들의 조합으로 이루어진 군에서 선택되는 것을 포함하는 것인, 1T-1R(1Transistor-1Resistor) 플렉서블 강유전체 메모리 소자의 제조 방법.
- 제 4 항에 있어서,
상기 강유전체층은 진공증착법 또는 졸-겔(sol-gel) 방법에 의해 형성되는 것인, 1T-1R(1Transistor-1Resistor) 플렉서블 강유전체 메모리 소자의 제조 방법.
- 제 4 항에 있어서,
상기 보호층은 포토레지스트를 포함하는 것인, 1T-1R(1Transistor-1Resistor) 플렉서블 강유전체 메모리 소자의 제조 방법.
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