KR101301900B1 - 후면 조명 센서를 위한 공동-주입 - Google Patents

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Abstract

이미지 감지를 위한 시스템과 방법이 설명된다. 일 실시예는 픽셀 영역을 갖는 기판을 포함하고, 기판은 전면과 후면을 갖는다. 공동-주입 프로세스는 기판의 전면을 따라 위치한 광민감 요소에 대향하는 기판의 후면을 따라 수행된다. 공동-주입 프로세스는 사전-비정질화(pre-amorphization) 영역을 생성하는 제1 사전-비정질화 주입 프로세스를 사용한다. 그런 후에, 도펀트가 주입되고, 사전-비정질화 영역은 도펀트가 광민감 영역으로 확산되거나 테일링(tailing)되는 것을 지체시키거나 감소시킨다. 반사 방지 층, 컬러 필터와 마이크로렌즈는 또한 공동-주입 영역 상에서 형성될 수 있다.

Description

후면 조명 센서를 위한 공동-주입{CO-IMPLANT FOR BACKSIDE ILLUMINATION SENSOR}
상보성 금속산화막 반도체(CMOS: Complementary Metal Oxide Semiconductor) 이미지 센서는 CMOS 이미지 센서에 내재된 특정 이점 때문에 종래의 전하결합소자(CCD: Charged-Coupled Device)에 비해 인기를 얻고 있다. 특히, CMOS 이미지 센서는 통상적으로 더 낮은 전압을 요구하고, 더 적은 전력을 소모하며, 이미지 데이터에 대한 무작위 접근을 가능케 하고, 호환되는 CMOS 처리를 사용해 제조될 수 있으며, 통합된 단일 칩 카메라를 가능케 한다.
CMOS 이미지 센서는 광 에너지를 전기 에너지로 변환하도록 감광 CMOS 회로를 이용한다. 감광 CMOS 회로는 실리콘 기판에서 형성된 광다이오드를 통상적으로 포함한다. 광다이오드가 광에 노출되면, 전하가 광다이오드에서 유도된다. 광다이오드는 MOS 스위칭 트랜지스터에 일반적으로 연결되고, 이 트랜지스터는 광다이오드의 전하를 샘플링하기 위해 사용된다. 컬러는 필터를 감광 CMOS 회로 위에 위치시킴으로써 결정될 수 있다.
CMOS 이미지 센서의 픽셀에 의해 수신되는 광은 종종 삼원색에 기초한다: 적색, 녹색, 및 청색(R, G, B)과, 추가적인 컬러들이 식별될 수 있고/있거나 다양한 조합과 세기로 생성될 수 있다(예, 적색과 녹색이 중첩될 때, 이 컬러들은 노란 색을 형성한다). 하지만, 입사광을 수신하기 위한 픽셀 민감도는 CMOS 이미지 센서의 픽셀의 크기 감소 경향에 따라 낮아지며, 누화(cross-talk)는 입사광에 대해, 특히 적색광(약 650 nm의 파장)과 같은 긴 파장을 갖는 입사광에 대해 상이한 픽셀들에 간에 야기되어, CMOS 이미지 센서의 픽셀들의 전체적인 성능을 열화시킨다.
알려진 바와 같이, 이미지 센서는 전면 또는 후면으로부터 조명되도록 설계될 수 있다. 후면 조명 이미지 센서는 이로운 특징을 제공하는데, 광 경로와 간섭하지 않도록 금속화 특징부를 주의 깊게 위치시키고 경로지정할 필요가 제거되는데, 그 이유는 웨이퍼의 후면으로부터 조명이 도달하고 반면에 금속화는 웨이퍼의 전면상에 형성되기 때문이다. 추가적으로, 전체 광 경로, 즉, 센서의 집속 렌즈로부터 센서 자체의 실제 광 수신 표면까지의 광 거리는 전면 조명에 비해 후면 조명을 사용할 경우 통상적으로 감소되는데, 그 이유는 광이 금속화 및 금속간 유전체층을 통해 이동할 필요가 없기 때문이다.
본 발명의 Ge/B 공동-주입 프로파일(750)은 BF2 단일 주입 프로파일(770)만큼 예리하거나 얕지 않지만, 또한 B 단일 주입 프로파일(760)만큼 광민감 요소의 N-도핑된 영역으로 테일링하지 않으므로, 백색 픽셀 결함과 암전류 결함 둘 다를 감소시키는 효과를 제공한다.
본 발명 및, 본 발명의 이점의 보다 완전한 이해를 위해, 첨부된 도면들과 결합해서 취해지는 다음과 같은 설명으로의 참조가 이제 수행될 것이다.
도 1은 실시예에 따른 이미징 시스템을 도시한 도면.
도 2 내지 6은 실시예에 따라 이미징 시스템을 형성하는 방법을 예증한 도면.
도 7은 다양한 형태의 주입들을 비교하는 플롯들(plots)을 예증한 도면.
상이한 도면들에 기재된 대응하는 참조 번호들과 기호들은 만약 다르게 표시되지 않는다면 대응하는 부분들을 일반적으로 참조한다. 도면들은 실시예들의 관련된 양상들을 명확히 예증하기 위해 도시된 것이지, 반드시 정확한 축적으로 도시된 것은 아니다.
본 발명의 실시예들을 생성하고, 사용하는 것이 이제 아래에서 논의된다. 하지만, 본 발명은 다양한 특정 상황들에서 구현될 수 있는 많은 적용가능한 진보적인 개념을 제공한다는 것을 인식해야 한다. 논의된 특정 실시예들은 본 발명을 생성하고 사용하는 특정 방식을 단지 예증할 뿐이지, 본 발명의 범위를 제한하지는 않는다.
이러한 설명은 단지 예증적인 목적을 위해 특정 도펀트와 구성을 이용하는 특정 실시예를 설명한다. 하지만, 다른 실시예들은 다른 구성과 도펀트를 이용할 수 있다. 예를 들면, 다른 실시예들은 (특정 영역을 위해 상이한 도펀트와 결합해서) n-형 기판, 상이한 회로 배치, 상이한 도펀트 프로파일, 상이한 물리적 배치, 상이한 소자 등을 이용할 수 있다.
먼저 도 1을 참조하면, 픽셀 영역(104)의 그리드 또는 어레이를 포함하는 이미징 영역(102)을 포함하는 이미지 센서(100)가 도시된다. 각 픽셀 영역(104)은 각 픽셀 영역(104)에 충돌하는 광의 세기 또는 밝기에 관련된 신호를 발생시킨다. 일 실시예에서, 픽셀 영역(104)의 그리드 또는 어레이는 도 1에서 예증된 바와 같이 행과 열로 배열될 수 있다. 다른 실시예들은 갈지자형(staggered) 픽셀 영역, 픽셀 영역의 단일 행/열, 단일 픽셀 영역 등과 같은 상이한 구성들을 이용할 수 있다. 더 나아가, 각 픽셀 영역(104)은 후면 조명 소자일 수 있다.
이미지 센서(100)는 이미지 영역(102)에 인접하게 위치할 수 있는 제어 회로(106)를 또한 포함할 수 있다. 제어 회로(106)는 추가적인 회로와, 픽셀 영역(104)의 어레이로의 그리고 이 영역으로부터의 입출력 연결을 위한 접촉점을 가질 수 있다. 제어 회로(106)는 픽셀 영역(104)을 위한 작동 환경을 제공하기 위해 이용된다. 이미지 센서(100)는 이미징 영역(102)으로부터 값을 판독하고, 임의의 획득 후(post-acquisition) 처리{예, 이미지 주밍(zooming), 이미지 밝기/대비, 회전/크롭 기능 등)를 수행하기 위한 회로를 포함하는 논리 회로(108)를 또한 포함할 수 있다. 당업자는 도 1의 기능도가 간략한 것이고, 시스템은 증폭기, 전력선, 리셋 라인 등과 같은 더 많은 구성 요소들을 포함할 수 있다는 것을 인식할 것이다.
도 2 내지 6은 실시예에 따른 픽셀 영역(104)를 형성하는 방법을 예증한다. 먼저 도 2를 참조하면, 감광 요소(204)와 트랜스퍼 트랜지스터(206)를 구비한 기판(202)이 도시된다. 기판(202)은 전면(208)과 후면(210)을 포함할 수 있고, 실리콘, 게르마늄, 다이아몬드 등과 같은 반도체 물질일 수 있다. 대안적으로, 실리콘 게르마늄, 탄화 규소, 갈륨 비소, 인듐 비소, 인듐 인화물, 탄화 규소 게르마늄, 갈륨 비소 인화물, 갈륨 인듐 인화물, 이것들의 화합물 등과 같은 합성 물질이 또한 사용될 수 있다. 추가적으로, 기판(202)은 SOI(silicon-on-insulator) 기판을 포함할 수 있다. 일반적으로, SOI 기판은 애피택셜 실리콘, 게르마늄, 실리콘 게르마늄, SOI, SGOI(silicon germanium on insulator), 또는 이것들의 화합물과 같은 반도체 물질의 층을 포함한다. 비록 기판(202)은 종래기술에 알려진 것처럼, n-형 도펀트를 사용해 대안적으로 도핑될 수 있지만, 붕소, 알루미늄, 갈륨 등과 같은 p-형 도펀트를 사용해 도핑될 수 있다.
기판(202)은 기판(202)상에 형성된 다양한 소자를 분리시키고 절연시키고, 또한 인접 픽셀 영역(104)과 픽셀 영역(104)을 예를 들면, 논리 영역(106)으로부터 분리시키도록 설계된 복수의 절연 구조(212)를 포함한다. 절연 구조(212)는 종래 기술에서 알려진 것처럼, 트렌치(trench)를 형성하도록 기판(202)을 에칭하고, 유전체 물질을 사용해 트렌치를 채움으로써 일반적으로 형성되는 얕은 트렌치 절연일 수 있다. 절연 구조(212)는 종래 기술에서 알려진 종래의 방법들에 의해 형성된, 산화 물질, 고밀도 플라즈마(HDP: high-density plasma) 산화막 등과 같은 유전체 물질로 채워질 수 있다.
광민감 요소(204)는 기판(202)의 후면(210)으로부터 광민감 요소(204)를 충돌시키는 광의 분량을 감지하여, 핀형(pinned) 층 광다이오드를 포함할 수 있다. 핀형 층 광다이오드는 p-n-p 접합을 형성하기 위해 p-형 기판(202)에 형성된 N- 도핑된 영역(214)과, N- 도핑된 영역(214)의 표면에 형성된 P+ 영역(216)(핀형 층으로 지칭됨)을 포함할 수 있다. P+ 도핑된 영역(216)과 N-도핑된 영역(214)은 p-형 도펀트(예, 붕소, 갈륨, 인듐 등)와 N-형 도펀트(예, 인, 비소, 안티몬 등)를 주입시키기 위해 적합한 주입 프로세스를 사용해서 형성될 수 있다. 일 실시예에서, P+ 도핑된 영역(216)은 약 1x1013 내지 약 1x1014의 도펀트 농도를 가지며, N- 도핑된 영역(214)은 약 1x1011 내지 약 1x1013의 도펀트 농도를 가진다.
또한, 당업자가 인식할 수 있듯이, 위에서 설명된 핀형 층 광다이오드는 실시예에서 사용될 수 있는 광민감 요소(204)의 하나의 유형일뿐이다. 예를 들면, 핀형이 아닌(non-pinned) 층 광다이오드가 대안적으로 사용될 수 있다. 다른 실시예들은 임의의 적합한 광민감 요소를 이용할 수 있고, 이러한 모든 광민감 요소는 본 발명의 범위 내에서 포함된다고 의도된다.
또한, 트랜스퍼 트랜지스터(206)는 픽셀 영역(104)에서 이용될 수 있는 많은 유형들의 기능적 트랜지스터 또는 스위치를 단지 대표할 뿐이다. 예를 들면, 트랜지스터가 도 2에서 트랜스퍼 트랜지스터(206)로서 예증되지만, 본 발명의 실시예들은 리셋 트랜지스터, 소스 팔로워(follower) 트랜지스터, 또는 선택 트랜지스터와 같이, 픽셀 영역(104) 내에 위치한 다른 트랜지스터들을 또한 포함할 수 있다. 이러한 트랜지스터는 4개의 트랜지스터 CMOS 이미지 센서(CIS)를 형성하기 위해 배열될 수 있다. 이미지 센서에서 이용될 수 있는 모든 적합한 트랜지스터와 구성은 본 발명의 범위 내에 포함되는 것으로 완전히 의도된다.
트랜스퍼 트랜지스터(206)는 기판(202)에 인접한 게이트 유전체(218), 게이트 유전체 위에 위치한 게이트 전극(220)과, 게이트 유전체(218)와 게이트 전극(220)의 측벽들을 따라 위치한 스페이서(222)를 포함할 수 있다. 게이트 유전체(218)와 게이트 전극(220)은 임의의 적절한 프로세스에 의해 기판(202)상에 형성되고 패터닝될 수 있다. 게이트 유전체(218)는 산화 규소, 규소 산화질화물, 규소 질화물, 산화물, 질소 함유 산화물, 알루미늄 산화물, 란탄 산화물, 하프늄 산화물, 지르코늄 산화물, 하프늄 산화질화물, 이것들의 결합 등과 같은 하이-K(high-K) 유전체 물질일 수 있다. 게이트 유전체(218)는 약 4보다 큰 상대 유전율 값을 가질 수 있다.
게이트 유전체(218)가 산화층을 포함하는 일 실시에에서, 게이트 유전체(218)는 산화물, H2O,NO, 또는 이것들의 화합물을 포함하는 대기 내의 습성 또는 건성 열 산화와 같은 임의의 산화 프로세스에 의해, 또는 TEOS(tetra-ethyl-ortho-silicate)와 산소를 선구 물질(precursor)로서 사용하는 CVD(chemical vapor deposition) 기술에 의해 형성될 수 있다. 일 실시예에서, 게이트 유전체(218)는 두께가 약 10 Å 내지 약 150 Å 사이인, 예를 들면 100 Å이다.
게이트 전극(220)은 금속(예, 탄탈, 티타늄, 몰리브덴, 텅스텐, 백금, 알루미늄, 하프늄, 루테늄)과 같은 전도성 물질, 규화 금속(예, 규화 티타늄, 규화 코발트, 규화 니켈, 규화 탄탈), 질화 금속(예, 질화 티타늄, 질화 탄탈), 도핑된 다결정 규소, 다른 전도성 물질, 또는 이것들의 화합물과 같은 전도성 물질을 포함할 수 있다. 하나의 예에서, 비결정 규소가 침전되고 재결정화되어 다결정 규소(폴리-실리콘)를 생성할 수 있다. 게이트 전극(220)이 폴리-실리콘인 일 실시예에서, 게이트 전극(220)은 도핑되거나 도핑되지 않은 폴리-실리콘을 저압 화학 증착(LPCVD: low-pressure chemical vapor deposition)에 의해 약 100 Å 내지 약 2,500 Å 사이의, 예를 들면 1,200 Å의 두께로 침전시킴으로써 형성될 수 있다.
스페이서(222)는 게이트 유전체(218)와 게이트 전극(220)의 측벽상에 형성된다. 스페이서(222)는 이전에 형성된 구조상에 스페이서 층(미도시)를 블랭킷(blanket) 침전시킴으로써 통상적으로 형성된다. 스페이서 층은 SiN, 산화질화물, SiC, SiON, 산화물 등을 포함할 수 있고, 화학 증착(CVD), 플라즈마 인핸스트 CVD, 스퍼터링과, 종래 기술의 다른 방법들과 같은 일반적으로 사용되는 방법들에 의해 형성될 수 있다. 그런 후에, 스페이서는 예를 들면, 이러한 구조의 수평 표면으로부터 스페이서 층을 제거하기 위해 이방성으로 에칭함으로써 스페이서(222)를 형성하기 위해 패터닝된다.
소스/드레인 영역(224)은 광민감 요소(204)로부터 게이트 유전체(218)의 대향하는 측면상에서 기판(202)에 형성될 수 있다. 기판(202)이 p-형 기판인 일 실시예에서, 소스/드레인 영역(224)은 인, 비소, 안티몬 등과 같은 적절한 n-형 도펀트를 주입시킴으로써 형성될 수 있다. 소스/드레인 영역(224)은 엷게(lightly) 도핑된 소스/드레인(LDD) 영역과, 짙게 도핑된 소스/드레인 영역을 형성하도록 마스크로서 게이트 전극(220)과 스페이서(222)를 사용해서 주입될 수 있다.
당업자는 많은 다른 프로세스들, 단계들 등이 소스/드레인 영역(224)과 광민감 요소(204)를 형성하기 위해 사용될 수 있다는 것을 인식할 것이라는 것이 주목되어야 한다. 예를 들면, 당업자는 복수의 주입들이 특별한 목적을 위해 적합한 특징 또는 특정 형태를 갖는 광민감 요소(204)와 소스/드레인 영역(224)을 형성하기 위해 스페이서와 라이너(liner)의 다양한 조합들을 사용함으로서 수행될 수 있다는 것을 인식할 것이다. 이러한 프로세스들 중 임의의 하나의 프로세스는 소스/드레인 영역(224)과 광민감 요소(204)를 형성하기 위해 사용될 수 있으며, 위의 설명은 본 발명을 위에서 제시된 단계들에 제한하는 것을 의미하지 않는다.
도 2는 p-웰(226)과 깊은 p-웰(228)을 또한 예증한다. p-웰(226)과 깊은 p-웰은 p-형 도펀트(예, 붕소, 갈륨, 인듐 등)를 주입시키도록 적절한 주입 프로세스를 사용해서 형성될 수 있고, 소자 절연을 제공한다. 일 실시예에서, p-웰(226)은 약 1x1011 내지 약 5x1012의 도펀트 농도를 가지며, 깊은 p-웰(228)은 약 1x1011 내지 약 1x1013의 도펀트 농도를 가진다.
당업자는 다른 구성 요소들이 또한 존재할 수 있다는 것을 인식할 것이다. 예를 들면, 기판 관통 비아들(through-subtrate vias) 등뿐만 아니라, 금속화 층과 중간삽입(interposing) 유전체층이 기판(202)과 트랜지스터(206) 위에 형성될 수 있다.
도 3은 일 실시예에 따라 기판(202)의 후면(210)의 선택적 박층화(thinning)를 예증한다. 박층화는 광이 광민감 요소(204)에 도달하기 전에, 기판(202)의 후면(210)을 광이 통과하는 거리를 감소시킨다. 기판(202)의 후면(210)의 박층화는 화학기계적 연마(CMP: chemical mechanical polishing)와 같은 제거 프로세스를 사용해서 수행될 수 있다. CMP 프로세스에서, 에칭 물질과 연마 물질의 화합물이 기판(202)의 후면(210)과 접촉하게 되고, 연마 패드(미도시)는 원하는 두께가 얻어질 때까지 기판(202)의 후면(210)을 연마하기 위해 사용된다. 하지만, 에칭, 또는 CMP와 에칭의 조합과 같이, 기판(202)의 후면(210)을 박층화하기 위한 임의의 적절한 프로세스가 대안적으로 사용될 수 있다. 기판(202)의 후면(210)은 약 1㎛와 약 6 ㎛ 사이의 두께를 갖도록 박층화될 수 있다.
도 4는 일 실시예에 따라 기판(202)의 후면(210)으로의 제1 주입 프로세스를 예증한다. 일 실시예에서, 제1 주입 프로세스는 사전 비정질화 주입(PAI: pre-amorphization implant) 프로세스를 포함하여, 이에 따라 기판(202)의 후면(210)으로부터 약 10 Å 내지 약 1,500 Å의 깊이로 연장하는 PAI 주입 영역(430)을 생성하게 된다.
이러한 PAI 프로세스는 도 5을 참조해서 아래에서 논의되는 P+ 주입과 같은, 후속 주입의 확산을 지체시킨다고 알려져 있다. 이러한 실시예에서, 제1 주입 프로세스는 임의의 적절한 주입 물질을 이용할 수 있다. 일 실시예에서, 적절한 주입 물질은 Ge, C, N, F 및/또는 기타와 같이, p-형 도펀트도 n-형 도펀트도 아닌 도펀트를 포함한다. 예를 들면, 일 실시예에서, Ge은 약 1x1011 내지 약 1x1015 원자/cm2 분량이 약 1 내지 60 KeV의 에너지로 약 50 Å 내지 약 1,000 Å의 깊이로 주입된다.
도 5는 일 실시예에 따라 기판(202)의 후면(210)으로의 제2 주입 프로세스를 예증한다. 제2 주입 프로세스는 B와 같은 p-형도펀트를 이용할 수 있지만, 하나 이상의 다른 적절한 p-형 도펀트들이 다른 실시예들에서 이용될 수 있다. 예를 들면, 일 실시예에서, B는 약 1x1011 내지 약 1x1015 원자/cm2 분량이 약 1 내지 10 KeV의 에너지로 주입된다.
이런 방식으로, 제2 주입 프로세스는 도 5에 예증된 바와 같이 공동-주입 영역(540)을 생성한다, 예를 들면, 공동-주입 영역(540)은 PAI 주입(예, Ge, C, N, F 등)과 P+ 주입(예, B)을 포함한다. PAI 주입 영역(430)(도 4 참조)은 제2 주입 프로세스로부터의 p-형 도펀트가 N- 도핑된 영역(214)으로 테일링(tailing)되는 것을 감소시킨다. 또한, PAI 주입 영역(430)은 후면(210)의 표면 근처에서 더 높은 p-형 도펀트 농도를 허용하고, 이에 따라 표면 결함 영역을 덮으며, 공동-주입 영역(540)의 P+ 도핑된 영역과 N- 도핑된 영역(214) 사이에서 더 깊은 p-n 접합을 형성한다.
그런 후에, 레이저 어닐링, 열 어닐링, 급속 열 어닐링 등과 같은 어닐링이 수행될 수 있다. 결합 감소에 추가적으로, 어닐링은 도 4를 참조해서 위에서 논의된 제1 주입 프로세스에 의해 생성된 비정질 영역을 재결정화시킬 수 있다.
도 6은 기판(202)의 후면(210)상에 선택적 반사-방지 코팅(640), 선택적 컬러 필터(642)와 선택적 마이크로렌즈(644)의 형성을 예증한다. 컬러 필터(642)는 삼원색(예, 적색, 녹색, 청색) 중 하나의 컬러를 위한 필터를 포함할 수 있고, 광민감 요소(204)에 충돌할 광을 필터링하기 위해 위치할 수 있다. 컬러 필터(642)는 색소를 포함하는 중합체와 같은 중합체 물질 또는 수지(resin)를 포함할 수 있다.
마이크로렌즈(644)는 기판(202)로부터 컬러 필터(642)과 대향되게 형성될 수 있고, 충돌하는(impinging) 광을 광민감 요소(204)에 보다 직접적으로 집속시키도록 사용될 수 있다. 마이크로렌즈(644)는 포지티브 유형 포토레지스트(미도시)을 컬러 필터(642) 위에 먼저 도포하고 패터닝시켜 형성될 수 있다. 일단 마이크로렌즈가 형성되면, 패터닝된 포토레지스트는 도 6에 예증된 바와 같이 포토레지시트를 곡선형 마이크로렌즈(644)로 둥글게 하도록(round) 베이킹될 수 있다.
도 7은 Ge/B 공동-주입(라인 750), B 단일 주입(라인 760)과, BF2 단일 주입(라인 770)을 위한 도핑 프로파일들을 비교한다. 도 7에 예증된 것처럼, B 단일 주입 프로파일(760)은 광민감 요소의 N- 도핑된 영역으로 테일링된다(tailing). 이와 같은 도핑 프로파일은 백색 픽셀 결합이라고 일반적으로 지칭되는, 초과적 전류 누출을 야기할 수 있다.
반면에, BF2 단일 주입 프로파일(770)은 예리하고(sharp) 얕은(shallow) 프로파일을 예증하고 있는데, 이러한 프로파일은 암전류 결함이라고 공통적으로 지칭되는, 광의 부재시에 픽셀 영역(104)에서의 전류 흐름을 증가시킬 수 있다.
Ge/B 공동-주입 프로파일(750)은 BF2 단일 주입 프로파일(770)만큼 예리하거나 얕지 않지만, 또한 B 단일 주입 프로파일(760)만큼 광민감 요소의 N-도핑된 영역으로 테일링하지 않는다. 이런 방식으로, Ge/B 공동-주입 프로파일(750)은 백색 픽셀 결함과 암전류 결함 둘 다를 감소시킨다.
제1 실시예에서, 픽셀 영역을 포함하는 기판을 구비한 소자가 제공된다. 광민감 요소는 픽셀 영역에서 기판의 제1 측면 근처에 위치하고, 공동-주입 영역은 픽셀 영역에서 광민감 요소보다 기판의 제2 측면에 더 근접하게 위치한다. 공동-주입 영역은 전도성 도펀트를 포함하고, p-형 도펀트도 n-형 도펀트도 아닌 도펀트를 포함하여, 공동-주입 영역이 기판과 상이한 조성물을 가지게 한다.
다른 하나의 실시예에서, 기판 내의 제1 전도성 유형의 제1 도핑된 영역을 갖는 소자가 제공된다. 기판은 제1 도핑된 영역의 아래에 인접하게 위치한 제2 전도 유형의 제2 도핑된 영역과, 제1 도핑된 영역으로부터 제2 도핑된 영역의 대향하는 측면상에 위치한 제1 전도성 유형의 제3 도핑된 영역을 구비한다. 제3 도핑된 영역은 p-형 도펀트도 n-형 도펀트도 아닌 물질을 사용해 주입된다.
다른 하나의 실시예에서, 하나의 방법이 제공된다. 제1 도핑된 영역은 기판의 제1 측면과, 제1 도핑된 영역 아래의 제2 도핑된 영역을 따라 기판 내에 형성되고, 제1 도핑된 영역은 제1 전도성 유형의 도펀트를 가지고, 제2 도핑된 영역은 제2 전도성 유형의 도펀트를 가진다. 주입 단계는 기판의 제2 측면으로 제1 물질을 주입하도록 수행되며, 제1 물질은 p-형 도펀트도 n-형 도펀트도 아닌 물질이고, 제3 도핑된 영역은 기판의 제2 측면을 따라 기판 내에 형성되고, 제3 도핑된 영역은 제1 도핑된 영역으로부터 제2 도핑된 영역의 대향하는 측면상에 위치하고, 제3 도핑된 영역은 제1 전도성 유형의 도펀트를 포함한다.
비록 본 발명과 그 이점이 상세히 설명되었지만, 다양한 변경, 대체, 및 교체가 첨부된 청구항들에 의해 정의되는 바와 같은 본 발명의 정신과 범위로부터 이탈하지 않고 수행될 수 있다는 것을 이해해야 한다. 예를 들면, 전하결합소자(CCD)는 이미지 센서 내의 CMOS 소자 대신에 이용될 수 있으며, 상이한 물질들은 규소화물(silicide) 접촉점을 위해 사용될 수 있거나, 상이한 형성 방법들이 다양한 층들의 물질을 위해 사용될 수 있다. 이러한 소자들, 단계들과 물질들은 본 발명의 범위 내에서 있으면서 변경될 수 있다.
또한, 본 출원의 범위는 본 명세서에서 설명된 프로세스, 기계, 제조, 물질의 조성물, 수단, 방법과 단계의 특정 실시예들에 제한되는 것으로 의도되지 않는다. 당업자가 본 발명의 설명으로부터 쉽게 인식하는 것처럼, 본 명세서에서 설명되는 대응 실시예들과 실질적으로 동일한 기능을 수행하거나 실질적으로 동일한 결과를 달성하는 기존의 또는 개발될 프로세스, 기계, 제조, 물질의 조성물, 수단, 방법, 또는 단계가 본 발명에 따라 이용될 수 있다. 따라서, 첨부된 청구항들은 그 범위 내에 이러한 프로세스, 기계, 제조, 물질의 조성물, 수단, 방법, 또는 단계를 포함하도록 의도된다.
100 : 이미지 센서 102 : 이미징 영역
104 : 픽셀 영역 106 : 제어 회로
108 : 논리 회로

Claims (12)

  1. 제1 측면과, 상기 제1 측면에 대향하는 제2 측면을 포함하고, 픽셀 영역을 구비한 기판 - 상기 기판은 제1 조성물을 포함함 -;
    상기 픽셀 영역에서 상기 기판의 제1 측면 근처에 있는 감광 요소; 및
    상기 감광 요소보다 상기 기판의 제2 측면에 더 근접하게 배치된 공동-주입(co-implant) 영역을
    포함하고,
    상기 공동-주입 영역은 전도성 도펀트와, p-형 도펀트도 n-형 도펀트도 아닌 사전 비정질화 주입(pre-amorphization implant; PAI) 물질을 포함하고,
    상기 공동-주입 영역은 상기 제1 조성물과는 상이한 제2 조성물을 포함하는 것인 소자.
  2. 제1항에 있어서, 상기 물질은 Ge, C, N, F, 또는 이것들의 화합물을 포함하는 것인 소자.
  3. 제1항에 있어서,
    상기 감광 요소에 충돌하는(impinging) 광을 필터링하도록 배치된, 상기 기판의 상기 제2 측면 상의 컬러 필터와,
    상기 감광 요소에 광을 집속하도록 배치된, 상기 기판의 상기 제2 측면 상의 마이크로렌즈를 더 포함하는 것인 소자.
  4. 제1항에 있어서, 상기 감광 요소는 p-n 접합을 포함하는 것인 소자.
  5. 기판;
    상기 기판 내에 형성된 제1 전도성 유형의 제1 도핑된 영역;
    상기 제1 도핑된 영역에 인접하고 상기 제1 도핑된 영역 아래에 위치한, 상기 기판 내에 형성된 제2 전도성 유형의 제2 도핑된 영역; 및
    상기 제1 도핑된 영역으로부터 상기 제2 도핑된 영역의 대향하는 측면 상에 형성된 상기 제1 전도성 유형의 제3 도핑된 영역을
    포함하고,
    상기 제3 도핑된 영역은 p-형 도펀트도 n-형 도펀트도 아닌 사전 비정질화 주입(pre-amorphization implant; PAI) 물질로 주입되는 것인 소자.
  6. 제5항에 있어서, 상기 물질은 Ge, C, N, F, 또는 이것들의 화합물을 포함하는 것인 소자.
  7. 제5항에 있어서, 상기 기판의 대향하는 측면 상에 컬러 필터와 마이크로렌즈를 더 포함하는 것인 소자.
  8. 제5항에 있어서, 상기 제1 도핑된 영역과 제2 도핑된 영역은 p-n 접합을 포함하는 것인 소자.
  9. 기판의 제1 측면을 따라 상기 기판 내에 제1 도핑된 영역을 형성하고, 상기 제1 도핑된 영역 아래에 제2 도핑된 영역 - 상기 제1 도핑된 영역은 제1 전도성 유형의 도펀트를 포함하며, 상기 제2 도핑된 영역은 제2 전도성 유형의 도펀트를 포함함 - 을 형성하는 단계;
    상기 기판의 제2 측면으로 제1 물질 - 상기 제1 물질은 p-형 도펀트도 n-형 도펀트도 아닌 사전 비정질화 주입(pre-amorphization implant; PAI) 물질임 - 을 주입하는 단계; 및
    상기 기판의 상기 제2 측면을 따라 상기 기판 내에 제3 도핑된 영역을 형성하는 단계를
    포함하고,
    상기 제3 도핑된 영역은 상기 제1 도핑된 영역으로부터 상기 제2 도핑된 영역의 대향하는 측면 상에 배치되고, 상기 제3 도핑된 영역은 상기 제1 전도성 유형의 도펀트를 포함하는 것인 방법.
  10. 제9항에 있어서, 상기 제3 도핑된 영역을 형성하는 단계 후에 어닐링(annealing)하는 단계를 더 포함하는 것인 방법.
  11. 제9항에 있어서, 상기 제1 물질은 Ge, C, N, F, 또는 이것들의 화합물을 포함하는 것인 방법.
  12. 제9항에 있어서, 상기 방법은 상기 기판의 상기 제2 측면을 박층화(thinning)하는 단계를 더 포함하고, 상기 박층화하는 단계는 상기 제1 도핑된 영역을 형성한 후에, 또는 상기 제2 도핑된 영역을 형성한 후에, 또는 상기 제3 도핑된 영역을 형성하기 전에 수행되는 것인 방법.
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