KR101288893B1 - 구리 전극에 사용하기 위한 씨오지 유전성 조성물 - Google Patents

구리 전극에 사용하기 위한 씨오지 유전성 조성물 Download PDF

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Abstract

본 발명은 다층 세라믹 칩 캐패시터에 관한 것으로서 이 캐패시터는 COG 요건을 만족시키고 환원 분위기 소결 조건과 적합하여 구리 및 구리 합금과 같은 비 휘귀 금속이 내부 및 외부 전극으로 사용될 수 있다. 이 캐패시터는 바람직한 유전 특성(고 캐패시턴스, 저 소산 인자, 고 절연 저항), 매우 가속된 수명 시험에 대한 우수한 성능 및 유전 breakdown에 대하여 매우 우수한 저항성을 나타낸다. 유전 층은 MgO, CaO, ZnO, MnO2, ZrO2, SiO2, Ga2O3, Nd2O3, Nb2O5 및 Y2O3 와 같은 다른 금속 산화물과 함께 희토 티타네이트, 바륨 티타네이트를 소결함으로서 형성된 복합체 산화물을 포함한다.
캐패시터, 유전성 조성물, 복합체 산화물, 전극

Description

구리 전극에 사용하기 위한 씨오지 유전성 조성물{COG DIELECTRIC COMPOSITION FOR USE WITH COPPER ELECTRODES}
본 발명은 희토 티타네이트-계 유전성 조성물에 관한 것으로서, 보다 상세하게는 구리 또는 구리 합금으로 이루어진 내부 비금속(base metal) 전극을 갖는 다층 세라믹 칩 캐패시터를 형성하는데 사용될 수 있는 희토 티타네이트-계 유전성 조성물에 관한 것이다.
다층 세라믹 칩 캐패시터는 미니어츄어-크기의 고 캐패시턴스 및 고 신뢰성의 전자 부품으로서 널리 사용되고 있다. 고성능 전자 장비의 요구가 증가함에 따라 다층 세라믹 칩 캐패시터도 보다 작은 크기, 보다 높은 캐패시턴스, 보다 저 비용 및 보다 높은 신뢰성이라는 시장의 요구에 직면해 있다.
다층 세라믹 칩 캐패시터는 일반적으로 내부 전극 형성 페이스트(paste) 및유전층-형성 페이스트의 교호층을 형성하므로서 제작된다. 그러한 층들은 일반적으로 시트화, 프린팅 또는 유사한 기술, 이어서 동시 소성하므로서 형성된다.
일반적으로, 내부 전극은 팔라듐, 금, 은 또는 이들의 합금과 같은 전도체로 이루어진다. 팔라듐, 금 및 은은 고가이지만 구리 및 그 합금과 같은 상대적으로 값싼 비금속을 사용하므로서 부분적으로 대체될 수 있다. "비금속(base metal)"은 금, 은, 팔라듐 및 백금 이외의 전도성 금속이다. 비금속 내부 전극은 대기에서 소성되는 경우 산화될 수 있어서, 유전 층 및 내부 전극 층이 환원 분위기에서 동시 소성되어야 한다. 그러나, 환원 분위기에서 소성하는 것은 유전층이 환원되도록 하는데 이는 전기비저항(resistivity)을 감소시킨다. 비-환원 유전 물질을 사용하는 다층 세라믹 칩 캐패시터가 제안되고 있지만 그러한 장치는 일반적으로 절연저항(IR)의 짧은 수명 및 낮은 신뢰성을 갖는다.
전자 산업 협회(EIA)는 COG 특성으로 알려진 캐패시턴스의 온도 계수(TCC)를 위한 기준을 규정한다. COG 특성은 캐패시턴스의 변화가 C > 20 pF일 때 30 ppm/℃이하이고 -55℃-+125℃의 온도 범위에 걸쳐 C > 20 pF일 때 +120 ppm/℃ 및 -40 ppm/℃의 한계 내일 것을 요구한다. COG 부품은 어떤 캐패시턴스 노화도 나타내지 않는다.
발명의 요약
본 발명은 구리 또는 구리 합금과 같은 비금속을 함유하는 내부 전극과 조화되는 세라믹 다층 캐패시터를 만드는데 사용될 수 있는 유전성 조성물을 제공한다. 캐패시터는 매우 가속된 수명 시험 조건하에서 적은 유전 손실 및 우수한 신뢰성과 함께 높은 유전 상수(K)를 나타내도록 본 발명의 유전성 조성물로부터 형성될 수 있다.
본 발명의 유전성 조성물은 약 3-4 미크론의 평균 직경을 갖는 그레인의 일정한 밀집 마이크로구조를 포함한다. 일정하고 밀집된 그레인 마이크로구조는 5 미크론보다 더 얇은 유전 층을 갖는 고 신뢰성의 다층 캐패시터를 달성하는데 중요하 다.
하나의 구현예에서, 본 발명은 기판에 유전 물질의 입자를 도포하고, 유전 물질을 소결시키기에 충분한 온도에서 기판을 소성시키는 것을 포함하는 전자 부품을 형성하는 방법을 제공하는데 여기에서 유전 물질은 소성 전에 약 12-15 wt% Gd2O3, 약 18-22.5 wt% Nd2O3, 약 26-40 wt% TiO2, 약 12-16 wt% BaO, 약 0.05-3 wt% CaO, 약 0.05-1.5 wt% SrO, 약 0.05-1.5 wt% SiO2, 약 0.05-1 wt% Li2O, 약 2.5- 4.5 wt% Sm2O3, 약 0.1-5 wt% ZnO, 약 0.05-3 wt% B2O3 및 약 0.05-1.5 wt% LiF를 포함한다. 이 조성 및 다른 조성에서 각 범위의 한계는 "약"이 있는 것으로 간주된다.
본 발명의 또 다른 구현예는 기판상에 산화물-함유 유전 물질의 층 및 금속-함유 전극 페이스트의 층을 교호적으로 인쇄하여 라미나 스택(laminar stack)을 형성하는 것을 포함하는 전자 부품을 형성하는 방법이 제공되는데 여기에서 유전 물질은 소성 전에 약 12-15 wt% Gd2O3, 약 18-22.5 wt% Nd2O3, 약 26-40 wt% TiO2, 약 12-16 wt% BaO, 약 0.05-3 wt% CaO, 약 0.05-1.5 wt% SrO, 약 0.05-1.5 wt% SiO2, 약 0.05-1 wt% Li2O, 약 2.5- 4.5 wt% Sm2O3, 약 0.1-5 wt% ZnO, 약 0.05-3 wt% B2O3 및 약 0.05-1.5 wt% LiF를 포함한다. 라미나 스택은 소정의 형태로 잘려서 기판으로부터 분리되고 전극에 있는 금속을 밀집시키고 유전물질에 있는 산화물을 소결시키기 위하여 소성된다.
또한, 본 발명은 Gd, Nd, Ti, Ba, Ca, Sr, Si, Li, Sm, Zm, B 및 F를 포함하는 복합체 산화물을 포함하는 유전층을 포함하는 다층 칩 캐패시터를 포함하는 전자장치를 제공한다.
또 다른 구현예는 상기한 공정에 의해 만들어진 다층 세라믹 칩 캐패시터 및 그러한 캐패시터로 만들어진 전자 부품을 포함한다.
본 발명의 상기 및 다른 특징은 하기에서 보다 상세히 설명되는데 특허청구범위와 본 발명의 특정의 구현예를 상세하게 설명하는 하기 설명에서 나타나지만 이들은 본 발명의 원리가 사용될 수 있는 다양한 방법 중의 일부를 나타낸 것이다.
도 1은 본 발명의 구현예에 따른 다층 세라믹 칩 캐패시터의 단면도이다.
도 2는 본 발명의 실시예 1에 따른 다층 세라믹 칩 캐패시터의 단면도의 현미경 사진이다.
도 3은 본 발명의 실시예 2에 따른 다층 세라믹 칩 캐패시터의 단면도의 현미경 사진이다.
도 4는 본 발명의 실시예 3에 따른 다층 세라믹 칩 캐패시터의 단면도의 현미경 사진이다.
다층 칩 캐패시터는 유전 층 및 내부 전극 층을 교호적으로 스택킹하여 그린 칩을 형성하므로서 제작된다. 여기에서 해당 내부 전극은 구리 또는 구리 합금을 포함하는 비금속으로 이루어진다. 유전 층을 형성하는 유전 조성물은 유기 비히클 시스템을 갖는 유전물의 부품을 습식 밀링(wet milling)하므로서 제조된다. 유전 조성물은 폴리에스터, 폴리프로필렌과 같은 캐리어 필름 또는 스텐레스 스틸, 종이와 같은 벨트 또는 알루미나 또는 유리와 같은 기판상에 침착하여 필름을 코팅하고 시트를 형성하는데 이것은 전극과 교호적으로 스택되어 그린 칩을 형성한다.
그린 칩이 형성된 후 유기 비히클은 대기에서 350℃ 이하의 온도로 가열하므로서 제거된다. 비히클이 제거되었을 때 그린 칩은 약 950-1050℃의 온도에서 약 10-12-10-8 atm의 산소 부분 압력을 갖는 습윤 질소 및 수소의 환원 분위기에서 소성된다. 다양한 가열 프로파일이 바인더를 제거하고 칩을 소성하는데 사용될 수 있다.
다층 세라믹 캐패시터의 형태는 본 기술에서 잘 알려져 있다. 도 1에서는 다층 세라믹 캐패시터(1)의 예시적인 구조가 도시되어 있다. 캐패시터(1)의 전도성 단부 말단(4)은 캐패시터 칩(또는 본체)(10)의 측면 상에 내부 전도성 전극 층(3)과 전기 접속하여 배치된다. 캐패시터 칩(10)은 다수의 교호적으로 스택된 유전 층을 갖는다. 캐패시터 칩(10)의 형상은 주로 장방형이지만 중요한 것은 아니다. 또한, 크기는 중요하지 않으며 칩은 일반적으로 1.0 - 7.0 mm x 0.5 - 5.0 mm x 0.5 - 2.0 mm 범위에서 특정 적용에 따라서 적절한 치수를 가질 수 있다. 내부 전극 층(3)은 반대쪽 단부에서 그들이 칩(10)의 반대 측면에서 교호적으로 노출되도록 스택된다. 즉, 한 그룹의 내부 전극 층(3)은 칩(10)의 일 측면에서 노출되고 다른 그룹의 내부 전극 층(3)은 칩(10)의 반대 측면에서 노출된다. 하나의 단부 말단(4)은 한 그룹의 내부 전극 층(3)과 전기 접촉으로 캐패시터 칩(10)의 한쪽 측면에 적용되고 다른 단부 말단(4)은 다른 그룹의 내부 전극 층(3)과 전기 접촉으로 칩(10)의 반대 측면에 적용된다.
본 발명의 또 다른 구현예는 Gd, Nd, Ti, Ba, Ca, Sr, Si, Li, Sm, Zn, B, 및 F를 포함하는 복합체 산화물을 포함하는 유전층을 포함하는 다층 칩 캐패시터를 포함하는 전자 장치이다.
유전 층은 가돌리늄, 네오디늄, 티타늄, 바륨, 칼슘, 스트론튬, 실리콘, 리튬, 사마륨, 아연, 보론의 산화물 뿐만 아니라 플루오라이드 이온의 원을 포함하는 블렌드를 소결시키므로서 형성된 유전 물질로 이루어진다. 표 1을 참고로 할 때, 유전 조성물은 소성 전에 "넓은" 조성(formulation), 바람직하게는 중간 조성 및 보다 바람직하게는 좁은 조성을 포함한다.
소성 전의 유전 조성물의 산화물 조성
넓음 중간 좁음
Gd2O3 12-15 12.5-14.5 13-14
Nd2O3 18-22.5 19-22 20-21
TiO2 26-40 30-39 32-38
BaO 12-16 13-15 14-15
CaO 0.05-3 0.1-2.5 1-2.5
SrO 0.05-1.5 0.1-1 0.5-1
SiO2 0.05-1.5 0.1-1 0.5-1
Li2O 0.05-1 0.1-.8 0.2-0.5
Sm2O3 2.5-4.5 3-4 3.2-3.8
ZnO 0.1-5 0.2-4.5 1-4
B2O3 0.05-3 0.1-2.5 0.5-2
LiF 0.05-1.5 0.1-1 0.3-.9
하나의 구현예에서, 본 발명의 유전 조성물은 소성 전에 가돌리늄, 네오디늄, 티타늄, 바륨, 칼슘, 스트론튬, 실리콘, 리튬, 사마륨, 아연 및 보론의 산화물 뿐만 아니라 플루오라이드 이온의 블렌드를 포함한다. 또 다른 경로는 가돌리늄 카보네이트, 네오디뮴 카보네이트, 바륨 카보네이트, 칼슘 카보네이트, 스트론튬 카보네이트, 리튬 카보네이트 및 사마륨 카보네이트 뿐만 아니라 티타늄, 아연, 실리콘 및 보론의 산화물로 시작하는 것이다. 이 조성물은 상기 산화물들 중 하나 이상과 하기 예비-반응된 티타네이트, 바륨 티타네이트, 네오디뮴 티타네이트, 칼슘 티타네이트 및 스트론튬 티타네이트 중 하나 이상의 블렌드를 소성시키므로서 제조될 수 있다. 본 기술에 친숙한 자들에게는 상기한 산화물의 하이드록사이드 또는 다른 형태도 최종 유전 조성물이 동일한 산화물 비율을 갖는 한 사용될 수 있다는 것이 명백하다.
다른 화합물도 유전 특성에 악 영향을 미치지 않는 한 유전 물질에 존재할 수 있다. 그러한 화합물은 일반적으로 원료물질에서 불순물로서 발견된다.
본 발명의 유전 조성물은 일반적으로 약 3-4 미크론의 평균 크기를 갖는 미세 결정 그레인을 갖는데 약 3 미크론의 그레인 크기가 바람직하다.
각 유전 층은 약 50 미크론 이하의 두께를 갖는다. 바람직하게는, 각 유전층의 두께는 약 0.5-50 미크론이다. 보다 바람직하게는, 각 유전층의 두께는 약 2-10 미크론이다. 본 발명의 조성물은 사용 기간에 걸쳐 캐패시턴스의 최소 감성을 보장하도록 얇은 유전층을 갖는 다층 세라믹 칩 캐패시터를 만드는데 사용될 수 있다. 칩 캐패시터에 스택된 유전층의 수는 일반적으로 약 2-800, 보다 바람직하게는 약 3-400이다.
본 발명의 다층 세라믹 칩 캐패시터는 일반적으로 페이스트를 사용하여 통상적인 인쇄 및 시트화 법으로 그린 칩을 형성하고 이 칩을 소성시키므로서 제작된다. 소성 후에, 칩은 알루미나와 실리카와 같은 매체에 건성 텀블링되어(tumbled) 코너를 라운드지게한다. 이후, 예를 들면, 구리를 함유하는 전도성 페이스트는 노출된 내부 전극을 함께 접속하도록 양 단부에 도포되어 말단을 만든다. 칩은 이후 다층 캐패시터를 형성하도록 양 단부에서 전도체(예를 들면, 구리)를 고형 전도 패드를 소결시키기 위하여 약 10분-2시간 동안 건조 질소 분위기(약 10-6-10-5 atm의 pO2)에서 약 600-800℃로 소성된다. 말단은 도 1에 도시된 바와 같이 외부 전극(4)이다.
유전 페이스트
유전 층을 형성하기 위한 페이스트는 여기에 기술된 바와 같이 유기 비히클을 원료 유전 물질과 혼합하므로서 얻어질 수 있다. 또한 유용한 것은 상기한 바와 같이 소성시 산화물 및 복합체 산화물로 변환하는 전구물질 화합물이다. 유전 물질은 이들 산화물 또는 이들 산화물의 전구물질을 함유하는 화합물을 선택하고 이들을 적절한 비율에서 혼합하므로서 얻어진다. 원료 유전 물질에서 그러한 화합물의 비율은 소성 후 원하는 유전 층 조성물이 얻어질 수 있도록 결정된다. 원료 유전물질은 일반적으로 약 0.1-3 미크론, 보다 바람직하게는 약 1 미크론 이하의 평균 입자 크기를 갖는 분말 형태로 사용된다.
유기 비히클
유기 비히클은 유기 용매에서의 바인더이다. 여기에 사용된 바인더는 중요하지 않다; 에틸 셀루로오스, 폴리비닐 부탄올, 에틸 셀루로오스 및 하이드록시프로필 셀룰로오스 및 이들의 조합과 같은 통상적인 바인더가 적절하다, 유기 용매도 중요하지 않은데 특정 적용법(즉, 인쇄 또는 시트화)에 따라 테르피네올, 부틸 카르비톨, 아세톤, 톨루엔, 에탄올, 디에틸렌 글리콜 부틸 에테르; 2,2,4-트리메틸 펜탄디올 모노이소부티레이트(Texanol™); 알파-테르피네올; 베타-테르피네올; 감마 테르피네올; 트리데실 알콜; 디에틸렌 글리콜 에틸 에테르(Carbitol™). 디에틸렌 글리콜 부틸 에테르(Butyl Carbitol™) 및 프로필렌 글리콜; 및 이들의 블렌드와 같은 통상적인 유기 용매로부터 선택될 수 있다. Texanol®이라는 상표로 판매되는 제품은 미국, 테네시, 킹스포트에 소재하는 이스트만 케미칼 컴패니(Eastman Chemical Company)로부터 입수 가능하고; Dowanol® and Carbitol®이라는 상표로 판매되는 것들은 미국 미시간, 미들랜드에 소재하는 다우 케미칼 컴패니(Dow Chemical Co.)로부터 입수 가능하다.
각 페이스트(유전 또는 전극 페이스트)의 유기 비히클 함량에 대한 특별한 제한은 없다. 페이스트는 종종 약 1-5 wt%의 바인더 및 약 10-50 wt의 유기 용매를 함유하는데 밸런스는 금속성분(전극에 대하여) 또는 유전 성분(유전 층에 대하여)이다. 원할 경우, 각 페이스트는 약 10 wt% 이하의 분산제, 가소제 및 절연 화합물과 같은 다른 첨가제를 함유할 수 있다.
내부 전극
내부 전극을 형성하기 위한 페이스트는 전도성 물질과 유기 비히클을 혼합하므로서 얻어진다. 여기에 사용된 전도성 물질로는 상기한 바와 같은 전도성 금속 및 합금 및 소성시 예를 들면, 산화물, 오르가노메탈 화합물 및 수지산염을 그러한 전도성 금속으로 변환시키는 다양한 화합물을 포함한다. 적절한 구리 페이스트의 예로는 페로 코포레이션(Ferro Corporation)으로부터의 TM50-081 구리 페이스트이다.
도 1을 참고로 할 때, 내부 전극 층(3)을 형성하는 전도체는 유전층(2)의 유전 금속이 환원 방지 특성을 갖기 때문에 비금속이 바람직하게 사용되지만 중요한 것은 아니다.
일반적인 비금속은 구리 및 그 합금이다. 바람직한 구리 합금으로는 Mn, Cr, Co, Ni 및 Al로부터 선택된 적어도 하나의 다른 금속을 함유한다. 적어도 약 95 wt%의 구리를 함유하는 합금이 바람직하다. 구리와 구리 합금은 약 0.1 wt% 이하의 인 및 다른 미량 성분(즉, 불순물)을 함유할 수 있다는 것을 알아야 한다. 내부 전극 층의 두께는 특정 적용에 적합하도록 결정되지만 일반적으로 약 5 미크론 이하의 두께이다. 바람직하게는, 내부 전극 층이 약 0.5-5 미크론, 보다 바람직하게는 약 1-5 미크론의 두께를 갖는다.
외부 전극
외부 전극(4)을 형성하는 전도체는 구리 및 임의적으로 Mn, Cr, Co, Cu 또는 Al을 함유하는 이들의 합금과 같은 저렴한 금속이 바람직하지만 중요한 것은 아니다. 외부 전극 층의 두께는 특정 적용에 적합하도록 결정되지만 일반적으로 약 10-50 미크론 이하, 바람직하게는 약 20-40 미크론의 두께이다. 외부 전극을 형성하는 페이스트는 내부 전극에 대해서와 동일한 방법으로 제조된다.
그린 칩은 유전층-형성 페이스트 및 내부 전극층-형성 페이스트로부터 제조될 수 있다. 프린팅법의 경우에 그린 칩은 폴리에스터 필름(예를 들면, 폴리에틸렌 테레프탈레이트(PET))의 기판 상에 페이스트를 라미나 형태로 교호적으로 프린팅하고 라미나 스택을 소정의 형상으로 절단하며, 그것을 기판과 분리하므로서 제조된다. 또한, 유용한 것은 그린 칩이 유전 층-형성 페이스트로부터 그린 시트를 형성하고, 각 그린 시트상에 내부 전극 층-형성 페이스트를 프린팅하며, 프린트된 그린 시트를 스택킹하므로서 제조된다. 그린 칩으로부터 유기 비히클이 제거된 후에는 소성된다. 유기 비히클은 대기에서 0.01-20℃/시간, 보다 바람직하게는 0.03-0.1℃/시간의 속도에서 약 150-350℃, 보다 바람직하게는 약 250℃의 유지 온도 및 약 30-700 분, 보다 바람직하게는 약 200-300분의 유지 시간으로 가열하므로서 통상적인 조건 하에서 제거될 수 있다.
그린 칩은 내부 전극 층-형성 페이스트에 있는 전도체의 형태에 따라 결정되는 분위기에서 소성된다. 내부 전극 층이 구리 및 구리 합금과 같은 비금속 전도체로 이루어지는 경우 소성 분위기는 10-12 - 10-8 atm의 산소 부분 압력을 가질 수 있다. 10-12 atm 이하의 산소 부분 압력에서 소결하는 것은 그러한 낮은 압력에서 전도체가 비정상적으로 소결되고 유전층으로부터 단락될 수 있기 때문에 피해야 한다. 약 10-8 atm 이상의 산소 부분 압력에서는 내부 전극 층이 산화될 수 있다. 약 10-11 - 10-9 atm의 산소 부분 압력이 가장 바람직하다. 소성을 위해서 온도는 실온으로부터 약 900-1050℃, 보다 바람직하게는 약 950-1050℃의 피크 온도로 상승된다. 이 온도는 치밀화를 강화하기 위하여 약 2시간 동안 유지된다. 보다 낮은 유지 온도는 불충분한 치밀화를 제공하는 반면에 보다 높은 유지 온도는 매우 큰 그레인을 만들 수 있다. 소성은 환원 분위기에서 수행되는 것이 바람직하다. 예시적인 소성 분위기로는 습윤 N2 또는 N2의 기습 혼합물 및 H2 가스를 포함한다.소결을 위한 나머지 조건은 약 50-500℃/시간, 보다 바람직하게는 약 200-300℃/시간의 램프 속도; 약 900-1050℃, 바람직하게는 약 950-1025℃, 보다 바람직하게는 약 950-1050℃의 유지온도; 약 0.5-8 시간, 보다 바람직하게는 약 1-3 시간의 유지시간; 50-500℃/시간, 보다 바람직하게는 200-300℃/시간의 냉각 속도이다.
유기 비히클 제거 및 소성은 연속적으로 또는 개별적으로 수행될 수 있다. 연속적인 경우의 공정으로는 유기 비히클을 제거하고, 냉각없이 분위기를 변화시키며, 온도를 소성온도로 상승시키고, 특정 시간 동안 그 온도를 유지하며 그 후 냉각시키는 것을 포함한다. 개별적인 경우에는 유기 비히클이 제거되고 냉각된 후 칩의 온도가 소결 온도로 상승되고 분위기는 환원 분위기로 변화된다.
필요한 경우, 외부 전극 상에는 도금 또는 본 기술에서 알려진 다른 방법에 의해 패드가 형성된다. 본 발명의 다층 세라믹 칩 캐패시터는 인쇄회로 기판상에 설치될 수 있다.
본 발명의 다층 세라믹 캐패시터는 COG 기준을 충족하는 매우 높은 유전상수를 나타내며, 매우 가속된 수명 테스트 조건에서 잘 작동되며, 또한, DC 장에서 높은 파괴(breakdown) 전압을 나타내는 것으로 발견되었다. 인가된 15 볼트/미크론의 DC 장 및 140℃로 이루어진 매우 스트레스 준 상태의 조건 하에서, 세라믹 캐패시터는 100 시간 이하의 특성 수명을 나타낸다. 유전 상수는 65 이상이며 소산인자(DF)는 1 MHz 및 1 볼트 루트 평균 스퀘어에서 측정했을 때 25℃에서 0.1% 이다. 캐패시턴스의 온도 계수는 -55℃ - +125℃에 걸쳐 25℃의 기준 온도에서 ±30ppm/℃ 이내의 값을 갖는다. 하기 실시예는 본 발명의 바람직한 양태를 설명하기 위하여 제공된 것으로서 발명의 범위를 제한하는 것으로 의도된 것은 아니다.
실시예 1
표 2에 도시된 바와 같은 적절한 양의 산화물들을 혼합, 블렌딩 및/또는 밀링하여 전구물질 1로서 나타내는 유전 조성물을 형성했다. 이 분말을 미국 코네티컷, 노위크에 소재하는 알티 밴더빌트 컴패니, 인코포레이티드(RT Vanderbilt Co, Inc)로부터 입수가능한 폴리머성 해교제(deflocculant)인 1% Darvan® C와 고 전단(~5000/분)에서 혼합했다. 혼합된 분말을 0.5 mm YTZ(이트리아 안정화 지르코니아)를 사용하여 약 0.64 미크론의 입자 D50으로 비드 밀링하였다. 이 분말을 975℃에서 5시간 동안 하소(calcined)하였다. 하소된 분말을 통상적인 수단으로 분쇄하여 전구물질 1을 제공하였다.
하소 전의 전구물질 1의 산화물 성분
산화물 Wt %
Gd 2 O 3 13.489
Nd 2 O 3 19.875
TiO 2 37.633
BaCO 3 18.860
CaCO 3 3.787
SrCO 3 1.226
SiO 2 0.895
Li 2 CO 3 0.740
Sm 2 O 3 3.495
합계 100.000
또한, 전구물질 1의 조성물은 하기의 표현으로 나타낼 수 있다: 84.8 부의 Ba0.965Ca0.209 Sr0 .084Nd1 .192 Gd0 .752Ti4 .177Si0 .15O12 .829 + 9.42 부의 (0.3 CaTiO3 - 0.7 Li0.5Sm0.5TiO3). 전구물질 1에 표 3의 조성에 따라 소결 플럭스로서 2ZnO*3B2O3, ZnO 및 LiF를첨가했다.
다시, 블렌드된 분말을 고 전단(~5000/분)에서 혼합하고, 0.5 mm YTZ(이트리아 안정화 지르코니아)를 사용하여 약 0.64 미크론의 입자 D50으로 비드 밀링한 후 통상적인 수단으로 건조 및 분쇄하여 실시예 1의 유전 분말을 제공했다.
소성 전의 실시예 1 유전 분말의 조성
산화물 Wt %
전구물질 1 94.220
ZnO 2.580
2 ZnO *3B 2 O 3 2.500
LiF 0.700
합계 100.000
실시예 1의 분말은 선택적으로 하기와 같이 표현될 수 있는 식을 갖는다: 84.8 wt% Ba0 .965Ca0 .2 O9 Sr0 .084Nd1 .192Gd0 .752Ti4 .177Si0 .15O12 .829 + 9.42 wt% (0.3 CaTiO3-0.7 Li0.5Sm0.5Ti03) + 2.50 wt% 2ZnO*3 B2O3 + 2.58 wt% ZnO + 0.70 wt% LiF. 실시예 1의 분말은 표 4에 기술된 바와 같은 단순한 산화물의 조합을 함유한다.
소성 전의 실시예 1 유전 분말의 산화물 성분
산화물 Wt % Mol %
Gd 2 O 3 13.619 4.602
Nd 2 O 3 20.065 7.305
TiO 2 37.992 58.245
BaO 14.795 9.184
CaO 2.142 4.679
SrO 0.869 1.027
SiO 2 0.903 1.842
Li 2 O 0.302 0.562
Sm 2 O 3 3.258 1.239
ZnO 3.675 5.531
B 2 O 3 1.410 2.480
LiF 0.700 3.305
합계 100.000 100.000
최종 분말은 0.5-1 미크론의 평균 입자 크기를 가졌다. 상기 분말 100g을 폴리비닐 부탄올, 톨루엔 및 에틴올을 포함하는 유기 비히클 28g에 첨가하고 24 시간 동안 습윤 밀링하여 테이프 캐스팅을 위한 슬러리를 제조했다. 이 습윤 슬러리를 폴리에스터 필름상에 코팅하여 유전성 그린 테이프를 제조하였다. 유전성 그린 테이프의 두께는 그들에 대하여 수행될 특정 테스트에 따라 약 5-15 미크론이었다. 통상적인 구리 페이스트를 사용하여 통상적인 스크린-프린팅 법으로 건조 그린 유전 테이프 상에 구리 전극을 프린트했다. 총 10 시트를 스택킹하고 5100 psi (~347 기압)의 압력 및 130℉의 온도하에서 접착시켜 그린 칩을 제조했다. 소결 및 수축 후(이것은 일반적으로 X와 Y 방향 모두에서 15-20%이다) 칩의 치수가 약 2.1 mm (L) x 1.3 mm (W) (EIA0805 크기)로 되도록 적절한 치수로 다이싱(dicing)한 후 그린 칩을 가열하여 표 5의 연소 사이클에 따라 유기 비히클을 제거했다.
바인더 제거 조건
단계 온도(℃) 시간(분) 분위기
램프 325 1200 대기
침지(Soak) 325 240 대기
냉각 25 25℃에 도달까지 대기
실온으로 냉각 시 표 4(실시예 1)의 분말을 사용하는 칩을 토카이 코네츠 고교(Tokai Konetsu Kogyo) 배치 로에서 표 6에 제시된 조건 하에서 소성했다.
소성 조건
단계 온도 시간 이슬점 N 2 유동 소성 Atm
램프 1000℃ 3 시간 35℃ 40 L/분 가변*
침지 1000 2 35 50 10-9 atm O2
냉각 25 6 H2O없음 40 7 ppm O2
* 온도 램프 중의 분위기는 탄소 연소로 인하여 다양하다.
실시예 2
모든 점에 있어서 실시예 1의 성분과 과정에 따라 유전 분말을 제조했다. 실시예 2에서 분말의 하소가 1000℃에서 수행된 것만이 다른 점이었다.
실시예 3
모든 점에 있어서 실시예 1의 성분과 과정에 따라 유전 분말을 제조했다. 실시예 3에서 분말의 하소가 1025℃에서 수행된 것만이 다른 점이었다.
실시예 4
표 7에 제시된 바와 같은 산화물의 적절한 양을 물에서 혼합, 블렌딩 및/또는 밀링하여 전구물질 2로 나타내는 유전 조성물을 제조하였다. 실시예 1의 과정에 따라 분말을 제조하였지만 1050℃에서 하소하였다.
하소 전의 전구물질 2의 산화물 성분
산화물 Wt %
Li 2 CO 3 7.031
Sm 2 O 3 33.192
CaCO 3 16.328
TiO 2 43.448
합계 100.000
선택적으로, 전구물질 2의 조성물은 하기 표현으로 나타낼 수 있다: 0.3 CaTiO3- 0.7 Li0 .5Sm0 .5TiO3.
표 8에 제시된 바와 같은 산화물의 적절한 양을 물에서 혼합, 블렌딩 및/또는 밀링하여 전구물질 3으로 나타내는 유전 조성물을 제조하였다. 실시예 1의 과정과 동일하게 분말을 제조하였지만 1050℃에서 하소하였다.
하소 전의 전구물질 3의 산화물 성분
산화물 Wt %
Gd 2 O 3 15.077
Nd 2 O 3 22.213
TiO 2 36.948
BaCO 3 21.080
CaCO 3 2.315
SrCO 3 1.370
SiO 2 1.000
합계 100.000
선택적으로, 전구물질 3의 조성물은 하기 표현으로 나타낼 수 있다: Ba0 .965Ca0 .209Sr0 .084Nd1 .192Gd0 .752Ti4 .177Si0 .15 O012 .829.
표 9의 조성에 따라 소결 플럭스로서 2ZnO*3B2O3, ZnO 및 LiF를 전구물질 2 및 3에 첨가했다. 다시, 블렌딩된 분말을 고전단(~5000/분)에서 혼합하고, 0.5 mm YTZ(이트리아 안정화 지르코니아)를 사용하여 약 0.64 미크론의 입자 D50으로 비드 밀링한 후 통상적인 수단으로 건조 및 분쇄하여 실시예 4의 유전성 분말을 제공했다.
소성 전의 실시예 4 유전성 분말의 조성
산화물 Wt %
전구물질 2 9.420
전구물질 3 84.800
ZnO 2.580
2 ZnO *3B 2 O 3 2.500
LiF 0.700
합계 100.000
실시예 4의 분말은 선택적으로 하기와 같이 표현될 수 있는 식을 갖는데 실시예 1의 분말과 동일하다: 84.8wt% Ba0 .965Ca0 .209Sr0 .084Nd1 .192Gd0 .752Ti4 .177Si0 .15O12 .829 + 9.42wt% (0.3 CaTiO3 - O.7 Li0 .5Sm0 .5TiO3) + 2.50 wt% 2ZnO≫3 B2O3 + 2.58 wt% ZnO + 0.70 wt% LiF.
다층 칩 캐패시터는 실시예 1, 2,3 및 4의 분말로 제조되어 테스트된다. 소성 온도 및/또는 소성 분위기만을 다르게하여 실시예 4의 분말로 실시예 4a-4e를제조하였다. 네 개의 실시예 모두에 있어서, 칩은 바인더가 약 325℃의 온도에서 먼저 제거되고 10-11-10-8 atm의 pO2, N2/H2/H2O의 가스 혼합물 및 975-1050℃의 온도에서 소결되었다. 35℃의 물 온도를 갖는 습윤기를 통하여 N2/H2 가스를 가습시키므로서 가스 혼합물을 이루었다. 얻어진 칩의 코너를 텀블링으로 라운드화 하였다. 오하이오, 클리블랜드에 소재하는 페로 코포레이션으로부터 TM50-081로 상업적으로 입수가능한 외부 전극 형성 구리 페이스트를 단부 면에 도포하고 775℃에서 약 70분 동안 건조 질소 분위기 하에서 소성시켜 외부 전극을 형성하였다.
그렇게 제조된 다층 캐패시터는 약 0.7mm의 두께와 함께 2.1 mm x 1.3 mm (EIA0805 크기)의 치수를 가졌다. 10 활성 유전 층의 각각은 표 10에 제시된 바와 같이 약 16-18 미크론의 두께를 가졌으며, 각 내부 구리 전극 층은 1.5 미크론의 두께였다. 최 외곽의 활성층 위와 아래로 스택된 것은 약 700 미크론의 전체 두께까지 칩을 놓기 위한 유전물질의 15 "블랭크" 층이다.
소성 조건뿐만 아니라 전기적 특성은 표 10에 요약되었다. 예시적인 캐패시터들이 실시예 1, 2, 3 및 4의 조성물로부터 제조되었는데 각각은 매우 높은 유전 상수, 낮은 DF, 낮은 노화 속도, 작은 소성 그레인 크기 및 높은 방전전압을 갖는다. TCC는 25℃, 85℃ 및 125℃에서 RC 및COG 기준을 충족시킨다. 모두 EIA 규격을 초과한다. 도 2-4는 표 10에 T는 실시예 1-3에 따른 다층 세라믹 칩 캐패시터 단면의 2000x 배율로의 현미경 사진을 제공한다.
실시예 1-4의 MLCCs에 대한 소성 조건, 전기적 특성, 수명 테스트
실시예 1 2 3 4a 4b 4c 4d 4e
하소온도 (℃) 975 1000 1025 1050 1050 1050 1050 1050
소성온도(℃) 1025 1025 1025 1000 1000 1000 1000 1025
소성 pO 2 ( atm ) 10-9 10-9 10-9 10-8 10-9 10-10 10-11 10-10
캐패시턴스 ( pF ) 289 312 342 299 290 333 340 334
DF (%) 0.519 0.021 0.015 0.042 0.049 0.032 0.028 0.051
유전층 두께 (미크론) 17.2 15.9 16.0 17.4 17.2 17.3 17.4 17.5
계산된 K 87 67 70 62 74 74 78 75
T C ( ppm /℃)
-55℃ -31 +4 +17 -10 0 -12 -10 -11
85℃ -36 +12 +21 +6 +5 0 0 0
125℃ -32 +10 +19 +10 +7 -2 +1 +1
RC ( sec ) (25℃) 0 5340 5586 141 93 63 44 84
RC ( sec ) (85℃) 21 491 691 257 113 150 7 434
RC ( sec ) (125℃) 1 42 101 24 21 17 0 18
파괴전압 (V/ mm ) 56 106 94 58 82 74 53 67
추가적인 이점 및 변형은 본 기술에서 숙련된 자에게 쉽게 일어날 것이다. 따라서, 넓은 범위에 있어서 본 발명은 여기에 기술되고 도시된 특정의 상세한 설명 및 예시적인 실시예에 제한되지 않는다. 따라서, 첨부된 청구범위 등에서 정의되는 일반적인 본 발명 개념의 정신 및 범위를 벗어나지 않고 다양한 변형들이 이루어질 수 있다.

Claims (20)

  1. 전자부품을 형성하기 위한 방법에 있어서,
    a. 기판에 유전 물질의 입자들을 도포하는 단계, 및
    b. 유전 물질을 소결시키기에 충분한 온도로 기판을 소성시키는 단계
    를 포함하는데, 상기 유전물질이 소성전에 12-15 wt% Gd2O3, 18-22.5 wt% Nd2O3, 26-40 wt% TiO2, 12-16 wt% BaO, 0.05-3 wt% CaO, 0.05-1.5 wt% SrO, 0.05-1.5 wt% SiO2, 0.05-1 wt% Li2O, 2.5- 4.5 wt% Sm2O3, 0.1-5 wt% ZnO, 0.05-3 wt% B2O3 및 0.05-1.5 wt% LiF를 포함하는 것을 특징으로 하는 방법.
  2. 제 1항에 있어서,
    소성 온도가 900-1050℃인 것을 특징으로 하는 방법
  3. 제 1항에 있어서,
    소성이 10-12 - 10-8 atm의 산소 부분 압력을 갖는 분위기에서 수행되는 것을 특징으로 하는 방법.
  4. 제 1항에 있어서,
    유전물질이 소성 전에 12.5-14.5 wt% Gd2O3, 19-22 wt% Nd2O3, 30-39 wt% TiO2, 13-15 wt% BaO, 0.1-2.5 wt% CaO, 0.1-1 wt% SrO, 0.1-1 wt% SiO2, 0.1-0.8 wt% Li2O, 3-4 wt% Sm2O3, 0.2-4.5 wt% ZnO, 0.1-2.5 wt% B2O3 및 0.1-1 wt% LiF를 포함하는 것을 특징으로 하는 방법.
  5. 제 1항에 있어서,
    유전 물질이 소성 전에 13-14 wt% Gd2O3, 20-21 wt% Nd2O3, 32-38 wt% TiO2, 14-15 wt% BaO, 1-2.5 wt% CaO, 0.5-1 wt% SrO, 0.5-1 wt% SiO2, 0.2-0.5 wt% Li2O, 3.2-3.8 wt% Sm2O3, 1-4 wt% ZnO, 0.5-2 wt% B2O3 및 0.3-0.9 wt% LiF를 포함하는 것을 특징으로 하는 방법.
  6. 전자부품을 형성하는 방법에 있어서,
    a. 소성 전에 12-15 wt% Gd2O3, 18-22.5 wt% Nd2O3, 26-40 wt% TiO2, 12-16 wt% BaO, 0.05-3 wt% CaO, 0.05-1.5 wt% SrO, 0.05-1.5 wt% SiO2, 0.05-1 wt% Li2O, 2.5- 4.5 wt% Sm2O3, 0.1-5 wt% ZnO, 0.05-3 wt% B2O3 및 0.05-1.5 wt% LiF를 포함하는 산화물-함유 유전 물질의 층과 금속-함유 전극 페이스트를 기판상에 교호적으로 프린팅하여 라미나 스택을 형성하는 단계;
    b. 라미나 스택을 소정의 형상으로 절단하는 단계;
    c. 스택을 기판과 분리하는 단계;
    d. 전극에 있는 금속을 치밀화 시키고 유전 물질에 있는 산화물을 소결시키기 위하여 스택을 소성하는 단계
    를 포함하는 것을 특징으로 하는 방법.
  7. 제 6항에 있어서,
    소성 후에 유전 물질 층이 0.5-50 미크론의 두께를 갖는 것을 특징으로 하는 방법.
  8. 제 6항에 있어서,
    소성온도가 900-1050℃인 것을 특징으로 하는 방법.
  9. 제 6항에 있어서,
    금속-함유 전극 페이스트가 구리를 포함하는 것을 특징으로 하는 방법.
  10. 제 6항에 있어서,
    유전물질이 소성 전에 12.5-14.5 wt% Gd2O3, 19-22 wt% Nd2O3, 30-39 wt% TiO2, 13-15 wt% BaO, 0.1-2.5 wt% CaO, 0.1-1 wt% SrO, 0.1-1 wt% SiO2, 0.1-0.8 wt% Li2O, 3-4 wt% Sm2O3, 0.2-4.5 wt% ZnO, 0.1-2.5 wt% B2O3 및 0.1-1 wt% LiF를 포함하는 것을 특징으로 하는 방법.
  11. 다층 세라믹 칩 캐패시터에 있어서,
    a. 유전 물질의 층; 및
    b. Ag, Au, Pd 또는 Pt 이외의 전이금속을 포함하는 전극 물질의 층이 교호적으로 스택된 것을 포함하며, 상기 유전물질이 소성 전에 12-15 wt% Gd2O3, 18-22.5 wt% Nd2O3, 26-40 wt% TiO2, 12-16 wt% BaO, 0.05-3 wt% CaO, 0.05-1.5 wt% SrO, 0.05-1.5 wt% SiO2, 0.05-1 wt% Li2O, 2.5- 4.5 wt% Sm2O3, 0.1-5 wt% ZnO, 약 0.05-3 wt% B2O3 및 0.05-1.5 wt% LiF를 포함하는 것을 특징으로 하는 다층 세라믹 칩 캐패시터.
  12. 제 11항에 있어서,
    전극 물질이 구리를 포함하는 것을 특징으로 하는 다층 세라믹 칩 캐패시터.
  13. 제 11항에 있어서,
    유전 물질이 소성 전에 13-14 wt% Gd2O3, 20-21 wt% Nd2O3, 32-38 wt% TiO2, 14-15 wt% BaO, 1-2.5 wt% CaO, 0.5-1 wt% SrO, 0.5-1 wt% SiO2, 0.2-0.5 wt% Li2O, 3.2-3.8 wt% Sm2O3, 1-4 wt% ZnO, 0.5-2 wt% B2O3 및 0.3-0.9 wt% LiF를 포함하는 것을 특징으로 하는 다층 세라믹 칩 캐패시터.
  14. 제 13항에 있어서,
    전극 물질이 구리를 포함하는 것을 특징으로 하는 다층 세라믹 칩 캐패시터.
  15. 전자 부품을 제조하는데 사용되는 유전성 조성물에 있어서,
    유전 조성물이 소성 전에 12-15 wt% Gd2O3, 18-22.5 wt% Nd2O3, 26-40 wt% TiO2, 12-16 wt% BaO, 0.05-3 wt% CaO, 0.05-1.5 wt% SrO, 0.05-1.5 wt% SiO2, 0.05-1 wt% Li2O, 2.5- 4.5 wt% Sm2O3, 0.1-5 wt% ZnO, 0.05-3 wt% B2O3 및 0.05-1.5 wt% LiF를 포함하는 것을 특징으로 하는 유전성 조성물.
  16. 제 15항에 있어서,
    상기 조성물이 납 및 카드뮴이 없는 것을 특징으로 하는 조성물.
  17. 전자 장치에 있어서,
    Gd, Nd, Ti, Ba, Ca, Sr, Si, Li, Sm, Zn, B 및 F를 포함하는 복합체 산화물을 포함하는 유전 층을 포함하는 다층 칩 캐패시터를 포함하는 것을 특징으로 하는 전자 장치.
  18. 삭제
  19. 제 17항에 있어서,
    구리를 포함하는 전극 층을 더 포함하는 전자 장치.
  20. 제 19항에 있어서,
    Mn, Cr, Co, Ni, Al 및 이들의 조합으로 이루어진 그룹으로부터 선택된, 적어도 하나의 금속을 더 포함하는 것을 특징으로 하는 전자 장치.
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