KR101474036B1 - 니켈 전극에 사용하기 위한 엑스8알 유전성 조성물 - Google Patents

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    • H01B3/12—Insulators or insulating bodies characterised by the insulating materials; Selection of materials for their insulating or dielectric properties mainly consisting of inorganic substances ceramics

Abstract

본 발명은 다층 세라믹 칩 캐패시터에 관한 것으로서, X8R 요건을 만족시키고, 니켈 및 니켈 합금과 같은 비-귀금속이 내부 및 외부 전극을 위해 사용될 수 있도록 하는 환원분위기의 소결 조건과 조화되는 다층 세라믹 칩 캐패시터가 본 발명에 따라 제조될 수 있다. 이 캐패시터는 바람직한 유전 특성(고 캐패시턴스, 저 소산 계수, 고 절연 저항성), 매우 가속된 수명 시험에 대한 우수한 성능 및 유전성 파괴에 대한 매우 우수한 저항성을 나타낸다. 유전 층은 다양한 조합의 BaO, Y2O3, ZrO2, SiO2, MgO, MnO, MoO3, CaO, Lu2O3, Yb2O3, 또는 WO3와 같은 다른 금속 산화물로 도핑된 바륨 티타네이트 계 물질을 포함한다.
다층 세라믹 칩 캐패시터, 외부 전극, 내부 전극, 금속 산화물, 유전 특성

Description

니켈 전극에 사용하기 위한 엑스8알 유전성 조성물{X8R DIELECTRIC COMPOSITION FOR USE WITH NICKEL ELECTRODES}
본 발명은 바륨 티타네이트 계 유전성 조성물에 관한 것으로서, 보다 상세하게는 지르코늄, 망간, 몰리브덴, 마그네슘, 이트륨, 실리콘 및 바륨 티타네이트 결정 매트릭스 내에 분산된 추가적인 바륨과 같은, 상대적으로 적은 비율의 게스트 이온을 갖는 바륨 티타네이트 계 유전성 조성물에 관한 것이다. 그러한 유전성 조성물은 니켈 또는 니켈 합금으로 형성된 내부 베이스 금속 전극을 갖는 다층 세라믹 칩 캐패시터를 형성하는데 사용될 수 있다.
다층 세라믹 칩 캐패시터는 미니어츄어-크기의 고 캐패시턴스 및 고 신뢰성의 전자 부품으로서 널리 사용되고 있다. 고성능 전자 장비의 요구가 증가함에 따라 다층 세라믹 칩 캐패시터도 보다 작은 크기, 보다 높은 캐패시턴스, 보다 저 비용 및 보다 높은 신뢰성이라는 시장의 요구에 직면해 있다.
다층 세라믹 칩 캐패시터는 일반적으로 내부 전극 형성 페이스트(paste) 및유전층-형성 페이스트의 교호 층을 형성함으로써 제작된다. 그러한 층들은 일반적으로 시트화, 프린팅 또는 유사한 기술, 이어서 동시 소성함으로써 형성된다.
일반적으로, 내부 전극은 은, 금, 팔라듐, 백금 (즉, "귀금속") 또는 이들의 합금과 같은 전도체로 이루어진다. 귀금속들은 고가이지만 니켈, 구리 및 그 합금과 같은 상대적으로 값싼 비금속을 사용함으로써 부분적으로 대체될 수 있다. 여기에 사용된 "비금속(base metal)"은 은, 금, 팔라듐 및 백금 이외의 금속이다. 비금속 내부 전극은 대기에서 소성되는 경우 산화될 수 있어서, 유전 층 및 비금속 내부 전극 층이 환원 분위기에서 동시 소성되어야 한다. 그러나, 환원 분위기에서 소성하는 것은 유전층이 환원되도록 하는데 이는 전기비저항(resistivity)을 감소시킨다. 비-환원 유전 물질을 사용하는 다층 세라믹 칩 캐패시터가 제안되고 있지만 그러한 장치는 일반적으로 절연저항(IR)의 짧은 수명 및 낮은 신뢰성을 갖는다.
전자 산업 협회(EIA)는 X8R 특성으로 알려진 캐패시턴스의 온도 계수(TCC)를 위한 기준을 규정한다. X8R 특성은 캐패시턴스의 변화가 -55℃ 내지 +150℃의 온도 범위에 걸쳐 25℃의 기준 온도에 대하여 ±15% 이하일 것을 요구한다. X8R 부품은 10년 당 2.5% 이하의 캐패시턴스 노화를 나타낸다.
발명의 요약
본 발명은 니켈 또는 니켈 합금과 같은 비금속을 함유하는 내부 전극과 조화되는 세라믹 다층 캐패시터를 만드는데 사용될 수 있는 유전성 조성물을 제공한다. 캐패시터는 매우 가속된 수명 시험 조건하에서 적은 유전 손실 및 우수한 신뢰성과 함께 안정한 유전 상수를 나타내도록 본 발명의 유전성 조성물로부터 형성될 수 있다.
본 발명의 유전성 조성물은 약 0.5 내지 1.5 미크론의 평균 직경을 갖는 그레인의 일정한 밀집 마이크로구조를 포함한다. 일정하고 밀집된 그레인 마이크로구조는 약 10 미크론보다 더 얇은 유전 층을 갖는 고 신뢰성의 다층 캐패시터를 달성하는데 중요하다.
하나의 구현예에서, 본 발명의 유전 조성물은 소성 전에 BaTiO3 이외에, 지르코늄, 바륨, 망간, 몰리브덴, 마그네슘, 이트륨 및 실리콘의 산화물 또는 카보네이트의 블렌드를 포함한다. 본 발명의 또 다른 구현예는 소성 전에 BaTiO3 및 지르코늄, 바륨, 망간, 몰리브덴, 마그네슘, 이트륨 및 실리콘의 산화물 또는 카보네이트의 블렌드를 포함하는 유전층을 포함하는 다층 칩을 포함하는 전자 장치이다.
또 다른 구현예에서, 본 발명은 기판에 유전 물질의 입자를 도포하고, 유전 물질을 소결시키기에 충분한 온도에서 기판을 소성시키는 것을 포함하는 전자 부품을 형성하는 방법을 제공하는데 여기에서 유전 물질은 소성 전에 표 1에 있는 성분들의 블렌드(중량%)를 포함한다. 본 발명에서의 각 수치 값(퍼센트, 온도, 등)은 "약"이 있는 것으로 간주된다.
BaTiO3의 100 몰 부 당 몰 부로의 산화물이 첨가된 유전 조성물의 산화물 조성
ZrO2 BaO MnO MoO3 MgO Y2O3 SiO2
0.01 내지 2 2 내지 5 0.05 내지 0.3 0 내지 0.4 0.05 내지 2.5 0.5 내지 2 0.3 내지 2
유전 조성물에 있는 금속 이온의 최종 비율이 표 1의 조성에 의해 달성되는 한 상응하는 카보네이트, 예를 들면, BaCO3, MgCO3, 또는 다른 금속 염을 사용하여 동등한 조성물이 개발될 수 있다는 것이 본 기술에서 숙련된 자들에게 이해될 것이다.
또 다른 경로는 BaTiO3(즉, 예비-소결된 산화물) 뿐만 아니라 바륨, 망간, 마그네슘, 이트륨 및 실리콘의 산화물 또는 카보네이트 및 칼슘, 지르코늄, 루테튬, 이테르븀, 몰리브덴 및 텅스텐 중 적어도 하나의 산화물 또는 카보네이트로 시작하는 것이다.
본 발명의 또 다른 구현예는 하기의 단계를 포함하는, X8R 특성을 갖는 다층 세라믹 칩 캐패시터를 제조하기 위한 방법이다:
a. 소결전에 하기 성분들의 블렌드를 포함하는 유전성 물질을 제공하고:
i. BaTiO3, 및 하기에서는 BaTiO3의 100 몰 부 당:
ii. 약 0.01 내지 2 몰 부의 ZrO2,
iii. 약 1 내지 6 몰 부의 BaCO3,
iv. 약 0.05 내지 0.5 몰 부의 MnCO3,
v. 약 0.01 내지 0.4 몰 부의 MoO3,
vi. 약 0.05 내지 2.5 몰 부의 MgO,
vii. 약 0.5 내지 7 몰 부의 Y2O3, 및
viii. 약 0.3 내지 4 몰 부의 SiO2.
b. 전이 금속을 포함하는 내부 전극 물질의 층과 상기 유전성 물질의 교호적으로 스택된 층을 형성하며,
c. 유전성 물질의 산화 및 융합 없이 전극 물질을 소결시키기에 충분한 온도로 대기에서 스택을 소성시키는 단계.
본 발명의 또 다른 구현예는 하기의 단계를 포함하는, 전자 부품을 형성하기 위한 방법이다:
a. i. 여기에 기술된 유전성 페이스트, 및
ii. Ag, Au, Pd, 및 Pt 이외의 전이 금속으로 이루어진 그룹으로부터 선택된 적어도 하나의 금속을 포함하는 금속-함유 전극 페이스트
의 층들을
iii. 기판
상에 교호적으로 도포하여 스택을 형성하고,
b. 전극 금속을 소결시키고 유전성 물질을 융합시키기에 충분한 온도로, 약 10-8 기압 이하의 부분적 산소 압력을 갖는 분위기에서 스택을 소성시키는 단계.
본 발명의 또 다른 구현예는 하기를 포함하는 전자 부품을 형성하기 위한 방법이다:
a. i. 여기에 기술된 유전성 페이스트, 및
ii. Pd, Pt, 및 Pd-Ag 합금으로 이루어진 그룹으로부터 선택된 적어도 하나의 금속을 포함하는 금속-함유 전극 페이스트
의 층들을
iii. 기판
상에 교호적으로 도포하여 스택을 형성하고,
b. 전극 금속을 소결시키고 유전성 물질을 융합시키기에 충분한 온도에서 스택을 소성시키는 단계.
캐패시터는 자동차 및 산업 시장에서 그리고 고온에 노출되는 다른 전자 장치에서의 다양한 적용을 위한 요구를 충족한다. 자동차의 "후드(hood) 하에" 있는 전자 장치의 사용이 증가함으로써 이러한 제품 범위에 대한 요구가 생성되어 왔다.
본 발명의 상기 및 다른 특징은 하기에서 보다 상세히 설명되는데 특허청구범위와 본 발명의 특정의 구현예를 상세하게 설명하는 하기 설명에서 나타나지만 이들은 본 발명의 원리가 사용될 수 있는 다양한 방법 중의 일부를 나타낸 것이다.
도 1은 본 발명의 구현예에 따른 다층 세라믹 칩 캐패시터의 단면도이다.
도 2는 도 6의 디스크 캐패시터 샘플 C-4에서 TCC와 온도 사이의 관계를 도시한 것이다. 그래프 내에서 가장 큰 박스는 X8R 사양을 나타낸다. 이 박스에서 수직선은 125℃에서 이다.
다층 칩 캐패시터는 유전 층 및 내부 전극을 교호적으로 스택킹하여 그린 칩(green chip)을 형성함으로써 제작된다. 두 형태의 내부 전극이 여기에 사용된다. 첫째는 니켈 또는 니켈 합금을 포함하는 비금속, 또는 구리와 같은 다른 비금속을 포함한다. 니켈이 바람직하다. 비금속 전극을 갖는 전자 부품은 비금속의 산화를 방지하기 위하여 저-산소 분위기에서 소성된다. 제 2 형태의 내부 전극은 은, 금, 팔라듐 및 백금을 포함할 수 있는 귀금속 전극이다. 일반적으로 산화와 거의 관련이 없어서 귀금속 전극을 포함하는 전자 부품은 대기에서 소성될 수 있다. 유전층을 형성하는 유전성 조성물은 유기 비히클 시스템을 갖는 유전물의 부품을 습식 밀링(wet milling)함으로써 제조된다. 유전성 조성물은 캐리어 필름(폴리에스터 또는 폴리프로필렌과 같은), 벨트(스테인레스 스틸과 같은), 종이 또는 기판(알루미나 또는 유리와 같은)상에 침착된다. 유전물의 시트는 전극과 교호적으로 스택되어 그린 칩을 형성한다. 유전성 조성물은 넓게는 표 1의 산화물을 포함한다.
[표 1(반복됨)
BaTiO3의 100 몰 부 당 몰 부로의 산화물이 첨가된 유전 조성물의 산화물 조성
ZrO2 BaO MnO MoO3 MgO Y2O3 SiO2
0.01 내지2 2 내지5 0.05 내지 0.3 0 내지0.4 0.05 내지2.5 0.5 내지 2 0.3 내지 2
그린 칩이 형성된 후 유기 비히클은 대기에서 약 350℃ 이하의 온도로 가열함으로써 제거된다. 비히클의 제거를 위한 압력은 중요하지 않다. 비금속 전극의 경우에, 비히클이 제거되면 그린 칩은 약 1200 내지 1350℃의 온도에서 약 10-12 내지 10-8 atm의 산소 부분 압력을 갖는 습윤 질소 및 수소의 환원 분위기에서 소성된다. 귀금속 전극을 갖는 칩은 대기에서 또는 특별한 예방책이 취해지지 않은 분위기에서 소성될 수 있다. 다양한 가열 프로파일이 바인더를 제거하고 칩을 소성하는데 사용될 수 있다.
다층 세라믹 캐패시터의 형태는 본 기술에서 잘 알려져 있다. 도 1에서는 다층 세라믹 칩 캐패시터(1)의 예시적인 구조가 도시되어 있다. 캐패시터(1)의 외부 전극(4)은 캐패시터 칩(1)의 측면 상에 내부 전극 층(3)과 전기 접속하여 배치된다. 캐패시터 칩(1)은 다수의 교호적으로 스택된 유전 층(2)을 갖는다. 캐패시터 칩(10)의 형상은 주로 장방형이지만 중요한 것은 아니다. 또한, 크기는 중요하지 않으며 칩은 일반적으로 1.0 내지 5.6 mm x 0.5 내지 5.0 mm x 0.5 내지 1.9 mm 범위에서 특정 적용에 따라서 적절한 치수를 가질 수 있다. 내부 전극 층(3)은 반대쪽 단부에서 그들이 칩(1)의 반대 측면에서 교호적으로 노출되도록 스택된다. 즉, 한 그룹의 내부 전극 층(3)은 칩(1)의 일 측면에서 노출되고 다른 그룹의 내부 전극 층(3)은 칩(1)의 반대 측면에서 노출된다. 하나의 외부 전극(4)은 한 그룹의 내부 전극 층(3)과 전기 접촉으로 캐패시터 칩(1)의 한쪽 측면에 적용되고 다른 외부 전극(4)은 다른 그룹의 내부 전극 층(3)과 전기 접촉으로 칩(1)의 반대 측면에 적용된다.
유전층은 표 1에서와 같은, 지르코늄, 망간, 몰리브덴 마그네슘, 이트륨, 실리콘 및 추가적인 바륨과 BaTiO3를 소결함으로써 형성된 유전 물질로 이루어진다. SiO2 와 같은 소결 보조제가 사용될 수 있다. 상기한 산화물의 하이드록사이드 또는 카보네이트, 아세테이트, 니트레이트 및 금속 포르메이트, 옥살레이트, 등과 같은 오르가노금속성 화합물과 같은 다른 형태도 소정의 금속이온이 원하는 양으로 제공되는 한 동일한 효과를 갖는 다는 것이 본 기술에서 친숙한 자들에게 명백하다.
BaTiO3의 100 몰 부 당 몰 부로의 산화물이 첨가된 유전 조성물의 또 다른 조성
ZrO2 BaO MnO MoO3 MgO Y2O3 SiO2 CaO Lu2O3 Yb2O3 WO3
0.1
내지 1.75		 2.5
내지
4.5		 0.1
내지
0.4		 0.02
내지
0.3		 0.05
내지
2		 1
내지 6		 1
내지 3
1.5
내지
6		 0.1
내지
0.5		 0.5
내지
2		 0.25 내지 2.5 1
내지 4
0.1
내지 3.5		 2
내지
5		 0.05
내지
0.5		 0.01
내지
0.4		 0.05
내지
2.5		 0.5 내지 2.0 0.3 내지 2.0 0
내지 3		 0
내지 2.5		 0
내지
2		 0
내지 0.2
다른 화합물도 유전 특성에 악영향을 주지 않는다면 유전 물질에 존재할 수 있다. 그러한 화합물은 불순물로서 원료물질에서 일반적으로 발견된다.
유전 조성물은 일반적으로 약 0.5 내지 3 미크론의 평균 크기를 갖는 미세 결정 그레인을 갖는데 약 0.7 미크론 이하의 그레인 크기가 바람직하다. 각 유전 층은 약 20 미크론 이하의 두께를 갖는다. 바람직하게는, 각 유전층의 두께는 약 4 내지 15 미크론이다. 보다 바람직하게는, 각 유전층의 두께는 약 6 내지 12 미크론이다. 본 발명의 조성물은 얇은 유전층을 갖는 다층 세라믹 칩 캐패시터를 만드는데 사용될 수 있다. 칩 캐패시터에 스택된 유전층의 수는 일반적으로 약 800이하, 바람직하게는 약 3 내지 400 이다.
본 발명의 다층 세라믹 칩 캐패시터는 전극 패턴이 스크린 프린팅에 의해 프린팅된 유전(세라믹) 시트를 스택킹하거나, 또는 세라믹 및 전극 페이스트를 교호적으로 스크린 프린팅하여 그린 스택을 형성하여 도 1에 도시된 구조체를 형성함으로써 제조된다. 세라믹 층을 형성하기 위한 두 방법에 있어서, 분말은 용매에 분산되고, 바인더는 가공을 위한 소정의 점도 및 건조 후 소정의 기계적 강도를 제공하기 위하여 첨가된다. 세라믹 시트는 예를 들면, 건조 후 전극 패턴이 프린트되는 닥터-블레이딩(doctor-blading)에 의해 형성될 수 있다. 또한, 세라믹 시트는 전극과 유전성 페이스트의 교호적 프린팅의 중간 건조에서 그린 스택 형성을 스크린 프린팅함으로써 형성될 수 있다. 그린 칩은 이웃하는 전극들이 도 1에서와 같은 MLCC 구조의 반대쪽 단부에 접속하는 방식으로 분리된다. 소성 후에, 칩은 알루미나와 실리카와 같은 매체에 건성 텀블링되어(tumbled) 코너를 라운드지게한다. 이후, 예를 들면, 구리를 함유하는 전도성 페이스트는 노출된 내부 전극을 함께 접속하도록 양 단부에 도포되어 말단, 즉 외부 전극을 만든다. 칩은 이후 다층 캐패시터를 형성하도록 양 단부에서 전도체(예를 들면, 구리)를 고형 전도 패드로 소결시키기 위하여 건조 질소 분위기에서 약 800℃로 소성된 말단이다. 말단은 도 1에 도시된 바와 같이 외부 전극(4)이다.
본 발명의 하나의 구현예는 여기에 기술된 유전성 물질 및 Ag, Au, Pd, 또는 Pt 이외의 전이 금속을 포함하는 내부 전극 물질의 층의 교호적으로 스택된 층의 소성된 집합체를 포함하는 다층 세라믹 칩 캐패시터를 포함한다. 그러한 다층 세라믹 칩 캐패시터에서, 유전층은 소성후에 약 15 미크론 이하의 두께를 가지며, 캐패시터는 약 2000 이상의 유전 상수(K) 및 약 2% 이하의 소산계수(DF)를 나타내고, EIA X8R 기준을 충족한다.
본 발명의 또 다른 구현예는 여기에 기술된 유전성 물질 및 Pd, Pt, 및 Pd-Ag 합금 및 이들의 조합으로 이루어진 그룹으로부터 선택된 적어도 하나의 전이금속을 포함하는 내부 전극 물질 층의 교호적으로 스택된 층의 소성된 집합체를 포함하는 다층 세라믹 칩 캐패시터를 포함한다. 그러한 다층 세라믹 칩 캐패시터에서, 유전층은 소성후에 약 15 미크론 이하의 두께를 가지며, 캐패시터는 약 2000 이상의 유전 상수(K) 및 약 2% 이하의 소산계수(DF)를 나타내고, EIA X8R 기준을 충족한다.
또 다른 구현예는 여기에 기술된 유전성 페이스트 조성물을 포함하는 산화물-함유 유전성 물질의 층 및 Ag, Au, Pd, 및 Pt 이외의 전이 금속으로 이루어진 그룹으로부터 선택된 적어도 하나의 금속을 포함하는 금속-함유 전극 페이스트의 층들을 기판 상에 교호적으로 도포하여 스택을 형성하고, 전극 금속을 소결시키고 유전성 물질을 융합시키기에 충분한 온도로 약 10-8 기압 이하의 부분적 산소 압력을 갖는 분위기에서 스택을 소성시키는 단계를 포함하는, 전자 부품을 형성하기 위한 방법이다. .
또 다른 구현예는 여기에 기술된 유전성 페이스트 조성물을 포함하는 산화물-함유 유전성 물질의 층 및 Pd, Pt, 및 Pd-Ag 합금으로 이루어진 그룹으로부터 선택된 적어도 하나의 금속을 포함하는 금속-함유 전극 페이스트의 층들을 기판 상에 교호적으로 도포하여 스택을 형성하고, 전극 금속을 소결시키고 유전성 물질을 융합시키기에 충분한 온도로 스택을 소성시키는 단계를 포함하는, 전자 부품을 형성하기 위한 방법이다. .
전자 부품의 각 주 성분이 차례로 설명된다.
유전 페이스트. 유전 층을 형성하기 위한 페이스트는 여기에 기술된 바와 같이 유기 비히클을 원료 유전 물질과 혼합함으로써 얻어질 수 있다. 또한 유용한 것은 상기한 바와 같이 소성시 산화물 및 복합체 산화물로 변환하는 전구물질 화합물이다. 유전 물질은 이들 산화물 또는 이들 산화물의 전구물질을 함유하는 화합물을 선택하고 이들을 적절한 비율로 혼합함으로써 얻어진다. 원료 유전 물질에서 그러한 화합물의 비율은 소성 후 원하는 유전 층 조성물이 얻어질 수 있도록 결정된다. 원료 유전물질은 일반적으로 약 0.1 내지 1.5 미크론, 바람직하게는 약 1 미크론 이하 그리고 보다 바람직하게는 0.5 내지 0.9 미크론의 평균 입자 크기를 갖는 분말 형태로 사용된다.
유기 비히클. 유기 비히클은 유기 용매에서의 바인더 또는 물에서의 바인더이다. 여기에 사용된 바인더의 선택은 중요하지 않다; 에틸 셀루로오스, 폴리비닐 부탄올, 에틸 셀루로오스 및 하이드록시프로필 셀룰로오스 및 이들의 조합과 같은 통상적인 바인더가 용매와 함께 적절하다. 유기 용매도 중요하지 않은데 특정 적용법(즉, 인쇄 또는 시트화)에 따라, 부틸 카르비톨, 아세톤, 톨루엔, 에탄올, 디에틸렌 글리콜 부틸 에테르; 2,2,4-트리메틸 펜탄디올 모노이소부티레이트(Texanol®); 알파-테르피네올; 베타-테르피네올; 감마 테르피네올; 트리데실 알콜; 디에틸렌 글리콜 에틸 에테르(Carbitol®). 디에틸렌 글리콜 부틸 에테르(Butyl Carbitol®) 및 프로필렌 글리콜; 및 이들의 블렌드와 같은 통상적인 유기 용매로부터 선택될 수 있다. Texanol®이라는 상표로 판매되는 제품은 미국, 테네시, 킹스포트에 소재하는 이스트만 케미칼 컴패니(Eastman Chemical Company)로부터 입수 가능하고; Dowanol® 및 Carbitol®이라는 상표로 판매되는 것들은 미국 미시간, 미들랜드에 소재하는 다우 케미칼 컴패니(Dow Chemical Co.)로부터 입수 가능하다. 또한, 세라믹 슬러리를 위한 비히클은 물일 수 있다.
물이 비히클일 때 바인더는 물과 조합된 폴리비닐 알콜(PVA) 또는 폴리비닐 아세테이트(PVAC)로부터 선택될 수 있다. PVA와 PVAC는 일반적으로 보론 함유 세라믹 유전 분말과 조화되지 않는다는 것을 알아야 한다. PVA 및/또는 PVAC와 함께 보론 함유 유리를 포함하는 수성 슬러리는 심한 겔화를 겪는 경향이 있다. 따라서, 본 발명에서 기술된 바와 같이 보론을 함유하지 않는 세라믹 유전 분말이 수계 슬러리 처리를 위해 특히 중요하다. 또한, 에멀전 타입 아크릴레이트 바인더가 수계 환경에서 사용되는 경우 그러한 것이 발생하지 않는 것으로 믿어지기 때문에 겔화를 피할 수 있다.
각 페이스트(유전 또는 전극 페이스트)의 유기 비히클 함량에 대한 특별한 제한은 없다. 페이스트는 종종 약 1 내지 5 wt%의 바인더 및 약 10 내지 50 wt의 유기 용매를 함유하는데 밸런스는 금속성분(전극에 대하여) 또는 유전 성분(유전 층에 대하여)이다. 원할 경우, 각 페이스트는 약 10 wt% 이하의 분산제, 가소제, 유전 화합물 및 절연 화합물과 같은 다른 첨가제를 함유할 수 있다.
내부 전극. 내부 전극 층을 형성하기 위한 페이스트는 비금속(니켈 또는 구리와 같은) 또는 귀금속(은, 금, 팔라듐 또는 백금과 같은)을 함유하는 전도성 물질과 유기 비히클을 혼합함으로써 얻어진다. 각 비금속 또는 귀금속 및 이들의 합금의 조합도 유용하다. 여기에 사용된 전도성 물질로는 상기한 바와 같은 전도성 금속 및 합금과 같은 전도체 및 소성시 예를 들면, 산화물, 오르가노메탈 화합물 및 수지산염을 그러한 전도체로 변환시키는 다양한 화합물을 포함한다. 어떤 순수하고, 상업적으로 입수가능한 니켈 페이스트도 여기에 적합하다. 은을 함유하는 적절한 귀금속 페이스트는 EL45-006이다. 둘 모두 오하이오, 클리블랜드의 페로 코포레이션(Ferro Corporation)으로부터 상업적으로 입수 가능하다.
도 1을 참고로 할 때, 내부 전극 층(3)을 형성하는 전도체는 유전층(2)의 유전 물질이 환원 방지 특성을 갖기 때문에 비금속이 바람직하게 사용되지만 중요한 것은 아니다. 일반적인 비금속은 니켈 및 그 합금을 포함한다. 바람직한 니켈 합금으로는 Mn, Cr, Co 및 Cu로부터 선택된 적어도 하나의 다른 금속을 함유한다. 적어도 약 95 wt%의 니켈을 함유하는 합금이 바람직하다. 니켈과 니켈 합금은 약 0.1 wt% 이하의 인 및 다른 미량 성분(즉, 불순물)을 함유할 수 있다는 것을 알아야 한다. 내부 전극 층의 두께는 특정 적용에 적합하도록 조절될 수 있지만 일반적으로 약 5 미크론 이하의 두께이다. 바람직하게는, 내부 전극 층이 약 0.5 내지 3 미크론, 보다 바람직하게는 약 1.2 내지 1.5 미크론의 두께를 갖는다. 귀금속 내부 전극 층(3)은 Ag, Au, Pd 또는 Pt(또는 이들의 조합)로부터 선택될 수 있다. 바람직하게는 귀금속이 Pt, Pd, Pt-Pd 합금 및 Pd-Ag 합금으로부터 선택된다. Pd-Ag 합금이 사용될 때 이들의 중량비는 약 99:1 내지 약 7:3의 Pd:Ag인 것이 바람직하다.
외부 전극. 외부 전극(4)을 형성하는 전도체는 니켈, 구리 및 임의적으로 Mn, Cr, Co 또는 Al을 함유하는 이들의 합금과 같은 저렴한 금속이 바람직하지만 중요한 것은 아니다. 외부 전극 층의 두께는 특정 적용에 적합하도록 조절될 수 있지만 일반적으로 약 10 내지 50 미크론, 바람직하게는 약 20 내지 40 미크론의 두께이다. 외부 전극을 형성하는 페이스트는 내부 전극에 대해서와 동일한 방법으로 제조된다.
그린 칩은 유전층-형성 페이스트 및 내부 전극 층-형성 페이스트로부터 제조될 수 있다. 프린팅법의 경우에 그린 칩은 폴리에스터 필름, 예를 들면, 폴리에틸렌 테레프탈레이트(PET)의 기판 상에 페이스트를 라미나 형태로 교호적으로 프린팅하고 라미나 스택을 소정의 형상으로 절단하며, 그것을 기판과 분리함으로써 제조된다. 또한, 유용한 것은 그린 칩이 유전 층-형성 페이스트로부터 그린 시트를 형성하고, 각 그린 시트상에 내부 전극 층-형성 페이스트를 프린팅하며, 프린트된 그린 시트를 스택킹함으로써 제조되는 시트화 법이다. 그린 칩으로부터 유기 비히클이 제거된 후에는 소성된다. 유기 비히클은 대기에서 0.01 내지 20℃/시간, 보다 바람직하게는 0.03 내지 0.1℃/시간의 속도에서 약 150 내지 350℃, 바람직하게는 약 200 내지 300℃, 보다 바람직하게는 약 250℃의 유지 온도 및 약 30 내지 700 분, 바람직하게는 약 200 내지 300분의 유지 시간으로 가열함으로써 통상적인 조건 하에서 제거될 수 있다.
소성. 그린 칩은 내부 전극 층-형성 페이스트에 있는 전도체의 형태에 따라 결정되는 분위기에서 소성된다. 내부 전극 층이 니켈 및 니켈 합금과 같은 비금속 전도체로 이루어지는 경우 소성 분위기는 낮은 산소 농도, 예를 들면 습윤 H2/N2 분위기를 가져야 한다. 그러한 분위기는 약 10-12 내지 10-8 atm의 산소 부분 압력을 가질 수 있다. 10-12 atm 이하의 부분 압력에서 소결하는 것은 그러한 낮은 압력에서 전도체가 비 정상적으로 소결되고 유전층으로부터 단락될 수 있기 때문에 피해야 한다. 약 10-8 atm 이상의 산소 부분 압력에서는 내부 비금속 전극 층이 산화될 수 있다. 약 10-11 내지 10-9 atm의 산소 부분 압력이 비금속 전극을 위해 가장 바람직하다.
귀금속 내부 전극에 있어서, 소성 분위기(즉, 산소의 존재 또는 부재)는 귀금속이 덜 산화되기 쉽거나 어떤 경우에는 산화에 민감하지 않기 때문에 덜 중요하다.
소성을 위해서 온도는 실온으로부터 약 1150 내지 1350℃, 보다 바람직하게는 약 1250 내지 1350℃의 피크 온도로 상승된다. 이 온도는 치밀화를 강화하기 위하여 약 2시간 동안 유지된다. 보다 낮은 유지 온도는 불충분한 치밀화를 제공하는 반면에 보다 높은 유지 온도는 매우 큰 그레인을 만들 수 있다. 소성은 환원 분위기에서 수행되는 것이 바람직하다. 예시적인 소성 분위기로는 습윤 N2 또는 N2 및 H2 가스의 가습 혼합물를 포함한다. 소결 램프 속도는 약 50 내지 500℃/시간, 바람직하게는 약 200 내지 300℃/시간이고; 약 1200 내지 1350℃, 바람직하게는 약 1250 내지 1350℃, 보다 바람직하게는 약 1280 내지 1340℃의 유지온도이다. 유지시간은 약 0.5 내지 8 시간, 바람직하게는 약 1 내지 3 시간이고; 냉각속도는 50 내지 500℃/시간, 바람직하게는 200 내지 300℃/시간이다.
유기 비히클 제거 및 소성은 연속적으로 또는 개별적으로 수행될 수 있다. 연속적인 경우의 공정으로는 유기 비히클을 제거하고, 냉각없이 분위기를 변화시키며, 소성온도로 가열하며, 특정 시간 동안 그 온도를 유지하며 그 후 냉각시키는 것을 포함한다. 개별적인 경우에는 유기 비히클이 제거되고 냉각된 후 칩의 온도가 소결 온도로 상승되고 분위기는 환원 분위기로 변화된다.
결과적인 칩은 예를 들면, 외부 전극-형성 페이스트가 외부 전극(말단)을 형성하도록 인쇄 또는 반송 및 소성되기 전에 배럴 텀블링(barrel tumbling) 및/또는 블라스팅으로 단부 면에서 연마될 수 있다. 외부 전극-형성 페이스트의 소성은 약 600 내지 800℃에서 약 10분 내지 1 시간 동안 건조 질소 분위기(약 10-6 atm 산소 부분 압력)에서 수행될 수 있다.
필요한 경우, 외부 전극 상에는 도금 또는 본 기술에서 알려진 다른 방법에 의해 패드가 형성된다. 본 발명의 다층 세라믹 칩 캐패시터는 예를 들면, 용접에 의해 인쇄회로 기판상에 설치될 수 있다.
하기 실시예는 본 발명의 바람직한 양태를 설명하기 위하여 제공된 것으로서 발명의 범위를 제한하는 것으로 의도된 것은 아니다.
실시예 1. 표 3에 제시된 바와 같이, BaTiO3 (BT) 및 게스트 이온(guest ion)을 얻기 위한 산화물 및 카보네이트를 혼합 및 밀링하여 유전성 조성물을 제조했다. 이를 위하여, 250g의 BT를 BT 100 몰 당 지시된 양(몰로서)의 게스트 이온 성분과 함께 1 리터 폴리에틸렌 병에 칭량하여 넣었다. 물과 분산제, Dispex®A-40 (네덜란드, 마스트리트의 Ciba Specialty Chemicals Maastricht B.V.로부터 상업적으로 입수 가능한) 및 약 1.8 kg의 2 mm 지르코니아(YTZ) 볼을 첨가한 후에, 이 분말을 물에서 0.5 내지 0.7 미크론 사이의 D50으로 밀링했다. 이후, 이 분말은 150℃에서 건조되고, 디스크는 프레스되어 니켈 전극에 제공된다. 이 디스크들은 가습된 H2/N2에서 1280 내지 1340℃ 사이의 온도에서 소결되고 1000℃의 가습된 N2에서 재산화된다. 디스크의 TCC 특성을 시험하고, K-값을 25℃에서의 캐패시티 값으로부터 측정된다. 결과를 표 4에 제시하였다.
BT의 100 몰 당 첨가된 금속의 몰로의 유전성 조성물의 조성 변화
샘플 Ba Y Zr Si Mg Mn Mo
A-1 3.25 3.0 0.5 1.76 1.2 0.2 0.1
A-2 2.70 4.0 0.5 1.76 1.2 0.2 0.1
A-3 3.75 4.0 1.00 1.76 1.2 0.2 0.1
A-4 3.20 4.0 1.00 1.76 1.2 0.2 0.033
A-5 3.25 4.0 0.5 1.76 1.2 0.2 0.033
A-6 2.70 3.0 0.5 1.76 1.2 0.2 0.033
A-7 3.20 3.0 1.00 1.76 1.2 0.2 0.1
A-8 3.75 3.0 1.00 1.76 1.2 0.2 0.033
A-9 3.75 3.0 1.00 1.76 1.2 0.2 0.1
A-10 3.75 3.0 1.00 1.76 1.4 0.2 0.033
A-11 3.75 3.0 1.00 1.76 1.6 0.2 0.033
A-12 4.25 3.0 1.5 1.76 1.2 0.2 0.033
표3의 조성 변화의 디스크 및 MLCC 결과
디스크 MLCC
샘플 □ K Df [%] TCC @ 150℃ [%] K IR
[G□]		 TCC @
150℃ [%]
A-1 5.87 2275 0.90 -7 2400 38.5 -14
A-2 5.85 2400 1.03 -7.5 2900 30 -18
A-3 5.80 2275 1.10 -4 2400 47 -12
A-4 5.88 2350 1.11 -5.8 2500 48 -14
A-5 5.76 2320 1.00 -6.5 2800 51 -15
A-6 5.89 2400 1.00 -9.2 2700 39 -19
A-7 5.92 2350 0.90 -7.6 2700 37 -16
A-8 5.92 2200 1.01 -6.5 1850 75 -19
A-9 5.89 2300 0.97 -3.5 2150 49 -19
A-10 5.90 2050 0.94 -6 1830 80 -15
A-11 5.90 2080 0.95 -6 1970 66 -14
A-12 5.89 2080 0.95 -6 2025 69 -16
이 실험에서 중요한 것은 조성 변화 및 디스크와 MLCCs에 대한 150℃에서의 TCC 사이의 경향이다. 인가된 전기장으로 인하여, TCC는 시계방향으로 회전하여(보다 네가티브) X8R 사양의 온도 상한(즉, 150℃)에서 MLCCs의 TCC 곡선 사양을 벗어나게 한다. 따라서, 150℃에서의 TCC는 본 발명의 유전성 조성물로 이루어진 MLCC가 X8R 사양을 충족시키도록 하기 위하여 디스크 캐패시터에 대하여 충분히 높다. 그러나, MLCC가 충족하는지 간에 이 사양은 디스크에서 150℃에서의 충분히 높은 값의 TCC 뿐만 아니라 유전 상수(K) 값에 의해서도 측정된다. 높은 K-값을 갖는 물질은 낮은 K-값 물질과 비교할 때 MLCCs에 있어서 보다 더 큰 시계방향 회전을 입증한다는 것이 알려졌다
실시예 2. 표 5의 좌측에 있는 조성을 사용하여, 실시예 1의 과정에 따라 유전성 조성물을 제조했다. 분말을 150℃에서 건조시키고, 디스크 캐패시터에서 시험했다. 전기적 시험의 결과를 표 5 (우측 3개 란)에 제시하였다.
BT 100 몰 당 첨가된 금속의 몰로의 유전성 조성물 조성 변화 및 조성물의 디스크 특성
샘플 Ba Y Ca Zr Lu Si Mg Mn Mo W K Df [%] TCC
150℃
B-1 2.75 3.0 1.76 0.87 0.2 0.1 0.1 2380 0.95 -12
B-2 5.5 6.0 3.52 1.74 0.4 0.2 0.2 2450 1.05 -11
B-3 2.0 2.25 0.75 1.76 0.87 0.2 0.1 0.1 2200 1.03 -16
B-4 2.0 1.5 1.5 1.76 0.87 0.2 0.1 0.1 2200 0.95 -9
B-5 2.0 0.75 2.25 1.76 0.87 0.2 0.1 0.1 2040 1.01 -9
B-6 1.9 3.0 1.76 0.87 0.2 0.1 2611 3.68 -23
B-7 2.75 3.0 3.0 3.0 1.76 0.87 0.2 0.1 0.1 2800 1.05 -22
B-8 5.75 3.0 3.0 1.76 0.87 0.2 0.1 0.1 3000 1.07 -20
B-9 3.0 3.0 1.76 1.2 0.2 0.1 0.1 2230 0.94 -12
B-10 4.25 3.0 1.5 1.76 0.87 0.2 0.1 0.1 2440 1.20 -14
B-11 3.75 3.0 0.75 1.76 1.2 0.2 0.1 0.1 2120 0.89 -11
B-12 3.75 3.0 0.75 1.76 1.2 0.2 0.1 0.1 2100 0.90 -7
실시예 3. 표 6의 좌측에 있는 조성을 사용하여, 실시예 1의 과정에 따라 유전성 조성물을 제조했다. 분말을 150℃에서 건조시키고, 디스크 캐패시터에서 시험했다. 전기적 시험의 결과를 표 6 (우측 3개 란)에 제시하였다.
BT 100 몰 당 첨가된 금속의 몰로의 실시예 3의 유전성 조성물 조성 변화 및 조성물의 디스크 특성
샘플 Ba Y Zr Lu Yb Si Mg Mn Mo K Df [%] TCC
[150℃]
C-1 3.75 3 1 1.76 1.6 0.2 0.033 2240 1.11 -7
C-2 3.75 3 1 1.76 1.6 0.2 0.033 2090 1.04 -6
C-3 3.75 3 1 1.76 1.6 0.2 0.067 2280 1.02 -5
C-4 3.75 3 1 1.76 1.6 0.2 0.1 2270 1.00 -6
C-5 1.9 3.0 1.76 0.87 0.2 0.1 2400 1.09 -19
C-6 1.8 3.0 1.76 0.87 0.2 1775 2.24 -20
C-7 3.75 3 1 1.76 1.6 0.3 0.033 2350 0.80 -6
C-8 3.75 3 1 1.76 1.6 0.4 0.033 2260 0.74 -7
C-9 2.8 3.0 1.76 1.2 0.2 2300 1.01 -12
C-10 1.85 3.0 1.76 1.2 0.2 2350 0.99 -18
C-11 3.75 3 1 1.96 1.6 0.2 0.033 2360 0.87 -8
C-12 3.75 3 1 2.5 1.6 0.2 0.033 2620 0.92 -8
C-13 3.55 3.0 0.75 1.76 1.2 0.2 2150 0.91 -7
C-14 3.55 1.5 0.75 1.5 1.76 1.2 0.2 2000 0.96 -4
C-15 3.55 1.5 0.75 1.5 1.76 1.2 0.2 2100 1.04 -4
C-16 3.55 3.0 0.75 1.76 1.2 0.2 2120 0.92 -10
C-17 3.55 1.5 0.75 1.5 1.76 1.2 0.2 2070 0.94 -6
추가적인 이점 및 변형은 본 기술에서 숙련된 자에게 쉽게 일어날 것이다. 따라서, 넓은 범위에 있어서 본 발명은 여기에 기술되고 도시된 특정의 상세한 설명 및 예시적인 실시예에 제한되지 않는다. 따라서, 첨부된 청구범위 등에서 정의되는 일반적인 본 발명 개념의 정신 및 범위를 벗어나지 않고 다양한 변형들이 이루어질 수 있다.

Claims (20)

  1. 다층 세라믹 칩 캐패시터에 사용하기 위한 유전성 물질 형성용 분말 조성물로서,
    소결 공정 이전에,
    a. 100몰 부의 BaTiO3, 이 함량을 기준으로:
    b. 0.01 내지 2 몰 부의 ZrO2,
    c. 1 내지 6 몰 부의 BaCO3,
    d. 0.05 내지 0.5 몰 부의 MnCO3,
    e. 0.01 내지 0.4 몰 부의 MoO3,
    f. 0.05 내지 2.5 몰 부의 MgO,
    g. 0.5 내지 7 몰 부의 Y2O3, 및
    h. 0.3 내지 4 몰 부의 SiO2의 블렌드를 포함하는 것을 특징으로 하는 조성물.
  2. 제 1항에 있어서, 상기 블렌드가,
    a. 100몰부의 BaTiO3, 이 함량을 기준으로:
    b. 0.1 내지 1.75 몰 부의 ZrO2,
    c. 2.5 내지 4.5 몰 부의 BaCO3,
    d. 0.1 내지 0.4 몰 부의 MnCO3,
    e. 0.02 내지 0.3 몰 부의 MoO3,
    f. 0.5 내지 2 몰 부의 MgO,
    g. 1 내지 6 몰 부의 Y2O3, 및
    h. 1 내지 3 몰 부의 SiO2를 포함하는 것을 특징으로 하는 조성물.
  3. 다층 세라믹 칩 캐패시터에 사용하기 위한 유전성 물질 형성용 분말 조성물로서,
    a. 100몰 부의 BaTiO3, 이 함량을 기준으로:
    b. 1.5 내지 6 몰 부의 BaCO3,
    c. 0.1 내지 0.5 몰 부의 MnCO3,
    d. 0.5 내지 2 몰 부의 MgO,
    e. 0.25 내지 3.5 몰 부의 Y2O3, 및
    f. 1 내지 4 몰 부의 SiO2의 블렌드를 포함하는 것을 특징으로 하는 조성물.
  4. 제3항에 있어서,
    100몰 부의 BaTiO3를 기준으로:
    a. 2 내지 4 몰 부의 CaCO3,
    b. 0.5 내지 3.5 몰 부의 ZrO2,
    c. 0.5 내지 2.5 몰 부의 Lu2O3,
    d. 0.5 내지 2 몰 부의 Yb2O3,
    e. 0.01 내지 0.5 몰 부의 MoO3, 및
    f. 0.1 내지 0.5 몰 부의 WO3, 그리고
    g. 이들의 조합으로 이루어진 그룹으로부터 선택된 성분을 더 포함하는 것을 특징으로 하는 조성물.
  5. 제 3항에 있어서, 0.5 내지 2.5 몰 부의 Lu2O3를 더 포함하는 것을 특징으로 하는 조성물.
  6. 제 3항에 있어서, 0.5 내지 3.5 몰 부의 ZrO2를 더 포함하는 것을 특징으로 하는 조성물.
  7. 제 3항에 있어서, 0.02 내지 0.3 몰 부의 MoO3를 더 포함하는 것을 특징으로 하는 조성물.
  8. a. 제 1항의 유전성 물질이 교호적으로 스택된 층; 및
    b. Ag, Au, Pd, 또는 Pt 이외의 전이 금속을 포함하는 내부 전극 물질층;의 소성 결과물을 포함하는 것을 특징으로 하는 다층 세라믹 칩 캐패시터.
  9. 제 8항에 있어서, 캐패시터가 2000 이상의 유전 상수 및 2% 이하의 소산 계수를 가지며, -55℃ 내지 +150℃의 온도 범위에 걸쳐 변화된 캐패시턴스의 값이 25℃의 온도를 기준으로 ±15% 이하인 조건을 충족하는 것을 특징으로 하는 다층 세라믹 칩 캐패시터.
  10. a. 제 1항의 유전성 물질이 교호적으로 스택된 층; 및
    b. Pd, Pt, Pd-Ag 합금 및 이들의 조합으로 이루어진 그룹으로부터 선택된 전이 금속을 포함하는 내부 전극 물질층;의 소성 결과물을 포함하는 다층 세라믹 칩 캐패시터.
  11. 제 10항에 있어서, 캐패시터가 2000 이상의 유전 상수 및 2% 이하의 소산 계수를 가지며, -55℃ 내지 +150℃의 온도 범위에 걸쳐 변화된 캐패시턴스의 값이 25℃의 온도를 기준으로 ±15% 이하의 조건을 충족하는 것을 특징으로 하는 다층 세라믹 칩 캐패시터.
  12. a. 제 2항의 유전성 물질이 교호적으로 스택된 층; 및
    b. Pd, Pt 또는 Pd-Ag 합금으로 이루어진 그룹으로부터 선택된 금속을 포함하는 내부 전극 물질층;의 소성 결과물을 포함하는 다층 세라믹 칩 캐패시터.
  13. 제 12항에 있어서, 캐패시터가 2000 이상의 유전 상수 및 2% 이하의 소산 계수를 가지며, -55℃ 내지 +150℃의 온도 범위에 걸쳐 변화된 캐패시턴스의 값이 25℃의 온도를 기준으로 ±15% 이하의 조건을 충족하는 것을 특징으로 하는 다층 세라믹 칩 캐패시터.
  14. a. i. 제 1항의 분말 조성물을 포함하는 페이스트; 및
    ii. Ag, Au, Pd, 및 Pt 이외의 전이 금속으로 이루어진 그룹으로부터 선택된 적어도 하나의 금속을 포함하는 금속-함유 전극 페이스트;의 층들을,
    iii. 기판; 상에 교호적으로 도포하여 스택을 형성하는 단계; 및
    b. 10-8 기압 이하의 산소 분압 조건 하에 전극 금속의 소결 및 유전성 물질의 융합에 충분한 온도에서 상기 스택을 소성시키는 단계;를 포함하는 전자부품의 형성방법.
  15. a. i. 제 1항의 분말 조성물을 포함하는 페이스트; 및
    ii. Pd, Pt, 및 Pd-Ag 합금으로 이루어진 그룹으로부터 선택된 적어도 하나의 금속을 포함하는 금속-함유 전극 페이스트;의 층들을,
    iii. 기판; 상에 교호적으로 도포하여 스택을 형성하는 단계; 및
    b. 전극 금속의 소결 및 유전성 물질의 융합에 충분한 온도에서 상기 스택을 소성시키는 단계;를 포함하는 전자부품의 형성방법.
  16. 제 15항에 있어서, 상기 전극 페이스트가 Pd:Ag의 중량비가 99:1 내지 7:3인 Pd-Ag 합금을 포함하는 것을 특징으로 하는 전자부품의 형성방법.
  17. 제 15항에 있어서, 상기 소성이 10-12 내지 10-8 기압의 산소 분압 하에 수행되는 것을 특징으로 하는 전자부품의 형성방법.
  18. a. 하기 물질을 포함하는 유전성 물질을 제공하는 단계:
    i. 100몰 부의 BaTiO3, 이 함량을 기준으로:
    ii. 0.01 내지 2 몰 부의 ZrO2,
    iii. 1 내지 6 몰 부의 BaCO3,
    iv. 0.05 내지 0.5 몰 부의 MnCO3,
    v. 0.01 내지 0.4 몰 부의 MoO3,
    vi. 0.05 내지 2.5 몰 부의 MgO,
    vii. 0.5 내지 7 몰 부의 Y2O3, 및
    viii. 0.3 내지 4 몰 부의 SiO2;
    b. 전이 금속을 포함하는 내부 전극 물질층과 상기 유전성 물질이 교호적으로 스택된 층을 형성하는 단계; 및
    c. 전극 금속의 소결 및 유전성 물질의 융합에 충분한 온도에서 상기 스택을 소성시키는 단계;를 포함하고,
    캐패시터가 2000 이상의 유전 상수 및 2% 이하의 소산 계수를 가지며, -55℃ 내지 +150℃의 온도 범위에 걸쳐 변화된 캐패시턴스의 값이 25℃의 온도를 기준으로 ±15% 이하의 조건을 충족하는 것을 특징으로 하는 다층 세라믹 칩 캐패시터의 제조방법.
  19. 제 18항에 있어서, 내부 전극 물질이 Ag, Au, Pd, 또는 Pt 이외의 전이 금속을 포함하고, 산소 분압이 10-8 기압 이하인 것을 특징으로 하는 다층 세라믹 칩 캐패시터의 제조방법.
  20. 제 18항에 있어서, 내부 전극 물질이 Pd, Pt, Pd-Ag 합금, 및 이들의 조합으로 이루어진 그룹으로부터 선택된 전이 금속을 포함하는 것을 특징으로 하는 다층 세라믹 칩 캐패시터의 제조방법.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101908415B (zh) * 2010-08-03 2012-05-09 广东风华高新科技股份有限公司 X8r特性片式多层陶瓷电容器的制备方法
CN102020465A (zh) * 2010-11-04 2011-04-20 仙桃市中星电子材料有限公司 抗还原性的多层陶瓷电容介质陶瓷材料
JP2015065455A (ja) * 2014-11-13 2015-04-09 株式会社村田製作所 ３端子型コンデンサ
US9236188B1 (en) * 2015-02-23 2016-01-12 Murata Manufacturing Co., Ltd. Multilayer ceramic capacitor
WO2016137790A1 (en) * 2015-02-27 2016-09-01 Ferro Corporation Low-k and mid-k ltcc dielectric compositions and devices
KR101682527B1 (ko) 2015-10-03 2016-12-06 (주)마이크로텍시스템 박형 햅틱 모듈을 이용한 마우스 겸용 터치 키패드
KR102551214B1 (ko) * 2016-01-05 2023-07-03 삼성전기주식회사 유전체 자기 조성물 및 이를 포함하는 적층 세라믹 커패시터
CN106518066A (zh) * 2016-10-18 2017-03-22 佛山慧创正元新材料科技有限公司 一种用于BaTiO3基中高压瓷介电容器材料的改性剂及其应用
JP6853606B2 (ja) * 2017-08-10 2021-03-31 株式会社ノリタケカンパニーリミテド 導電性ペースト

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6185087B1 (en) 1999-04-08 2001-02-06 Kemet Electronics Corp. Multilayer ceramic chip capacitor with high reliability compatible with nickel electrodes

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5137776A (en) * 1990-09-27 1992-08-11 The United States Of America As Represented By The Secretary Of The Navy Metal-coated, ordered void piezoelectric ceramic material
US5187638A (en) * 1992-07-27 1993-02-16 Micron Technology, Inc. Barrier layers for ferroelectric and pzt dielectric on silicon
US5422190A (en) * 1993-01-22 1995-06-06 Ferro Corporation Via fill paste and method of using the same containing specific amounts of silver, gold and refractory oxides
US5361187A (en) * 1993-03-11 1994-11-01 Ferro Corporation Ceramic dielectric compositions and capacitors produced therefrom
JP3091192B2 (ja) * 1998-07-29 2000-09-25 ティーディーケイ株式会社 誘電体磁器組成物および電子部品
JP3348081B2 (ja) * 1999-10-19 2002-11-20 ティーディーケイ株式会社 誘電体磁器組成物および電子部品
JP3340723B2 (ja) * 1999-12-01 2002-11-05 ティーディーケイ株式会社 誘電体磁器組成物の製造方法
JP3361091B2 (ja) * 2000-06-20 2003-01-07 ティーディーケイ株式会社 誘電体磁器および電子部品
JP2002201064A (ja) * 2000-12-27 2002-07-16 Nippon Chemicon Corp 誘電体磁器組成物、積層セラミックコンデンサとその製造方法
JP2007022819A (ja) * 2005-07-12 2007-02-01 Tdk Corp 誘電体磁器組成物及び電子部品

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6185087B1 (en) 1999-04-08 2001-02-06 Kemet Electronics Corp. Multilayer ceramic chip capacitor with high reliability compatible with nickel electrodes

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