KR101287166B1

KR101287166B1 - 리플 조정기의 제어 회로 및 방법

Info

Publication number: KR101287166B1
Application number: KR1020120005350A
Authority: KR
Inventors: 안퉁 첸; 치하오 양
Original assignee: 리치테크 테크놀로지 코포레이션
Priority date: 2011-02-24
Filing date: 2012-01-17
Publication date: 2013-07-16
Also published as: KR20120097318A; US8446135B2; TWI411213B; US20120217941A1; CN102651604A; CN102651604B; TW201236338A

Abstract

본 발명은 리플 조정기의 제어 회로를 제공하는 바, 리플 생성 회로 및 오프셋 제거 회로를 포함하여 구성되고, 상기 리플 생성 회로는 리플 신호를 제공하여 상기 리플 조정기로 하여금 작은 리플과 더욱 훌륭한 루프 안정성을 갖도록 하며, 그리고 상기 리플 생성 회로는 또 리플 정보를 오프셋 제거 회로로 제공하는 바, 상기 리플 정보는 상기 리플 신호의 진폭과 정비례하고, 상기 오프셋 제거 회로는 상기 리플 정보를 기초로 하여 오프셋 제거 신호를 생성하여 상기 리플 조정기의 출력 전압에서 상기 리플 신호에 의해 생성되는 오프셋을 개선시킨다.

Description

리플 조정기의 제어 회로 및 방법{CONTROL CIRCUIT AND METHOD FOR A RIPPLE REGULATOR}

본 발명은 리플 조정기(ripple regulator)에 관한 것으로서, 보다 상세하게는 리플 조정기의 제어 회로 및 방법에 관한 것이다.

고정 온 타임(Constant On Time, COT) 또는 히스테리틱 모드(hysteretic mode)의 자체 클럭킹(self-clocking) 직류 대 직류 전환기에 있어서, 펄스 폭 변조 신호의 생성은 출력 전압 상의 리플에 의하여 트리거 제어를 진행한다. 비교적 큰 리플은 회로의 안정성을 향상시킬 수 있으나, 전환기의 규격 범위를 초과할 수 있다. 이와 반대로, 비교적 작은 리플은 규격 요구는 만족시킬 수 있으나, 회로의 안정성에 영향을 미칠 수 있다. 그러므로, 작은 출력 전압 리플을 가지면서 또 회로의 안정성을 확보하는 것은 도전성이 있는 과제이다.

도1에 도시된 바와 같이, 종래의 COT 리플 조정기에서는 한 쌍의 고압측 부품 Q1과 저압측 부품 Q2이 상 노드 Phs를 통하여 전압 입력단 Vin과 접지단 GND 사이에 연결되고, 제어 회로(10)는 펄스 폭 변조 신호 UG 및 LG를 제공하여 각각 고압측 부품 Q1 및 저압측 부품 Q2을 제어하여 출력 전압 안정화 커패시턴스 Co에 대하여 충전하는 유도 전류 IL을 조절하여 나아가 출력 전압 Vout을 제어하며, 저항 R1 및 R2로 구성된 분압기는 출력 전압 Vout이 생성한 피드백 전압 Vfb1을 분압시켜 제어 회로(10)로 제공하고, 저항 R3은 출력 전압 안정화 커패시턴스 Co의 등가 직렬 저항(Effective Series Resistance; ESR)이다. 제어 회로(10)에 있어서, 오차 비교기(14)는 피드백 전압 Vfb1 및 기준 전압 Vref를 비교하여 비교 신호 Sc를 생성하고, 펄스 폭 변조 제어기(12)는 비교 신호 Sc에 의하여 펄스 폭 변조 신호 UG를 트리거시켜 고압측 부품 Q1을 제어하고, 인버터(16)은 신호 UG를 인버팅 시켜 펄스 폭 변조 신호 LG를 생성하여 저압측 부품 Q2를 제어한다. 펄스 폭 변조 제어기(12)에 있어서, 고정 시간 생성기(18)는 펄스 폭 변조 신호 UG의 고정 시간 Ton을 결정하고, 논리 제어기(22)는 비교 신호 Sc에 의하여 트리거 신호 St를 생성하여 클릭 회로(20)로 전송하여 펄스 폭 변조 신호 UG를 트리거시킨다.

도2는 도1의 회로의 오실로그래프로서, COT 리플 조정기의 작동 방식에 대해 설명하고 있다. 도1 및 도2에 도시된 바와 같이, 시간 t1일 때, 피드백 전압 Vfb1이 기준 신호 Vref보다 낮게 낮아지기 때문에 비교 신호 Sc는 높은 레벨로부터 낮은 레벨로 전환되고, 논리 제어기(22)는 이로써 트리거 신호 St를 생성하여 펄스 폭 변조 신호 UG를 트리거시켜 고압측 부품 Q1로 하여금 고정 시간 Ton을 턴온 시키도록 하고, 고압측 부품 Q1이 턴온되는 동안, 피드백 전압 Vfb1이 상승하고, 고정 시간 Ton이 종료된 후, 고압측 부품 Q1을 턴오프(turn off) 시키고 전압측 부품 Q2를 턴온시키며, 피드백 전압 Vfb1이 낮아지고, 피드백 전압 Vfb1이 다시 기준 전압 Vref보다 낮아질 때, 고압측 부품 Q1이 다시 고정 시간 Ton을 턴온시킨다. 이렇게 주기적으로 작동하여 COT 리플 조정기의 출력 전압 Vout으로 하여금 설정치에서 안정되도록 한다.

하지만, 만일 세라믹(ceramic) 커패시턴스를 출력 전압 안정화 커패시턴스 Co로 하는 바, 이의 등가 직렬 저항 R3이 아주 작아 출력 전압 Vout 및 피드백 전압 Vfb1의 리플이 아주 작고, 내지는 직류 신호로 간주할 수 있기 때문에, COT 리플 조정기는 거의 안정적인 상황 하에서 작동할 수 없다.

본 발명의 실시예는 리플 조정기로 하여금 작은 리플과 높은 회로 안정성을 갖도록 하는 제어 회로 및 방법을 제공할 수 있다.

본 발명의 실시예는 리플 조정기의 출력 전압 오프셋을 개선할 수 있는 제어 회로 및 방법을 제공할 수 있다.

본 발명의 실시예에 따른 리플 조정기 제어 회로는, 상 노드를 통하여 연결되는 고압측 부품과 저압측 부품을 포함하는 리플 조정기를 제어하고, 펄스 폭 변조 신호를 통해 출력 전압 안정화 커패시턴스에 대해 충전하는 유도 전류를 제어함으로써 출력 전압을 생성하는 리플 조정기 제어 회로에 있어서, 두 입력단이 구비되어 각각 기준 전압 및 상기 출력 전압과 관련되는 피드백 전압을 수신하며, 또한 하나의 출력단이 비교 신호를 제공하는 오차 비교기, 상기 오차 비교기에 연결되고 상기 비교 신호에 의하여 상기 펄스 폭 변조 신호를 트리거시키는 펄스 폭 변조 제어기, 상기 상 노드에 연결되고, 상기 상 노드의 전압에 의하여 상기 유도 전류와 동기화되고 상기 유도 전류와 동일한 위상을 갖는 리플 신호를 생성하여 상기 오차 비교기의 상기 두 입력단 중의 하나로 전송하는 리플 생성 회로, 및 상기 리플 생성 회로 및 상기 오차 비교기에 연결되고, 상기 리플 생성 회로로부터 상기 리플 신호의 진폭에 정비례하는 리플 정보를 취득하고 오프셋 제거 신호를 생성하여 상기 오차 비교기로 전송하고, 상기 출력 전압에서 상기 리플 신호로 인하여 생성되는 오프셋을 개선하는 오프셋 제거 회로를 포함할 수 있다.

본 발명의 실시예에 따른 리플 조정기 제어 방법은, 상 노드를 통하여 연결되는 고압측 부품과 저압측 부품을 포함하는 리플 조정기를 제어하고, 펄스 폭 변조 신호를 통해 출력 전압 안정화 캐퍼시턴스에 대해 충전하는 유도 전류를 제어함으로써 출력 전압을 생성하는 리플 조정기 제어 방법에 있어서, 기준 전압 및 상기 출력 전압과 관련된 피드백 전압을 비교하여 비교 신호를 생성하고, 상기 펄스 폭 변조 신호를 트리거시키는 단계, 상기 상 노드의 전압을 탐지하여 상기 유도 전류와 동기화되고 상기 유도 전류와 동일한 위상을 갖는 리플 신호를 생성하여 상기 기준 신호 또는 상기 피드백 전압 상에 중첩시키는 단계, 및 상기 리플 신호의 진폭과 정비례하는 리플 정보를 취득하고, 상기 리플 정보로써 오프셋 제거 신호를 생성하여 상기 출력 전압에서 상기 리플 신호에 의해 생성되는 오프셋을 개선하는 단계를 포함할 수 있다.

본 발명의 실시예에 따른 리플 조정기의 제어 회로는, 오차 비교기가 기준 전압 및 상기 리플 조정기의 출력 전압과 관련된 피드백 전압을 비교하여 비교 신호를 생성하고, 펄스 폭 변조 제어기가 상기 비교 신호에 의하여 펄스 폭 변조 신호를 트리거시켜 전기 유도 전류를 제어하며, 리플 생성 회로가 상기 유도 전류와 동기화되고 상기 유도 전류와 동일한 위상을 갖는 리플 신호를 제공하여 상기 기준 신호 또는 피드백 전압 상에 중첩시켜 회로 안정성을 향상시키고, 또한 오프셋 제거 회로가 상기 리플 생성 회로로부터 상기 리플 신호의 진폭에 정비례하는 리플 정보를 취득하고 오프셋 제거 신호를 생성하여 상기 오차 비교기로 전송하고 상기 출력 전압에서 상기 리플 신호로 인하여 생성되는 오프셋을 개선시킬 수 있다.

본 발명의 실시예에 따른 리플 조정기 제어 방법은, 기준 전압 및 상기 리플 조정기의 출력 전압과 관련된 피드백 전압을 비교하여 비교 신호를 생성하여, 펄스 폭 변조 신호를 트리거시켜 유도 전류를 제어하며, 상기 유도 전류와 동기화되고 상기 유도 전류와 동일한 위상을 갖는 리플 신호를 제공하여 상기 기준 신호 또는 상기 피드백 전압 상에 중첩시켜 회로 안정성을 향상시키고, 또한 상기 리플 신호의 진폭에 정비례하는 리플 정보를 취득하고 상기 리플 정보로써 오프셋 제거 신호를 생성하여 상기 출력 전압에서 상기 리플 신호에 의해 생성되는 오프셋을 개선시킬 수 있다.

도1은 종래 기술의 COT 리플 조정기를 나타내는 회로도이다.
도2는 도1의 회로의 오실로그래프이다.
도3은 본 발명의 실시예에 따른 제어 회로를 나타내는 회로도이다.
도4는 도3의 회로의 오실로그래프이다.
도5는 도3 에서의 리플 생성 회로의 실시예를 나타내는 회로도이다.
도6은 도3 에서의 오프셋 제거 회로의 실시예를 나타내는 회로도이다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하기로 한다. 다만, 첨부된 도면은 본 발명의 내용을 보다 쉽게 개시하기 위하여 설명되는 것일 뿐, 본 발명의 범위가 첨부된 도면의 범위로 한정되는 것이 아님은 이 기술분야의 통상의 지식을 가진 자라면 용이하게 알 수 있을 것이다.

또한, 명세서 전체에서, 어떤 부분이 다른 부분과 '연결'되어 있다고 할 때, 이는 '직접적으로 연결'되어 있는 경우뿐 아니라, 그 중간에 하나 이상의 다른 구성요소를 사이에 두고 '간접적으로 연결'되어 있는 경우도 포함된다. 또한, 어떤 부분이 어떤 구성요소를 '포함'한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 이외의 다른 구성요소를 제외한다는 의미가 아니라 이외의 다른 구성요소를 더 포함할 수 있다는 것을 의미한다.

도3은 도1의 회로를 기초로 하여 설계된 실시예로서, 그 중에서 출력 전압 안정화 커패시턴스 Co의 등가 직렬 저항 R3이 아주 작기 때문에 피드백 전압 Vfb1의 리플이 아주 작아 직렬 신호로 간주할 수 있는 바, 예를 들면, 도4의 오실로그래프(36)에 도시된 바와 같다. 도3의 제어 회로(10)에 있어서, 도1의 펄스 폭 변조 제어기(12), 오차 비교기(14) 및 인버터(16) 외에 리플 생성 회로(30) 및 오프셋 제거 회로(32)가 더 포함될 수 있다. 리플 생성 회로(30)는 상 노드 Phs의 전압에 의하여 전기 유도 전류 IL과 동기화되고 상기 유도 전류 IL과 동일한 위상을 갖는 리플 신호 Vripple를 생성하여 오차 비교기(14)의 양의 입력단으로 전송하고, 리플 신호 Vripple는 피드백 전압 Vfb1 상에 중첩되어 큰 리플을 가지는 피드백 전압 Vfb2를 생성하는 바, 도4의 오실로그래프(34)에 도시된 바와 같으며, 나아가 등가 직렬 저항 R3이 지나치게 작아 회로가 안정적이지 못한 문제를 해결한다. 기타 실시예에 있어서, 리플 신호 Vripple은 또한 오차 비교기(14)의 음의 입력단에 전송되어 기준 신호 Vref 상에 중첩되도록 할 수 있다. 도3의 COT 리플 제어기는 피드백 전압 Vfb2에 의하여 펄스 폭 변조 신호 UG를 트리거시키기 때문에, 회로가 안정적일 때, 도4의 오실로그래프(36)에 도시된 바와 같이, 피드백 전압 Vfb1은 기준 전압 Vref와 같지 않고 Vref+ΔV와 같으며, 그 중에서 ΔV는 리플 신호 Vripple의 진폭과 같은 바, 이는 출력 전압 Vout과 설정치 사이에 오프셋을 발생시키고, 이 오프셋 량은 비교적 정밀한 시스템에서는 규격 범위를 초과할 수 있다. 도3의 회로에 있어서, 리플 생성 회로(30)로부터 리플 신호 Vripple의 리플 정보 Sam을 취득할 수 있기 때문에, 오프셋 제거 회로(32)는 리플 정보 Sam에 의하여 오프셋 제거 신호 Soc를 생성하여 오차 비교기(14)로 전송하고 출력 전압 Vout에서의 리플 신호 Vripple에 의해 생성되는 오프셋을 개선하는 바, 그 중에서 리플 정보 Sam은 리플 신호 Vripple의 진폭 ΔV와 정비례한다. 오프셋 제거 신호 Soc는 오차 비교기(14)의 양의 입력단 또는 음의 입력단에 제공되어 피드백 전압 Vfb2 또는 기준 전압 Vref를 수평 이동시키거나, 또는 오차 비교기(14) 내부의 오프셋 파라미터를 조절할 수 있다.

도5는 리플 생성 회로(30)의 실시예로서, 그 중에서 저항 RA 및 커패시턴스 CA로 구성된 저역 필터(38)는 상 노드 Phs의 전압의 고주파 성분이 생성하는 신호 VA를 필터링 제거하고, 고압측 부품 Q1이 턴온되고 또 저압측 부품 Q2가 턴오프될 때, 상 노드 Phs의 전압은 Vin과 같고 또 저항 RA를 거쳐 커패시턴스 CA에 대하여 충전하고, 고압측 부품 Q1이 턴오프되고 또 저압측 부품 Q2가 턴온될 때, 커패시턴스 CA의 전하는 저항 RA를 거쳐 방전되기 때문에, 신호 VA는 삼각파와 유사하고 또 전기 유도 전류 IL과 동기화되고 동일한 위상을 갖는다. 저항 RB 및 커패시턴스 CB로 구성된 저역 필터(40)는 신호 VA의 교류 성분이 생성하는 신호 VB를 필터링 제거하고, 신호 VB는 신호 VA의 평균치이다. 트랜스컨덕턴스(42)는 양의 입력단 및 음의 입력단을 구비하여 각각 신호 VA 및 VB를 수신하고, 양자 사이의 차이값에 의하여 전기 유도 전류 IL과 동기화되고 상기 유도 전류 IL과 동일한 위상을 갖는 트랜스 전류 I1=gm*(VA-VB)를 생성하고, gm는 시스템 트랜스 증폭기(42)의 트랜스 계수이다. 저항 R4는 오차 비교기(14) 및 노드 Vfb1 사이에 연결되고, 트랜스 전류 I1이 생성하는 리플 신호 Vripple이 피드백 전압 Vfb1에 중첩되기 때문에 피드백 전압 Vfb2를 생성한다.

도5로부터 알 수 있는 바와 같이, 리플 신호 Vripple의 리플은 신호 VA 및 VB 사이의 전압 차에 gm*R4를 곱하여 생성된 것으로서, R4가 고정값이기 때문에, |gm*(VA-VB)|의 최대값 정보를 오프셋 제거 회로(32)에 전송하기만 하면 리플 신호 Vripple에 의해야 초래되는 오프셋 량을 감소시킬 수 있다. 도6은 오프셋 제거 회로(32)의 실시예로서, 그 중에서 전류 공급원(44)이 리플 정보 Sam에 의하여 오프셋 전류 I2=gm*VF를 제공하고, 그 중에서 VF는 |VA-VB|의 최대값과 정비례하며, 저항 RF는 오차 비교기(14)의 음의 입력단 및 기준 전압단 Vref 사이에 연결되고, 오프셋 전류 I2가 오프셋 제거 신호 Soc를 생성하여 기준 전압 Vref를 수평 이동시키기 때문에 나아가 출력 전압 Vout의 오프셋 량을 감소시킨다. 도5, 도5 및 도6에 도시된 바와 같이, 리플 신호 Vripple의 리플은 gm*R4*(VA-VB)와 같기 때문에, 피드백 전압 Vfb1과 기준 전압 Vref 사이의 오프셋 량 ΔV는 |0.5*gm*R4*(VA-VB)|의 최대값과 같으며, 만일 오프셋 제거 신호 Soc=I2*RF=ΔV를 설정하면, 출력 전압 Vout의 오프셋 량을 완전히 제거할 수 있다.

이상에서는 본 발명의 특정한 실시예에 대해서 도시하고 설명하였지만, 본 발명은 상술한 실시예에만 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 이하의 청구범위에 기재된 본 발명의 기술적 사상의 요지를 벗어나지 않는 범위에서 얼마든지 다양하게 변경하여 실시할 수 있을 것이다.

10: 제어 회로
12: 펄스 폭 변조 제어기
14: 오차 비교기
16: 인버터
18: 고정 시간 발생기
20: 클릭 회로
22: 논리 제어기
30: 리플 생성 회로
32: 오프셋 제거 회로
34: 피드백 전압 Vfb2
36: 피드백 전압 Vfb1
38: 저역 필터
40: 저역 필터
42: 트랜스컨덕턴스
44: 전류 공급원

Claims

상 노드를 통하여 연결되는 고압측 부품과 저압측 부품을 포함하는 리플 조정기를 제어하고, 펄스 폭 변조 신호를 통해 출력 전압 안정화 커패시턴스에 대해 충전하는 유도 전류를 제어함으로써 출력 전압을 생성하는 리플 조정기 제어 회로에 있어서,
두 입력단이 구비되어 각각 기준 전압 및 상기 출력 전압과 관련되는 피드백 전압을 수신하며, 또한 하나의 출력단이 비교 신호를 제공하는 오차 비교기;
상기 오차 비교기에 연결되고 상기 비교 신호에 의하여 상기 펄스 폭 변조 신호를 트리거시키는 펄스 폭 변조 제어기;
상기 상 노드에 연결되고, 상기 상 노드의 전압에 의하여 상기 유도 전류와 동기화되고 상기 유도 전류와 동일한 위상을 갖는 리플 신호를 생성하여 상기 오차 비교기의 상기 두 입력단 중의 하나로 전송하는 리플 생성 회로; 및
상기 리플 생성 회로 및 상기 오차 비교기에 연결되고, 상기 리플 생성 회로로부터 상기 리플 신호의 진폭에 정비례하는 리플 정보를 취득하고 오프셋 제거 신호를 생성하여 상기 오차 비교기로 전송하고, 상기 출력 전압에서 상기 리플 신호로 인하여 생성되는 오프셋을 개선하는 오프셋 제거 회로
를 포함하는 리플 조정기 제어 회로.
제1항에 있어서,
상기 리플 생성 회로는,
상기 상 노드에 연결되고, 상기 상 노드의 전압의 고주파 성분을 필터링 제거하며, 상기 유도 전류와 동기화되고 상기 유도 전류와 동일한 위상을 갖는 제1 신호를 생성하는 제1 저역 필터;
상기 제1 저역 필터에 연결되고, 상기 제1 신호의 교류 성분을 필터링 제거하여 제2 신호를 생성하는 제2 저역 필터;
상기 제1 및 제2 저역 필터와 연결되고, 상기 제1 및 제2 신호 사이의 차이값에 의하여 상기 유도 전류와 동기화되고 상기 유도 전류와 동일한 위상을 갖는 트랜스 전류를 생성하는 트랜스 증폭기; 및
상기 트랜스 증폭기에 연결되고 상기 트랜스 전류에 의하여 상기 리플 신호를 생성하는 저항
을 포함하는 리플 조정기 제어 회로.
제1항에 있어서,
상기 오프셋 제거 회로는 상기 오프셋 제거 신호를 상기 오차 비교기의 두 입력단 중의 하나로 전송하여 상기 기준 전압 또는 피드백 전압을 수평 이동시키는 리플 조정기 제어 회로.
제1항에 있어서,
상기 오프셋 제거 회로는 상기 오프셋 제거 신호를 상기 오차 비교기로 전송하여 상기 오차 비교기의 오프셋 파라미터를 조절하는 리플 조정기 제어 회로.
제1항에 있어서,
상기 오프셋 제거 회로는,
상기 리플 생성 회로에 연결되고, 상기 리플 정보를 기초로 하여 오프셋 전류를 제공하며, 상기 오프셋 전류는 상기 리플 신호의 진폭과 정비례하는 전류 공급원; 및
상기 전류 공급원에 연결되고, 상기 오프셋 전류에 의하여 상기 오프셋 제거 신호를 생성하는 저항
을 포함하는 리플 조정기 제어 회로.
상 노드를 통하여 연결되는 고압측 부품과 저압측 부품을 포함하는 리플 조정기를 제어하고, 펄스 폭 변조 신호를 통해 출력 전압 안정화 캐퍼시턴스에 대해 충전하는 유도 전류를 제어함으로써 출력 전압을 생성하는 리플 조정기 제어 방법에 있어서,
(A) 기준 전압 및 상기 출력 전압과 관련된 피드백 전압을 비교하여 비교 신호를 생성하고, 상기 펄스 폭 변조 신호를 트리거시키는 단계;
(B) 상기 상 노드의 전압을 탐지하여 상기 유도 전류와 동기화되고 상기 유도 전류와 동일한 위상을 갖는 리플 신호를 생성하여 상기 기준 신호 또는 상기 피드백 전압 상에 중첩시키는 단계; 및
(C) 상기 리플 신호의 진폭과 정비례하는 리플 정보를 취득하고, 상기 리플 정보로써 오프셋 제거 신호를 생성하여 상기 출력 전압에서 상기 리플 신호에 의해 생성되는 오프셋을 개선하는 단계
를 포함하는 리플 조정기 제어 방법.
제6항에 있어서,
상기 (B) 단계는,
상기 상 노드의 전압의 고주파 성분을 필터링 제거하고 상기 유도 전류와 동기화되고 상기 유도 전류와 동일한 위상을 갖는 제1 신호를 생성하는 단계;
상기 제1 신호의 교류 성분을 필터링 제거하고 제2 신호를 생성하는 단계; 및
상기 제1 및 제2 신호 사이의 차이값에 의하여 상기 리플 신호를 생성하는 단계
를 포함하는 리플 조정기 제어 방법.