KR101272365B1 - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

반도체 장치 및 반도체 장치의 제조 방법 Download PDF

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Abstract

본 발명의 과제는, 드레인―소스 사이의 리크 전류가 적고, 또한, 노멀리 오프의 반도체 장치를 제공하는 것이다.
기판 상에 형성된 불순물 원소를 포함하는 제1 반도체층과, 상기 제1 반도체층 상에 형성된 제2 반도체층과, 상기 제2 반도체층 상에 형성된 제3 반도체층과, 상기 제3 반도체층 상에 형성된 게이트 전극, 소스 전극 및 드레인 전극을 갖고, 상기 제2 반도체층에 있어서, 상기 게이트 전극의 바로 아래에는, 상기 제1 반도체층과 접하고, 상기 제1 반도체층에 포함되는 불순물 원소가 확산되어 있는 불순물 확산 영역이 형성되어 있고, 상기 불순물 원소는, 상기 불순물 확산 영역이 p형으로 되는 원소인 것을 특징으로 하는 반도체 장치에 의해 상기 과제를 해결한다.

Description

반도체 장치 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE AND FABRICATION METHOD}
본 발명은, 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이다.
질화물 반도체인 GaN, AlN, InN 등 또는, 이들의 혼정인 재료는, 넓은 밴드 갭을 갖고 있고, 고출력 전자 디바이스 또는 단파장 발광 디바이스 등으로서 이용되고 있다. 이 중, 고출력 디바이스로서는, 전계 효과형 트랜지스터(FET:Field-Effect Transistor), 특히, 고전자 이동도 트랜지스터(HEMT:High Electron Mobility Transistor)에 관한 기술이 개발되어 있다(예를 들면, 특허 문헌 1). 이러한 질화물 반도체를 이용한 HEMT는, 고출력·고효율 증폭기, 대전력 스위칭 디바이스 등에 이용된다.
이러한 질화물 반도체를 이용한 HEMT는, 기판 상에, 질화 알루미늄 갈륨/질화 갈륨(AlGaN/GaN) 헤테로 구조가 형성되어 있고, GaN층을 전자 주행층으로 하는 것이다. 또한, 기판으로서는, 사파이어, 실리콘 카바이드(SiC), 질화 갈륨(GaN), 실리콘(Si) 등의 기판이 이용된다.
질화물 반도체에 있어서, GaN은, 높은 포화 전자 속도나 넓은 밴드 갭을 갖고 있고, 높은 내압 특성을 얻을 수 있으므로, 우수한 전기적 특성을 갖고 있다. 또한, GaN은, 결정 구조가 울츠광형이므로, c축에 평행한 <0001> 방향으로 극성을 갖고 있고, 또한, AlGaN/GaN의 헤테로 구조를 형성한 경우에는, AlGaN층에는, AlGaN과 GaN의 격자 왜곡에 의한 피에조 분극이 여기된다. 이로 인해, 채널로 되는 계면에는, 고농도의 2DEG(Two-Dimensional Electron Gas:2차원 전자 가스)가 발생한다. 따라서, 이러한 GaN을 이용한 HEMT는, 고주파·전력용 디바이스로서 유망시되고 있다.
그런데 GaN을 이용한 HEMT에서는, 핀치 오프 전압 이하의 오프 상태에 있어서는, 게이트 전극의 바로 아래에 있어서의 전자 주행층의 하부를 지나, 드레인측으로부터 소스측으로 리크 전류가 발생하기 쉽다고 하는 문제점을 갖고 있다. 구체적으로는, 도 1에 도시하는 바와 같이, GaN을 이용한 HEMT는, 기판(911) 상에, 버퍼층(912), 전자 주행층(913), 전자 공급층(914)이 형성되어 있고, 전자 공급층(914) 상에, 게이트 전극(921), 소스 전극(922) 및 드레인 전극(923)이 형성되어 있다. 또한, 전자 주행층(913)은 GaN에 의해 형성되어 있고, 전자 공급층(914)은 AlGaN에 의해 형성되어 있어, 이에 의해, 전자 주행층(913)에 있어서, 전자 주행층(913)과 전자 공급층(914)의 계면 근방에는, 2DEG(913a)가 형성된다.
일반적으로는, 전자 주행층(913)은, 결정성을 확보하기 위해 두껍게 형성되지만, 전자 주행층(913)을 두껍게 형성하면, 게이트 전극(921)의 바로 아래에는, 게이트 전극(921)에 인가된 전압에 의한 전계가 미치치 못하고, 전자 주행층(913)의 하부에 리크 전류가 흐르기 쉬워진다. 즉, 게이트 전극(921)에 게이트 전압을 인가한 경우 등에 형성되는 공핍 영역(919)이 전자 주행층(913)의 하부에까지 넓어지지 않으므로, 전자 주행층(913)의 하부에 있어서 화살표로 나타내는 방향으로 리크 전류가 흐르기 쉬워진다. GaN을 이용한 HEMT를 고출력 증폭기에 이용한 경우에 있어서, 이러한 리크 전류가 증가하면, 증폭 효율이 저하되게 된다.
또한, GaN을 이용한 HEMT는, 일반적으로는, 고농도의 2DEG에 의해 노멀리 온으로 되기 쉽고, 노멀리 오프의 특성을 얻는 것이 어렵다고 하는 문제점도 있었다. 현재의 파워 일렉트로닉스 시장에 있어서 이용되고 있는 반도체 장치의 대부분은, 노멀리 오프이므로, 기존의 반도체 장치와의 친화성 등에서 볼 때, GaN을 이용한 HEMT에 있어서도, 노멀리 오프인 것이 강하게 요구되고 있다.
이로 인해, 리크 전류를 억제하는 방법으로서는, GaN 등에 의해 형성되는 전자 주행층(913)의 두께를 얇게 하는 방법이나, 전자 주행층(913)의 하부에 Mg나 Fe 등의 억셉터로 되는 불순물을 도프하고, 전자 주행층(913)의 하부를 고저항화하는 방법이 개시되어 있다(예를 들면, 비특허 문헌 1). 또한, 노멀리 오프에 대해서는, Mg를 도핑한 저저항 p형 GaN층을 전자 공급층과 게이트 전극의 사이에 형성하고, 저저항 p형 GaN층으로부터 공급되는 홀에 의해 게이트 전극의 바로 아래에 있어서의 2DEG의 발생을 억제하는 방법 등이 개시되어 있다(예를 들면, 특허 문헌 2).
일본 특허 출원 공개 제2002-359256호 공보 일본 특허 출원 공개 제2010-135641호 공보
Journal of Crystal Growth 248 (2003) 513
그러나 원하는 결정성을 확보하면서, 전자 주행층(913)의 두께를 얇게 하는 것은 극히 곤란하고, 반대로, 온 저항을 증대시키게 되는 문제점을 갖고 있다. 또한, 도 2에 도시하는 바와 같이, 전자 주행층(913) 아래에, p형으로 되는 불순물 원소인 Mg 등을 도프한 p―GaN층(931)을 형성한 경우에는, Mg 등은 GaN 내를 확산하기 쉬우므로, p―GaN층(931)에 도프되어 있는 Mg가 전자 주행층(913) 내를 확산한다. 이와 같이 전자 주행층(913) 내를 Mg가 확산함으로써, 전자 주행층(913) 내에는 Mg가 확산한 확산 영역(913b)이 형성되므로, 전자 주행층(913)에 있어서의 2DEG의 농도나, 이동도가 저하되고, HEMT에 있어서의 특성이 저하되게 된다. 또한, 도 2는 전자 주행층(913) 내를 Mg가 확산함으로써, 2DEG가 소실된 상태의 것을 도시하고 있다.
이로 인해, 반도체 재료로서 GaN 등의 질화물 반도체를 이용한 반도체 장치에 있어서, 드레인―소스 사이에 있어서의 리크 전류를 억제할 수 있어, 노멀리 오프로 할 수 있는 반도체 장치 및 반도체 장치의 제조 방법이 요구되고 있다.
본 실시 형태의 일 관점에 따르면, 기판 상에 형성된 불순물 원소를 포함하는 제1 반도체층과, 상기 제1 반도체층 상에 형성된 제2 반도체층과, 상기 제2 반도체층 상에 형성된 제3 반도체층과, 상기 제3 반도체층 상에 형성된 게이트 전극, 소스 전극 및 드레인 전극을 갖고, 상기 제2 반도체층에 있어서, 상기 게이트 전극의 바로 아래에는, 상기 제1 반도체층과 접하고, 상기 제1 반도체층에 포함되는 불순물 원소가 확산되어 있는 불순물 확산 영역이 형성되어 있고, 상기 불순물 원소는, 상기 불순물 확산 영역이 p형으로 되는 원소인 것을 특징으로 한다.
또한, 본 실시 형태의 다른 일 관점에 따르면, 기판 상에, 불순물 원소를 포함하는 제1 반도체층을 형성하는 공정과, 상기 제1 반도체층 상에, 개구부를 갖는 성장 제어층을 형성하는 공정과, 상기 개구부에 있어서 노출되어 있는 상기 제1 반도체층 및 상기 성장 제어층 상에, 제2 반도체층을 형성하는 공정과, 상기 제2 반도체층 상에, 제3 반도체층을 형성하는 공정과, 상기 제3 반도체층 상에, 게이트 전극, 소스 전극 및 드레인 전극을 형성하는 공정을 갖고, 상기 성장 제어층에 있어서의 상기 개구부는, 상기 게이트 전극의 바로 아래에 형성되는 것이며, 상기 불순물 원소는, 상기 제2 반도체층이 p형으로 되는 원소인 것을 특징으로 한다.
개시한 반도체 장치 및 반도체 장치의 제조 방법에 따르면, 반도체 재료로서 GaN 등의 질화물 반도체를 이용한 반도체 장치에 있어서, 드레인―소스 사이에 있어서의 리크 전류를 억제할 수 있어, 노멀리 오프로 할 수 있다.
도 1은 종래의 GaN을 이용한 HEMT의 설명도 (1).
도 2는 종래의 GaN을 이용한 HEMT의 설명도 (2).
도 3은 제1 실시 형태에 있어서의 반도체 장치의 구조도.
도 4는 제1 실시 형태에 있어서의 반도체 장치의 제조 방법의 공정도 (1).
도 5는 제1 실시 형태에 있어서의 반도체 장치의 제조 방법의 공정도 (2).
도 6은 제1 실시 형태에 있어서의 반도체 장치의 제조 방법의 공정도 (3).
도 7은 제2 실시 형태에 있어서의 반도체 장치의 구조도.
도 8은 제2 실시 형태에 있어서의 반도체 장치의 제조 방법의 설명도.
도 9는 제3 실시 형태에 있어서의 반도체 장치의 구조도.
도 10은 제4 실시 형태에 있어서의 디스크리트 패키지된 반도체 디바이스의 설명도.
도 11은 제4 실시 형태에 있어서의 전원 장치의 회로도.
도 12는 제4 실시 형태에 있어서의 고출력 증폭기의 구조도.
실시하기 위한 형태에 대해, 이하에 설명한다. 또한, 동일한 부재 등에 대해서는, 동일한 부호를 부여하여 설명을 생략한다.
〔제1 실시 형태〕
(반도체 장치)
제1 실시 형태에 있어서의 반도체 장치에 대해, 도 1에 기초하여 설명한다. 본 실시 형태에 있어서의 반도체 장치는, Si 등의 기판(11) 상에, AlN 등에 의해 형성되는 버퍼층(12), 제1 반도체층인 p형으로 되는 불순물 원소가 도프되어 있는 p형층(13)이 형성되어 있다. p형층(13) 상에는, 게이트 전극(21)의 바로 아래에 개구부(31)를 갖는 AlN 등에 의해 형성되는 성장 제어층(14)이 형성되어 있고, p형층(13) 및 성장 제어층(14) 상에는, 제2 반도체층으로 되는 p형 확산 영역(15) 및 전자 주행층(16)이 형성되어 있다. 즉, 게이트 전극(21)의 바로 아래에 형성되는 개구부(31)에 있어서 노출되어 있는 p형층(13) 상에는, p형 확산 영역(15)이 형성되고, p형 확산 영역(15) 및 성장 제어층(14) 상에는, 전자 주행층(16)이 형성되어 있다. 또한, 본 실시 형태에 있어서, 게이트 전극(21)의 바로 아래라 함은, 전자 공급층(17) 또는 전자 주행층(16) 등을 개재한 게이트 전극(21)이 형성되는 영역 아래의 영역을 포함하는 것이다. 또한, 전자 주행층(16) 상에는, 제3 반도체층으로 되는 전자 공급층(17)이 형성되어 있고, 전자 공급층(17) 상에는, 게이트 전극(21), 소스 전극(22) 및 드레인 전극(23)이 형성되어 있다. 전자 주행층(16)은 GaN에 의해 형성되어 있고, 전자 공급층(17)은 AlGaN에 의해 형성되어 있고, 이에 의해, 전자 주행층(16)에 있어서, 전자 주행층(16)과 전자 공급층(17)의 계면 근방에는 2DEG(16a)가 형성된다. p형층(13)에는 GaN에 p형으로 되는 불순물 원소로서 Mg가 도프되어 있고, 이 위에 GaN을 결정 성장시킴으로써, p형층(13)이 노출되어 있는 성장 제어층(14)의 개구부(31)로부터, p형층(13)에 포함되어 있는 Mg가 도입되어 p형 확산 영역(15)이 형성된다. 이로 인해, p형 확산 영역(15)을 불순물 확산 영역이라고 기재하는 경우가 있다. 또한, 전자 주행층(16)은, 성장 제어층(14) 상에 형성되므로, Mg가 도입되는 일은 없다. 따라서 전자 주행층(16)은, Mg를 포함하지 않는 GaN에 의해 형성된다. 또한, p형층(13)은, AlGaN에 p형으로 되는 불순물 원소가 도프된 것이어도 된다.
이와 같이, 게이트 전극(21)의 바로 아래로 되는 p형층(13) 상에 p형 확산 영역(15)을 형성함으로써, p형 확산 영역(15)의 바로 위, 즉, 게이트 전극(21)의 바로 아래에 있어서는, 2DEG(16a)에 있어서의 전자는 거의 존재하지 않게 되어, 노멀리 오프로 할 수 있다. 또한, p형 확산 영역(15)은 고저항화되어 있으므로, 게이트 전극(21)의 바로 아래로 되는 전자 주행층(16)의 하층에 p형 확산 영역(15)을 형성함으로써, 드레인 전극(23)으로부터 소스 전극(22)으로 흐르는 리크 전류를 억제할 수 있다. 또한, 성장 제어층(14)은, AlGaN, InAlN, SiOx, SiN 등의 다른 질화물에 의해 형성해도 된다.
(반도체 장치의 제조 방법)
다음으로, 도 4∼도 6에 기초하여, 제1 실시 형태에 있어서의 반도체 장치의 제조 방법에 대하여 설명한다.
우선, 도 4의 (a)에 도시하는 바와 같이, 기판(11) 상에, 버퍼층(12) 및 p형층(13)을 MOVPE(Metal Organic Vapor Phase Epitaxy)법에 의해 에피택셜 성장시킴으로써 형성한다. 이때, Al의 원료 가스에는 TMA(트리메틸 알루미늄)가 이용되고, Ga의 원료 가스에는 TMG(트리메틸 갈륨)가 이용되고, N의 원료 가스에는 NH3(암모니아)가 이용된다. 또한, 불순물 원소로서 도프되는 Mg의 원료 가스에는 Cp2Mg(시클로펜타디에닐 마그네슘)가 이용된다. 또한, 이들의 원료 가스는, 수소(H2)를 캐리어 가스로 하여 MOVPE 장치의 반응로에 공급된다.
기판(11)은, 사파이어, Si, SiC 등에 의해 형성되어 있고, 기판(11)에의 리크 전류를 방지하기 위해서는, 저항이 높은 재료에 의해 형성된 기판을 이용하는 것이 바람직하다. 또한, 본 실시 형태에서는, 기판(11)은, Si에 의해 형성된 기판이 이용되고 있다.
기판(11)을 수 분간, 수소 분위기 중에서 열처리를 행한 후에, 버퍼층(12)을 형성한다. 버퍼층(12)은, 최초에 AlN에 의해 형성되는 층을 형성하고, 이후, AlGaN에 의해 형성되는 층을 형성한다. 기판(11)에 기인하는 전위를 저감하기 위해서는, 버퍼층(12)의 막 두께는 두꺼울수록 바람직하지만, 크랙의 발생을 방지하기 위해서는, 너무 두껍게 형성하지 않는 쪽이 바람직하다. 따라서, 버퍼층(12)의 막 두께는, 200∼1000㎚가 바람직하다. 또한, 이러한 구조 이외에도, GaN/AlN을 교대로 형성한 주기 구조를 갖는 초격자 버퍼나, AlN으로부터 GaN에 이르기까지 Al의 조성비를 변화시킨 조성 경사 구조에 의해 형성해도 된다. 또한, 버퍼층(12)을 형성할 때의 온도는, 약 1000℃이다.
버퍼층(12) 상에는, p형층(13)을 형성한다. p형층(13)은, GaN에 불순물 원소로서 Mg가 도프된 것이며, 막 두께가 100∼300㎚로 되도록 형성되어 있다. 또한, 과잉으로 Mg를 도프한 경우, p형층(13) 및 p형층(13) 상에 형성되는 전자 주행층(16) 등에 있어서 결정성이 열화되므로, Mg가 도핑되는 농도는, 5×1017∼5×1019㎝－3가 바람직하다. 본 실시 형태에서는, 1×1019㎝－3의 농도의 Mg가 도프되어 있다. 또한, 본 실시 형태에서는, p형 불순물로서 Mg의 경우에 대해 설명하고 있지만, p형으로 되는 것이면 다른 불순물 원소여도 된다.
다음으로, 도 4의 (b)에 도시하는 바와 같이, p형층(13) 상에 성장 제어층(14)을 형성하기 위한 AlN막(14a)을 형성한다. 구체적으로는, MOVPE, 스퍼터링 등에 의해, AlN막(14a)을 형성한다. MOVPE에 의해 AlN막(14a)을 형성할 때, 500∼800℃의 성장 온도에서 AlN막(14a)을 형성한다. 일반적으로, p형층(13) 및 후술하는 전자 주행층(16) 및 전자 공급층(17)을 MOVPE에 의해 형성하는 경우에는, 성장 온도가 약 1000℃, 또는, 그 이상의 온도에서 형성되지만, AlN막(14a)은, 이 온도보다도 낮은 온도에서 형성된다. 이와 같이, AlN막(14a)은, 통상적인 성막 온도보다도 낮은 온도에서 형성되므로, 특별히, 저온 성장 AlN(LT―AlN:Low Temperature AlN)이라고도 칭해지고 있다. 이와 같이 저온에서 AlN막(14a)을 형성함으로써, 형성되는 AlN막(14a)은 다결정 상태의 막으로 된다. 또한, 형성되는 AlN막(14a)은, 다결정 상태의 막이어도 되고 아몰퍼스 상태의 막이어도 된다. 또한, 형성되는 AlN막(14a)의 막 두께는, 5∼50㎚이다.
다음으로, 도 5의 (a)에 도시하는 바와 같이, AlN막(14a)에 개구부(31)를 형성함으로써, 성장 제어층(14)을 형성한다. 구체적으로는, AlN막(14a)의 전체면에 포토레지스트를 도포하고, 노광 장치에 의한 노광, 현상을 행함으로써, 개구부(31)에 개구를 갖는 도시하지 않은 레지스트 패턴을 형성한다. 이후, RIE(Reactive Ion Etching) 등에 의해, 레지스트 패턴이 형성되어 있지 않은 영역의 AlN막(14a)을 제거하고, 또한, 유기 용제 등에 의해 레지스트 패턴을 제거한다. 이에 의해, AlN에 의해 형성되는 성장 제어층(14)을 형성할 수 있다.
다음으로, 도 5의 (b)에 도시하는 바와 같이, 성장 제어층(14)이 형성되어 있는 면에, MOVPE에 의해 p형 확산 영역(15) 및 전자 주행층(16)을 형성하고, 또한, 전자 주행층(16) 상에 전자 공급층(17)을 형성한다. p형 확산 영역(15) 및 전자 주행층(16)은, 모두 GaN을 결정 성장시킴으로써 형성되어 있다. p형 확산 영역(15) 및 전자 주행층(16)을 형성하고 있는 GaN은, 최초에, 성장 제어층(14)이 형성되어 있지 않은 p형층(13)이 노출되어 있는 개구부(31)에 있어서, p형층(13)에 있어서의 불순물 원소인 Mg를 도입하면서 성장하고, p형 확산 영역(15)이 형성된다. 일반적으로, GaN은 성장 모드가 2차원적으로 되기 쉽고, 두껍게 성막할수록 평탄한 막이 얻어지기 쉬운 것이 알려져 있다. 그러나 형성되는 p형 확산 영역(15)은 성장 제어층(14)이 형성되어 있지 않은 영역에만 형성되어 있는 것이 바람직하므로, 3차원 성장이 지배적으로 되는 조건, 예를 들면, 압력이 높은 조건 등에 의해 형성한다. p형 확산 영역(15)이 원하는 막 두께로 되도록 형성한 후에는, GaN이 2차원적으로 성장하는 조건에 의해 전자 주행층(16)을 형성한다. 이때, 전위 등에 기인한 2DEG(16a)에 있어서의 전자 밀도의 저하나, 이동도의 저하를 피하기 위해, 전자 주행층(16)은, 막 두께가 500∼1000㎚로 되도록 형성한다. 이에 의해, 게이트 전극(21)의 바로 아래로 되는 성장 제어층(14)의 개구부(31)에 있어서 노출되어 있는 p형층(13) 상에는 p형 확산 영역(15)이 형성되고, p형 확산 영역(15) 및 성장 제어층(14) 상에는, GaN에 의한 전자 주행층(16)이 형성된다. 또한, 본 실시 형태에 있어서는, p형 확산 영역(15)은, 전자 주행층(16)의 표면보다 수 100㎚ 아래에, p형 확산 영역(15)과 전자 주행층(16)의 계면이 위치하도록 형성되어 있다. 또한, 성장 제어층(14)은, 상술한 Mg의 확산을 방지함과 함께, 성장 제어층(14) 상에 형성되는 전자 주행층(16)을 형성할 때의 성장 핵 형성층으로서의 기능도 갖고 있다.
이후, 전자 주행층(16) 상에는, 전자 공급층(17)이 형성되지만, 전자 공급층(17)은, AlGaN의 막 두께가 약 20㎚로 되도록 형성한다. 전자 공급층(17)은, 격자 부정합에 의한 결정성의 열화를 피하기 위해, 전자 공급층(17)을 AlXGa1 － XN으로 나타낸 경우에, X의 값이 0.3 이하로 되도록 형성되어 있다.
다음으로, 도 6에 도시하는 바와 같이, 전자 공급층(17) 상에, 게이트 전극(21), 소스 전극(22) 및 드레인 전극(23)을 형성한다. 구체적으로는, 전자 공급층(17) 상에 포토레지스트를 도포하고, 노광 장치에 의한 노광, 현상을 행함으로써, 소스 전극(22) 및 드레인 전극(23)이 형성되는 영역에 개구를 갖는 도시하지 않은 레지스트 패턴을 형성한다. 이후, 진공 증착 등의 성막 방법에 의해 금속막을 성막한 후, 유기 용제 등에 침지시킴으로써 레지스트 패턴 상에 형성되어 있는 금속막을 레지스트 패턴과 함께 제거한다. 이에 의해, 소스 전극(22) 및 드레인 전극(23)을 형성한다. 다음으로, 재차, 전자 공급층(17) 상에 포토레지스트를 도포하고, 노광 장치에 의한 노광, 현상을 행함으로써, 게이트 전극(21)이 형성되는 영역에 개구를 갖는 도시하지 않은 레지스트 패턴을 형성한다. 이후, 진공 증착 등의 성막 방법에 의해 금속막을 성막한 후, 유기 용제 등에 침지시킴으로써 레지스트 패턴 상에 형성되어 있는 금속막을 레지스트 패턴과 함께 제거한다. 이에 의해, 게이트 전극(21)을 형성한다.
이상에 의해, 본 실시 형태에 있어서의 반도체 장치인 GaN을 이용한 HEMT를 제조할 수 있다.
〔제2 실시 형태〕
(반도체 장치)
다음으로, 제2 실시 형태에 있어서의 반도체 장치에 대해, 도 7에 기초하여 설명한다. 본 실시 형태에 있어서의 반도체 장치는, 게이트 전극 근방에 게이트 리세스를 형성한 구조의 것이다.
구체적으로는, 본 실시 형태에 있어서의 반도체 장치는, Si 등의 기판(11) 상에, AlN 등에 의해 형성되는 버퍼층(12), 제1 반도체층인 p형으로 되는 불순물 원소가 도프되어 있는 p형층(13)이 형성되어 있다. p형층(13) 상에는, 게이트 전극(21)의 바로 아래에 개구부(31)를 갖는 AlN 등에 의해 형성되는 성장 제어층(14)이 형성되어 있고, p형층(13) 및 성장 제어층(14) 상에는, 제2 반도체층으로 되는 p형 확산 영역(15) 및 전자 주행층(16)이 형성되어 있다. 즉, 게이트 전극(21)의 바로 아래로 되는 개구부(31)에 있어서 노출되어 있는 p형층(13) 상에는, p형 확산 영역(15)이 형성되고, p형 확산 영역(15) 및 성장 제어층(14) 상에는, 전자 주행층(16)이 형성되어 있다. 또한, 전자 주행층(16) 상에는, 제3 반도체층으로 되는 전자 공급층(17)이 형성되어 있고, 전자 공급층(17)의 표면에는, 게이트 전극(21)이 형성되는 영역에 오목 형상의 게이트 리세스(131)가 형성되어 있다. 게이트 전극(21)은, 게이트 리세스(131)의 내부를 포함하는 영역의 전자 주행층(17) 등의 상에 형성되어 있고, 소스 전극(22) 및 드레인 전극(23)은 전자 공급층(17) 상에 형성되어 있다. 전자 주행층(16)은 GaN에 의해 형성되어 있고, 전자 공급층(17)은 AlGaN에 의해 형성되어 있고, 이에 의해, 전자 주행층(16)에 있어서, 전자 주행층(16)과 전자 공급층(17)의 계면 근방에는 2DEG(16a)가 형성된다. p형층(13)에는 GaN에 p형으로 되는 불순물 원소로서 Mg가 도프되어 있고, 이 위에 GaN을 결정 성장시킴으로써, p형층(13)이 노출되어 있는 성장 제어층(14)의 개구부(31)로부터, p형층(13)에 포함되는 Mg가 도입되어 p형 확산 영역(15)이 형성된다. 이로 인해, p형 확산 영역(15)을 불순물 확산 영역으로 기재하는 경우가 있다. 또한, 전자 주행층(16)은, 성장 제어층(14) 상에 형성되므로, Mg가 도입되는 일은 없다. 따라서, 전자 주행층(16)은, Mg를 포함하지 않는 GaN에 의해 형성할 수 있다.
이와 같이, 게이트 전극(21)의 바로 아래로 되는 p형층(13) 상에 p형 확산 영역(15)을 형성함으로써, p형 확산 영역(15)의 바로 위, 즉, 게이트 전극(21)의 바로 아래에 있어서는, 2DEG(16a)에 있어서의 전자는 거의 존재하지 않게 되어, 노멀리 오프로 할 수 있다. 또한, 본 실시 형태에서는, 게이트 리세스(131)가 형성되어 있으므로, 한층 더 노멀리 오프로 되기 쉽다. 또한, p형 확산 영역(15)은 고저항화되어 있으므로, 게이트 전극(21)의 바로 아래로 되는 전자 주행층(16)의 하층에 p형 확산 영역(15)을 형성함으로써, 드레인 전극(23)으로부터 소스 전극(22)으로 흐르는 리크 전류를 억제할 수 있다.
(반도체 장치의 제조 방법)
다음으로, 제2 실시 형태에 있어서의 반도체 장치의 제조 방법에 대해 설명한다. 본 실시 형태에 있어서의 반도체 장치의 제조 방법은, 제1 실시 형태에 있어서의 도 5의 (b)까지 형성한 후, 게이트 리세스(131)를 형성한다.
구체적으로는, 제1 실시 형태에 있어서의 반도체 장치의 제조 방법의 도 4의 (a)∼도 5의 (b)에 도시되는 공정과 마찬가지의 공정에 의해, 도 5의 (b)에 도시하는 것을 제작한 후, 도 8의 (a)에 도시되는 바와 같이, 전자 공급층(17)의 표면에 오목 형상의 게이트 리세스(131)를 형성한다. 게이트 리세스(131)는, 전자 공급층(17)의 표면에 있어서, 게이트 전극(21)이 형성되는 영역에 형성된다. 구체적으로는, 전자 공급층(17)의 표면에 포토레지스트를 도포하고, 노광 장치에 의한 노광, 현상을 행함으로써, 게이트 리세스(131)가 형성되는 영역에 개구를 갖는 도시하지 않은 레지스트 패턴을 형성한다. 이후, RIE 등에 의해, 레지스트 패턴이 형성되어 있지 않은 영역의 전자 주행층(17)을 원하는 깊이까지 제거함으로써 게이트 리세스(131)를 형성한다. 이후, 유기 용제 등에 의해 레지스트 패턴을 제거한다.
다음으로, 도 8의 (b)에 도시하는 바와 같이, 전자 공급층(17) 상에 게이트 전극(21), 소스 전극(22) 및 드레인 전극(23)을 형성한다. 구체적으로는, 전자 공급층(17) 상에 포토레지스트를 도포하고, 노광 장치에 의한 노광, 현상을 행함으로써, 소스 전극(22) 및 드레인 전극(23)이 형성되는 영역에 개구를 갖는 도시하지 않은 레지스트 패턴을 형성한다. 이후, 진공 증착 등의 성막 방법에 의해 금속막을 성막한 후, 유기 용제 등에 침지시킴으로써 레지스트 패턴 상에 형성되어 있는 금속막을 레지스트 패턴과 함께 제거한다. 이에 의해, 소스 전극(22) 및 드레인 전극(23)을 형성한다. 다음으로, 재차, 전자 공급층(17) 상에 포토레지스트를 도포하고, 노광 장치에 의한 노광, 현상을 행함으로써, 게이트 전극(21)이 형성되는 영역에 개구를 갖는 도시하지 않은 레지스트 패턴을 형성한다. 이때, 게이트 전극(21)이 전자 공급층(17)의 표면에 형성되어 있는 게이트 리세스(131)의 내부 등에 형성되도록 위치 정렬을 행한다. 즉, 게이트 전극(21)이 형성되는 레지스트 패턴의 개구에는, 게이트 리세스(131)가 노출되도록 위치 정렬을 행하고 레지스트 패턴을 형성한다. 이후, 진공 증착 등의 성막 방법에 의해 금속막을 성막한 후, 유기 용제 등에 침지시킴으로써 레지스트 패턴 상에 형성되어 있는 금속막을 레지스트 패턴과 함께 제거한다. 이에 의해, 게이트 전극(21)을 형성한다.
이상에 의해, 본 실시 형태에 있어서의 반도체 장치인 GaN을 이용한 HEMT를 제조할 수 있다. 또한, 상기 이외의 내용에 대해서는, 제1 실시 형태와 마찬가지이다.
〔제3 실시 형태〕
다음으로, 제3 실시 형태에 있어서의 반도체 장치에 대해, 도 9에 기초하여 설명한다. 본 실시 형태에 있어서의 반도체 장치는, 전자 공급층(17) 상에 게이트 절연막으로 되는 절연막(140)이 형성되어 있는 구조의 것이다. 이러한 절연막(140)을 형성함으로써, 게이트 리크 전류를 줄일 수 있다. 절연막(140)으로서는, 예를 들면, Al2O3(산화 알루미늄) 등이 이용된다.
본 실시 형태에 있어서의 반도체 장치는, 제1 실시 형태에 있어서의 도 5의 (b)까지 형성한 것의 전자 공급층(17) 상에, 소스 전극(22) 및 드레인 전극(23)을 형성하고, 이후, 게이트 절연막으로 되는 절연막(140)을 형성한다. 절연막(140)의 형성 방법으로서는, CVD(Chemical Vapor Deposition), ALD(Atomic Layer Deposition), 스퍼터링 등을 들 수 있다.
이후, 절연막(140) 상의 소정의 영역, 즉, 절연막(140) 상으로서, p형 확산 영역(15)이 형성되어 있는 영역 상에, 게이트 전극(21)을 형성한다.
이에 의해, 본 실시 형태에 있어서의 반도체 장치를 제조할 수 있다.
또한, 상기 이외의 내용은, 제1 실시 형태와 마찬가지이다. 또한, 본 실시 형태는, 제2 실시 형태에 있어서의 반도체 장치에 있어서도 적용할 수 있다.
〔제4 실시 형태〕
다음으로, 제4 실시 형태에 대해 설명한다. 본 실시 형태는, 반도체 디바이스, 전원 장치 및 고주파 증폭기이다.
본 실시 형태에 있어서의 반도체 디바이스는, 제1 내지 제3 실시 형태에 있어서의 어느 하나의 반도체 장치를 디스크리트 패키지한 것이며, 이와 같이 디스크리트 패키지된 반도체 디바이스에 대해, 도 10에 기초하여 설명한다. 또한, 도 10은 디스크리트 패키지된 반도체 장치의 내부를 모식적으로 도시하는 것이며, 전극의 배치 등에 대해서는, 제1 내지 제3 실시 형태에서 나타낸 것과는 다르다.
최초에, 제1 내지 제3 실시 형태에 있어서 제조된 반도체 장치를 다이싱 등에 의해 절단함으로써, GaN계의 반도체 재료의 HEMT의 반도체 칩(410)을 형성한다. 이 반도체 칩(410)을 리드 프레임(420) 상에, 땜납 등의 다이 어태치제(430)에 의해 고정한다. 또한, 이 반도체 칩(410)은, 제1 내지 제3 실시 형태에 있어서의 반도체 장치에 상당하는 것이다.
다음으로, 게이트 전극(411)을 게이트 리드(421)에 본딩 와이어(431)에 의해 접속하고, 소스 전극(412)을 소스 리드(422)에 본딩 와이어(432)에 의해 접속하고, 드레인 전극(413)을 드레인 리드(423)에 본딩 와이어(433)에 의해 접속한다. 또한, 본딩 와이어(431, 432, 433)는 Al 등의 금속 재료에 의해 형성되어 있다. 또한, 본 실시 형태에 있어서는, 게이트 전극(411)은 게이트 전극 패드이며, 제1 내지 제3 실시 형태에 있어서의 반도체 장치의 게이트 전극(21)과 접속되어 있다. 또한, 소스 전극(412)은 소스 전극 패드이며, 제1 내지 제3 실시 형태에 있어서의 반도체 장치의 소스 전극(22)과 접속되어 있다. 또한, 드레인 전극(413)은 드레인 전극 패드이며, 제1 내지 제3 실시 형태에 있어서의 반도체 장치의 드레인 전극(23)과 접속되어 있다.
다음으로, 트랜스퍼 몰드법에 의해 몰드 수지(440)에 의한 수지 밀봉을 행한다. 이와 같이 하여, GaN계의 반도체 재료를 이용한 HEMT의 디스크리트 패키지되어 있는 반도체 디바이스를 제작할 수 있다.
다음으로, 본 실시 형태에 있어서의 전원 장치 및 고주파 증폭기에 대해 설명한다. 본 실시 형태에 있어서의 전원 장치 및 고주파 증폭기는, 제1 내지 제3 실시 형태에 있어서의 반도체 장치 중 어느 하나를 이용한 전원 장치 및 고주파 증폭기이다.
우선, 도 11에 기초하여, 본 실시 형태에 있어서의 전원 장치에 대해 설명한다. 본 실시 형태에 있어서의 전원 장치(460)는, 고압의 1차측 회로(461), 저압의 2차측 회로(462) 및 1차측 회로(461)와 2차측 회로(462)의 사이에 배설되는 트랜스포머(463)를 구비하고 있다. 1차측 회로(461)는, 교류 전원(464), 소위 브릿지 정류 회로(465), 복수의 스위칭 소자(도 11에 나타내는 예에서는 4개)(466) 및 하나의 스위칭 소자(467) 등을 구비하고 있다. 2차측 회로(462)는, 복수의 스위칭 소자(도 11에 나타내는 예에서는 3개)(468)를 구비하고 있다. 도 11에 나타내는 예에서는, 제1 내지 제3 실시 형태에 있어서의 반도체 장치를 1차측 회로(461)의 스위칭 소자(466 및 467)로서 이용하고 있다. 또한, 1차측 회로(461)의 스위칭 소자(466 및 467)는, 노멀리 오프의 반도체 장치인 것이 바람직하다. 또한, 2차측 회로(462)에 있어서 이용되고 있는 스위칭 소자(468)는 실리콘에 의해 형성되는 통상적인 MISFET(metal insulator semiconductor field effect transistor)를 이용하고 있다.
다음으로, 도 12에 기초하여, 본 실시 형태에 있어서의 고주파 증폭기에 대해 설명한다. 본 실시 형태에 있어서의 고주파 증폭기(470)는, 예를 들면, 휴대 전화의 기지국용 파워 앰프에 적용해도 된다. 이 고주파 증폭기(470)는, 디지털·프리 디스토션 회로(471), 믹서(472), 파워 앰프(473) 및 방향성 결합기(474)를 구비하고 있다. 디지털·프리 디스토션 회로(471)는, 입력 신호의 비선형 왜곡을 보상한다. 믹서(472)는, 비선형 왜곡이 보상된 입력 신호와 교류 신호를 믹싱한다. 파워 앰프(473)는, 교류 신호와 믹싱된 입력 신호를 증폭시킨다. 도 12에 나타내는 예에서는, 파워 앰프(473)는, 제1 내지 제3 실시 형태에 있어서의 반도체 장치를 갖고 있다. 방향성 결합기(474)는, 입력 신호나 출력 신호의 모니터링 등을 행한다. 도 12에 나타내는 회로에서는, 예를 들면, 스위치의 절환에 의해, 믹서(472)에 의해 출력 신호를 교류 신호와 믹싱하여 디지털·프리 디스토션 회로(471)에 송출하는 것이 가능하다.
이상, 실시 형태에 대해 상술하였지만, 특정한 실시 형태에 한정되는 것은 아니고, 특허청구의 범위에 기재된 범위 내에 있어서, 다양한 변형 및 변경이 가능하다.
상기한 설명에 관해, 또한 이하의 부기를 개시한다.
(부기 1)
기판 상에 형성된 불순물 원소를 포함하는 제1 반도체층과,
상기 제1 반도체층 상에 형성된 제2 반도체층과,
상기 제2 반도체층 상에 형성된 제3 반도체층과,
상기 제3 반도체층 상에 형성된 게이트 전극, 소스 전극 및 드레인 전극을 갖고,
상기 제2 반도체층에 있어서, 상기 게이트 전극의 바로 아래에는, 상기 제1 반도체층과 접하고, 상기 제1 반도체층에 포함되는 불순물 원소가 확산되어 있는 불순물 확산 영역이 형성되어 있고,
상기 불순물 원소는, 상기 불순물 확산 영역이 p형으로 되는 원소인 것을 특징으로 하는 반도체 장치.
(부기 2)
상기 불순물 원소는, Mg인 것을 특징으로 하는 부기 1에 기재된 반도체 장치.
(부기 3)
상기 불순물 확산 영역은, 상기 제3 반도체층과는 접하고 있지 않은 것을 특징으로 하는 부기 1 또는 2에 기재된 반도체 장치.
(부기 4)
상기 제1 반도체층과 상기 제2 반도체층의 사이에는, 상기 게이트 전극이 형성되는 영역의 바로 아래에 개구부를 갖는 성장 제어층이 형성되어 있는 것을 특징으로 하는 부기 1 내지 3 중 어느 하나에 기재된 반도체 장치.
(부기 5)
상기 성장 제어층은, AlN, AlGaN, InAlN, SiOx, SiN 중 어느 하나를 포함하는 것에 의해 형성되어 있는 것을 특징으로 하는 부기 4에 기재된 반도체 장치.
(부기 6)
상기 성장 제어층은, 다결정 또는 아몰퍼스인 것을 특징으로 하는 부기 4 또는 5에 기재된 반도체 장치.
(부기 7)
상기 성장 제어층의 막 두께는, 5∼50㎚인 것을 특징으로 하는 부기 4 내지 6 중 어느 하나에 기재된 반도체 장치.
(부기 8)
상기 제1 반도체층에 도프되어 있는 p형으로 되는 불순물 원소의 농도는, 5×1017∼5×1019㎝－3인 것을 특징으로 하는 부기 1 내지 7 중 어느 하나에 기재된 반도체 장치.
(부기 9)
상기 제1 반도체층은, p형으로 되는 불순물 원소를 포함하는 GaN 또는 AlGaN에 의해 형성되어 있는 것인 것을 특징으로 하는 부기 1 내지 8 중 어느 하나에 기재된 반도체 장치.
(부기 10)
상기 제2 반도체층은, GaN을 포함하는 재료에 의해 형성되어 있는 것을 특징으로 하는 부기 1 내지 9 중 어느 하나에 기재된 반도체 장치.
(부기 11)
상기 제3 반도체층은, AlGaN을 포함하는 재료에 의해 형성되어 있는 것을 특징으로 하는 부기 1 내지 10 중 어느 하나에 기재된 반도체 장치.
(부기 12)
상기 제3 반도체층에 있어서, 상기 게이트 전극이 형성되는 영역에는 오목 형상의 게이트 리세스가 설치되어 있고, 상기 게이트 전극은, 상기 게이트 리세스의 내부를 포함하는 영역에 형성되어 있는 것을 특징으로 하는 부기 1 내지 11 중 어느 하나에 기재된 반도체 장치.
(부기 13)
상기 제3 반도체층과 상기 게이트 전극의 사이에는, 절연막이 형성되어 있는 것을 특징으로 하는 부기 1 내지 12 중 어느 하나에 기재된 반도체 장치.
(부기 14)
부기 1 내지 13 중 어느 하나에 기재된 반도체 장치를 갖는 것을 특징으로 하는 전원 장치.
(부기 15)
부기 1 내지 13 중 어느 하나에 기재된 반도체 장치를 갖는 것을 특징으로 하는 증폭기.
(부기 16)
기판 상에, 불순물 원소를 포함하는 제1 반도체층을 형성하는 공정과,
상기 제1 반도체층 상에, 개구부를 갖는 성장 제어층을 형성하는 공정과,
상기 개구부에 있어서 노출되어 있는 상기 제1 반도체층 및 상기 성장 제어층 상에, 제2 반도체층을 형성하는 공정과,
상기 제2 반도체층 상에, 제3 반도체층을 형성하는 공정과,
상기 제3 반도체층 상에, 게이트 전극, 소스 전극 및 드레인 전극을 형성하는 공정을 갖고, 상기 성장 제어층에 있어서의 상기 개구부는, 상기 게이트 전극의 바로 아래에 형성되는 것이며,
상기 불순물 원소는, 상기 제2 반도체층이 p형으로 되는 원소인 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 17)
상기 불순물 원소는, Mg인 것을 특징으로 하는 부기 16에 기재된 반도체 장치의 제조 방법.
(부기 18)
상기 제1 반도체층, 상기 제2 반도체층 및 상기 제3 반도체층은, MOVPE에 의해 형성되는 것인 것을 특징으로 하는 부기 16 또는 17에 기재된 반도체 장치의 제조 방법.
(부기 19)
상기 성장 제어층은, 상기 제1 반도체층, 상기 제2 반도체층 및 상기 제3 반도체층을 형성할 때의 온도보다도 낮은 온도에 의해 형성되는 것을 특징으로 하는 부기 16 내지 18 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 20)
상기 제2 반도체층은, 상기 성장 제어층의 상기 개구부에 있어서 노출되어 있는 상기 제1 반도체층 상으로부터, 최초에 결정 성장하는 것인 것을 특징으로 하는 부기 16 내지 19 중 어느 하나에 기재된 반도체 장치의 제조 방법.
11 : 기판
12 : 버퍼층
13 : p형층(제1 반도체층)
14 : 성장 제어층
15 : p형 확산 영역
16 : 전자 주행층(제2 반도체층)
16a : 2DEG
17 : 전자 공급층(제3 반도체층)
21 : 게이트 전극
22 : 소스 전극
23 : 드레인 전극
31 : 개구부

Claims (10)

  1. 기판 상에 형성된 불순물 원소를 포함하는 제1 반도체층과,
    상기 제1 반도체층 상에 형성된 제2 반도체층과,
    상기 제2 반도체층 상에 형성된 제3 반도체층과,
    상기 제3 반도체층 상에 형성된 게이트 전극, 소스 전극 및 드레인 전극을 갖고,
    상기 제2 반도체층에 있어서, 상기 게이트 전극의 바로 아래에는, 상기 제1 반도체층과 접하고, 상기 제1 반도체층에 포함되는 불순물 원소가 확산되어 있는 불순물 확산 영역이 형성되어 있고,
    상기 불순물 원소는, 상기 불순물 확산 영역이 p형으로 되는 원소인 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 불순물 원소는, Mg인 것을 특징으로 하는 반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 반도체층과 상기 제2 반도체층 사이에는, 상기 게이트 전극이 형성되는 영역의 바로 아래에 개구부를 갖는 성장 제어층이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서,
    상기 성장 제어층은, AlN, AlGaN, InAlN, SiOx, SiN 중 어느 하나를 포함하는 것에 의해 형성되어 있는 것을 특징으로 하는 반도체 장치.
  5. 제1항 또는 제2항에 있어서,
    상기 제1 반도체층은, p형으로 되는 불순물 원소를 포함하는 GaN 또는 AlGaN에 의해 형성되어 있는 것인 것을 특징으로 하는 반도체 장치.
  6. 제1항 또는 제2항에 있어서,
    상기 제2 반도체층은, GaN을 포함하는 재료에 의해 형성되어 있는 것을 특징으로 하는 반도체 장치.
  7. 제1항 또는 제2항에 있어서,
    상기 제3 반도체층에 있어서, 상기 게이트 전극이 형성되는 영역에는 오목 형상의 게이트 리세스가 설치되어 있고, 상기 게이트 전극은, 상기 게이트 리세스의 내부를 포함하는 영역에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  8. 기판 상에, 불순물 원소를 포함하는 제1 반도체층을 형성하는 공정과,
    상기 제1 반도체층 상에, 개구부를 갖는 성장 제어층을 형성하는 공정과,
    상기 개구부에 있어서 노출되어 있는 상기 제1 반도체층 및 상기 성장 제어층 상에, 제2 반도체층을 형성하는 공정과,
    상기 제2 반도체층 상에, 제3 반도체층을 형성하는 공정과,
    상기 제3 반도체층 상에, 게이트 전극, 소스 전극 및 드레인 전극을 형성하는 공정
    을 갖고, 상기 성장 제어층에 있어서의 상기 개구부는, 상기 게이트 전극의 바로 아래에 형성되는 것이며,
    상기 불순물 원소는, 상기 제2 반도체층이 p형으로 되는 원소인 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제8항에 있어서,
    상기 불순물 원소는, Mg인 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제8항 또는 제9항에 있어서,
    상기 제1 반도체층, 상기 제2 반도체층 및 상기 제3 반도체층은, MOVPE에 의해 형성되는 것인 것을 특징으로 하는 반도체 장치의 제조 방법.
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