KR101264754B1 - 임프린트 리소그래피 및 직접 기록 기술을 사용하는디바이스 제조 방법 - Google Patents

임프린트 리소그래피 및 직접 기록 기술을 사용하는디바이스 제조 방법 Download PDF

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Abstract

본 발명은 제조 방법, 뿐만 아니라 집적 회로 제조 방법을 제공한다. 제조 방법은 무엇보다도 임프린트 리소그래피를 사용하여 기판에 대해 하나 이상의 제1 유형의 디바이스를 형성하는 단계와, 직접 기록 기술을 사용하여 기판에 대해 하나 이상의 제2 유형의 디바이스를 형성하는 단계를 포함할 수 있다.
Figure R1020077024192
임프린트 리소그래피, 기판, 나노 스케일 디바이스, 유전층, 직접 기록 기술, 도전성 피처, 정렬 마크

Description

임프린트 리소그래피 및 직접 기록 기술을 사용하는 디바이스 제조 방법{A METHOD FOR MANUFACTURING A DEVICE USING IMPRINT LITHOGRAPHY AND DIRECT WRITE TECHNOLOGY}
본 발명은 일반적으로 제조 방법에 관한 것이고, 더 구체적으로는 임프린트 리소그래피 기술 및 직접 기록(direct write) 기술 양자 모두를 사용하는 제조 방법에 관한 것이다.
광학 리소그래피 기술이 현재 대부분의 마이크로전자 디바이스를 제조하는데 사용된다. 그러나, 이들 방법은 분해능에 있어서 한계에 도달하고 있다. 서브-미크론(sub-micron) 스케일 리소그래피가 마이크로전자 산업에 있어 중요한 프로세스가 되어 왔다. 서브-미크론 스케일 리소그래피의 사용은 칩 상에 더 소형의 더 치밀하게 패킹된 전자 회로에 대한 증가된 요구에 제조업자가 부합할 수 있게 한다. 마이크로전자 산업은 약 50nm 이하인 구조체를 추구하는 것으로 기대된다. 또한, 무엇보다도 광학 전자 및 자기 저장 장치의 분야에서 나노미터 스케일 리소그래피의 적용이 발현되고 있다. 예를 들면, 평방인치 당 테라바이트 정도의 광결정 및 고밀도 패터닝된 자기 메모리는 100 나노미터 이하 스케일 리소그래피를 필요로 할 수 있다.
50nm 이하 구조체를 제조하기 위해, 광 리소그래피 기술은 광의 매우 짧은 파장(예를 들면, 약 13.2nm)의 사용을 필요로 할 수 있다. 이들 짧은 파장에서, 다수의 통상의 재료는 광학적으로 투명하지 않고 따라서 이미징 시스템(imaging system)은 일반적으로 복잡한 반사 광학 소자를 사용하여 구성되어야 한다. 더욱이, 이들 파장에서 충분한 출력 강도를 갖는 광원을 얻는 것이 곤란하다. 이러한 시스템은 상당히 고가일 수 있는 매우 복잡한 설비 및 프로세스를 유도한다. 고분해능 e-빔 리소그래피 기술은 매우 정밀하지만 고용량의 상업적 적용에 너무 느리고 따라서 사용되지 않아야 한다는 것이 당 기술 분야에서 또한 고려된다.
다수의 임프린트 리소그래피 기술이 고분해능 패터닝을 위한 종래의 포토리소그래피에 대한 저가의 고용량 제조 대안으로서 연구되고 있다. 임프린트 리소그래피 기술은 이들이 기판 상의 필름에 표면 기복(relief)을 복제하도록 토포그래피(topography)를 포함하는 템플릿(예를 들면, 임프린트 몰드)을 사용하는 점에서 유사하다. 불행하게도, 이들 템플릿은 제조 비용이 높고 장기간 사용에 의해 열화되는 경향이 있다.
따라서, 상술한 단점을 경험하지 않는 임프린트 리소그래피를 사용하는 디바이스 제조 방법이 당 기술 분야에 요구된다.
종래 기술의 상술한 결점을 해결하기 위해, 본 발명은 제조 방법, 뿐만 아니라 집적 회로 제조 방법을 제공한다. 제조 방법은 무엇보다도 임프린트 리소그래피를 사용하여 기판에 대해 하나 이상의 제1 유형의 디바이스를 형성하는 단계와, 직접 기록 기술을 사용하여 기판에 대해 하나 이상의 제2 유형의 디바이스를 형성하는 단계를 포함할 수 있다.
대안 실시예에서, 본 발명은 집적 회로 제조 방법을 제공한다. 집적 회로 제조 방법은, 이에 한정되는 것은 아니지만, 임프린트 리소그래피를 사용하여 기판에 대해 나노 스케일 디바이스를 형성하는 단계와, 나노 스케일 디바이스에 대해 유전층을 형성하는 단계와, 직접 기록 기술을 사용하여 유전층 내에, 유전층 상에 또는 유전층에 대해 도전성 피처(feature)를 형성하는 단계를 포함할 수 있고, 도전성 피처는 나노 스케일 디바이스의 적어도 일부에 접촉한다.
상기에는 당 기술 분야의 숙련자들이 이어지는 본 발명의 상세한 설명을 더 양호하게 이해할 수 있도록 본 발명의 바람직한 및 대안적인 특징을 개략 설명하였다. 본 발명의 부가의 특징은 본 발명의 청구범위의 요지를 형성하는 이하의 설명에 설명되어 있다. 당 기술 분야의 숙련자들은 본 발명의 동일 목적을 실행하기 위해 다른 구조를 설계하거나 수정하기 위한 기초로서 개시된 개념 및 특정 실시예를 즉시 사용할 수 있다는 것을 이해할 수 있을 것이다. 당 기술 분야의 숙련자들은 또한 이러한 등가의 구조가 본 발명의 사상 및 범주로부터 일탈하지 않는다는 것을 이해할 수 있을 것이다.
본 발명의 더 완전한 이해를 위해, 이하에 첨부 도면과 함께 취한 이하의 설명을 참조한다.
도 1은 본 발명의 원리에 따른 디바이스 제조 방법의 흐름도.
도 2 내지 도 7은 다른 실시예에서 어떠한 방식으로 본 발명의 원리에 따른 디바이스를 제조할 수 있는지를 도시하는 평면도.
도 8은 본 발명의 원리에 따라 구성된 하나 이상의 능동 디바이스 및 도전성 피처를 합체한 집적 회로(IC)의 단면도.
본 발명은 임프린트 리소그래피 기술 분야의 현재 상태가 임프린트를 위해 매우 소면적 몰드를 필요로 하고 이 소면적 몰드는 더 큰 디바이스를 임프린트하는데 반복적으로 이용되는 인식에 적어도 부분적으로 기초한다. 이 인식에 기초하여, 본 발명은 임프린트 리소그래피를 수행하는 동안 임프린트 몰드의 과도한 사용이 시간 경과에 따라 임프린트 몰드를 열화시키고 따라서 교체할 필요가 있다는 것을 더 인식한다. 임프린트 몰드 자체의 비용 및/또는 임프린트 몰드의 재수리(refurbishment), 뿐만 아니라 이러한 몰드를 제조하는데 요구되는 시간에 기인하여, 현재 몰드의 사용을 감소시키는 것이 요구된다.
이 인식에 의거하여, 본 발명은 임프린트 리소그래피 프로세스가 임프린트 리소그래피 프로세스를 사용하여 성취 가능한 고분해능 패터닝을 특히 요구하는 이들 피처를 제조하는데만 사용되면 임프린트 리소그래피 및 따라서 임프린트 몰드의 사용이 특히 감소될 수 있다는 것을 인식하였다. 따라서, 임프린트 리소그래피는 고분해능을 요구하는 이들 피처를 제조하는데 사용될 수 있고, 더 적은 분해능 프로세스가 낮은 분해능을 요구하는 이들 피처를 제조하는데 사용될 수 있다. 따라서, 본 발명은 임프린트 리소그래피가 제1 유형의 디바이스(예를 들면, 나노 스케일 디바이스)를 제조하는데 사용될 수 있고 직접 기록 기술이 제2 유형의 디바이스(예를 들면, 마이크로 스케일 디바이스)를 제조하는데 사용될 수 있다는 것을 인식한다. 임프린트 리소그래피 프로세스의 감소된 사용이 제공되면, 신규한 몰드의 형성(generating) 및/또는 더 오래된 몰드의 재생(refurbishing)을 위한 요구가 상당히 감소된다.
도 1을 참조하면, 본 발명의 원리에 따른 디바이스 제조 방법의 흐름도(100)가 도시되어 있다. 도 1의 흐름도(100)는 시작 단계(110)로 개시된다. 단계 120에서, 임프린트될 기판이 얻어질 수 있다. 기판은 웨이퍼 레벨에 위치된 층 또는 웨이퍼 레벨의 위 또는 아래에 위치된 층을 포함하는 마이크로전자, 광전자, 나노 기술 또는 다른 유사한 디바이스에 위치된 임의의 층일 수 있다. 예를 들면, 기판은 강성 또는 가요성 기판을 포함하는 반도체 기판, 유전 기판, 광학 기판, 나노 기술 기판 등일 수 있고, 본 발명의 범위 내에 있다.
단계 120에서 기판을 얻은 후에, 하나 이상의 제1 유형의 디바이스가 예를 들면 단계 130 내지 160을 사용하여 임프린트 리소그래피를 사용하여 기판 상에 형성될 수 있다. 예를 들면, 단계 130에서, 레지스트가 기판의 표면 상에 분배될 수 있다. 일 실시예에서, 레지스트는 저점성 실리콘 함유 모노머일 수 있다. 그러나, 임프린트 리소그래피 분야의 숙련자들은 다른 유형의 재료가 레지스트에 사용될 수 있다는 것을 이해한다.
그 후에, 투명 임프린트 몰드가 레지스트와 접촉하게 될 수 있다. 예를 들면 무엇보다도 이형층으로 덮여진 용융 실리카 표면을 포함하는 투명 임프린트 몰드가 레지스트의 얇은층으로 서서히 가압될 수 있다. 따라서, 레지스트는 완전하 지 않다면 실질적으로 임프린트 몰드 내에 형성된 패턴을 충전해야 한다.
그 후에, 단계 140에서, 투명 임프린트 몰드 및 그 내부의 레지스트는 자외선(UV) 광원에 노출될 수 있다. 예를 들면, 투명한 임프린트 몰드 및 레지스트는 블랭킷 UV 광원에 노출될 수 있고, UV 광원은 레지스트를 중합화하고 경화한다. 임프린트 리소그래피 분야의 숙련자들은 레지스트를 중합화하고 경화하는데 필요한 조건을 또한 이해한다.
레지스트를 중합화한 후에, 임프린트 몰드는 단계 150에서 기판으로부터 분리되어 레지스트 내에 임프린트 몰드의 복제본(replica)을 남겨둘 수 있다. 유리한 실시예에서, 기판으로부터의 임프린트 몰드의 분리는 임프린트 몰드의 정확한 복제본을 남겨둔다. 따라서, 기판으로부터의 임프린트 몰드의 분리시에, 패턴(예를 들면, 회로 패턴)이 기판 상에 잔류하는 레지스트에 잔류한다. 간략하게 상술한 이형층은 기판으로부터의 임프린트 몰드의 이형을 지원하는 것을 보조한다. 기판으로부터의 임프린트 몰드의 제거 후에, 짧은 에칭, 예를 들면 짧은 할로겐 에칭이 미배출(undisplaced) 경화 레지스트를 제거하는데 사용될 수 있다.
그 후에, 단계 160에서, 임프린트 몰드를 제거한 후에 잔류하는 레지스트는 기판 상에 하나 이상의 제1 유형의 디바이스를 에칭하고, 퇴적하거나 다른 방식으로 형성하는데 사용될 수 있다. 예를 들면, 제조업자의 요구에 따라서, 잔류하는 패터닝된 레지스트는 하나 이상의 능동 디바이스 및 더 구체적으로는 하나 이상의 나노 스케일 능동 디바이스를 기판 상에 형성하는데 사용될 수 있다.
당 기술 분야의 숙련자들에게 이해되는 바와 같이, 임프린트 리소그래피(상 술한 바와 같은)는 통상의 광학 리소그래피 및 EUV 리소그래피에 비해 다수의 중요한 장점을 갖는다. 전형적인 포토리소그래피 분해능 식에서의 파라미터(k1, NA 및 람다)는 임프린트 리소그래피에는 관련되지 않는데, 이는 이 기술이 축소 렌즈를 사용하지 않기 때문이다. 임프린트 리소그래피의 연구는 분해능이 템플릿 제조 프로세스의 분해능의 직접적인 함수인 템플릿 상의 패턴 분해능에 의해서만 제한되는 것으로 나타나 있다.
단계 160에서 기판 상에 하나 이상의 제1 유형의 디바이스를 형성한 후에, 하나 이상의 제2 유형의 디바이스가 예를 들면 단계 170 내지 180을 사용하여 기판 상에 형성될 수 있다. 도 1의 흐름도(100)에서, 단계 170은 단계 160에서 형성된 하나 이상의 제1 유형의 디바이스 상에 재료층, 예를 들면 유전층을 형성하는 것으로 이루어진다. 두께 및 그와 연관된 또는 그의 제조와 연관된 임의의 다른 특성을 포함할 수 있는 재료를 포함하는 재료층은 본 발명의 범주 내에 있으면서 매우 다양할 수 있다. 따라서, 더 이상 상세히는 여기서 설명되지 않는다.
그 후에, 단계 180에서, 하나 이상의 제2 유형의 피처(features)가 재료층에 또는 그 상부에 직접 기록될 수 있다. 예를 들면, 임의의 직접 기록 기술이 하나 이상의 제2 유형의 피처(예를 들면, 도전성 피처)를 형성하는데 사용될 수 있다. 무엇보다도, 전자 빔 또는 레이저 빔을 사용하는 직접 기록 기술은 도전성 피처를 형성하는데 사용될 수 있다. 부가적으로, 직접 기록 기술은 기록 프로세스 중에 래스터(raster) 또는 벡터 스캔 프로세스를 사용할 수 있다. 더욱이, 다중 빔 직접 기록 프로세스가 사용될 수 있다. 마찬가지로, 렌즈 시스템을 통해 타겟으로 조명을 반사하는 마이크로전자 기계 시스템(MEMS) 미러 디바이스에 의해 제어되는 패턴 전사를 포함하는 마스크리스(mask-less) 리소그래피 기술이 또한 사용될 수 있다. 직접 기록 기술의 분야의 숙련자들은 재료층 내에, 또는 재료층에 또는 재료층위에 대해 하나 이상의 제2 유형의 피처를 직접 기록하는데 사용될 수 있는 무수히 많은 다양한 프로세스를 이해한다. 이 제조 단계에서, 프로세스는 이전 단계로 복귀되고 따라서 이들 단계의 하나 이상을 반복하거나 또는 대안적으로 단계 190에서 중단될 수 있다.
단계 130 내지 160에 대해 설명된 하나 이상의 제1 유형의 디바이스를 형성하기 위해 임프린트 리소그래피를 사용하기 위한 프로세스는 단지 임프린트 리소그래피의 일 실시예이다. 마찬가지로, 단계 170 내지 180에 대해 설명된 하나 이상의 제2 유형의 디바이스를 형성하는데 사용된 직접 기록 기술은 단지 사용될 수 있는 직접 기록 기술의 일 실시예이다. 당 기술 분야의 숙련자들은 제1 유형 및 제2 유형 각각의 하나 이상의 디바이스를 형성하는데 사용될 수 있는 다른 임프린트 리소그래피 프로세스 및 직접 기록 프로세스를 이해한다. 따라서, 본 발명은 임의의 특정 임프린트 리소그래피 프로세스 또는 직접 기록 프로세스에 한정되어서는 안 된다.
이제, 도 1을 간략하게 참조하면서 도 2 내지 도 7을 참조하면, 본 발명의 원리에 따라 다른 실시예에서 어떠한 방식으로 디바이스(200)를 제조하는지를 도시하는 평면도가 도시되어 있다. 도 2는 단계 120에서 얻어질 수 있는 기판과 같은 기판(210)의 평면도를 도시한다. 도시된 바와 같이, 기판(210)은 무엇보다도 웨이 퍼 레벨에 위치된 층 또는 웨이퍼 레벨의 위 또는 아래에 위치된 층을 포함하는 마이크로전자, 광전자, 나노 기술 또는 다른 유사 디바이스에 위치된 임의의 층일 수 있다.
기판(210) 상의 또는 기판 내의 공지의 위치에 선택적으로 위치된 것은 정렬 마크(220)일 수 있다. 정렬 마크(220)는 도 2의 실시예에 도시된 바와 같이, 기판(210) 상부의 또는 기판 상의 또는 기판 내의 정확한 위치에 이후에 형성되는 피처를 위치설정하는데 사용된 범용 정렬 마크이다. 도시된 실시예에서, 기판(210)은 3개의 정렬 마크를 구비한다. 그러나, 정렬 기술 분야의 숙련자들은 임의의 수의 범용 정렬 마크가 사용될 수 있고 본 발명의 범주 내에 있다는 것을 이해한다. 일 실시예에서, 전체 필드 마스크 작업이 정렬 마크(220)를 포함할 수 있는 몇몇 초기층 또는 층들을 배치하는데 사용될 수 있다.
이제, 도 3을 참조하면, 기판(210)에 대해 하나 이상의 제1 유형의 디바이스를 형성한 후의 도 2의 디바이스(200)가 도시되어 있다. 예를 들면, 단계 130 내지 160(상술됨)이 기판(210)에 대해 하나 이상의 디바이스를 형성하는데 사용될 수 있다. 이들 단계는 이미 논의되었기 때문에, 더 이상 상세하게는 설명되지 않을 것이다.
도 3의 예시적인 실시예에서, 단계 130 내지 160에 설명된 프로세스는 기판(210) 상에 다수의 상이한 구역(320)을 제공하도록 반복되고, 다수의 상이한 구역(320) 각각은 하나 이상의 제1 유형의 디바이스를 갖는다. 예를 들면, 도 3에서, 단계 130 내지 160은 16회 반복되어 16개의 상이한 구역(320)을 생성한다. 이 단계 및 반복 프로세스는 일반적으로 하나 이상의 제1 유형의 디바이스를 형성하는데 사용된 몰드(310) 필드 크기의 한계의 함수이다. 예측될 수 있는 바와 같이, 정렬 마크(220)는 상이한 구역(320)을 위치설정하는데 사용될 수 있다.
도 3에 또한 도시된 바와 같이, 상이한 구역(320) 각각은 국부 정렬 마크(330)를 갖는 것이 유리할 수 있다. 당 기술 분야의 숙련자들이 이해할 수 있는 바와 같이, 국부 정렬 마크(330)는 이후에 형성되는 피처가 상이한 구역(320) 및 더 구체적으로는 내부에 위치된 하나 이상의 디바이스에 대해 정확하게 위치설정될 수 있게 한다. 이는 상이한 구역의 위치설정이 정렬 마크(220)로부터 매우 다양할 수 있기 때문에 도 3에 대해 설명된 단계 및 반복 프로세스에 대해 특히 유리하다.
이제, 도 4를 참조하면, 기판(210)에 대해, 더 구체적으로는 하나 이상의 제1 유형의 디바이스에 대해 유전층(410)을 형성한 후의 도 3의 디바이스(200)가 도시되어 있다. 유전층(410)은 상술된 단계 170에서 형성된 재료층과 유사할 수 있다. 따라서, 두께 및 그와 연관된 또는 그의 제조와 연관된 임의의 다른 특성을 포함할 수 있는 재료를 포함하는 유전층(410)은 본 발명의 범주 내에 있으면서 매우 다양할 수 있다. 그러나, 도시된 실시예에서, 유전층(410)은 레벨간(interlevel) 유전층 재료이다.
이제, 도 5를 참조하면, 유전층(410)에 대해 레지스트층(510)을 형성한 후의 도 4의 디바이스(200)가 도시되어 있다. 주어진 실시예에서, 레지스트층(510)은 유전층(410)의 상부에 블랭킷 퇴적된다. 레지스트층(510)은 직접 기록 시스템과 함께 사용하기 위해 공지된 임의의 레지스트층일 수 있다. 따라서, 직접 기록 기 술 분야의 숙련자들은 레지스트층(510)과 관련된 상세를 이해할 수 있을 것이다.
이제, 도 6을 참조하면, 레지스트층(510)에 직접 기록 기술을 적용한 후의 도 5의 디바이스(200)가 도시되어 있다. 예를 들면, 본 실시예에서, 레지스트층(510)은 그에 적용되는 레지스트층(510)의 부분의 재료 특성을 변경시키도록 구성된 전자 빔이 인가될 수 있다. 그 후에, 직접 기록 신호에 노출된 레지스트의 블랭킷 층(510)이 현상될 수 있다. 본 실시예에서, 레지스트의 블랭킷 층(510)의 현상은 레지스트(510)에 개구(610)를 남겨둔다. 본 실시예에서, 레지스트 내의 개구(610)는 하나 이상의 제2 유형의 디바이스, 예를 들면 하나 이상의 도전성 피처에 대응될 수 있다. 그러나, 다른 직접 기록 기술이 개구(610)를 형성하는데 사용될 수 있다는 것을 주목해야 한다. 따라서, 본 발명은 도 6에 대해 설명된 직접 기록 기술에 한정되는 것은 아니다.
당 기술 분야의 숙련자들은 직접 기록 기술이 국부 정렬 마크(330)를 검출하는 능력을 가질 수 있거나 가질 가능성이 있다는 것을 이해한다. 따라서, 직접 기록 기술은 이들 국부 정렬 마크(330)에 기초하여 기록 중에 국부 정렬 조정을 수행할 수 있어야 한다. 당 기술 분야의 숙련자들에게 이해될 수 있는 바와 같이, 임프린트 리소그래피 단계가 몇몇 국부 정렬 문제점을 유도할 수 있고 이는 이어서 직접 기록 기술에 의해 무시될 수 있기 때문에 이 프로세스의 중요한 장점이다.
이제 도 7을 참조하면, 패터닝된 레지스트층(510) 상부 및 개구(610) 내부에 금속화의 블랭킷 층을 형성한 후의 도 6의 디바이스(200)가 도시되어 있다. 그 상부가 금속화된 패터닝된 레지스트층(510)이 이어서 제거되어 최종적으로 도전성 피 처(710)를 생성할 수 있다. 상술한 바와 같이, 도전성 피처(710)는 직접 기록 기술을 사용하여 레지스트층(510)에 형성된 개구(610)에 대응한다. 도전성 피처(710)는, 당 기술 분야의 숙련자들에게 이해될 수 있는 바와 같이, 트레이스, 상호 접속부 및 트레이스와 상호 접속부의 조합체일 수 있고, 본 발명의 범주 내에 있다. 도 5 내지 도 7에 대해 설명된 프로세스는 단계 180에 대해 상술된 프로세스와 다소 유사하다.
본 발명의 대안 실시예에서, 도전성 피처(710)는 파이롤리틱 프로세스(Pyrolytic process)를 사용하여 형성될 수 있다. 예를 들면, 일 실시예에서, 선택적인 레이저광 파장을 흡수하는 유기 염료가, 이후에 레이저 광에 노출되는 금속 유기 필름의 구역에서 레이저 광의 흡수를 향상시키기 위해 레이저 노광에 앞서 금속 유기 용액에 첨가될 수 있다. 노출된 구역에서의 증가된 광 흡수는 노출된 금속의 적어도 부분적인 열분해(pyrolysis)를 초래한다. 레이저 열분해에 노출되지 않은 금속 유기 필름의 구역은 용제 세척을 사용하여 현상 제거된다. 후속의 금속의 완전한 열분해 및 급속 열적 어닐링이 도전성 상호 접속 라인을 형성할 수 있다. 열분해에 관한 더 상세한 정보는 그대로 본 명세서에 설명된 것처럼 참조로서 본 명세서에 합체되어 있는 미국 특허 제4,916,115호, 제4,952,556호 및 제5,164,565호에서 발견될 수 있다.
도 1의 흐름도(100)에 대해 논의된 프로세스 또는 대안적으로 도 2 내지 도 7에 대해 설명된 프로세스는 종래의 프로세스에 비해 다수의 이익을 경험한다. 먼저, 프로세스는 임프린트 리소그래피 프로세스의 임프린트 몰드의 연장된 사용과 관련된 문제점을 경험하지 않으면서, 임프린트 리소그래피에 의해 가능한 고분해능을 요구하는 이들 피처들에 대한 임프린트 리소그래피의 최대 이익을 얻는다. 둘째로, 프로세스는 직접 기록 기술을 사용하여 비용 효율적인 방식으로 고분해능 피처의 상호 접속을 가능하게 한다.
본 발명의 프로세스는 또한 더 신속한 전체 제조 간격을 경험할 수 있는데, 이는 전형적인 광학 리소그래피 단계를 위한 포토 마스크를 획득하는데 요건이 없기 때문이다. 간격 향상은 신규 제품의 초기 원형 제작에 적용될 때 가장 우수하고, 따라서 신제품 도입 간격을 향상시킨다. 더욱이, 전체 디바이스의 수가 작을 수 있는 적소 응용 특정 디바이스의 경우에 비용 절약이 성취될 수 있다. 이 경우, 금속화 레벨을 위한 포토 마스크의 비용이 회피될 수 있다.
마지막으로 도 8을 참조하면, 본 발명의 원리에 따라 구성된 하나 이상의 능동 디바이스(810) 및 도전성 피처(820)를 구비하는 집적 회로(IC)(800)의 단면도가 도시되어 있다. IC(800)는 CMOS 디바이스, BiCMOS 디바이스, 양극성 디바이스(bipolar device), 뿐만 아니라 커패시터 또는 다른 유형의 디바이스를 형성하는데 사용되는 트랜지스터와 같은 디바이스를 구비할 수 있다. IC(800)는 인덕터 또는 레지스터와 같은 수동 디바이스를 추가로 포함할 수 있고, 또는 광학 디바이스, 광전자 디바이스 또는 나노 기술 디바이스를 또한 포함할 수 있다. 당 기술 분야의 숙련자들은 이들 다양한 유형의 디바이스 및 이들의 제조에 친숙하고, 특히 이들 디바이스가 나노 스케일 디바이스를 종종 포함할 수 있다는 것을 이해할 것이다. 도 8에 도시된 특정 실시예에서, 도전성 피처(820)는 유전층(830) 내에 위치 된다. 도전성 피처(820)는 능동 디바이스(810)에 접촉하고, 따라서 작동적인 집적 회로(800)를 형성한다.
본 발명이 상세히 설명되었지만, 당 기술 분야의 숙련자들은 이들이 광범위한 형태로 본 발명의 사상 및 범주로부터 일탈하지 않고 다양한 변경, 대체 및 수정을 이룰 수 있다는 것을 이해할 수 있을 것이다.

Claims (20)

  1. 임프린트 리소그래피 및 직접 기록 기술을 사용하는 디바이스 제조 방법으로서,
    임프린트 리소그래피를 사용하여 기판 위에 국부 정렬 마크를 가지는 하나 이상의 제1 유형의 나노 스케일 디바이스를 형성하는 단계; 및
    상기 국부 정렬 마크를 사용하는 정렬로 전자 빔 직접 기록 기술 또는 레이저 빔 직접 기록 기술을 사용하여 상기 기판 위에 하나 이상의 제2 유형의 마이크로 스케일 디바이스를 형성하는 단계를 포함하는 임프린트 리소그래피 및 직접 기록 기술을 사용하는 디바이스 제조 방법.
  2. 제1 항에 있어서,
    상기 하나 이상의 제1 유형의 나노 스케일 디바이스는 하나 이상의 능동 디바이스이고, 상기 하나 이상의 제2 유형의 마이크로 스케일 디바이스는 상기 하나 이상의 능동 디바이스를 접촉하기 위한 하나 이상의 도전성 피처인 임프린트 리소그래피 및 직접 기록 기술을 사용하는 디바이스 제조 방법.
  3. 제2 항에 있어서,
    상기 임프린트 리소그래피를 사용하여 기판 위에 하나 이상의 능동 디바이스를 형성하는 단계는 다수의 상이한 구역을 형성하도록 임프린트 몰드를 사용하는 단계를 포함하고, 각각의 상기 상이한 구역은 하나 이상의 능동 디바이스를 포함하는 임프린트 리소그래피 및 직접 기록 기술을 사용하는 디바이스 제조 방법.
  4. 삭제
  5. 제1 항에 있어서,
    상기 하나 이상의 제1 유형의 나노 스케일 디바이스는 마이크로전자 디바이스, 광전자 디바이스, 나노기술 디바이스 또는 이들의 임의의 조합인 임프린트 리소그래피 및 직접 기록 기술을 사용하는 디바이스 제조 방법.
  6. 삭제
  7. 집적 회로 제조 방법으로서,
    임프린트 리소그래피를 사용하여 기판 위에 국부 정렬 마크를 가지는 나노 스케일 디바이스를 형성하는 단계;
    상기 나노 스케일 디바이스 위에 유전층을 형성하는 단계; 및
    상기 국부 정렬 마크를 사용하는 정렬로 전자 빔 직접 기록 기술 또는 레이저 빔 직접 기록 기술을 사용하여 상기 유전층 내에, 유전층 상에 또는 유전층 위에 마이크로 스케일 도전성 피처를 형성하는 단계를 포함하고,
    상기 마이크로 스케일 도전성 피처는 상기 나노 스케일 디바이스의 적어도 일부에 접촉하는 집적 회로 제조 방법.
  8. 제7 항에 있어서,
    상기 나노 스케일 디바이스는 능동 디바이스인 집적 회로 제조 방법.
  9. 제7 항에 있어서,
    상기 도전성 피처는 비아 또는 트레이스 중 임의의 하나 또는 이들의 집합인 집적 회로 제조 방법.
  10. 제7 항에 있어서,
    상기 나노 스케일 디바이스는 마이크로전자 디바이스, 광전자 디바이스, 나노기술 디바이스 또는 이들의 임의의 조합인 집적 회로 제조 방법.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
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  18. 삭제
  19. 삭제
  20. 삭제
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