KR101262208B1

KR101262208B1 - Hi-Fix Board

Info

Publication number: KR101262208B1
Application number: KR1020090078163A
Authority: KR
Inventors: 범희락; 박용근
Original assignee: 미래산업 주식회사
Priority date: 2009-08-24
Filing date: 2009-08-24
Publication date: 2013-05-15
Also published as: KR20090106438A

Abstract

본 발명은 테스트될 반도체 소자가 접속되는 테스트소켓; 및 상기 테스트소켓이 적어도 하나의 제1영역에서 (a X b) 행렬(a, b는 0보다 큰 정수)을 이루며 복수개가 설치되고, 적어도 하나의 제2영역에서 (c X d) 행렬(c는 a보다 큰 정수, d는 0보다 큰 정수)을 이루며 복수개가 설치되는 본체를 포함하는 하이픽스보드에 관한 것으로서,The present invention includes a test socket to which a semiconductor device to be tested is connected; And a plurality of test sockets are formed in at least one first region (a X b) matrix (a, b is an integer greater than 0), and a plurality of (c X d) matrix c in at least one second region. Is an integer greater than a, d is an integer greater than 0), and relates to a high-fix board including a main body in which a plurality are installed.

본 발명에 따르면, 테스트트레이가 한번에 더 많은 반도체 소자를 수납할 수 있으면서도, 가로방향 길이 및 세로방향 길이 차이가 최소화되도록 구현함으로써, 인덱스타임을 줄일 수 있고, 테스트트레이에 수납된 모든 반도체 소자에 대해 테스트공정이 이루어질 수 있도록 하여 테스트공정에 소요되는 시간 단축 및 안정성을 향상시킬 수 있다.According to the present invention, while the test tray can accommodate more semiconductor devices at a time, it is possible to reduce the index time by minimizing the difference in the horizontal length and the vertical length, and for all semiconductor devices housed in the test tray. By allowing the test process to be carried out, it is possible to shorten the time required for the test process and improve stability.

테스트트레이, 하이픽스보드, 핸들러, 반도체 소자 Test Tray, High Fix Board, Handler, Semiconductor Device

Description

Hi-Fix Board}

본 발명은 테스트장비에 테스트될 반도체 소자를 접속키시고, 테스트장비에 의해 테스트 완료된 반도체 소자를 테스트 결과에 따라 등급별로 분류하는 핸들러에 관한 것이다.The present invention relates to a handler for connecting a semiconductor device to be tested to a test device and classifying the semiconductor device tested by the test device according to a test result.

메모리 혹은 비메모리 반도체 소자 및 이들을 적절히 하나의 기판상에 회로적으로 구성한 모듈 아이씨 등(이하, '반도체 소자'라 함)은 여러 가지 테스트 과정을 거쳐 제조된다.A memory IC or a non-memory semiconductor device and a module IC (hereinafter, referred to as a "semiconductor device") having a circuit structure appropriately configured on one substrate are manufactured through various test procedures.

이러한, 반도체 소자를 테스트하는 과정에서 사용되는 장비가 핸들러이다. The equipment used in the process of testing a semiconductor device is a handler.

상기 핸들러는 반도체 소자를 테스트하는 별도의 테스트장비에 테스트될 반도체 소자를 접속시키고, 상기 테스트장비에 의해 테스트 완료된 반도체 소자를 테스트 결과에 따라 등급별로 분류하는 장비이다. The handler is a device that connects the semiconductor device to be tested to a separate test device for testing the semiconductor device and classifies the semiconductor device tested by the test device by grade according to the test result.

상기 핸들러는 반도체 소자를 수납할 수 있는 캐리어모듈이 복수개 구비되는 테스트트레이를 이용하여, 로딩공정, 언로딩공정, 및 테스트공정을 수행한다.The handler performs a loading process, an unloading process, and a test process by using a test tray provided with a plurality of carrier modules for accommodating semiconductor devices.

상기 로딩공정은 테스트될 반도체 소자가 수납된 고객트레이에서 테스트될 반도체 소자를 집어내어 테스트트레이에 수납시킨다. 상기 로딩공정은 반도체 소자를 흡착할 수 있는 노즐을 포함하는 픽커를 통해 이루어진다.The loading process picks up the semiconductor device to be tested from the customer tray containing the semiconductor device to be tested and stores the semiconductor device in the test tray. The loading process is performed through a picker including a nozzle capable of absorbing a semiconductor device.

상기 언로딩공정은 테스트 완료된 반도체 소자를 테스트트레이에서 분리하고, 분리한 반도체 소자를 테스트 결과에 따라 서로 다른 위치에 위치된 고객트레이에 수납시킨다. 상기 언로딩공정은 픽커를 통해 이루어진다.The unloading process separates the tested semiconductor device from the test tray and stores the separated semiconductor device in customer trays located at different locations according to the test result. The unloading process is performed through a picker.

상기 테스트공정은 테스트트레이에 수납된 테스트될 반도체 소자를 테스트장비에 접속시킨다. 상기 테스트장비는 테스트될 반도체 소자가 접속되는 하이픽스보드를 포함하고, 상기 하이픽스보드에 접속된 반도체 소자의 전기적인 특성을 판단하기 위하여 반도체 소자를 테스트한다.The test process connects the semiconductor device to be tested contained in the test tray to the test equipment. The test equipment includes a high fix board to which the semiconductor device to be tested is connected, and tests the semiconductor device to determine electrical characteristics of the semiconductor device connected to the high fix board.

도 1은 테스트장비의 개략도 및 핸들러에 구비되는 챔버부에서 테스트트레이가 이송되는 경로를 나타낸 개략도이다. 도 1에서 테스트트레이에 병기된 도면부호는 테스트트레이가 위치되는 핸들러의 구성을 표시한 것이다.1 is a schematic view showing a schematic diagram of test equipment and a path in which a test tray is transferred from a chamber part provided in a handler. In FIG. 1, reference numerals denoted in the test tray indicate the configuration of a handler in which the test tray is located.

도 1을 참고하면, 핸들러에 구비되는 챔버부(100)는 테스트장비(200)가 상온의 환경에서뿐만 아니라, 고온 또는 저온의 환경에서도 반도체 소자를 테스트할 수 있도록 제1챔버(101), 테스트챔버(102), 및 제2챔버(103)를 포함한다.Referring to FIG. 1, the chamber part 100 provided in the handler may include the first chamber 101 and the test chamber so that the test equipment 200 may test the semiconductor device not only at room temperature but also at high or low temperature. 102, and a second chamber 103.

상기 제1챔버(101)는 그 내부에서 테스트트레이(T)를 이동시키면서, 테스트트레이(T)에 수납된 테스트될 반도체 소자를 가열 또는 냉각한다. 테스트될 반도체 소자는 테스트장비(200)에 의해 테스트될 온도(이하, '테스트 온도'라 함)로 조절된다. 상기 제1챔버(101)에 위치되는 테스트트레이(T)는 로딩공정을 수행하는 구성으로부터 이송되어 오는 테스트트레이(T)이다.The first chamber 101 heats or cools the semiconductor device to be tested contained in the test tray T while moving the test tray T therein. The semiconductor device to be tested is adjusted to a temperature to be tested by the test equipment 200 (hereinafter referred to as a 'test temperature'). The test tray T located in the first chamber 101 is a test tray T which is transferred from a configuration for performing a loading process.

테스트될 반도체 소자가 테스트 온도로 조절되면, 테스트트레이(T)는 상기 제1챔버(101)에서 상기 테스트챔버(102)로 이송된다.When the semiconductor device to be tested is adjusted to the test temperature, the test tray T is transferred from the first chamber 101 to the test chamber 102.

상기 테스트챔버(102)는 테스트 온도로 조절된 반도체 소자를 하이픽스보드(201)에 접속시킨다. 상기 테스트챔버(102)에는 테스트 온도로 조절된 반도체 소자를 하이픽스보드(201)에 접속시키는 콘택유닛(미도시)이 설치된다.The test chamber 102 connects the semiconductor device adjusted to the test temperature to the high fix board 201. The test chamber 102 is provided with a contact unit (not shown) for connecting the semiconductor device adjusted to the test temperature to the high fix board 201.

상기 테스트챔버(102)에는 하이픽스보드(201)가 삽입 설치된다. 상기 하이픽스보드(201)는 테스트될 반도체 소자가 접속되는 복수개의 테스트소켓(201a)을 포함한다. 상기 테스트소켓(201a)은 복수개가 하나의 행렬을 이루면서 상기 하이픽스보드(201)에 설치된다. 상기 테스트챔버(102)는 복수개가 상하로 적층 설치될 수 있고, 상기 테스트챔버들(102)에는 각각 하이픽스보드(201)가 설치된다.The high fix board 201 is inserted into the test chamber 102. The high fix board 201 includes a plurality of test sockets 201a to which a semiconductor device to be tested is connected. The test socket 201a is installed in the high fix board 201 while forming a plurality of matrixes. A plurality of test chambers 102 may be stacked up and down, and a high fix board 201 is installed in each of the test chambers 102.

반도체 소자에 대한 테스트가 완료되면, 테스트트레이(T)는 상기 테스트챔버(102)에서 상기 제2챔버(103)로 이송된다.When the test for the semiconductor device is completed, the test tray T is transferred from the test chamber 102 to the second chamber 103.

상기 제2챔버(103)는 그 내부에서 테스트트레이(T)를 이동시키면서, 테스트트레이(T)에 수납된 테스트 완료된 반도체 소자를 상온으로 복원시킨다. 반도체 소자가 상온 또는 이에 근접한 온도로 복원되면, 테스트트레이(T)는 상기 제2챔버(103)에서 언로딩공정을 수행하는 구성으로 이송된다.The second chamber 103 restores the tested semiconductor device accommodated in the test tray T to room temperature while moving the test tray T therein. When the semiconductor device is restored to or near the room temperature, the test tray T is transferred to the configuration in which the unloading process is performed in the second chamber 103.

상기와 같은 챔버부(100) 내부에서 이송되는 테스트트레이(T)에는 반도체 소자를 수납할 수 있는 복수개의 캐리어모듈(C)이 설치된다. 상기 캐리어모듈(C)은 상기 테스트소켓(201a)이 이루는 (m X n) 행렬(m, n은 0보다 큰 정수)에 대응되는 (m X n) 행렬을 이루면서 설치된다. 즉, 상기 캐리어모듈(C) 및 테스트소켓(201a) 은 하나의 행렬을 이루면서 설치된다.The plurality of carrier modules C for accommodating the semiconductor device may be installed in the test tray T transferred from the chamber part 100 as described above. The carrier module C is installed while forming an (m X n) matrix corresponding to the (m X n) matrix (m, n is an integer greater than 0) formed by the test socket 201a. That is, the carrier module C and the test socket 201a are installed while forming a matrix.

최근 핸들러는 반도체 소자의 원가절감 등 제품의 경쟁력을 강화시키기 위해, 짧은 시간에 더 많은 반도체 소자에 대한 로딩공정, 테스트공정, 및 언로딩공정을 수행할 수 있도록 개발되고 있다.Recently, handlers have been developed to perform a loading process, a test process, and an unloading process for more semiconductor devices in a short time in order to enhance the competitiveness of a product such as cost reduction of semiconductor devices.

이를 위한 하나의 방안으로 핸들러는 테스트공정에 소요되는 시간을 줄이기 위해, 하나의 테스트트레이(T)에 더 많은 반도체 소자를 수납시킴으로써, 한번에 더 많은 반도체 소자를 하이픽스보드(201)에 접속시킬 수 있도록 개발되고 있다.As one solution for this, the handler can connect more semiconductor devices to the high-fix board 201 at once by storing more semiconductor devices in one test tray T to reduce the time required for the test process. Is being developed.

이에 따라, 상기 테스트트레이(T)는 더 많은 캐리어모듈(C)을 포함하여 이루어지고, 상기 하이픽스보드(201) 또한 더 많은 테스트소켓(201a)을 포함하여 이루어지게 된다.Accordingly, the test tray T includes more carrier modules C, and the high fix board 201 also includes more test sockets 201a.

상기 캐리어모듈(C)은 상술한 바와 같이 하나의 행렬을 이루며 설치되는데, 상기 하이픽스보드(201)에 한번에 접속되는 반도체 소자의 개수와 일치하는 개수로 (m X n) 행렬을 이루며 설치될 수 있다.The carrier module C is installed in a matrix as described above, and may be installed in a matrix (m X n) in a number equal to the number of semiconductor devices connected to the high fix board 201 at a time. have.

예컨대, 상기 테스트트레이(T)가 32개의 반도체 소자를 수납할 수 있도록 구현되는 경우, 캐리어모듈(C)이 이루는 하나의 행렬은 (4×8) 또는 (8×4) 일 수 있다. 상기 테스트트레이(T)가 128개의 반도체 소자를 수납할 수 있도록 구현되는 경우, 캐리어모듈(C)이 이루는 하나의 행렬은 (8×16) 또는 (16×8) 일 수 있다.For example, when the test tray T is implemented to accommodate 32 semiconductor devices, one matrix of the carrier module C may be (4 × 8) or (8 × 4). When the test tray T is implemented to accommodate 128 semiconductor devices, one matrix of the carrier module C may be (8 × 16) or (16 × 8).

이에 따라, 상기 테스트트레이(T)는 행 및 열 중에서 더 많은 캐리어모듈(C)이 설치되는 방향, 즉 가로방향(L) 또는 세로방향(H) 중 어느 한 방향으로 길게 형성될 수밖에 없다. 상기 테스트트레이(T)가 가로방향(L) 또는 세로방향(H) 중 어느 한 방향으로 길게 형성되게 되면, 다음과 같은 문제가 있다.Accordingly, the test tray (T) is inevitably formed long in any one of the horizontal direction (L) or longitudinal direction (H), the direction in which more carrier module (C) is installed in the row and column. If the test tray (T) is formed long in either the horizontal direction (L) or longitudinal direction (H), there are the following problems.

첫째, 상기 테스트트레이(T)가 가로방향(L)으로 길게 형성되면 상기 챔버부(100)의 가로방향(100L) 크기가 증대되고, 상기 테스트트레이(T)가 세로방향(H)으로 길게 형성되면 상기 챔버부(100)의 높이(100H)가 증대된다. 이에 따라, 핸들러의 크기가 설치공간 면적에 의해 정하여지는 규격을 벗어나게 되는 문제가 있다. First, when the test tray (T) is formed long in the horizontal direction (L), the size of the horizontal direction (100L) of the chamber portion 100 is increased, the test tray (T) is formed long in the longitudinal direction (H) When the height (100H) of the chamber portion 100 is increased. Accordingly, there is a problem that the size of the handler deviates from the standard determined by the installation space area.

둘째, 상기 테스트트레이(T)가 가로방향(L)으로 길어지게 되면, 이송거리가 증대된다. 따라서, 인덱스타임의 증가로 인해 테스트공정에 소요되는 시간을 크게 줄이지 못하는 문제가 있다. 인덱스타임이란, 테스트트레이(T)에 수납된 반도체 소자가 하이픽스보드(201)에 접속된 후에, 다른 테스트트레이(T)에 수납된 반도체 소자가 하이픽스보드(201)에 접속될 때까지 걸리는 시간이다.Second, when the test tray (T) is long in the transverse direction (L), the transport distance is increased. Therefore, there is a problem in that the time required for the test process is not greatly reduced due to the increase of the index time. The index time means that the semiconductor elements stored in the test tray T are connected to the high fix board 201 and then until the semiconductor elements stored in the other test tray T are connected to the high fix board 201. It's time.

셋째, 상기 테스트트레이(T)에 수납된 테스트될 반도체 소자 모두에 대해 테스트공정이 이루어지기 위해서는, 상기 테스트트레이(T)가 전체면에 대해 균일한 거리로 하이픽스보드(201)가 설치된 방향으로 이동되어야만 한다. 그러나, 상기 테스트트레이(T)가 가로방향(L) 또는 세로방향(H) 중 어느 한 방향으로 길게 형성되면, 상기 테스트트레이(T)를 전체면에 대해 균일한 거리로 이동시키는데 어려움이 있는 문제가 있다.Third, in order to perform a test process on all of the semiconductor devices to be tested stored in the test tray T, the test tray T is installed in a direction in which the high fix board 201 is installed at a uniform distance with respect to the entire surface. It must be moved. However, when the test tray T is formed long in either the horizontal direction L or the longitudinal direction H, it is difficult to move the test tray T at a uniform distance with respect to the entire surface. There is.

넷째, 상기 테스트트레이(T)가 512개의 반도체 소자를 수납할 수 있도록 구현되면, 캐리어모듈(C)이 이루는 하나의 행렬은 (32×16) 또는 (16×32) 일 수 있다. 따라서, 상기와 같은 문제는 테스트트레이(T)가 더 많은 반도체 소자를 수납할수록 증대되는 문제가 있다.Fourth, if the test tray T is implemented to accommodate 512 semiconductor devices, one matrix of the carrier module C may be (32 × 16) or (16 × 32). Therefore, the problem as described above has a problem that increases as the test tray (T) accommodates more semiconductor elements.

본 발명은 상술한 바와 같은 문제점을 해결하고자 안출된 것으로서,The present invention has been made to solve the above problems,

본 발명의 목적은 인덱스타임을 크게 증가시키지 않으면서, 한번에 더 많은 반도체 소자를 수납할 수 있고, 안정적인 테스트공정이 이루어질 수 있도록 하는 하이픽스보드를 제공하는 것이다.An object of the present invention is to provide a high-fix board that can accommodate more semiconductor devices at once, and can achieve a stable test process without significantly increasing the index time.

본 발명의 목적은 테스트공정에 소요되는 시간을 줄이기 위해서 테스트트레이가 더 많은 반도체 소자를 수납할 수 있도록 구현되더라도, 설치공간 면적에 의해 정하여지는 규격을 만족시킬 수 있는 핸들러를 제공하는 것이다.An object of the present invention is to provide a handler that can satisfy the specification determined by the installation space area, even if the test tray is implemented to accommodate more semiconductor elements in order to reduce the time required for the test process.

본 발명의 목적은 테스트공정에 소요되는 시간을 줄임으로써, 반도체 소자의 원가절감 등 제품의 경쟁력을 강화시킬 수 있도록 하는 반도체 소자 제조방법을 제공하는 것이다.An object of the present invention is to provide a semiconductor device manufacturing method that can reduce the time required for the test process, thereby enhancing the competitiveness of the product, such as cost reduction of the semiconductor device.

상술한 바와 같은 목적을 달성하기 위해서, 본 발명은 하기와 같은 구성을 포함한다.In order to achieve the object as described above, the present invention includes the following configuration.

본 발명에 따른 하이픽스보드는 테스트될 반도체 소자가 접속되는 테스트소켓; 및 상기 테스트소켓이 적어도 하나의 제1영역에서 (a X b) 행렬(a, b는 0보다 큰 정수)을 이루며 복수개가 설치되고, 적어도 하나의 제2영역에서 (c X d) 행렬(c는 a보다 큰 정수, d는 0보다 큰 정수)을 이루며 복수개가 설치되는 본체를 포함할 수 있다.The high fix board according to the present invention comprises: a test socket to which a semiconductor device to be tested is connected; And a plurality of test sockets are formed in at least one first region (a X b) matrix (a, b is an integer greater than 0), and a plurality of (c X d) matrix c in at least one second region. Is an integer greater than a, d is an integer greater than 0), and may include a main body in which a plurality are installed.

본 발명에 따른 하이픽스보드는 테스트될 반도체 소자가 접속되는 테스트소켓; 및 상기 테스트소켓이 적어도 하나의 행을 이루는 제1영역 및 나머지 행들을 이루는 제2영역에서 복수개가 설치되는 본체를 포함하며; 상기 테스트소켓들은 상기 제2영역에 포함되는 각 행에서, 상기 제1영역에 포함되는 각 행에서 보다 더 많은 개수로 상기 본체에 설치될 수 있다.The high fix board according to the present invention comprises: a test socket to which a semiconductor device to be tested is connected; And a main body in which a plurality of test sockets are installed in a first region constituting at least one row and a second region constituting the remaining rows; The test sockets may be installed in the main body in a larger number than in each row included in the second area and in each row included in the first area.

본 발명에 따른 테스트트레이는 반도체 소자를 수납하는 캐리어모듈; 및 상기 캐리어모듈이 적어도 하나의 제1수납영역에서 복수개의 반도체 소자를 (a X b) 행렬(a, b는 0보다 큰 정수)로 수납하고, 적어도 하나의 제2수납영역에서 복수개의 반도체 소자를 (c X d) 행렬(c는 a보다 큰 정수, d는 0보다 큰 정수)로 수납할 수 있도록 복수개가 설치되는 프레임을 포함할 수 있다.The test tray according to the present invention includes a carrier module for receiving a semiconductor device; And the carrier module accommodates the plurality of semiconductor devices in the at least one first storage region in an (a X b) matrix (a, b is an integer greater than 0) and in the at least one second storage region. It may include a frame in which a plurality is provided to accommodate the (c X d) matrix (c is an integer greater than a, d is an integer greater than 0).

본 발명에 따른 테스트트레이는 반도체 소자를 수납하는 캐리어모듈; 및 상기 캐리어모듈이 적어도 하나의 행을 이루는 제1수납영역 및 나머지 행들을 이루는 제2수납영역에서 복수개가 설치되는 프레임을 포함하며; 상기 캐리어모듈들은 상기 제2수납영역에 포함되는 각 행에서, 상기 제1수납영역에 포함되는 각 행에서 보다 더 많은 개수의 반도체 소자를 수납할 수 있도록 상기 프레임에 설치될 수 있다.The test tray according to the present invention includes a carrier module for receiving a semiconductor device; And a frame in which the carrier module is provided in plural in a first storage region constituting at least one row and a second storage region constituting the remaining rows; The carrier modules may be installed in the frame to accommodate a larger number of semiconductor devices in each row included in the second storage area and in each row included in the first storage area.

본 발명에 따른 핸들러는 테스트될 반도체 소자를 로딩영역에 위치된 상기 테스트트레이에 수납시키는 로딩부; 상기 테스트트레이에 수납된 테스트될 반도체 소자를 테스트 온도로 조절하고, 상기 테스트트레이에 수납된 테스트 온도로 조절된 반도체 소자를 하이픽스보드에 접속시키며, 상기 테스트트레이에 수납된 테스트 완료된 반도체 소자를 상온으로 복원시키는 챔버부; 상기 로딩부의 옆에 설치되고, 언로딩영역에 위치된 상기 테스트트레이에 수납된 테스트 완료된 반도체 소자를 테스트 결과에 따라 분류하는 언로딩부; 및 테스트트레이를 상기 로딩영역, 상기 챔버부, 및 상기 언로딩영역 간에 이송하는 이송부를 포함할 수 있다.A handler according to the present invention includes a loading unit accommodating a semiconductor device to be tested in the test tray located in a loading area; The semiconductor device to be tested stored in the test tray is adjusted to a test temperature, the semiconductor device controlled to the test temperature stored in the test tray is connected to a high fix board, and the tested semiconductor device stored in the test tray is room temperature. Chamber unit to restore to; An unloading unit installed next to the loading unit and classifying the tested semiconductor device accommodated in the test tray located in the unloading area according to a test result; And a transfer unit configured to transfer a test tray between the loading area, the chamber part, and the unloading area.

본 발명에 따른 반도체 소자 제조방법은 테스트될 반도체 소자를 준비하는 단계; 상기 준비된 테스트될 반도체 소자를 로딩영역에 위치된 상기 테스트트레이에 수납시키는 단계; 상기 테스트트레이에 수납된 테스트될 반도체 소자를 테스트 온도로 조절하는 단계; 상기 테스트트레이에 수납된 테스트 온도로 조절된 반도체 소자를 하이픽스보드에 접속시키는 단계; 상기 테스트트레이에 수납된 테스트 완료된 반도체 소자를 상온으로 복원시키는 단계; 및 언로딩영역에 위치된 상기 테스트트레이에 수납된 테스트 완료된 반도체 소자를 테스트 결과에 따라 분류하는 단계를 포함할 수 있다.A semiconductor device manufacturing method according to the present invention comprises the steps of preparing a semiconductor device to be tested; Accommodating the prepared semiconductor device to be tested in the test tray located in a loading area; Adjusting a semiconductor device to be tested stored in the test tray to a test temperature; Connecting a semiconductor device adjusted to a test temperature stored in the test tray to a high fix board; Restoring the tested semiconductor device stored in the test tray to room temperature; And classifying the tested semiconductor device stored in the test tray positioned in the unloading area according to a test result.

본 발명에 따르면, 다음과 같은 효과를 도모할 수 있다.According to the present invention, the following effects can be achieved.

본 발명은 테스트트레이가 한번에 더 많은 반도체 소자를 수납할 수 있으면서도, 가로방향 길이 및 세로방향 길이 차이가 최소화되도록 구현함으로써, 인덱스타임을 줄일 수 있고, 테스트트레이에 수납된 모든 반도체 소자에 대해 테스트공정이 이루어질 수 있도록 하여 테스트공정에 소요되는 시간 단축 및 안정성을 향상시킬 수 있는 효과를 이룰 수 있다.The present invention can reduce the index time by realizing the test tray can accommodate more semiconductor devices at a time, while minimizing the difference in the horizontal length and the vertical length, and the test process for all the semiconductor devices stored in the test tray. This may be achieved by reducing the time required for the test process and improving the stability.

본 발명은 핸들러가 설치공간 면적에 의해 정하여지는 규격을 만족시킬 수 있도록 함과 동시에, 짧은 시간에 더 많은 반도체 소자에 대한 로딩공정, 언로딩공 정, 및 테스트공정을 수행할 수 있도록 하는 효과를 얻을 수 있다.The present invention allows the handler to satisfy the specification defined by the installation space area, and at the same time, to perform the loading process, unloading process, and test process for more semiconductor devices in a short time. You can get it.

본 발명은 테스트공정에 소요되는 시간을 줄임으로써, 로딩공정 및 언로딩공정에 소요되는 시간을 줄일 수 있으며, 이에 따라 반도체 소자의 원가절감 등 제품의 경쟁력을 강화시킬 수 있는 효과를 도모할 수 있다.The present invention can reduce the time required for the loading process and the unloading process by reducing the time required for the test process, thereby improving the competitiveness of the product, such as cost reduction of the semiconductor device can be achieved. .

이하에서는 본 발명에 따른 테스트트레이의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, with reference to the accompanying drawings a preferred embodiment of the test tray according to the present invention will be described in detail.

도 2는 본 발명에 따른 테스트트레이에서 프레임 및 캐리어모듈을 나타낸 개략도, 도 3 내지 도 5는 본 발명에 따른 테스트트레이의 변형된 실시예들을 개략적으로 나타낸 정면도이다.2 is a schematic view showing a frame and a carrier module in a test tray according to the present invention, and FIGS. 3 to 5 are front views schematically showing modified embodiments of the test tray according to the present invention.

도 2를 참고하면, 본 발명에 따른 테스트트레이(1)는 프레임(11) 및 캐리어모듈(12)을 포함한다.Referring to FIG. 2, the test tray 1 according to the present invention includes a frame 11 and a carrier module 12.

상기 프레임(11)은 내열성이 우수한 금속재질로 형성될 수 있고, 사각판형으로 형성될 수 있다.The frame 11 may be formed of a metal material having excellent heat resistance, and may be formed in a square plate shape.

도 2 및 도 3을 참고하면, 상기 프레임(11)에는 상기 캐리어모듈(12)이 적어도 하나의 제1수납영역(E)에서 복수개의 반도체 소자를 (a X b) 행렬(a, b는 0보다 큰 정수)로 수납하고, 적어도 하나의 제2수납영역(F)에서 복수개의 반도체 소자를 (c X d) 행렬(c는 a보다 큰 정수, d는 0보다 큰 정수)로 수납할 수 있도록 복수개가 설치될 수 있다.2 and 3, in the frame 11, the carrier module 12 includes a plurality of semiconductor devices in at least one first storage region E, where a and b are zero. And a plurality of semiconductor elements in the (c X d) matrix (c is an integer greater than a and d is an integer greater than 0) in at least one second storage region F. Plural can be installed.

이와 같이, 본 발명에 따른 테스트트레이(1)는 그 가로방향 길이(1L) 및 세 로방향 길이(1H) 차이를 최소화할 수 있도록, 상기 제1수납영역(E) 및 상기 제2수납영역(F)에서 반도체 소자를 서로 다른 행렬로 수납할 수 있다.As described above, the test tray 1 according to the present invention may minimize the difference between the horizontal length 1L and the vertical length 1H. In F), the semiconductor devices may be stored in different matrices.

이에 따라, 본 발명에 따른 테스트트레이(1)는, 종래기술에 따른 테스트트레이(T, 도 1에 도시됨)가 하나의 행렬을 이루면서 반도체 소자를 수납함에 따라 가로방향(L, 도 1에 도시됨) 또는 세로방향(H, 도 1에 도시됨) 중 어느 한 방향으로 길게 형성되던 문제를 해결할 수 있다.Accordingly, the test tray 1 according to the present invention has a horizontal direction (L, shown in Fig. 1) as the test tray (T, shown in Fig. 1) according to the prior art stores a semiconductor element while forming a matrix. It is possible to solve the problem of being formed long in one of the longitudinal direction (H, shown in Figure 1).

따라서, 핸들러의 크기가 설치공간 면적에 의해 정하여지는 규격을 만족시킬 수 있도록 제조할 수 있고, 인덱스타임을 줄일 수 있으며, 테스트트레이(1)에 수납된 테스트될 반도체 소자 모두에 대해 테스트공정이 이루어질 수 있도록 테스트트레이(1)를 그 전체면에 대해 용이하게 균일한 거리로 이동시킬 수 있다.Therefore, the size of the handler can be manufactured to satisfy the specification determined by the installation space area, the index time can be reduced, and the test process is performed for all the semiconductor devices to be tested contained in the test tray 1. The test tray 1 can be easily moved at a uniform distance with respect to the entire surface thereof.

상기 프레임(11)에 상기 캐리어모듈(12)들이 설치될 수 있는 영역은 (c X [b+d]) 행렬을 이룰 수 있다. (c X [b+d]) 행렬은 (22 X 24) 행렬, (24 X 22) 행렬, (20 X 26) 행렬, (26 X 20) 행렬, 또는 (23 X 23) 행렬 중 어느 하나일 수 있다. 이러한 영역에서, 상기 프레임(11)에는 캐리어모듈(12)들이 512개의 반도체 소자를 수납할 수 있도록 설치될 수 있다.An area in which the carrier modules 12 may be installed in the frame 11 may form a (c X [b + d]) matrix. (c X [b + d]) matrix can be either (22 X 24) matrix, (24 X 22) matrix, (20 X 26) matrix, (26 X 20) matrix, or (23 X 23) matrix Can be. In this area, the carrier module 12 may be installed in the frame 11 to accommodate 512 semiconductor devices.

상기 프레임(11)에는, 상기 캐리어모듈(12)들이 각각 2개 이상씩의 반도체 소자를 수납할 수 있는 경우, 512개의 반도체 소자를 수납할 수 있는 개수와 동일한 개수 또는 그보다 많은 개수가 설치될 수 있다.When the carrier module 12 can accommodate two or more semiconductor devices, the frame 11 may have the same number or more than the number that can accommodate 512 semiconductor devices. have.

상기 프레임(11)에는, 상기 캐리어모듈(12)들이 각각 1개씩의 반도체 소자를 수납할 수 있는 경우, 512개 또는 512개보다 많은 개수의 캐리어모듈(12)들이 설치 될 수 있다.In the frame 11, when the carrier modules 12 may accommodate one semiconductor element each, 512 or more than 512 carrier modules 12 may be installed.

도 3에 도시된 바와 같이, 상기 프레임(11)에 캐리어모듈(12)들이 설치될 수 있는 영역이 (22 X 24) 행렬을 이루는 경우, 상기 캐리어모듈(12)들은 512개만 설치될 수 있다. 이에 따라, 상기 프레임(11)에 총 528개의 캐리어모듈(12)들이 설치될 수 있는 영역 중에서 16개의 캐리어모듈(12)들이 설치될 수 있는 영역에는, 캐리어모듈(12)이 설치되지 않을 수 있다. 상기 프레임(11)에 캐리어모듈(12)들이 설치될 수 있는 영역이 (24 X 22) 행렬을 이루는 경우에도 마찬가지이다.As shown in FIG. 3, when the area in which the carrier modules 12 are installed in the frame 11 forms a matrix (22 × 24), only 512 carrier modules 12 may be installed. Accordingly, the carrier module 12 may not be installed in an area in which 16 carrier modules 12 may be installed in an area in which 528 carrier modules 12 may be installed in the frame 11. . The same applies to the case where the area in which the carrier modules 12 are installed in the frame 11 forms a (24 X 22) matrix.

도시되지는 않았지만, 상기 프레임(11)에 캐리어모듈(12)들이 설치될 수 있는 영역이 (20 X 26) 또는 (26 X 20) 행렬을 이루는 경우, 상기 캐리어모듈(12)들은 512개만 설치될 수 있다. 이에 따라, 상기 프레임(11)에 총 520개의 캐리어모듈(12)들이 설치될 수 있는 영역 중에서 8개의 캐리어모듈(12)들이 설치될 수 있는 영역에는, 캐리어모듈(12)이 설치되지 않을 수 있다.Although not shown, when the area in which the carrier modules 12 may be installed in the frame 11 forms a (20 X 26) or (26 X 20) matrix, only 512 carrier modules 12 may be installed. Can be. Accordingly, the carrier module 12 may not be installed in an area in which eight carrier modules 12 may be installed in an area in which a total of 520 carrier modules 12 may be installed in the frame 11. .

도시되지는 않았지만, 상기 프레임(11)에 캐리어모듈(12)들이 설치될 수 있는 영역이 (23 X 23) 행렬을 이루는 경우, 상기 캐리어모듈(12)들은 512개만 설치될 수 있다. 이에 따라, 상기 프레임(11)에 총 529개의 캐리어모듈(12)들이 설치될 수 있는 영역 중에서 17개의 캐리어모듈(12)들이 설치될 수 있는 영역에는, 캐리어모듈(12)이 설치되지 않을 수 있다.Although not shown, when the area in which the carrier modules 12 are installed in the frame 11 forms a matrix (23 X 23), only 512 carrier modules 12 may be installed. Accordingly, the carrier module 12 may not be installed in an area in which 17 carrier modules 12 may be installed in an area in which 529 carrier modules 12 may be installed in the frame 11. .

따라서, 본 발명에 따른 테스트트레이(1)는 가로방향 길이(1L) 및 세로방향 길이(1H) 차이가 최소화되면서, 512개의 반도체 소자를 수납할 수 있도록 구현될 수 있다.Therefore, the test tray 1 according to the present invention may be implemented to accommodate 512 semiconductor elements while minimizing the difference between the horizontal length 1L and the vertical length 1H.

상기 프레임(11)에는 (c X [b+d]) 행렬을 이루는 복수개의 설치공(111)이 형성될 수 있다. 상기 캐리어모듈(12)은 상기 설치공(111)과 연통되도록 상기 프레임(11)에 설치될 수 있다. 반도체 소자는 상기 설치공(111)을 통과하여, 상기 캐리어모듈(12)에 수납되거나 또는 상기 캐리어모듈(12)로부터 분리될 수 있다.The frame 11 may be provided with a plurality of installation holes 111 forming a (c X [b + d]) matrix. The carrier module 12 may be installed on the frame 11 to communicate with the installation hole 111. The semiconductor device may pass through the installation hole 111 and may be accommodated in the carrier module 12 or separated from the carrier module 12.

상기 프레임(11)에는 (22 X 24) 행렬 또는 (24 X 22) 행렬을 이루는 복수개의 설치공(111)이 형성될 수 있다. 이 경우, 상기 프레임(11)에 상기 캐리어모듈(12)들이 512개의 반도체 소자를 수납할 수 있도록 설치되면, 16개 또는 그 미만의 설치공(111)들은 비어있게 된다.The frame 11 may be provided with a plurality of mounting holes 111 forming a (22 X 24) matrix or a (24 X 22) matrix. In this case, when the carrier modules 12 are installed in the frame 11 to accommodate 512 semiconductor elements, 16 or less installation holes 111 may be empty.

상기 프레임(11)에는 (20 X 26) 행렬 또는 (26 X 20) 행렬을 이루는 복수개의 설치공(111)이 형성될 수 있다. 이 경우, 상기 프레임(11)에 상기 캐리어모듈(12)들이 512개의 반도체 소자를 수납할 수 있도록 설치되면, 8개 또는 그 미만의 설치공(111)들은 비어있게 된다.The frame 11 may be provided with a plurality of installation holes 111 forming a (20 X 26) matrix or a (26 X 20) matrix. In this case, when the carrier modules 12 are installed in the frame 11 to accommodate 512 semiconductor elements, eight or less installation holes 111 may be empty.

상기 프레임(11)에는 (23 X 23) 행렬을 이루는 복수개의 설치공(111)이 형성될 수 있다. 이 경우, 상기 프레임(11)에 상기 캐리어모듈(12)들이 512개의 반도체 소자를 수납할 수 있도록 설치되면, 17개 또는 그 미만의 설치공(111)들은 비어있게 된다.The frame 11 may be provided with a plurality of installation holes 111 forming a (23 X 23) matrix. In this case, when the carrier modules 12 are installed in the frame 11 to accommodate 512 semiconductor elements, 17 or less installation holes 111 may be empty.

상기 프레임(11)은 도시되지는 않았지만, 상기 캐리어모듈(12)들이 수납할 수 있는 반도체 소자와 일치하는 개수의 설치공(111)들만 형성되도록 제조될 수 있다.Although not shown, the frame 11 may be manufactured so that only the mounting holes 111 corresponding to the number of the semiconductor devices that the carrier modules 12 may accommodate are formed.

상기 프레임(11)에는 상기 캐리어모듈(12)이 적어도 하나의 행을 이루는 제1 수납영역(E)에서 복수개가 설치될 수 있고, 나머지 행들을 이루는 제2수납영역(F)에서 복수개가 설치될 수 있다. 상기 제1수납영역(E)을 이루는 각 행 및 상기 제2수납영역(F)을 이루는 각 행에서 상기 캐리어모듈(12)들은 서로 다른 개수의 반도체 소자를 수납할 수 있도록 상기 프레임(11)에 설치될 수 있다.The frame 11 may be provided in a plurality of first storage area (E) in which the carrier module 12 forms at least one row, and a plurality of carrier frames 12 may be installed in the second storage area (F) forming the remaining rows. Can be. In each row constituting the first storage region E and each row constituting the second storage region F, the carrier modules 12 are mounted on the frame 11 to accommodate different numbers of semiconductor devices. Can be installed.

즉, 상기 캐리어모듈(12)들은 이에 수납되는 반도체 소자들이 적어도 2개의 서로 다른 행렬을 이루도록 상기 프레임(11)에 설치될 수 있다.That is, the carrier modules 12 may be installed in the frame 11 such that the semiconductor devices accommodated therein form at least two different matrices.

이에 따라, 본 발명에 따른 테스트트레이(1)는, 종래기술에 따른 테스트트레이(T, 도 1에 도시됨)가 하나의 행렬을 이루면서 반도체 소자를 수납함에 따라 가로방향(L, 도 1에 도시됨) 또는 세로방향(H, 도 1에 도시됨) 중 어느 한 방향으로 길게 형성되던 문제를 해결할 수 있다. 따라서, 본 발명에 따른 테스트트레이(1)는 가로방향 길이(1L) 및 세로방향 길이(1H) 차이가 최소화되도록 제조될 수 있다.Accordingly, the test tray 1 according to the present invention has a horizontal direction (L, shown in Fig. 1) as the test tray (T, shown in Fig. 1) according to the prior art stores a semiconductor element while forming a matrix. It is possible to solve the problem of being formed long in one of the longitudinal direction (H, shown in Figure 1). Therefore, the test tray 1 according to the present invention can be manufactured to minimize the difference in the horizontal length (1L) and longitudinal length (1H).

도 2 및 도 3을 참고하면, 상기 캐리어모듈(12)은 반도체 소자가 수납되는 수납부(121)를 포함한다. 상기 캐리어모듈(12)은 수납부(121)가 상기 프레임(11)에 형성되어 있는 설치공(111)과 연통되도록 상기 프레임(11)에 설치된다. 반도체 소자는 상기 설치공(111)을 통과하여, 상기 캐리어모듈(12)에 수납되거나 또는 상기 캐리어모듈(12)로부터 분리될 수 있다.2 and 3, the carrier module 12 includes an accommodating part 121 in which a semiconductor device is accommodated. The carrier module 12 is installed in the frame 11 so that the receiving unit 121 communicates with the installation hole 111 formed in the frame 11. The semiconductor device may pass through the installation hole 111 and may be accommodated in the carrier module 12 or separated from the carrier module 12.

상기 캐리어모듈(12)들은 상기 제2수납영역(F)에 포함되는 각 행에서, 상기 제1수납영역(E)에 포함되는 각 행에서 보다 더 많은 개수의 반도체 소자를 수납할 수 있도록 상기 프레임(11)에 설치될 수 있다.The frame of the carrier module 12 may accommodate a greater number of semiconductor devices in each row included in the second storage region F than in each row included in the first storage region E. (11) can be installed.

상기 캐리어모듈(12)들은 하이픽스보드에 한번에 접속되는 테스트될 반도체 소자를 수납할 수 있는 개수와 동일한 개수 또는 그보다 많은 개수로 상기 프레임(11)에 설치될 수 있다.The carrier modules 12 may be installed in the frame 11 in the same number or greater than the number capable of accommodating the semiconductor devices to be tested connected to the high fix board at one time.

본 발명에 따른 테스트트레이(1)는 상기 제1수납영역(E) 및 상기 제2수납영역(F)에서 상기 캐리어모듈(12)들에 수납되는 반도체 소자의 형태에 따라 크게 세가지 실시예로 구분되는데, 이하에서는 각 실시예를 첨부된 도면을 참조하여 순차적으로 설명한다.The test tray 1 according to the present invention is divided into three embodiments according to the shape of the semiconductor device accommodated in the carrier modules 12 in the first storage region E and the second storage region F. Hereinafter, each embodiment will be described in detail with reference to the accompanying drawings.

도 3을 참고하면, 본 발명의 일실시예에 따른 테스트트레이(1)는 다음과 같은 형태로 반도체 소자를 수납할 수 있도록 상기 프레임(11)에 설치되는 캐리어모듈(12)을 포함한다.Referring to FIG. 3, the test tray 1 according to an embodiment of the present invention includes a carrier module 12 installed in the frame 11 to accommodate a semiconductor device in the following form.

상기 제2수납영역(F)에 포함되는 각 행에는, 상기 제1수납영역(E)에 포함되는 각 행의 일단에 수납되는 반도체 소자(S1) 또는 타단에 수납되는 반도체 소자(S2)의 외측방향으로 적어도 하나의 반도체 소자를 더 수납할 수 있도록, 상기 캐리어모듈(12)들이 상기 프레임(11)에 설치될 수 있다. 즉, 반도체 소자는 상기 제1수납영역(E)에 포함되는 각 행에서, 행의 일단 또는 타단에 일정 개수가 상기 캐리어모듈(12)에 수납되지 않을 수 있다.In each row included in the second storage region F, the outside of the semiconductor element S1 accommodated in one end of each row included in the first storage region E or the semiconductor element S2 accommodated in the other end. The carrier modules 12 may be installed in the frame 11 to further accommodate at least one semiconductor device in a direction. That is, in each row included in the first storage region E, a semiconductor device may not be accommodated in the carrier module 12 by a predetermined number at one end or the other end of the row.

상기 캐리어모듈(12)들은 복수개의 행을 포함하는 상기 제1수납영역(E)에서, 반도체 소자가 수납되지 않는 개수를 균등하게 분할한 개수로 각 행마다 반도체 소자가 수납되지 않도록 상기 프레임(11)에 설치될 수 있다. 반도체 소자가 수납되지 않는 영역에서는 상기 캐리어모듈(12)이 설치되지 않고, 상기 설치공(111)이 비어있을 수 있다. 도시되지는 않았지만, 반도체 소자가 수납되지 않는 영역에서는 상 기 프레임(11)에 설치공(111)이 형성되어 있지 않을 수 있다.In the first storage area E including the plurality of rows, the carrier modules 12 are equally divided by the number in which the semiconductor devices are not received, so that the semiconductor devices are not stored in each row. ) Can be installed. The carrier module 12 may not be installed in the region where the semiconductor device is not stored, and the installation hole 111 may be empty. Although not shown, the installation hole 111 may not be formed in the frame 11 in a region where the semiconductor device is not accommodated.

상기 제2수납영역(F)에 포함되는 각 행에는, 상기 제1수납영역(E)에 포함되는 각 행의 일단에 수납되는 반도체 소자(S1) 및 타단에 수납되는 반도체 소자(S2)의 외측방향으로 각각 동일한 개수의 반도체 소자를 더 수납할 수 있도록, 상기 캐리어모듈(12)들이 상기 프레임(11)에 설치될 수 있다.In each row included in the second storage region F, the outside of the semiconductor element S1 accommodated in one end of each row included in the first storage region E and the semiconductor element S2 accommodated in the other end. The carrier modules 12 may be installed in the frame 11 so as to further accommodate the same number of semiconductor elements in each direction.

반도체 소자는 상기 제1수납영역(E)에 포함되는 각 행에서, 행의 일단 및 타단에 일정 개수가 상기 캐리어모듈(12)에 수납되지 않을 수 있다.In the semiconductor device, in each row included in the first storage region E, a predetermined number of one end and the other end of the row may not be stored in the carrier module 12.

상기 캐리어모듈(12)들은 복수개의 행을 포함하는 상기 제1수납영역(E)에서, 반도체 소자가 수납되지 않는 개수를 균등하게 분할한 개수로 각 행마다 반도체 소자가 수납되지 않도록 상기 프레임(11)에 설치될 수 있다. 반도체 소자가 수납되지 않는 영역에서는 상기 캐리어모듈(12)이 설치되지 않고, 상기 설치공(111)이 비어있을 수 있다.In the first storage area E including the plurality of rows, the carrier modules 12 are equally divided by the number in which the semiconductor devices are not received, so that the semiconductor devices are not stored in each row. ) Can be installed. The carrier module 12 may not be installed in the region where the semiconductor device is not stored, and the installation hole 111 may be empty.

도 3에 도시된 바와 같이, 상기 프레임(11)에 상기 설치공(111)이 (22×24) 행렬을 이루면서 528개가 형성되어 있는 경우, 상기 캐리어모듈(12)들은 4개의 행을 포함하는 상기 제1수납영역(E)에서 각 행마다 양단에 2개씩의 설치공(111)을 비워둔 채로, 상기 프레임(11)에 설치될 수 있다. 도시되지는 않았지만, 반도체 소자가 수납되지 않는 영역에서는 상기 프레임(11)에 설치공(111)이 형성되어 있지 않을 수 있다.As shown in FIG. 3, when 528 pieces are formed in the frame 11 while forming the (22 × 24) matrix, the carrier modules 12 include four rows. The first storage area E may be installed in the frame 11 while leaving two installation holes 111 at both ends of each row. Although not shown, an installation hole 111 may not be formed in the frame 11 in a region where the semiconductor device is not stored.

상기 캐리어모듈(12)들은, 프레임(11)의 상측에서 하측으로(Y 화살표 방향), 상기 제1수납영역(E), 상기 제2수납영역(F), 및 상기 제1수납영역(E) 순으로 상기 프레임(11)에 설치될 수 있다.The carrier modules 12, from the upper side to the lower side of the frame 11 (in the direction of the arrow Y), the first storage region E, the second storage region F, and the first storage region E. It may be installed in the frame 11 in order.

이 경우, 상기 프레임(11)에서 각 모서리 부분에 설치되는 캐리어모듈(12)들에는 반도체 소자가 수납되지 않을 수 있다. 또는, 상기 캐리어모듈(12)들은 상기 프레임(11)에서 각 모서리 부분에 사각형태의 비어있는 상기 설치공(111)이 배치되도록 상기 프레임(11)에 설치될 수 있다.In this case, the semiconductor device may not be accommodated in the carrier modules 12 installed at each corner of the frame 11. Alternatively, the carrier modules 12 may be installed in the frame 11 such that the empty installation hole 111 is disposed at each corner portion of the frame 11.

도 3에 도시된 바와 같이, 상기 프레임(11)에 상기 설치공이 (22×24) 행렬을 이루면서 528개가 형성되어 있는 경우, 상기 캐리어모듈(12)은 프레임(11)에서 각 모서리 부분에 4개씩의 설치공(111)을 비워둔 채로, 상기 프레임(11)에 설치될 수 있다. 즉, 상기 캐리어모듈(12)은 십자형태로 배치될 수 있다. 도시되지는 않았지만, 상기 캐리어모듈(12)들이 설치되지 않는 영역에서는 상기 프레임(11)에 설치공(111)이 형성되어 있지 않을 수 있다.As shown in FIG. 3, when 528 pieces are formed in the frame 11 while forming the (22 × 24) matrix, four carrier modules 12 are formed at each corner of the frame 11. It can be installed in the frame 11, leaving the installation hole 111 of the empty. That is, the carrier module 12 may be arranged in a cross shape. Although not shown, an installation hole 111 may not be formed in the frame 11 in an area where the carrier modules 12 are not installed.

따라서, 상기 캐리어모듈(12)들이 상기 프레임(11)에서 적절한 위치에 배치되도록, 상기 캐리어모듈(12)을 용이하게 상기 프레임(11)에 설치할 수 있으므로, 상기 테스트트레이(1) 제조의 용이성을 향상시킬 수 있다.Therefore, the carrier module 12 can be easily installed in the frame 11 so that the carrier module 12 is disposed at an appropriate position in the frame 11, so that the test tray 1 can be easily manufactured. Can be improved.

도 4를 참고하면, 본 발명의 다른 실시예에 따른 테스트트레이(1)는 다음과 같은 형태로 반도체 소자를 수납할 수 있도록 상기 프레임(11)에 설치되는 캐리어모듈(12)을 포함한다.Referring to FIG. 4, the test tray 1 according to another embodiment of the present invention includes a carrier module 12 installed in the frame 11 to accommodate a semiconductor device in the following form.

상기 캐리어모듈(12)들은 상기 제1수납영역(E)에서, 적어도 2개의 반도체 소자들이 이격된 거리(G1)가 나머지 반도체 소자들이 서로 이격된 거리(G2)보다 큰 거리로 이격되게 수납할 수 있도록 상기 프레임(11)에 설치될 수 있다. The carrier modules 12 may be accommodated in the first storage region E such that the distance G1 from which at least two semiconductor devices are spaced apart is greater than the distance G2 from which the remaining semiconductor devices are spaced apart from each other. It may be installed in the frame 11 so that.

반도체 소자는 상기 제1수납영역(E)에 포함되는 각 행에서, 행의 양단 사이에 일정 개수가 상기 캐리어모듈(12)에 수납되지 않을 수 있다. 상기 캐리어모듈(12)은 복수개의 행을 포함하는 상기 제1수납영역(E)에서, 반도체 소자가 수납되지 않는 개수를 균등하게 분할한 개수로 각 행마다 반도체 소자가 수납되지 않도록 상기 프레임(11)에 설치될 수 있다.In the semiconductor device, in each row included in the first storage region E, a predetermined number may not be stored in the carrier module 12 between both ends of the row. The carrier module 12 is a frame number 11 that equally divides the number in which the semiconductor device is not stored in the first storage area E including a plurality of rows so that the semiconductor device is not received in each row. ) Can be installed.

도 4에 도시된 바와 같이, 반도체 소자가 수납되지 않는 영역에서는 상기 캐리어모듈(12)이 설치되지 않고, 상기 설치공(111)이 비어있을 수 있다. 도시되지는 않았지만, 반도체 소자가 수납되지 않는 영역에서는 상기 프레임(11)에 설치공(111)이 형성되어 있지 않을 수 있다.As shown in FIG. 4, the carrier module 12 may not be installed and the installation hole 111 may be empty in an area where the semiconductor device is not stored. Although not shown, an installation hole 111 may not be formed in the frame 11 in a region where the semiconductor device is not stored.

도 4에 도시된 바와 같이, 상기 프레임(11)에 상기 설치공(111)이 (22×24) 행렬을 이루면서 528개가 형성되어 있는 경우, 상기 캐리어모듈(12)은 4개의 행을 포함하는 상기 제1수납영역(E)에서 각 행마다 4개의 설치공(111)을 비워둔 채로, 상기 프레임(11)에 설치될 수 있다. 도시되지는 않았지만, 상기 캐리어모듈(12)들이 설치되지 않는 영역에서는 상기 프레임(11)에 설치공(111)이 형성되어 있지 않을 수 있다.As shown in FIG. 4, when 528 pieces are formed in the frame 11 while forming the (22 × 24) matrix, the carrier module 12 includes four rows. In the first storage region E, four installation holes 111 may be left in each row, and may be installed in the frame 11. Although not shown, an installation hole 111 may not be formed in the frame 11 in an area where the carrier modules 12 are not installed.

상기 캐리어모듈(12)들은, 프레임(11)의 상측에서 하측으로(Y 화살표 방향), 상기 제2수납영역(F), 상기 제1수납영역(E), 및 상기 제2수납영역(F) 순으로 상기 프레임(11)에 설치될 수 있다.The carrier modules 12, from the upper side to the lower side of the frame 11 (in the direction of the arrow Y), the second storage region F, the first storage region E, and the second storage region F. It may be installed in the frame 11 in order.

이 경우, 상기 프레임(11)에서 중앙 부분에 설치되는 캐리어모듈(12)들에는 반도체 소자가 수납되지 않을 수 있다. 또는, 상기 캐리어모듈(12)들은 상기 프레 임(11)에서 중앙부분에 사각형태의 비어있는 상기 설치공(111)이 배치되도록 상기 프레임(11)에 설치될 수 있다.In this case, the semiconductor device may not be accommodated in the carrier modules 12 installed in the center portion of the frame 11. Alternatively, the carrier modules 12 may be installed in the frame 11 such that the empty installation hole 111 is disposed at the center of the frame 11.

도 5를 참고하면, 본 발명의 또 다른 실시예에 따른 테스트트레이(1)는, 상기 일실시예 및 다른 실시예를 혼합한 형태로 반도체 소자를 수납할 수 있도록 상기 프레임(11)에 설치되는 캐리어모듈(12)을 포함한다.Referring to FIG. 5, the test tray 1 according to another embodiment of the present invention is installed in the frame 11 to accommodate a semiconductor device in a form in which the embodiment and the other embodiments are mixed. Carrier module 12 is included.

상기 캐리어모듈(12)들은, 프레임(11)의 상측에서 하측으로(Y 화살표 방향), 제1수납영역(E1), 제2수납영역(F1), 제1수납영역(E2), 제2수납영역(F2), 및 제1수납영역(E3) 순으로 배치될 수 있다.The carrier modules 12 may have a first storage area E1, a second storage area F1, a first storage area E2, and a second storage area from the top side to the bottom side of the frame 11. The area F2 and the first storage area E3 may be arranged in this order.

상기 프레임(11)의 최상측 및 최하측에 배치되는 상기 제1수납영역(E1, E3)들에는, 적어도 2개의 반도체 소자들이 이격된 거리(G1)가 나머지 반도체 소자들이 이격된 거리(G2)보다 큰 거리로 이격되어서 수납되도록 상기 캐리어모듈(12)들이 상기 프레임(11)에 설치되어 있다.In the first storage regions E1 and E3 disposed at the uppermost and lowermost sides of the frame 11, the distance G2 from which at least two semiconductor devices are spaced apart from the remaining semiconductor devices G2 is spaced apart from each other. The carrier modules 12 are installed in the frame 11 so as to be spaced apart by a larger distance.

반도체 소자는 상기 제1수납영역(E1, E3)들에 포함되는 각 행에서, 행의 양단 사이에 일정 개수가 상기 캐리어모듈(12)에 수납되지 않을 수 있다. 상기 캐리어모듈(12)들은 복수개의 행을 포함하는 상기 제1수납영역(E1, E3)들에서, 반도체 소자가 수납되지 않는 개수를 균등하게 분할한 개수로 각 행마다 반도체 소자가 수납되지 않도록 상기 프레임(11)에 설치될 수 있다.In the semiconductor device, in each row included in the first storage regions E1 and E3, a predetermined number may not be stored in the carrier module 12 between both ends of the row. The carrier modules 12 are equally divided by the number in which the semiconductor devices are not accommodated in the first storage regions E1 and E3 including a plurality of rows so that the semiconductor devices are not stored in each row. It may be installed in the frame (11).

도 5에 도시된 바와 같이, 반도체 소자가 수납되지 않는 영역에서는 상기 캐리어모듈(12)이 설치되지 않고, 상기 설치공(111)이 비어있을 수 있다. 도시되지는 않았지만, 반도체 소자가 수납되지 않는 영역에서는 상기 프레임(11)에 설치공(111)이 형성되어 있지 않을 수 있다.As illustrated in FIG. 5, the carrier module 12 may not be installed and the installation hole 111 may be empty in an area where the semiconductor device is not stored. Although not shown, an installation hole 111 may not be formed in the frame 11 in a region where the semiconductor device is not stored.

상기 프레임(11)의 최상측 및 최하측에 배치되는 상기 제1수납영역(E1, E3)들에는 상기 캐리어모듈(12)들이 서로 대응되는 형태로 배치되어서 상기 프레임(11)에 설치될 수 있다.The carrier modules 12 may be disposed in the frame 11 so as to correspond to each other in the first storage regions E1 and E3 disposed at the uppermost and lowermost sides of the frame 11. .

상기 프레임(11)의 상측 및 하측에 배치되는 상기 제2수납영역(F1, F2)들에 포함되는 각 행에는, 그 사이에 배치되는 상기 제1수납영역(E2)에 포함되는 각 행의 일단에 수납되는 반도체 소자(S1) 및 타단에 수납되는 반도체 소자(S2)의 외측방향으로 각각 동일한 개수의 반도체 소자를 더 수납할 수 있도록, 상기 캐리어모듈(12)들이 설치될 수 있다.One row of each row included in the first storage area E2 disposed therebetween in each row included in the second storage areas F1 and F2 disposed above and below the frame 11. The carrier modules 12 may be installed to further accommodate the same number of semiconductor elements in an outer direction of the semiconductor element S1 accommodated in the semiconductor device S1 and the semiconductor element S2 accommodated in the other end.

반도체 소자는 상기 제1수납영역(E2)에 포함되는 각 행에서, 행의 일단 및 타단에 일정 개수가 상기 캐리어모듈(12)에 수납되지 않을 수 있다.In the row of the semiconductor device included in the first storage region E2, a predetermined number of one end and the other end of the row may not be accommodated in the carrier module 12.

상기 캐리어모듈(12)들은 복수개의 행을 포함하는 상기 제1수납영역(E2)에서, 반도체 소자가 수납되지 않는 개수를 균등하게 분할한 개수로 각 행마다 반도체 소자가 수납되지 않도록 상기 프레임(11)에 설치될 수 있다.The carrier modules 12 are equally divided by the number in which the semiconductor devices are not accommodated in the first storage area E2 including a plurality of rows, so that the semiconductor devices are not stored in each row. ) Can be installed.

반도체 소자가 수납되지 않는 영역에서는 상기 캐리어모듈(12)들이 설치되지 않고, 상기 설치공(111)이 비어있을 수 있다. 도시되지는 않았지만, 반도체 소자가 수납되지 않는 영역에서는 상기 프레임(11)에 설치공(111)이 형성되어 있지 않을 수 있다.The carrier module 12 may not be installed in the region where the semiconductor device is not stored, and the installation hole 111 may be empty. Although not shown, an installation hole 111 may not be formed in the frame 11 in a region where the semiconductor device is not stored.

도 5에 도시된 바와 같이, 상기 프레임(11)에 상기 설치공이 (22×24) 행렬을 이루면서 528개가 형성되어 있는 경우, 상기 캐리어모듈(12)들은 반도체 소자를 다음과 같은 형태로 수납할 수 있도록 상기 프레임(11)에 설치된다.As shown in FIG. 5, when 528 are formed in the frame 11 while forming the (22 × 24) matrix, the carrier modules 12 may accommodate the semiconductor device in the following form. It is installed on the frame 11 so that.

상기 프레임(11)의 최상측 및 최하측에 배치되는 상기 제1수납영역(E1, E3)들에는 각각 2개의 행이 포함되고, 각 행마다 행의 양단 사이에 2개의 반도체 소자가 수납되지 않는다. 이 경우, 상기 캐리어모듈(12)들은 각 행마다 행의 양단 사이에 2개의 설치공(111)을 비워둔 채로, 상기 프레임(11)에 설치될 수 있다.The first storage regions E1 and E3 disposed at the uppermost and lowermost sides of the frame 11 include two rows, and two semiconductor elements are not accommodated between both ends of each row. . In this case, the carrier modules 12 may be installed in the frame 11 while leaving two installation holes 111 empty between both ends of the row for each row.

상기 제2수납영역(F1, F2)들 사이에 배치되는 상기 제1수납영역(E2)에는 2개의 행이 포함되고, 각 행마다 양단에 2개씩의 반도체 소자가 수납되지 않는다. 이 경우, 상기 캐리어모듈(12)들은 각 행마다 양단에 2개씩의 설치공(111)을 비워둔 채로, 상기 프레임(11)에 설치될 수 있다.Two rows are included in the first storage area E2 disposed between the second storage areas F1 and F2, and two semiconductor devices are not received at each end of each row. In this case, the carrier modules 12 may be installed in the frame 11 while leaving two installation holes 111 at both ends of each row.

상기 제2수납영역(B1, B2)들에는 각 행마다 반도체 소자가 모두 수납된다. 이 경우, 상기 캐리어모듈(12)들은 상기 설치공(111)의 개수와 일치하는 개수로 상기 프레임(11)에 설치될 수 있다.In the second storage regions B1 and B2, all the semiconductor devices are accommodated in each row. In this case, the carrier modules 12 may be installed in the frame 11 in a number equal to the number of the installation holes 111.

따라서, 상기 제1수납영역(E1, E3)들에서 각각 4개씩 8개의 반도체 소자가 수납되지 않게 되고, 상기 제1수납영역(E2)에서 8개의 반도체 소자가 수납되지 않게 되므로, 상기 테스트트레이(1)에는 총 512개의 반도체 소자가 수납될 수 있다.Therefore, eight semiconductor elements are not accommodated in the first storage regions E1 and E3, respectively, and eight semiconductor elements are not accommodated in the first storage regions E2. A total of 512 semiconductor elements can be accommodated in 1).

이 경우, 상기 제1수납영역(E1, E3)들에서 각각 4개씩 8개의 설치공(111)이 비어있게 되고, 상기 제1수납영역(E2)에서 8개의 설치공(111)이 비어있게 되므로, 상기 캐리어모듈(12)은 총 512개가 상기 프레임(11)에 설치될 수 있다.In this case, eight installation holes 111 are made empty in each of the first storage areas E1 and E3, and eight installation holes 111 are made empty in the first storage area E2. In addition, a total of 512 carrier modules 12 may be installed in the frame 11.

따라서, 본 발명에 따른 테스트트레이(1)는 가로방향 길이(1L, 도 3에 도시됨) 및 세로방향 길이(1H, 도 3에 도시됨) 차이가 최소화될 수 있고, 제조가 용이하다.Therefore, the test tray 1 according to the present invention can minimize the difference in the horizontal length (1L, shown in Figure 3) and the longitudinal length (1H, shown in Figure 3), and is easy to manufacture.

이하에서는 본 발명에 따른 하이픽스보드의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, with reference to the accompanying drawings a preferred embodiment of a high-fixed board according to the present invention will be described in detail.

도 6은 테스트장비 및 이에 설치되는 본 발명에 따른 하이픽스보드를 개략적으로 나타낸 사시도, 도 7 내지 도 9는 본 발명에 따른 하이픽스보드의 변형된 실시예들을 개략적으로 나타낸 정면도이다.6 is a perspective view schematically showing a test equipment and a high fix board according to the present invention, and FIGS. 7 to 9 are front views schematically showing modified embodiments of the high fix board according to the present invention.

도 6을 참고하면, 본 발명에 따른 하이픽스보드(2)는 본체(21) 및 테스트소켓(22)을 포함한다.Referring to FIG. 6, the high fix board 2 according to the present invention includes a main body 21 and a test socket 22.

상기 본체(21)에는 테스트소켓(22)이 복수개 설치되고, 복수개의 테스트소켓(22)을 테스트장비(E)와 연결시킨다. 상기 테스트장비(E)는 테스트소켓(22)에 접속된 반도체 소자의 전기적인 특성을 판단하기 위하여, 반도체 소자를 테스트한다.The main body 21 is provided with a plurality of test sockets 22, the plurality of test sockets 22 is connected to the test equipment (E). The test equipment E tests the semiconductor device to determine electrical characteristics of the semiconductor device connected to the test socket 22.

상기 테스트장비(E)에는 복수개의 하이픽스보드(2)가 설치될 수 있다. 상기 테스트장비(E)에는 2개의 하이픽스보드(2)가 상하로 적층 설치될 수 있고, 각 하이픽스보드(2)마다 하나의 테스트트레이(1)에 수납된 테스트될 반도체 소자가 접속될 수 있다. 즉, 하나의 테스트트레이(1)에 512개의 반도체 소자가 수납된다면, 테스트장비(E)는 한번에 1024개의 반도체 소자를 테스트할 수 있다.The test equipment E may be provided with a plurality of high fix boards 2. Two high fix boards 2 may be stacked up and down on the test equipment E, and semiconductor devices to be tested, which are accommodated in one test tray 1, may be connected to each high fix board 2. have. That is, if 512 semiconductor devices are accommodated in one test tray 1, the test equipment E may test 1024 semiconductor devices at a time.

도 6 및 도 7을 참고하면, 상기 본체(21)에는 상기 테스트소켓(22)이 적어도 하나의 제1영역(I)에서 (a X b) 행렬(a, b는 0보다 큰 정수)을 이루며 복수개가 설치되고, 적어도 하나의 제2영역(J)에서 (c X d) 행렬(c는 a보다 큰 정수, d는 0보다 큰 정수)을 이루며 복수개가 설치될 수 있다.6 and 7, in the main body 21, the test socket 22 forms a matrix (a X b) (a, b is an integer greater than 0) in at least one first region (I). Plural numbers may be provided, and plural numbers may be provided in the at least one second region J to form a (c X d) matrix (c is an integer greater than a and d is an integer greater than 0).

이와 같이, 본 발명에 따른 하이픽스보드(2)는 테스트트레이(1, 도 3에 도시됨)의 가로방향 길이(1L, 도 3에 도시됨) 및 세로방향 길이(1H, 도 3에 도시됨) 차이를 최소화시킬 수 있도록, 상기 제1영역(I) 및 상기 제2영역(J)에서 상기 테스트소켓(22)이 서로 다른 행렬을 이루며 상기 본체(21)에 설치될 수 있다.As such, the high fix board 2 according to the present invention has a horizontal length (1L, shown in FIG. 3) and a longitudinal length (1H, shown in FIG. 3) of the test tray 1 (shown in FIG. 3). In order to minimize the difference, the test sockets 22 may be installed in the main body 21 in different matrices in the first region I and the second region J.

이에 따라, 종래기술에 따른 테스트트레이(T, 도 1에 도시됨)가 하나의 행렬을 이루면서 반도체 소자를 수납함에 따라 가로방향(L, 도 1에 도시됨) 또는 세로방향(H, 도 1에 도시됨) 중 어느 한 방향으로 길게 형성되던 문제를 해결할 수 있다.Accordingly, as the test tray (T, shown in FIG. 1) according to the prior art forms a matrix and accommodates the semiconductor elements, the horizontal direction (L, shown in FIG. 1) or the longitudinal direction (H, FIG. It is possible to solve the problem of being formed long in any one of the) direction.

상기 본체(21)에 상기 테스트소켓(22)들이 설치될 수 있는 영역은 (c X [b+d]) 행렬을 이룰 수 있다. (c X [b+d]) 행렬은 (22 X 24) 행렬, (24 X 22) 행렬, (20 X 26) 행렬, (26 X 20) 행렬, 또는 (23 X 23) 행렬 중 어느 하나일 수 있다. 이러한 영역에서, 상기 본체(21)에는 512개의 테스트소켓(22)들이 설치될 수 있다.An area in which the test sockets 22 may be installed in the main body 21 may form a (c X [b + d]) matrix. (c X [b + d]) matrix can be either (22 X 24) matrix, (24 X 22) matrix, (20 X 26) matrix, (26 X 20) matrix, or (23 X 23) matrix Can be. In this area, 512 test sockets 22 may be installed in the main body 21.

도 7에 도시된 바와 같이, 상기 본체(21)에 테스트소켓(22)들이 설치될 수 있는 영역이 (22 X 24) 행렬을 이루는 경우, 상기 테스트소켓(22)들은 512개만 설치될 수 있다. 이에 따라, 상기 본체(21)에 총 528개의 테스트소켓(22)들이 설치될 수 있는 영역 중에서 16개의 테스트소켓(22)들이 설치될 수 있는 영역에는, 테스트 소켓(22)이 설치되지 않을 수 있다. 상기 본체(21)에 테스트소켓(22)들이 설치될 수 있는 영역이 (24 X 22) 행렬을 이루는 경우에도 마찬가지이다.As illustrated in FIG. 7, when the area in which the test sockets 22 may be installed in the main body 21 forms a (22 × 24) matrix, only 512 test sockets 22 may be installed. Accordingly, the test socket 22 may not be installed in an area in which 16 test sockets 22 may be installed among areas in which 528 test sockets 22 may be installed in the main body 21. . The same applies to the case where the area where the test sockets 22 can be installed in the main body 21 forms a (24 X 22) matrix.

도시되지는 않았지만, 상기 본체(21)에 테스트소켓(22)들이 설치될 수 있는 영역이 (20 X 26) 또는 (26 X 20) 행렬을 이루는 경우, 상기 테스트소켓(22)들은 512개만 설치될 수 있다. 이에 따라, 상기 본체(21)에 총 520개의 테스트소켓(22)들이 설치될 수 있는 영역 중에서 8개의 테스트소켓(22)들이 설치될 수 있는 영역에는, 테스트소켓(22)이 설치되지 않을 수 있다.Although not shown, when the area in which the test sockets 22 may be installed in the main body 21 forms a (20 X 26) or (26 X 20) matrix, only 512 test sockets 22 may be installed. Can be. Accordingly, the test socket 22 may not be installed in an area in which eight test sockets 22 may be installed among areas in which 520 test sockets 22 may be installed in the main body 21. .

도시되지는 않았지만, 상기 본체(21)에 테스트소켓(22)들이 설치될 수 있는 영역이 (23 X 23) 행렬을 이루는 경우, 상기 테스트소켓(22)들은 512개만 설치될 수 있다. 이에 따라, 상기 본체(21)에 총 529개의 테스트소켓(22)들이 설치될 수 있는 영역 중에서 17개의 테스트소켓(22)들이 설치될 수 있는 영역에는, 테스트소켓(22)이 설치되지 않을 수 있다.Although not shown, when the area in which the test sockets 22 may be installed in the main body 21 forms a (23 X 23) matrix, only 512 test sockets 22 may be installed. Accordingly, the test socket 22 may not be installed in an area in which 17 test sockets 22 may be installed among areas in which 529 test sockets 22 may be installed in the main body 21. .

따라서, 본 발명에 따른 하이픽스보드(2)는 테스트트레이(1, 도 3에 도시됨)의 가로방향 길이(1L, 도 3에 도시됨) 및 세로방향 길이(1H, 도 3에 도시됨) 차이를 최소화시키면서, 512개의 반도체 소자가 접속될 수 있도록 구현될 수 있다.Accordingly, the high fix board 2 according to the present invention has a horizontal length (1L, shown in FIG. 3) and a longitudinal length (1H, shown in FIG. 3) of the test tray 1 (shown in FIG. 3). It can be implemented so that 512 semiconductor elements can be connected while minimizing the difference.

도 6 및 도 7을 참고하면, 상기 테스트소켓(22)에는 테스트될 반도체 소자가 접속되고, 상술한 테스트트레이(1, 도 3에 도시됨)에 수납되는 테스트될 반도체 소자들이 접속될 수 있는 위치에서 상기 본체(21)에 설치된다. 즉, 상기 본체(21)에는 상기 테스트트레이(1, 도 3에 도시됨)에서 반도체 소자들이 수납되지 않는 부분에 대응되는 위치에 상기 테스트소켓(22)이 설치되어 있지 않다.6 and 7, the test socket 22 may be connected to a semiconductor device to be tested, and the semiconductor devices to be tested may be connected to the test trays 1 and 3. In the main body 21 is installed. That is, the test socket 22 is not installed in the main body 21 at a position corresponding to a portion in which the semiconductor elements are not accommodated in the test tray 1 (shown in FIG. 3).

상기 테스트소켓(22)들은 상기 제2영역(J)에 포함되는 각 행에서 상기 제1영역(I)에 포함되는 각 행에서 보다 더 많은 개수로 상기 본체(21)에 설치될 수 있다. 상기 테스트소켓(22)들은 이에 접속되는 테스트될 반도체 소자와 동일한 개수로 상기 본체(21)에 설치될 수 있다.The test sockets 22 may be installed in the main body 21 in a larger number than each row included in the first region I in each row included in the second region J. FIG. The test sockets 22 may be installed in the main body 21 in the same number as the semiconductor devices to be tested connected thereto.

본 발명에 따른 하이픽스보드(2)는 테스트소켓(22)이 설치되는 형태에 따라 크게 세가지 실시예로 구분되는데, 이하에서는 각 실시예를 첨부된 도면을 참조하여 순차적으로 설명한다.The high fix board 2 according to the present invention is largely divided into three embodiments according to the form in which the test socket 22 is installed. Hereinafter, each embodiment will be described sequentially with reference to the accompanying drawings.

도 7을 참고하면, 본 발명의 일실시예에 다른 하이픽스보드(2)는 본체(21)에 다음과 같은 형태로 설치되는 테스트소켓(22)을 포함한다.Referring to FIG. 7, another high fix board 2 according to an embodiment of the present invention includes a test socket 22 installed in the main body 21 in the following form.

상기 제2영역(J)에 포함되는 각 행에는, 상기 제1영역(I)에 포함되는 각 행의 일단에 설치되는 테스트소켓(22a) 또는 타단에 설치되는 테스트소켓(22b)의 외측방향으로 상기 본체(21)에 적어도 하나의 테스트소켓(22)이 더 설치될 수 있다. 즉, 상기 테스트소켓(22)은 상기 제1영역(I)에 포함되는 각 행에서, 행의 일단 또는 타단에 일정 개수가 상기 본체(21)에 설치되지 않을 수 있다.In each row included in the second region J, a test socket 22a provided at one end of each row included in the first region I or an outward direction of the test socket 22b provided at the other end thereof. At least one test socket 22 may be further installed on the main body 21. That is, in each row included in the first region I, the test socket 22 may not have a predetermined number installed at one end or the other end of the row in the main body 21.

상기 테스트소켓(22)들은 복수개의 행을 포함하는 상기 제1영역(I)에서, 테스트소켓(22)이 설치되지 않는 개수를 균등하게 분할한 개수로 각 행마다 상기 본체(21)에 설치되지 않을 수 있다.The test sockets 22 are equally divided by the number in which the test sockets 22 are not installed in the first area I including a plurality of rows. The test sockets 22 are not installed in the main body 21 in each row. You may not.

상기 제2영역(J)에 포함되는 각 행에는, 상기 제1영역(I)에 포함되는 각 행의 일단에 설치되는 테스트소켓(22a) 및 타단에 설치되는 테스트소켓(22b)의 외측방향으로 각각 동일한 개수의 상기 테스트소켓(22)이 상기 본체(21)에 더 설치될 수 있다. 즉, 상기 테스트소켓(22)들은 상기 제1영역(I)에 포함되는 각 행에서, 행의 일단 및 타단에 각각 동일한 개수로 상기 본체(21)에 설치되지 않을 수 있다.In each row included in the second region J, a test socket 22a provided at one end of each row included in the first region I and an outward direction of the test socket 22b provided at the other end thereof. The same number of test sockets 22 may be further installed in the main body 21. That is, the test sockets 22 may not be installed in the main body 21 in the same number of one end and the other end of each row in each row included in the first region I.

상기 테스트소켓(22)들은 복수개의 행을 포함하는 상기 제1영역(I)에서, 테스트소켓(22)이 설치되지 않는 개수를 균등하게 분할하여 각 행마다 양단에 동일한 개수로 상기 본체(21)에 설치되지 않을 수 있다.The test sockets 22 equally divide the number of untested sockets 22 in the first area I including a plurality of rows by equal numbers at both ends of the main body 21. May not be installed on

상기 본체(21)에 테스트소켓(22)들이 설치될 수 있는 영역이 (22×24) 행렬을 이루면서 528개가 형성되어 있는 경우, 상기 테스트소켓(22)들은 4개의 행을 포함하는 상기 제1영역(I)에서 각 행마다 양단에 2개씩 설치되지 않을 수 있다.When the test sockets 22 are formed on the main body 21 in the area where the test sockets 22 can be installed in a (22 × 24) matrix, the test sockets 22 include the first row including four rows. In (I), two rows may not be provided at each end.

상기 테스트소켓(22)들은, 상기 본체(21)의 상측에서 하측으로(Y 화살표 방향), 상기 제1영역(I), 상기 제2영역(J), 및 상기 제1영역(I) 순으로 상기 본체(21)에 설치될 수 있다. 이 경우, 상기 본체(21)에서 각 모서리 부분에는 테스트소켓(21)이 설치되지 않을 수 있다.The test sockets 22 are disposed from the upper side to the lower side of the main body 21 (in the direction of the arrow Y), in the order of the first region I, the second region J, and the first region I. It may be installed in the main body 21. In this case, the test socket 21 may not be installed at each corner portion of the main body 21.

도 7에 도시된 바와 같이, 상기 본체(21)에 테스트소켓(22)들이 설치될 수 있는 영역이 (22×24) 행렬을 이루면서 528개가 형성되어 있는 경우, 상기 테스트소켓(22)들은 상기 본체(21)에서 각 모서리 부분에 4개씩 설치되지 않을 수 있다. 즉, 상기 테스트소켓(22)들은 십자형태로 배치될 수 있다.As shown in FIG. 7, when 528 areas are formed in the main body 21 where the test sockets 22 can be installed in a 22 × 24 matrix, the test sockets 22 are the main body. In 21, four may not be installed at each corner. That is, the test sockets 22 may be arranged in a cross shape.

따라서, 상기 테스트소켓(22)들이 상기 본체(21)에서 적절한 위치에 배치되도록, 상기 테스트소켓(22)을 용이하게 상기 본체(21)에 설치할 수 있으므로, 상기 하이픽스보드(2) 제조의 용이성을 향상시킬 수 있다.Therefore, the test socket 22 can be easily installed in the main body 21 so that the test sockets 22 are disposed at an appropriate position in the main body 21, so that the high fix board 2 can be easily manufactured. Can improve.

도 8을 참고하면, 본 발명의 다른 실시예에 따른 하이픽스보드(2)는 다음과 같은 형태로 상기 본체(21)에 설치되는 테스트소켓(22)을 포함한다.Referring to FIG. 8, the high fix board 2 according to another embodiment of the present invention includes a test socket 22 installed in the main body 21 in the following form.

상기 테스트소켓(22)들은 상기 제1영역(I)에서 적어도 2개의 테스트소켓(22)들이 이격된 거리(K1)가 나머지 테스트소켓들이 서로 이격된 거리(K2)보다 큰 거리로 이격되게 상기 본체(21)에 설치될 수 있다.The main body of the test sockets 22 such that the distance K1 from which the at least two test sockets 22 are spaced apart from each other in the first area I is greater than the distance K2 from which the remaining test sockets are spaced from each other. 21 may be installed.

상기 테스트소켓(22)은 상기 제1영역(I)에 포함되는 각 행에서, 행의 양단 사이에 일정 개수가 상기 본체(21)에 설치되지 않을 수 있다. 상기 테스트소켓(22)들은 복수개의 행을 포함하는 상기 제1영역(I)에서, 테스트소켓(22)이 설치되지 않는 개수를 균등하게 분할한 개수로 각 행마다 상기 본체(21)에 설치되지 않을 수 있다.In each row of the test socket 22 included in the first region I, a predetermined number may not be provided in the main body 21 between both ends of the row. The test sockets 22 are equally divided by the number in which the test sockets 22 are not installed in the first area I including a plurality of rows. The test sockets 22 are not installed in the main body 21 in each row. You may not.

상기 본체(21)에 테스트소켓(22)들이 설치될 수 있는 영역이 (22×24) 행렬을 이루면서 528개가 형성되어 있는 경우, 상기 테스트소켓(22)은 4개의 행을 포함하는 제1영역(I)에서 각 행마다 행의 양단 사이에 4개가 설치되지 않을 수 있다.When the test sockets 22 are formed in the main body 21 in the area where the test sockets 22 can be installed in a (22 × 24) matrix, the test socket 22 includes the first area including four rows ( In I), four rows may not be provided between each end of each row.

상기 테스트소켓(22)들은, 상기 본체(21)의 상측에서 하측으로(Y 화살표 방향), 상기 제2영역(J), 상기 제1영역(I), 상기 제2영역(J) 순으로 상기 본체(21)에 설치될 수 있다. 이 경우, 상기 본체(21)에서 중앙 부분에는 상기 테스트소켓(22)이 설치되지 않을 수 있다.The test sockets 22 are disposed in the order from the upper side to the lower side of the main body 21 (in the direction of the arrow Y), and in the order of the second region J, the first region I, and the second region J. It may be installed in the main body 21. In this case, the test socket 22 may not be installed in the central portion of the main body 21.

도 8에 도시된 바와 같이, 상기 본체(21)에 테스트소켓(22)들이 설치될 수 있는 영역이 (22×24) 행렬을 이루면서 528개가 형성되어 있는 경우, 상기 테스트소켓(22)들은 본체(21)에서 중앙 부분에 16개가 설치되지 않을 수 있다. 즉, 상기 테스트소켓(22)들은 중공의 사각형 형태로 배치될 수 있다.As shown in FIG. 8, when 528 pieces are formed in a region (22 × 24) in which the test sockets 22 may be installed in the main body 21, the test sockets 22 are formed in the main body (see FIG. 8). In Figure 21, 16 may not be installed in the center part. That is, the test sockets 22 may be arranged in a hollow rectangular shape.

도 9를 참고하면, 본 발명의 또 다른 실시예에 따른 하이픽스보드(2)는, 상기 일실시예 및 다른 실시예를 혼합한 형태로 상기 본체(21)에 설치되는 테스트소켓(22)을 포함한다.Referring to FIG. 9, the high fix board 2 according to another embodiment of the present invention includes a test socket 22 installed in the main body 21 in the form of a mixture of one embodiment and another embodiment. Include.

상기 테스트소켓(22)들은, 상기 본체(21)의 상측에서 하측으로(Y 화살표 방향), 제1영역(I1), 제2영역(J1), 제1영역(I2), 제2영역(J2), 및 제1영역(I3) 순으로 배치될 수 있다.The test sockets 22, from the upper side to the lower side of the main body 21 (in the direction of the arrow Y), the first region I1, the second region J1, the first region I2, and the second region J2. ), And the first region I3.

상기 본체(21)의 최상측 및 최하측에 배치되는 상기 제1영역(I1, I3)들에는, 적어도 2개의 테스트소켓(22)들이 이격된 거리(K1)가 나머지 테스트소켓(22)들이 이격된 거리(K2)보다 큰 거리로 이격되게 상기 본체(21)에 설치되어 있다.In the first regions I1 and I3 disposed at the uppermost and lowermost sides of the main body 21, a distance K1 at which at least two test sockets 22 are spaced apart from the remaining test sockets 22 is spaced apart from each other. It is provided in the main body 21 to be spaced apart by a distance larger than the distance K2.

상기 테스트소켓(22)들은 상기 제1영역(I1, I3)들에 포함되는 각 행에서, 행의 양단 사이에 일정 개수가 상기 본체(21)에 설치되지 않을 수 있다. 상기 테스트소켓(22)들은 복수개의 행을 포함하는 상기 제1영역(I1, I3)들에서, 테스트소켓(22)이 설치되지 않는 개수를 균등하게 분할한 개수로 각 행마다 상기 프레임(11)에 설치되지 않을 수 있다.In each row of the test sockets 22 included in the first regions I1 and I3, a predetermined number may not be provided in the main body 21 between both ends of the row. The test sockets 22 are equally divided by the number of test sockets 22 not installed in the first regions I1 and I3 including a plurality of rows. May not be installed on

상기 본체(21)의 최상측 및 최하측에 배치되는 상기 제1영역(I1, I3)들에는 상기 테스트소켓(22)들이 서로 대응되는 형태로 배치되어서 상기 본체(21)에 설치될 수 있다.The test sockets 22 may be disposed to correspond to each other in the first regions I1 and I3 disposed at the uppermost and lowermost sides of the main body 21 so that the test sockets 22 may be installed in the main body 21.

상기 본체(21)의 상측 및 하측에 배치되는 상기 제2영역(J1, J2)들에 포함되는 각 행에는, 그 사이에 배치되는 상기 제1영역(I2)에 포함되는 각 행의 일단에 설치되는 테스트소켓(22a) 및 타단에 설치되는 테스트소켓(22b)의 외측방향으로 각각 동일한 개수의 테스트소켓(22)이 더 설치될 수 있다.In each row included in the second regions J1 and J2 disposed above and below the main body 21, one row is provided at one end of each row included in the first region I2 disposed therebetween. The same number of test sockets 22 may be further installed in the outward direction of the test socket 22a and the test socket 22b installed at the other end.

상기 테스트소켓(22)들은 상기 제1영역(I2)에 포함되는 각 행에서, 행의 일단 및 타단에 동일한 개수로 상기 본체(21)에 설치되지 않을 수 있다.The test sockets 22 may not be installed in the main body 21 in the same number at one end and the other end of the row in each row included in the first region I2.

상기 테스트소켓(22)들은 복수개의 행을 포함하는 상기 제1영역(I2)에서, 테스트소켓(22)이 설치되지 않는 개수를 균등하게 분할한 개수로 각 행마다 양단에 동일한 개수로 상기 본체(21)에 설치되지 않을 수 있다.The test sockets 22 equally divide the number of test sockets 22 not installed in the first area I2 including a plurality of rows in the same number at both ends of the main body ( 21) may not be installed.

도 9에 도시된 바와 같이, 상기 본체(21)에 테스트소켓(22)들이 설치될 수 있는 영역이 (22×24) 행렬을 이루면서 528개가 형성되어 있는 경우, 상기 테스트소켓(22)들은 다음과 같은 형태로 상기 본체(21)에 설치될 수 있다.As shown in FIG. 9, in the case where 528 pieces are formed in the main body 21 where the test sockets 22 can be installed in a 22 × 24 matrix, the test sockets 22 are as follows. It may be installed in the main body 21 in the same form.

상기 본체(21)의 최상측 및 최하측에 배치되는 상기 제1영역(I1, I3)들에는 각각 2개의 행이 포함되고, 각 행마다 행의 양단 사이에 2개의 테스트소켓(22)이 상기 본체(21)에 설치되지 않는다.The first regions I1 and I3 disposed at the uppermost and lowermost sides of the main body 21 each include two rows, and two test sockets 22 are disposed between both ends of each row. It is not installed in the main body 21.

상기 제2영역(J1, J2)들 사이에 배치되는 상기 제1영역(I2)에는 2개의 행이 포함되고, 각 행마다 양단에 2개씩의 테스트소켓(22)이 상기 본체(21)에 설치되지 않는다.Two rows are included in the first region I2 disposed between the second regions J1 and J2, and two test sockets 22 are installed at the main body 21 at each end of each row. It doesn't work.

상기 제2영역(J1, J2)들에는 각 행마다 테스트소켓(22)들이 모두 설치된다.The test sockets 22 are provided in each row in the second regions J1 and J2.

따라서, 상기 제1영역(I1, I3)들에서 각각 4개씩 8개의 테스트소켓(22)이 상 기 본체(21)에 설치되지 않고, 상기 제1영역(I2)에서 8개의 테스트소켓(22)이 상기 본체(21)에 설치되지 않으므로, 상기 본체(21)에는 총 512개의 테스트소켓(22)이 설치될 수 있다.Therefore, eight test sockets 22, four in each of the first regions I1 and I3, are not installed in the main body 21, but eight test sockets 22 in the first region I2. Since the main body 21 is not installed, a total of 512 test sockets 22 may be installed in the main body 21.

따라서, 본 발명에 따른 하이픽스보드(2)는 테스트트레이(1, 도 3에 도시됨)의 가로방향 길이(1L, 도 3에 도시됨) 및 세로방향 길이(1H, 도 3에 도시됨) 차이를 최소화시킬 수 있으면서도, 제조가 용이하다.Accordingly, the high fix board 2 according to the present invention has a horizontal length (1L, shown in FIG. 3) and a longitudinal length (1H, shown in FIG. 3) of the test tray 1 (shown in FIG. 3). While the difference can be minimized, it is easy to manufacture.

이하에서는 본 발명에 따른 핸들러의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명한다. 본 발명에 따른 핸들러는 상술한 테스트트레이를 이용하여 로딩공정, 언로딩공정, 및 테스트공정을 수행하므로, 테스트트레이에 대한 상세한 설명은 본 발명의 요지를 흐리지 않기 위해 생략하기로 한다.Hereinafter, with reference to the accompanying drawings, a preferred embodiment of a handler according to the present invention will be described in detail. Since the handler according to the present invention performs the loading process, the unloading process, and the test process using the above-described test tray, a detailed description of the test tray will be omitted in order not to obscure the subject matter of the present invention.

도 10은 본 발명에 따른 핸들러를 개략적으로 나타낸 평면도, 도 11은 본 발명에 따른 하이픽스보드에 대한 개략도 및 핸들러에 구비되는 챔버부에서 테스트트레이가 이송되는 경로를 나타낸 개략도이다.10 is a plan view schematically showing a handler according to the present invention, and FIG. 11 is a schematic view of a high fix board according to the present invention and a schematic diagram showing a path in which a test tray is transferred from a chamber part provided in the handler.

도 10을 참고하면, 본 발명에 따른 핸들러(3)는 로딩부(31), 언로딩부(32), 챔버부(33), 및 이송부(미도시, 이하 같음)를 포함한다.Referring to FIG. 10, the handler 3 according to the present invention includes a loading unit 31, an unloading unit 32, a chamber unit 33, and a transfer unit (not shown).

상기 로딩부(31)는 로딩공정을 수행할 수 있고, 로딩스택커(311), 로딩픽커(312), 및 로딩버퍼부(313)를 포함한다.The loading unit 31 may perform a loading process, and includes a loading stacker 311, a loading picker 312, and a loading buffer unit 313.

상기 로딩스택커(311)는 테스트될 반도체 소자가 수납되는 복수개의 고객트레이를 저장한다.The loading stacker 311 stores a plurality of customer trays in which the semiconductor devices to be tested are stored.

상기 로딩픽커(312)는 로딩스택커(311)에 위치된 고객트레이에 수납된 테스 트될 반도체 소자를 로딩영역(31a)에 위치된 테스트트레이(1)에 수납시킨다. 상기 로딩픽커(312)는 반도체 소자를 흡착할 수 있는 노즐을 포함하고, X축방향 및 Y축방향으로 이동될 수 있다.The loading picker 312 accommodates the semiconductor device to be tested contained in the customer tray located in the loading stacker 311 in the test tray 1 located in the loading area 31a. The loading picker 312 may include a nozzle capable of absorbing a semiconductor device, and may be moved in the X-axis direction and the Y-axis direction.

상기 로딩픽커(312)는 제1로딩픽커(312a) 및 제2로딩픽커(312b)를 포함할 수 있다.The loading picker 312 may include a first loading picker 312a and a second loading picker 312b.

상기 제1로딩픽커(312a)는 로딩스택커(311)에 위치된 고객트레이에서 테스트될 반도체 소자를 집어내어 상기 로딩버퍼부(313)에 수납시킨다.The first loading picker 312a picks up the semiconductor device to be tested from the customer tray located in the loading stacker 311 and stores it in the loading buffer unit 313.

상기 제2로딩픽커(312b)는 로딩버퍼부(313)에 수납된 테스트될 반도체 소자를 집어내어 로딩영역(31a)에 위치된 테스트트레이(1)에 수납시킨다. 상기 제2로딩픽커(312b) 및 제1로딩픽커(312a)는 각각 복수개가 구비될 수 있다.The second loading picker 312b picks up the semiconductor device to be tested contained in the loading buffer unit 313 and stores it in the test tray 1 located in the loading area 31a. The second loading picker 312b and the first loading picker 312a may be provided in plural numbers, respectively.

상기 로딩버퍼부(313)는 테스트될 반도체 소자를 일시적으로 수납한다. 상기 로딩버퍼부(313)는 Y축방향으로 이동될 수 있고, 복수개가 구비될 수 있다.The loading buffer unit 313 temporarily receives a semiconductor device to be tested. The loading buffer unit 313 may move in the Y-axis direction, and a plurality of loading buffer units 313 may be provided.

상기 언로딩부(32)는 언로딩공정을 수행할 수 있고, 상기 로딩부(31)의 옆에 설치될 수 있다. 상기 언로딩부(32)는 언로딩스택커(321), 언로딩픽커(322), 및 언로딩버퍼부(323)를 포함한다.The unloading unit 32 may perform an unloading process and may be installed next to the loading unit 31. The unloading unit 32 includes an unloading stacker 321, an unloading picker 322, and an unloading buffer unit 323.

상기 언로딩스택커(321)는 테스트 완료된 반도체 소자가 수납된 복수개의 고객트레이를 저장한다. 테스트 완료된 반도체 소자는 테스트 결과에 따라 상기 언로딩스택커(321)에서 등급별로 서로 다른 위치에 위치된 고객트레이에 수납된다.The unloading stacker 321 stores a plurality of customer trays in which the tested semiconductor devices are stored. The tested semiconductor device is stored in a customer tray located at different positions for each grade in the unloading stacker 321 according to a test result.

상기 언로딩픽커(322)는 언로딩영역(32a)에 위치된 테스트트레이(1)에서 테스트 완료된 반도체 소자를 분리하고, 분리한 반도체 소자를 상기 언로딩스택 커(321)에 위치된 고객트레이에 수납시킨다. 상기 언로딩픽커(322)는 반도체 소자를 흡착할 수 있는 노즐을 포함하고, X축방향 및 Y축방향으로 이동될 수 있다.The unloading picker 322 separates the tested semiconductor device from the test tray 1 located in the unloading area 32a and transfers the separated semiconductor device to the customer tray located in the unloading stacker 321. It is stored. The unloading picker 322 may include a nozzle capable of absorbing a semiconductor device, and may be moved in the X-axis direction and the Y-axis direction.

상기 언로딩픽커(322)는 제1언로딩픽커(322a) 및 제2언로딩픽커(322b)를 포함할 수 있다.The unloading picker 322 may include a first unloading picker 322a and a second unloading picker 322b.

상기 제1언로딩픽커(322a)는 언로딩버퍼부(323)에 수납된 테스트 완료된 반도체 소자를 집어내어 상기 언로딩스택커(321)에 위치된 고객트레이에 수납시킨다. 상기 제1언로딩픽커(322a)는 테스트 완료된 반도체 소자를 테스트 결과에 따라 상기 언로딩스택커(321)에서 등급별로 서로 다른 위치에 위치된 고객트레이에 수납시킬 수 있다.The first unloading picker 322a picks up the tested semiconductor device stored in the unloading buffer unit 323 and stores it in a customer tray located in the unloading stacker 321. The first unloading picker 322a may store the tested semiconductor device in a customer tray located at different positions for each grade in the unloading stacker 321 according to a test result.

상기 제2언로딩픽커(322b)는 언로딩영역(32a)에 위치된 테스트트레이(1)에서 테스트 완료된 반도체 소자를 분리하고, 분리한 반도체 소자를 언로딩버퍼부(323)에 수납시킨다. 상기 제2언로딩픽커(322b) 및 제1언로딩픽커(322a)는 각각 복수개가 구비될 수 있다.The second unloading picker 322b separates the tested semiconductor device from the test tray 1 located in the unloading area 32a and stores the separated semiconductor device in the unloading buffer unit 323. A plurality of second unloading pickers 322b and first unloading pickers 322a may be provided.

상기 언로딩버퍼부(323)는 테스트 완료된 반도체 소자를 일시적으로 수납한다. 상기 언로딩버퍼부(323)는 Y축방향으로 이동될 수 있고, 복수개가 구비될 수 있다.The unloading buffer unit 323 temporarily stores the tested semiconductor device. The unloading buffer unit 323 may move in the Y-axis direction, and a plurality of unloading buffer units 323 may be provided.

여기서, 상기 핸들러(3)는 로딩영역(31a) 및 언로딩영역(32a)을 동일한 영역 상에서 구현할 수 있는데, 이 경우 로딩영역(31a) 및 언로딩영역(32a)은 교환부(34)에 의해 구현될 수 있다. 상기 교환부(34)는 로딩부(31) 및 언로딩부(32) 사이에 설치될 수 있다. 상기 교환부(34)는 테스트트레이(1)를 회전시키는 로테이 터(341)를 포함할 수 있다.Here, the handler 3 may implement the loading area 31a and the unloading area 32a on the same area. In this case, the loading area 31a and the unloading area 32a are formed by the exchange unit 34. Can be implemented. The exchange part 34 may be installed between the loading part 31 and the unloading part 32. The exchange unit 34 may include a rotator 341 for rotating the test tray 1.

상기 로테이터(341)는 테스트될 반도체 소자가 수납된 테스트트레이(1)를 회전시켜서, 수평상태에서 수직상태로 전환시킨다. 상기 로테이터(341)는 테스트 완료된 반도체 소자가 수납된 테스트트레이(1)를 회전시켜서, 수직상태에서 수평상태로 전환시킨다. 이에 따라, 상기 핸들러(3)는 수평상태의 테스트트레이(1)에 대해 로딩공정 및 언로딩공정을 수행할 수 있고, 수직상태의 테스트트레이(1)에 대해 테스트공정을 수행할 수 있다.The rotator 341 rotates the test tray 1 in which the semiconductor device to be tested is accommodated, thereby switching from the horizontal state to the vertical state. The rotator 341 rotates the test tray 1 in which the tested semiconductor device is accommodated, thereby switching from the vertical state to the horizontal state. Accordingly, the handler 3 may perform a loading process and an unloading process on the test tray 1 in a horizontal state, and may perform a test process on the test tray 1 in a vertical state.

도시되지는 않았지만, 상기 핸들러(3)는 로딩영역(31a) 및 언로딩영역(32a)을 서로 다른 영역 상에서 구현할 수 있는데, 이 경우 로딩영역(31a)은 제1교환부(미도시)에 의해 구현되고, 언로딩영역(32a)은 제2교환부(미도시)에 의해 구현될 수 있다.Although not shown, the handler 3 may implement the loading area 31a and the unloading area 32a on different areas, in which case the loading area 31a is formed by a first exchanger (not shown). The unloading area 32a may be implemented by a second exchanger (not shown).

상기 제1교환부는 로딩부(31)에 근접한 위치에 설치되고, 상기 제2교환부는 언로딩부(32)에 근접한 위치에 설치될 수 있다. 상기 제1교환부는 테스트될 반도체 소자가 수납된 테스트트레이(1)를 회전시키는 제1로테이터(미도시)를 포함할 수 있고, 상기 제2교환부는 테스트 완료된 반도체 소자가 수납된 테스트트레이(1)를 회전시키는 제2로테이터(미도시)를 포함할 수 있다.The first exchange unit may be installed at a position close to the loading unit 31, and the second exchange unit may be installed at a position close to the unloading unit 32. The first exchanger may include a first rotator (not shown) for rotating the test tray 1 in which the semiconductor device to be tested is accommodated, and the second exchanger includes a test tray 1 in which the tested semiconductor device is accommodated. It may include a second rotator (not shown) for rotating.

도 10 및 도 11을 참고하면, 상기 챔버부(33)는 테스트장비가 상온의 환경에서 뿐만 아니라, 고온 또는 저온의 환경에서도 반도체 소자를 테스트할 수 있도록, 제1챔버(331), 테스트챔버(332), 및 제2챔버(333)를 포함한다.Referring to FIGS. 10 and 11, the chamber part 33 may include a first chamber 331 and a test chamber so that the test equipment may test the semiconductor device not only at room temperature but also at high or low temperature. 332, and a second chamber 333.

상기 챔버부(33) 내부에서 이송되는 테스트트레이(1)는 상술한 바와 같이 가 로방향 길이(1L, 도 3에 도시됨) 및 세로방향 길이(1H, 도 3에 도시됨) 차이가 최소화되어 제조될 수 있다.As described above, the test tray 1 conveyed in the chamber 33 has a minimum length difference (1L, shown in FIG. 3) and a longitudinal length (1H, shown in FIG. 3) as described above. Can be prepared.

이에 따라, 테스트트레이(1)가 한번에 더 많은 반도체 소자를 수납할 수 있도록 개량되더라도, 상기 챔버부(33)는 가로방향(33L) 크기 및 세로방향(33H) 크기 중 어느 한 방향으로 편중되지 않으면서 크기가 증대될 수 있다.Accordingly, even if the test tray 1 is improved to accommodate more semiconductor elements at one time, the chamber part 33 is not biased in any one of the horizontal direction 33L size and the vertical direction 33H size. The size can be increased.

따라서, 본 발명에 따른 핸들러(3)는 테스트공정에 소요되는 시간을 줄이기 위해서 테스트트레이(1)가 더 많은 반도체 소자를 수납할 수 있도록 구현되더라도, 설치공간 면적에 의해 정하여지는 규격을 만족시킬 수 있다.Accordingly, the handler 3 according to the present invention can satisfy the standard determined by the installation space area even if the test tray 1 is implemented to accommodate more semiconductor elements in order to reduce the time required for the test process. have.

또한, 본 발명에 따른 핸들러(3)는 상기 테스트트레이(1)가 가로방향 길이(1L, 도 3에 도시됨)로 편중되어 길어지지 않기 때문에, 테스트트레이(1)의 이송거리 증대를 줄일 수 있다. 따라서, 인덱스타임을 줄일 수 있음과 동시에, 테스트공정에 소요되는 시간을 크게 줄일 수 있다. 테스트공정에 소요되는 시간을 줄임에 따라, 상기 핸들러(3)는 로딩공정 및 언로딩공정에서 테스트트레이(1)가 대기하는 시간을 줄일 수 있으므로, 전체적인 공정시간을 단축시킬 수 있다.In addition, the handler 3 according to the present invention can reduce the transfer distance of the test tray 1 because the test tray 1 is not lengthened by being biased in the horizontal length 1L (shown in FIG. 3). have. Therefore, the index time can be reduced and the time required for the test process can be greatly reduced. As the time required for the test process is reduced, the handler 3 can reduce the waiting time of the test tray 1 in the loading process and the unloading process, thereby reducing the overall process time.

도 10 및 도 11을 참고하면, 상기 제1챔버(331)는 테스트트레이(1)에 수납된 테스트될 반도체 소자를 테스트 온도로 조절한다. 테스트될 반도체 소자가 수납된 테스트트레이(1)는 로딩영역(31a)으로부터 이송되어 오는 테스트트레이(1)이다. 즉, 테스트될 반도체 소자가 수납된 테스트트레이(1)는 상기 교환부(34) 또는 제1교환부로부터 상기 제1챔버(331)로 이송되어 오는 테스트트레이(1)이다.10 and 11, the first chamber 331 adjusts the semiconductor device to be tested contained in the test tray 1 to a test temperature. The test tray 1 in which the semiconductor element to be tested is accommodated is a test tray 1 which is transferred from the loading area 31a. That is, the test tray 1 in which the semiconductor element to be tested is accommodated is the test tray 1 transferred from the exchanger 34 or the first exchanger to the first chamber 331.

상기 제1챔버(331)에는 테스트될 반도체 소자를 테스트 온도로 조절할 수 있 도록, 전열히터 또는 액화질소분사시스템 중 적어도 어느 하나가 설치될 수 있다. 상기 제1챔버(331)는 그 내부에서 수직상태의 테스트트레이(1)를 이동시킬 수 있다.At least one of an electrothermal heater or a liquid nitrogen injection system may be installed in the first chamber 331 to adjust the semiconductor device to be tested to a test temperature. The first chamber 331 may move the test tray 1 in a vertical state therein.

테스트될 반도체 소자가 테스트 온도로 조절되면, 테스트트레이(1)는 상기 제1챔버(331)에서 상기 테스트챔버(332)로 이송된다.When the semiconductor device to be tested is adjusted to the test temperature, the test tray 1 is transferred from the first chamber 331 to the test chamber 332.

상기 테스트챔버(332)는 테스트트레이(1)에 수납된 테스트 온도로 조절된 반도체 소자를 하이픽스보드(2)에 접속시킨다. 상기 테스트챔버(332)에는 하이픽스보드(2) 일부 또는 전부가 삽입 설치되고, 테스트 온도로 조절된 반도체 소자를 하이픽스보드(2)에 접속시키는 콘택유닛(332a)이 설치된다. 테스트장비(E)는 하이픽스보드(2)에 접속된 테스트될 반도체 소자에 대한 전기적인 특성을 판단하기 위해서, 테스트될 반도체 소자를 테스트한다.The test chamber 332 connects the semiconductor device adjusted to the test temperature stored in the test tray 1 to the high fix board 2. A part or all of the high fix board 2 is inserted into the test chamber 332, and a contact unit 332a is installed to connect the semiconductor element controlled to the test temperature to the high fix board 2. The test equipment E tests the semiconductor device to be tested in order to determine electrical characteristics for the semiconductor device to be tested connected to the high fix board 2.

상기 테스트챔버(332)에 설치되는 하이픽스보드(2)는 상기 테스트소켓(22)이 상기 설치공(111)에 상응하는 행렬을 이루면서 상기 본체(21)에 설치될 수 있다.The high fix board 2 installed in the test chamber 332 may be installed in the main body 21 while the test socket 22 forms a matrix corresponding to the installation hole 111.

상기 테스트챔버(332)에 설치되는 하이픽스보드(2)는 상기 테스트소켓(22)들이 테스트트레이(1)에 수납되는 테스트 온도로 조절된 반도체 소자들이 접속될 수 있는 위치에서 상기 본체(21)에 설치될 수 있다. 이러한 하이픽스보드(2)는 상술한 바와 같으므로, 이하에서는 본 발명의 요지를 흐리지 않기 위해 상세한 설명은 생략하기로 한다.The high fix board 2 installed in the test chamber 332 has the main body 21 at a position to which semiconductor devices adjusted to a test temperature at which the test sockets 22 are accommodated in the test tray 1 can be connected. Can be installed on Since the high fix board 2 is as described above, detailed descriptions thereof will be omitted below in order not to obscure the subject matter of the present invention.

상기 테스트챔버(332)에는 테스트될 반도체 소자를 테스트 온도로 유지시킬 수 있도록, 전열히터 또는 액화질소분사시스템 중 적어도 어느 하나가 설치될 수 있다. 상기 핸들러(3)는 복수개의 테스트챔버(332)를 포함할 수 있고, 복수개의 테스트챔버(332) 각각에 하이픽스보드(2)가 설치될 수 있다.At least one of an electrothermal heater or a liquid nitrogen injection system may be installed in the test chamber 332 to maintain the semiconductor device to be tested at a test temperature. The handler 3 may include a plurality of test chambers 332, and a high fix board 2 may be installed in each of the plurality of test chambers 332.

반도체 소자에 대한 테스트가 완료되면, 테스트트레이(1)는 상기 테스트챔버(332)에서 상기 제2챔버(333)로 이송된다.When the test for the semiconductor device is completed, the test tray 1 is transferred from the test chamber 332 to the second chamber 333.

상기 제2챔버(333)는 테스트트레이(1)에 수납된 테스트 완료된 반도체 소자를 상온으로 복원시킨다. 상기 제2챔버(333)에는 테스트 완료된 반도체 소자를 상온으로 복원시킬 수 있도록, 전열히터 또는 액화질소분사시스템 중 적어도 어느 하나가 설치될 수 있다. 상기 제2챔버(333)는 그 내부에서 수직상태의 테스트트레이(1)를 이동시킬 수 있다.The second chamber 333 restores the tested semiconductor device accommodated in the test tray 1 to room temperature. At least one of an electrothermal heater or a liquid nitrogen injection system may be installed in the second chamber 333 to restore the tested semiconductor device to room temperature. The second chamber 333 may move the test tray 1 in a vertical state therein.

테스트 완료된 반도체 소자가 상온 또는 이에 근접한 온도로 복원되면, 테스트트레이(1)는 상기 제2챔버(333)에서 상기 언로딩영역(32a)으로 이송된다. 즉, 상기 테스트트레이(1)는 상기 제2챔버(333)에서 상기 교환부(34) 또는 제2교환부로 이송될 수 있다.When the tested semiconductor device is restored to or near room temperature, the test tray 1 is transferred from the second chamber 333 to the unloading area 32a. That is, the test tray 1 may be transferred from the second chamber 333 to the exchange unit 34 or the second exchange unit.

상기 챔버부(33)는 도 10에 도시된 바와 같이, 제1챔버(331), 테스트챔버(332), 및 제2챔버(333)가 수평방향으로 설치될 수 있다. 상기 테스트챔버(332)는 복수개가 상하로 적층 설치될 수 있다.As shown in FIG. 10, the chamber 33 may include a first chamber 331, a test chamber 332, and a second chamber 333 in a horizontal direction. The plurality of test chambers 332 may be stacked up and down.

상기 이송부는 테스트트레이(1)를 상기 로딩영역(31a), 상기 챔버부(33), 및 상기 언로딩영역(32a) 간에 이송한다. 상기 이송부는 액츄에이터, 풀리 및 벨트 등을 이용한 구동부에 의해 작동되어서, 테스트트레이(1)를 밀거나 당김으로써 이송할 수 있다.The transfer unit transfers the test tray 1 between the loading area 31a, the chamber part 33, and the unloading area 32a. The transfer unit is operated by a drive unit using an actuator, a pulley, a belt, or the like, and can be transferred by pushing or pulling the test tray 1.

상기 이송부는 테스트트레이(1)를 상기 로딩영역(31a), 제1챔버(331), 테스트챔버(332), 제2챔버(333), 및 언로딩영역(32a)으로 이송할 수 있다. 상기 이송부는 로딩영역(31a) 및 언로딩영역(32a)이 서로 다른 영역 상에서 구현되는 경우, 언로딩공정이 완료되어 비게되는 테스트트레이(1)를 상기 언로딩영역(32a)에서 상기 로딩영역(31a)으로 이송할 수 있다. 즉, 테스트트레이(1)는 상기 핸들러(3) 내부에서 순환될 수 있다.The transfer unit may transfer the test tray 1 to the loading area 31a, the first chamber 331, the test chamber 332, the second chamber 333, and the unloading area 32a. When the loading area 31a and the unloading area 32a are implemented on different areas, the transfer unit may load the test tray 1 in the unloading area 32a from the unloading area 32a. 31a). That is, the test tray 1 may be circulated inside the handler 3.

이하에서는 본 발명에 따른 반도체 소자 제조방법의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, with reference to the accompanying drawings, a preferred embodiment of a semiconductor device manufacturing method according to the present invention will be described in detail.

도 2 내지 도 11을 참고하면, 본 발명에 따른 반도체 소자 제조방법은 하기와 같은 구성을 포함한다.2 to 11, a method of manufacturing a semiconductor device according to the present invention includes the following configuration.

우선, 테스트될 반도체 소자를 준비한다. 이러한 공정은 고객트레이에 테스트될 반도체 소자를 담아 로딩스택커(311)에 저장시키는 공정으로 이루어질 수 있다. 또한, 상기 반도체 소자는 메모리 또는 비메모리 반도체 소자, 모듈아이씨 등을 포함한다.First, a semiconductor device to be tested is prepared. Such a process may be performed by storing a semiconductor device to be tested in a customer tray and storing it in the loading stacker 311. In addition, the semiconductor device may include a memory or non-memory semiconductor device, a module IC, and the like.

다음, 상기 준비된 테스트될 반도체 소자를 로딩영역(31a)에 위치된 상기 테스트트레이(1)에 수납시킨다.Next, the prepared semiconductor device to be tested is accommodated in the test tray 1 located in the loading region 31a.

이러한 공정은, 상기 로딩픽커(312)가 상기 준비된 테스트될 반도체 소자를 로딩스택커(311)에 위치된 고객트레이에서 상기 로딩버퍼부(313)를 경유하여 상기 로딩영역(31a)에 위치된 테스트트레이(1)에 수납시킴으로써 이루어질 수 있다.In this process, a test in which the loading picker 312 is located in the loading area 31a via the loading buffer unit 313 in a customer tray located in the loading stacker 311 is performed on the prepared semiconductor device to be tested. It can be made by accommodating the tray 1.

상기 테스트트레이(1)는 상술한 바와 같이, 상기 캐리어모듈(12)들이 테스트 될 반도체 소자의 개수와 일치하는 개수 또는 그보다 많은 개수로 상기 프레임(11)에 설치되어 있다.As described above, the test tray 1 is installed in the frame 11 in a number equal to or greater than the number of semiconductor devices to which the carrier modules 12 are to be tested.

다음, 테스트트레이(1)에 수납된 테스트될 반도체 소자를 테스트 온도로 조절한다.Next, the semiconductor device to be tested stored in the test tray 1 is adjusted to a test temperature.

이러한 공정은, 상기 제1챔버(331)가 이송부에 의해 로딩영역(31a)으로부터 이송되어 오는 테스트트레이(1)를 그 내부에서 이동시키면서, 테스트될 반도체 소자를 테스트 온도로 조절함으로써 이루어질 수 있다.This process may be performed by adjusting the semiconductor device to be tested to a test temperature while moving the test tray 1 from which the first chamber 331 is transferred from the loading region 31a by the transfer unit therein.

테스트 온도로 조절된 테스트트레이(1)는 상기 이송부에 의해 상기 제1챔버(331)에서 상기 테스트챔버(332)로 이송된다.The test tray 1 adjusted to the test temperature is transferred from the first chamber 331 to the test chamber 332 by the transfer unit.

다음, 상기 테스트트레이(1)에 수납된 테스트 온도로 조절된 반도체 소자를 하이픽스보드(2)에 접속시킨다.Next, the semiconductor device adjusted to the test temperature stored in the test tray 1 is connected to the high fix board 2.

이러한 공정은, 상기 테스트챔버(332)가 테스트트레이(1)에 수납된 테스트 온도로 조절된 반도체 소자를 하이픽스보드(2)에 접속시킴으로써 이루어질 수 있다. 상기 하이픽스보드(2)는 상기 테스트소켓(22)이 상기 테스트트레이(1)에 수납된 테스트될 반도체 소자가 접속될 수 있는 위치에서 상기 본체(21)에 설치되어 있다.This process may be performed by connecting the semiconductor device, which is adjusted to the test temperature accommodated in the test tray 1, to the high fix board 2. The high fix board 2 is installed in the main body 21 at a position where the test socket 22 can be connected to the semiconductor element to be tested stored in the test tray 1.

반도체 소자에 대한 테스트가 완료되면, 테스트트레이(1)는 상기 이송부에 의해 상기 테스트챔버(332)에서 상기 제2챔버(333)로 이송된다.When the test for the semiconductor device is completed, the test tray 1 is transferred from the test chamber 332 to the second chamber 333 by the transfer unit.

다음, 상기 테스트트레이(1)에 수납된 테스트 완료된 반도체 소자를 상온으로 복원시킨다.Next, the tested semiconductor device stored in the test tray 1 is restored to room temperature.

이러한 공정은, 상기 제2챔버(333)가 그 내부에서 테스트트레이(1)를 이동시키면서, 테스트 완료된 반도체 소자를 상온으로 복원시킴으로써 이루어질 수 있다.This process may be performed by restoring the tested semiconductor device to room temperature while the second chamber 333 moves the test tray 1 therein.

테스트 완료된 반도체 소자가 상온 또는 상온에 근접한 온도로 복원되면, 테스트트레이(1)는 상기 이송부에 의해 상기 제2챔버(333)에서 상기 언로딩영역(32a)으로 이송된다.When the tested semiconductor device is restored to a temperature at or near room temperature, the test tray 1 is transferred from the second chamber 333 to the unloading area 32a by the transfer unit.

다음, 언로딩영역(32a)에 위치된 테스트트레이(1)에 수납된 테스트 완료된 반도체 소자를 테스트 결과에 따라 분류한다.Next, the tested semiconductor devices stored in the test tray 1 located in the unloading area 32a are classified according to the test results.

이러한 공정은, 상기 언로딩픽커(322)가 언로딩영역(32a)에 위치된 테스트트레이(1)에서 테스트 완료된 반도체 소자를 분리한 후에, 상기 언로딩버퍼부(323)를 경유하여 상기 언로딩스택커(321)에 위치된 고객트레이에 수납시킴으로써 이루어질 수 있다. 상기 언로딩픽커(322)는 테스트 완료된 반도체 소자를 테스트 결과에 따라 상기 언로딩스택커(321)에서 등급별로 서로 다른 위치에 위치된 고객트레이에 수납시킬 수 있다.In this process, after the unloading picker 322 separates the tested semiconductor device from the test tray 1 located in the unloading area 32a, the unloading buffer unit 323 passes through the unloading buffer unit 323. It may be made by accommodating the customer tray located in the stacker 321. The unloading picker 322 may store the tested semiconductor device in a customer tray located at different positions for each grade in the unloading stacker 321 according to a test result.

상기 언로딩영역(32a) 및 로딩영역(31a)이 서로 다른 영역 상에 구현되는 경우, 언로딩공정이 완료되어 비게되는 테스트트레이(1)는 상기 이송부에 의해 상기 언로딩영역(32a)에서 상기 로딩영역(31a)으로 이송될 수 있다.When the unloading area 32a and the loading area 31a are implemented on different areas, the test tray 1 in which the unloading process is completed and emptied is performed by the transfer unit in the unloading area 32a. It may be transferred to the loading area 31a.

상술한 바와 같은 공정을 반복적으로 수행함으로써, 반도체 소자의 제조를 완료할 수 있다.By repeatedly performing the process as described above, the manufacturing of the semiconductor device can be completed.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 한정되는 것이아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and alterations are possible within the scope without departing from the technical spirit of the present invention. It will be apparent to those who have knowledge.

도 1은 테스트장비의 개략도 및 핸들러에 구비되는 챔버부에서 테스트트레이가 이송되는 경로를 나타낸 개략도1 is a schematic view showing a schematic diagram of test equipment and a path in which a test tray is transferred from a chamber part provided in a handler;

도 2는 본 발명에 따른 테스트트레이에서 프레임 및 캐리어모듈을 나타낸 개략도2 is a schematic view showing a frame and a carrier module in a test tray according to the present invention;

도 3 내지 도 5는 본 발명에 따른 테스트트레이의 변형된 실시예들을 개략적으로 나타낸 정면도3 to 5 are front views schematically showing modified embodiments of the test tray according to the present invention.

도 6은 테스트장비 및 이에 설치되는 본 발명에 따른 하이픽스보드를 개략적으로 나타낸 사시도6 is a perspective view schematically showing a test fixture and a high fix board according to the present invention installed therein

도 7 내지 도 9는 본 발명에 따른 하이픽스보드의 변형된 실시예들을 개략적으로 나타낸 정면도7 to 9 are schematic front views showing modified embodiments of the high fix board according to the present invention.

도 10은 본 발명에 따른 핸들러를 개략적으로 나타낸 평면도10 is a plan view schematically showing a handler according to the present invention.

도 11은 본 발명에 따른 하이픽스보드에 대한 개략도 및 핸들러에 구비되는 챔버부에서 테스트트레이가 이송되는 경로를 나타낸 개략도11 is a schematic view of a high-fix board according to the present invention and a schematic diagram showing a path in which a test tray is transferred from a chamber part provided in a handler.

*도면의 주요부분에 대한 부호의 설명*Description of the Related Art [0002]

1 : 테스트트레이 11 : 프레임 12 : 캐리어모듈 111 : 설치공 1: test tray 11: frame 12: carrier module 111: installation hole

121 : 수납부 2 : 하이픽스보드 21 : 본체 22 : 테스트소켓121: accommodating part 2: high fix board 21: main body 22: test socket

3 : 핸들러 31 : 로딩부 32 : 언로딩부 33 : 챔버부 34 : 교환부3: handler 31: loading part 32: unloading part 33: chamber part 34: exchange part

Claims

By using a test tray including a carrier module for accommodating a semiconductor device and a frame in which a plurality of carrier modules are installed so that the semiconductor devices are accommodated in a different matrix in the first storage region and the second storage region,

A test socket to which the semiconductor device housed in the carrier module is connected; And

The test socket includes a main body in which a plurality of test sockets are arranged in different matrices in the first area and the second area.

Test sockets are installed in the first area to connect the semiconductor devices stored in the first storage area.

The second region is provided with test sockets for connecting the semiconductor devices accommodated in the second storage region,

The test sockets installed in the main body in the first region form an (a X b) matrix (a and b are integers greater than 0).

The test sockets installed in the main body in the second region form a (c X d) matrix (c is an integer greater than a and d is an integer greater than 0).

(c X [b + d]) matrix can be any of (22 X 24), (24 X 22), (20 X 26), (26 X 20), or (23 X 23) High resolution board, characterized in that.

The method of claim 1,

And the test sockets are installed in the main body in a larger number than each row included in the first area in each row included in the second area.

The method of claim 1,

The test sockets installed in the main body in the first region may be installed in the main body such that at least two test sockets are spaced apart from each other by a distance greater than a distance from which the remaining test sockets are separated from each other. board.

The method of claim 1,

In each row included in the second area, at least one test socket is further provided in an outward direction of a test socket installed at one end of each row included in the first area or a test socket provided at the other end. High resolution board.

The method of claim 1,

In each row included in the second area, the same number of test sockets are further provided in an outward direction of the test socket installed at one end of each row included in the first area and the test socket provided at the other end. Featured high resolution board.

6. The method according to any one of claims 1 to 5,

The test sockets are installed on the main body from the upper side to the lower side of the main body, in order of the first region, the second region, and the first region.

6. The method according to any one of claims 1 to 5,

The test sockets are installed on the main body from the upper side to the lower side of the main body, in order of the second region, the first region, and the second region.

The method of claim 1,

The test sockets are arranged from the upper side to the lower side of the main body in the order of the first region, the second region, the first region, the second region, and the first region,

In the first regions disposed at the uppermost and lowermost sides of the main body, at least two test sockets are disposed in the main body such that a distance from each other is greater than a distance from the remaining test sockets.

Each row included in the second regions disposed above and below the main body includes a test socket installed at one end of each row included in the first region disposed therebetween and a test socket installed at the other end. High-fix board, characterized in that the same number of test sockets are further provided in the outward direction.

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