KR101237644B1

KR101237644B1 - 밸룬 로딩된-ｑ 를 개선시키는 기술

Info

Publication number: KR101237644B1
Application number: KR1020117005680A
Authority: KR
Inventors: 츄찬 나라통; 산카란 아니루단
Original assignee: 퀄컴 인코포레이티드
Priority date: 2008-08-11
Filing date: 2009-08-11
Publication date: 2013-02-27
Also published as: WO2010019607A1; EP2329595A1; KR20110047225A; US7863986B2; JP2012500520A; TW201012060A; CN102119483B; US20100033253A1; CN102119483A; JP5254446B2

Abstract

로딩 스테이지의 존재시에 밸룬의 품질 팩터 ("Q") 를 개선시키는 기술이 개시된다. 예시적인 실시형태에서, 밸룬 보조 (단일-단) 엘리먼트 (101) 의 접지 노드 (101.2b) 는 공통 접지 노드 (300a) 를 통해 증폭기 스테이지 (200) 의 소스 노드 (200b) 에 접속된다. 이 접속은 물리적으로 짧게 되어 임의의 기생 엘리먼트들을 최소화할 수도 있다. 다른 예시적인 실시형태에서, 공통 접지 노드 (300a) 는 피킹 인덕터 (300) 를 통해 오프-칩 접지 전압에 커플링될 수도 있다. 피킹 인덕터 (300) 는, 예를 들어, 스파이럴 인덕터로서 온-칩으로, 또는 예를 들어, 본드와이어를 이용하여 오프-칩으로 구현될 수도 있다.

Description

밸룬 로딩된-Ｑ 를 개선시키는 기술{TECHNIQUES FOR IMPROVING BALUN LOADED-Q}

본 개시는 밸룬 (balun) 에 관한 것이며, 더 상세하게는, 회로에서 후속 로딩 스테이지에 커플링된 밸룬의 품질 팩터를 개선시키는 기술에 관한 것이다.

통신 송신기와 같은 현대의 전기 디바이스는 종종 차동 신호를 단일-단 신호로 변환하기 위해 밸룬을 포함한다. 예를 들어, 무선 송신기 회로는 송신기 회로에 의해 발생된 차동 신호를 무선 채널을 통한 추가적 증폭 및 송신을 위한 단일-단 신호로 변환하기 위해 밸룬을 이용한다. 통상적인 밸룬 구현은, 제 1 (주) 밸룬 엘리먼트에 걸친 차동 전압이 제 2 (보조) 밸룬 엘리먼트에 걸친 대응 단일-단 전압을 발생시키도록 2 개의 상호 커플링된 인덕티브 엘리먼트를 포함한다.

통신 디바이스를 위한 밸룬의 설계에서, 밸룬의 품질 팩터 (즉, "Q") 는 주요 성능 지수이다. 더 높은 Q 는 일반적으로, 전체 디바이스에 대한 더 양호한 전력 전송 및 신호 대 잡음비 (SNR) 특성과 함께 더 높은 밸룬 출력 전압에 이른다. 보조 밸룬 엘리먼트가 후속 로딩 스테이지에 커플링되는 경우, 로딩된 밸룬의 Q (즉, "로딩된 Q") 는 저항성 로드 엘리먼트의 존재에 기인하여 감소되어, 더 열악한 전체 디바이스 성능을 초래할 수도 있다.

밸룬의 로딩된 Q 를 개선하기 위해 단순하고 효율적인 기술을 제공하는 것이 바람직할 것이다.

본 출원의 일 양태는 증폭기에 커플링된 밸룬의 공진 팩터를 개선시키는 방법을 제공하며, 밸룬은 증폭기에 단일-단 신호를 제공하는 밸룬 보조 엘리먼트를 포함하고, 밸룬 보조 엘리먼트는 제 1 노드 및 제 2 노드를 포함하고, 증폭기는 소스 노드를 포함하며, 이 방법은: 밸룬 보조 엘리먼트의 제 2 노드를 공통 접지 노드를 통해 증폭기의 소스 노드에 커플링시키는 단계 및 공통 접지 노드를 접지 전압에 커플링시키는 단계를 포함한다.

본 출원의 다른 양태는 증폭기에 커플링된 밸룬을 포함하는 송신기 장치를 제공하며, 밸룬은 증폭기에 단일-단 신호를 제공하는 밸룬 보조 엘리먼트를 포함하고, 밸룬 보조 엘리먼트는 제 1 노드 및 제 2 노드를 포함하고, 증폭기는 소스 노드를 포함하며, 밸룬 보조 엘리먼트의 제 2 노드는 공통 접지 노드를 통해 증폭기의 소스 노드에 커플링되고; 공통 접지 노드는 접지 전압에 커플링된다.

본 출원의 또 다른 양태는 증폭기에 커플링된 밸룬을 포함하는 장치를 제공하며, 밸룬은 증폭기에 단일-단 신호를 제공하는 밸룬 보조 엘리먼트를 포함하고, 밸룬 보조 엘리먼트는 제 1 노드 및 제 2 노드를 포함하고, 증폭기는 입력 노드 및 소스 노드를 포함하고, 밸룬 보조 엘리먼트의 제 1 노드는 증폭기의 입력 노드에 커플링되며, 이 장치는: 최소 길이의 트레이스를 이용하여 공통 접지 노드에서 증폭기의 소스 노드를 밸룬 보조 엘리먼트의 제 2 노드에 커플링시키는 수단을 더 포함한다.

도 1 은 통신 디바이스를 위한 종래의 송신기 회로의 예시적인 실시형태를 도시한다.
도 2 는 도 1 에 도시된 pDA (102) 와 같은 증폭기 (200) 에 커플링된 밸룬 (101) 의 실제 구현에서 제공되는 기생 엘리먼트들을 도시한다.
도 2a 는 송신기 회로 성능에 대한 도 2 에 도시된 기생 인스턴스의 영향을 도시하는 증폭기 (200) 의 특정 회로 구현을 도시한다.
도 3 은, 밸룬 보조 엘리먼트 (101.2) 의 노드 (101.2b) 가 공통 접지 노드 (300a) 를 통해 증폭기 (200) 의 노드 (200a) 에 온-칩 커플링되는 본 개시에 따른 예시적인 실시형태를 도시한다.
도 3a 는, 온-칩 또는 오프-칩으로 제공될 수도 있는 피킹 인덕터 (300; peaking inductor) 를 통해 노드 (300a) 가 오프-칩 접지 전압에 또한 커플링되는 본 개시에 따른 다른 예시적인 실시형태를 도시한다.
도 3b 는 본 명세서에 개시된 기술들에 따른 밸룬 보조 엘리먼트의 전압 진폭의 주파수 특성에서의 변화에 대한 예를 도시한다.
도 4 는 본 개시에 따른 pDA 에 커플링된 밸룬의 예시적인 실시형태를 도시한다.
도 5 는 본 개시에 따른 방법의 예시적인 실시형태를 도시한다.
도 6 은 본 개시에 따른 증폭기와 후속 출력 로딩 스테이지 사이에 개재되는 추가적 버퍼 (드라이버) 증폭기를 도시한다.

이하, 첨부된 도면들과 관련하여 기술되는 상세한 설명은 본 발명의 예시적인 실시형태들의 설명으로 의도되며, 본 발명이 실시될 수 있는 오직 모범적인 실시형태만을 나타내려는 의도가 아니다. 이 상세한 설명 전체에서 사용되는 용어 "예시적인" 은 "예, 예시, 또는 예증으로서 제공되는" 것을 의미하며, 다른 예시적인 실시형태들에 비하여 반드시 바람직하거나 유리한 것으로서 해석되어서는 안된다. 이 상세한 설명은 본 발명의 예시적인 실시형태들의 철저한 이해를 제공하기 위해 특정 세부사항을 포함한다. 이들 특정 세부사항들이 없어도 본 발명의 예시적인 실시형태들이 실시될 수 있음은 당업자에게 자명할 것이다. 몇몇 예에서는, 본 명세서에 제공된 예시적인 실시형태들의 신규성을 모호하게 하는 것을 회피하기 위해 주지의 구조 및 디바이스들은 블록도로 표현되었다.

도 1 은 통신 디바이스를 위한 종래의 송신기 회로의 예시적인 실시형태를 도시한다. 도 1 에서, 기저대역 입력 신호 BB_I (동위상) 및 BB_Q (직교위상) 가 저역 통과 필터 (103.1 및 103.2) 에 제공된다. 저역 통과 필터의 출력 신호는 믹서 (104.1 및 104.2) 에 제공되고, 믹서는 그 필터링된 기저대역 신호를, 로컬 오실레이터 신호 LO_I 및 LO_Q 와 각각 승산함으로써 더 높은 주파수로 변조한다. 믹서 (104.1 및 104.2) 의 차동 출력은 결합되어, 동적으로 제어되는 이득을 갖는 가변 이득 증폭기 (VGA; 104.5) 에 제공된다. 그 후, VGA (104.5) 의 차동 출력은 밸룬 (101) 의 밸룬 주 엘리먼트 (101.1) 에 커플링된다. 밸룬 (101) 은 또한 밸룬 주 엘리먼트 (101.1) 에 전자기적으로 커플링된 밸룬 보조 엘리먼트 (101.2) 를 포함한다. 밸룬 (101) 은 밸룬 주 엘리먼트 (101.1) 에 걸친 차동 전압을 밸룬 보조 엘리먼트 (101.2) 의 노드 (101.2a) 에서 단일-단 전압으로 변환하도록 기능하며, 밸룬 보조 엘리먼트 (101.2) 의 다른 노드 (101.2b) 는 접지 전압에 커플링된다. 도 1 에서, 밸룬 주 및 보조 엘리먼트들은 상호 커플링된 인덕터로 도시되어 있지만, 본 개시는 상호 커플링된 인덕터로서의 밸룬의 구현에 한정되지 않는다. 도 1 에서, 밸룬 주 인덕턴스 (101.1) 는 DC 공급 전압 VDD 에 태핑되고, 밸룬 주 인덕턴스 (101.1) 의 어느 한 노드에서의 AC 전압은 일반적으로 VDD 를 초과할 수도 있다.

도 1 에서, 밸룬 보조 엘리먼트 (101.2) 의 노드 (101.2a) 는 프리-드라이버 증폭기 (pDA; 102) 에 커플링되고, 드라이버 증폭기 (DA; 103) 가 그에 후속된다. DA (103) 의 출력은 전력 증폭기 (PA) 및/또는 다른 오프-칩 회로를 구동시키는데 이용될 수도 있다.

도 1 에 도시된 송신기 아키텍쳐는 오직 예시를 위해 도시되었다. 대안적 송신기 아키텍쳐는 도시된 엘리먼트의 일부를 생략할 수도 있고, 또는 도시되지 않은 다른 엘리먼트들을 포함할 수도 있음을 당업자는 인식할 것이다. 예를 들어, 송신기는 pDA 및 DA 모두를 포함할 필요가 없고; 대안적 구현예는 밸룬 보조 엘리먼트에 직접 커플링된 DA 만을 포함할 수도 있다. 본 개시의 기술들은 이러한 대안적 송신기 아키텍쳐에 적용되도록 고려된다.

또한, 도 1 에 도시된 송신기 회로는 본 개시의 범주를 송신기 회로에 한정하도록 의도되지 않는다. 본 개시의 기술들은 일반적으로, 예를 들어, 수신기 회로를 위한 저잡음 증폭기 (LNA) 에서와 같은 후속 로딩 스테이지에 밸룬이 커플링되는 임의의 설계에 적용될 수도 있다. 이러한 예시적인 실시형태들은 본 개시의 범주에 속하는 것으로 고려된다.

도 2 는 도 1 에 도시된 pDA (102) 와 같은 증폭기 (200) 에 커플링된 밸룬 (101) 의 실제 구현예에 제공되는 기생 엘리먼트들을 도시한다. 도 2 에서, 밸룬 (101) 및 증폭기 (200) 는, 단일 칩 상에 구현되고 ("온-칩"), 칩 외부의 접지 전압 접속에 별도로 커플링되도록 ("오프-칩") 도시되어 있다. 기생 엘리먼트들은 일반적으로, 예를 들어, 본드와이어로부터 유발되는 기생 인덕턴스와 같이, 온-칩 노드들을 오프-칩 노드들에 커플링시키는 도전 트레이스에 존재한다. 도 2 에서, 기생 인덕턴스 L_P1 은 밸룬 보조 엘리먼트 (101.2) 의 노드 (101.2b) 와 오프-칩 접지 전압 사이에 직렬로 존재하고, 기생 인덕턴스 L_P2 는 증폭기 (200) 의 노드 (200a) 와 오프-칩 접지 전압 사이에 직렬로 존재한다.

도 2 에 도시되지 않은 추가적 기생 엘리먼트들, 예를 들어, 기생 저항 및 커패시턴스가, 증폭기에 커플링된 밸룬의 실제 구현예에 또한 존재할 수도 있음을 당업자는 인식할 것이다.

도 2a 는 송신기 회로 성능에 대한 기생 인덕턴스의 영향을 도시하는 증폭기 (200) 의 특정 회로 구현예를 도시한다. 단순화를 위해, 도 2a, 도 3 및 도 3a 는 도시된 트랜지스터들을 바이어싱하는데 이용되는 바이어싱 방식의 세부사항을 생략하였고, 당업자는 도시된 증폭기에 대한 필수적 바이어싱/AC 커플링 네트워크를 용이하게 유도할 수도 있다. 또한, 증폭기 (200) 의 특정 회로 구현은 오직 예시를 위해 도시되어 있고, 본 개시의 기술은 도 2a 에 도시된 것과는 다른 증폭기 토폴로지에 적용될 수도 있음을 당업자는 인식할 것이다. 이러한 예시적인 실시형태들은 본 개시의 범주에 속하는 것으로 고려된다.

도 2a 에서, 증폭기 (200) 는 공통 소스 증폭기 구성으로 접속된 NMOS 트랜지스터 M1 (즉, 200.1) 을 포함하고, M1 의 게이트는 밸룬 보조 엘리먼트 (101.2) 의 노드 (101.2a) 에 커플링되고, 드레인은 로드 (미도시) 에 커플링되고, 노드 (200a) 에서의 소스는 기생 인덕턴스 L_P2 를 통해 오프-칩 접지 전압에 커플링된다. 당업자는, 밸룬 보조 엘리먼트 (101.2) 의 2 개의 노드 (101.2a 및 101.2b) 로부터 측정될 때, 도 2a 의 공통 소스 증폭기로의 입력 임피던스 Z_in 은:

로 주어짐 (수식 1) 을 이해할 것이고, 여기서 C_gs 는 M1 의 게이트-소스 커패시턴스 (미도시) 이고, g_ml 은 M1 의 트랜스컨덕턴스이다. (예를 들어, Derek K. Shaeffer 및 Thomas H. Lee 의 "A 1.5V, 1.5GHz CMOS Low Noise Amplifier", IEEE J. Solid-State Circuits (1997) 745-759 참조).

수식 1 로부터, 기생 인덕턴스 L_p1 및 L_p2 는 실수 (저항) 컴포넌트

로 입력 임피던스 Zin 에 기여함을 알 수 있을 수도 있다. 이 저항 컴포넌트는 밸룬 보조 엘리먼트 (101.2) 와 증폭기 (200) 사이의 인터페이스에서 밸룬 보조 엘리먼트 (101.2) 와 효과적으로 직렬로 커플링된다. L_p1 및 L_p2 에 의해 기여되는 저항 컴포넌트는 밸룬-증폭기 입력 결합의 Q 를 감소시키고, 이것은, 그 결합에 대한 품질 팩터, 즉, Q 가 다음의 수식 (수식 2) 에 의해 주어지기 때문이다.

Q 가 감소함에 따라, 노드 (101.2a) 의 밸룬 출력 진폭 또한 감소된다. 전술한 바와 같이, 이것은, 전체 송신 신호 체인에서 더 낮은 출력 전력 및 더 낮은 신호 대 잡음비 (SNR) 를 유도할 수도 있다.

종래의 회로 설계의 목적은 밸룬-증폭기 인터페이스의 Q 를 증가시키기 위해, 기생 인덕턴스 L_p1 및 L_p2 를 감소시키는 것이다. 기생 인덕턴스를 감소시키기 위해, 이러한 종래의 설계 기술들은 밸룬 및 증폭기의 접지 경로 인덕턴스들을 최소화하는 것을 추구한다. 예를 들어, QFN (Quad Flat No Leads) 타입의 패키지에서는, 기생 인덕턴스 L_p1 및 L_p2 를 최소화하기 위해, 병렬인 다수의 본드와이어가 제공되어, 밸룬 및/또는 증폭기를 오프-칩 접지 전압에 커플링시킬 수도 있다. 플립-칩 타입의 패키지에서는, 칩, 플립-칩 패키지 및 인쇄 회로 기판 (PCB) 접지층 사이의 거리들이 최소화될 수도 있고, 밸룬 및 증폭기의 접지 접속을 위해 다수의 범프가 제공될 수도 있다. 그러나, 패키지 및 라우팅 인덕턴스는 본질적으로 유한한 길이를 가져서 기생 인덕턴스들이 얼마나 감소될 수 있는지에 대한 상한을 설정하기 때문에, 이러한 기술들의 효과는 제한된다. 또한, 접지에 할당된 본드와이어 또는 범프의 수를 증가시키는 것은 다른 노드에 제공될 수도 있는 가용 접속을 소모시킨다.

대안적으로, 밸룬 출력 전압을 증가시키기 위해, 밸룬 보조 엘리먼트는 다수의 턴을 갖도록 설계되어 밸룬 주 엘리먼트와 밸룬 보조 엘리먼트 사이의 커플링 비율을 증가시킬 수도 있다. 그러나, 이것은, 밸룬 보조 엘리먼트의 인덕턴스를 증가시키고, 밸룬-증폭기 입력 노드와 연관된 공진 주파수를 바람직하지 못하게 감소시킨다.

도 3 은 전술한 기생 접지 인덕턴스의 부정적 효과를 감소시키기 위한 본 개시에 따른 예시적 실시형태를 도시한다. 도 3 에서, 밸룬 보조 엘리먼트 (101.2) 의 노드 (101.2b) 는 공통 접지 노드 (300a) 를 통해 증폭기 (200) 의 노드 (200a) 에 온-칩 커플링된다. 공통 접지 노드 (300a) 는 기생 인덕턴스 L_p3 를 통해 오프-칩 접지 접속에 커플링된다.

예시적인 실시형태에서, 노드 (101.2b) 로부터 노드 (200a) 로의 접속은 길이에서 최소화되어, 2 개의 노드들 사이에 직렬로 나타나는 기생 엘리먼트들의 효과를 감소시킨다. 예시적인 실시형태에서, 노드 (101.2b) 로부터 노드 (300a) 로의 접속은 노드 (200a) 로부터 노드 (300a) 로의 접속에 대해 대칭적 레이아웃을 가져서, 양호하게 밸런싱된 접지 접속을 생성한다. 예를 들어, 노드 (300a) 는 노드 (101.2b) 로부터 노드 (200a) 로의 최소 길이의 트레이스의 중간점으로서 태핑될 수도 있다.

노드 (101.2b 및 200a) 가 바람직하게는 짧은 길이의 트레이스를 이용하여 직접 온-칩 접속되기 때문에, M1 의 소스와 밸룬 보조 엘리먼트 (101.2) 의 노드 (101.2b) 사이의 직렬 기생 인덕턴스가 최소화된다. 이것은, 입력 임피던스 Zin 에서 더 작은 직렬 저항 컴포넌트가 되어, 도 2a 에 도시된 구현예에 비해, 직렬 RLC 회로에 대해 더 높은 Q 를 발생시킨다.

도 3a 는, 온-칩으로 제공될 수도 있고 또는 오프-칩으로 제공될 수도 있는 인덕턴스 L_s 를 갖는 피킹 인덕터 (300) 를 통해 노드 (300a) 가 오프-칩 접지 전압에 커플링된 본 개시에 따른 다른 예시적인 실시형태를 도시한다. 온-칩으로 제공되면, 피킹 인덕터 (300) 는 통상적인 본드와이어 또는 범프를 통해 오프-칩 접지 전압에 또한 커플링될 수도 있어서, 도 3a 에 도시된 바와 같이 피킹 인덕터 (300) 와 직렬인 기생 인덕터 L_p4 에 기여할 수도 있다. 피킹 인덕터 (300) 는 증폭기 대 밸룬의 전달 특성을 변경하고, 밸룬 출력/증폭기 입력에서 공진 주파수를 증가시킬 뿐만 아니라 밸룬 출력 전압 진폭을 부스팅하는 것을 보조할 수도 있다.

도 3b 는 상기 개시된 기술들에 따라 밸룬 출력 전압 진폭을 주파수에 비교하는 예시적인 플롯을 도시한다. 도 3b 에서, 제 1 특성 (370) 은, 피킹 인덕터가 이용되지 않고, 밸룬 및 pDA 의 접지 접속이 개별적으로 제공되는 경우의 밸룬 출력 전압 진폭을 도시한다. 제 2 특성 (380) 은, 피킹 인덕터가 이용되지 않고, 밸룬 및 pDA 의 접지 접속이, 예를 들어, 도 3 에 도시된 바와 같이 함께 연결된 경우의 밸룬 출력 전압 진폭을 도시한다. 제 3 특성 (390) 은, 피킹 인덕터가 이용되고, 밸룬 및 pDA 의 접지 접속이, 예를 들어, 도 3a 에 도시된 바와 같이 함께 연결된 경우의 밸룬 출력 전압 진폭을 도시한다. 도 3b 에 도시된 특성 (390) 을 유도하기 위해, 피킹 인덕터 (300) 로 1.5 nH 가 이용된다.

도 3b 로부터 알 수 있는 바와 같이, 밸룬 출력 전압 및 밸룬 공진 주파수 모두는 피킹 인덕터 (300) 의 추가에 의해 증가된다.

예시적인 실시형태에서, 피킹 인덕터 (300) 의 최적의 인덕턴스 값을 결정하기 위해, 당업자는 원하는 주파수 동작 범위에서 최대 피킹과 연관된 인덕턴스를 결정하도록 회로를 설계하는 경우 값의 후보 범위에 걸쳐 인덕턴스를 스윕할 수도 있다. 예를 들어, 2.4 GHz 주파수 대역에서의 동작에 대해, 최적의 값을 결정하기 위해, 인덕턴스 값은 0.5 로부터 3 nH 까지의 범위에 걸쳐 스윕될 수도 있다. 예시적인 실시형태에서, 스위핑은 컴퓨터 회로 시뮬레이션, 실험 측정값 등을 이용하여 행해질 수도 있다.

당업자는, 피킹 인덕터 (300) 가 다양한 방식으로 구현될 수도 있음을 인식할 것이다. 예를 들어, 피킹 인덕터 (300) 는 온-칩 스파이럴 (spiral) 을 포함할 수도 있다. 예시적인 실시형태에서, 스파이럴은 120 ㎛ × 65 ㎛ 의 치수를 갖는 직사각형 스파이럴일 수도 있다. 대안적인 예시적 실시형태에서, 피킹 인덕터 (300) 는 오프-칩 본드와이어로서 구현될 수도 있다. 대안적인 예시적 실시형태에서, 피킹 인덕터 (300) 는 인쇄 회로 기판 상의 금속 트레이스로서 구현될 수도 있다. 예를 들어, 약 1 mm 의 금속 트레이스가 이용되어 대략 1 nH 의 인덕턴스를 제공할 수도 있다.

예시적인 실시형태에서, 피킹 인덕터 (300) 와 연관된 기생 직렬 저항은 가능한 한 작게 설계된다. 이것은, 증폭기 (200) 의 소스 열화와 연관된 이득 손실을 최소화하고, 피킹 인덕터 (300) 에 의한 DC 전류 소진을 최소화한다.

당업자는 또한, 입력 및 접지 경로를 통해 증폭기 NMOS 트랜지스터 및 밸룬 보조 엘리먼트로 구성된 포지티브 피드백 루프가 존재할 수도 있음을 인식할 것이다. 증폭기의 안정성을 보존하기 위해, 증폭기의 출력 상의 커패시티브 로딩을 감소시키는 것이 바람직할 수도 있다. 도 6 에 도시된 바와 같은 예시적인 실시형태에서는, 추가적 버퍼 증폭기 또는 증폭기들이 증폭기와 후속 출력 로딩 스테이지 사이에 개재될 수도 있다. 예를 들어, 도 6 에서, DA (103) 가 pDA (102) 의 출력에 커플링되고, pDA (102) 는 피킹 인덕터 (300) 에 직접 커플링되고, DA (103) 는 버퍼 증폭기로서 효과적으로 기능한다. 이 방식으로, pDA (102) 는 오프-칩 PA 와 같은 커패시티브 과부하를 직접 유도하는 것을 회피할 수 있어서, 피킹 인덕터 (300) 가 이용되는 경우의 안정성 마진을 증가시킨다.

대안적인 예시적 실시형태 (미도시) 에서, 복수의 DA (103) 가 pDA (102) 의 출력에 병렬로 커플링될 수도 있음을 당업자는 인식할 것이다. 다른 예시적인 실시형태에서는, 안정성 마진 및 다른 고려사항이 DA 버퍼가 제공될 것을 요구하지 않는다면, pDA (102) 는 PA 에 직접 커플링, 즉, DA 를 우회할 수도 있다. 이러한 예시적인 실시형태는 본 출원의 범주에 속하는 것으로 고려된다.

도 4 는 본 개시에 따른 송신기 회로에서 pDA 에 커플링된 밸룬의 예시적인 실시형태를 도시한다. 도 4 에서, pDA (102) 는, 각각 공통 소스 증폭기 구성으로 접속된 능동 NMOS 트랜지스터 MN1 및 능동 PMOS 트랜지스터 MP1 을 포함하고, 증폭기 출력은 자체-바이어싱을 위해 저항기 RFB 를 통해 증폭기 입력에 커플링된다. AC 커플링 커패시터 C 가 증폭기의 DC 바이어싱을 보존하기 위해 제공된다. 추가적 트랜지스터 MNE 및 MPE 가 능동 트랜지스터 MN1 및 MP1 에 커플링되어, 제어 신호 EN 에 기초하여 증폭기를 선택적으로 인에이블 또는 디스에이블시킨다.

도 5 는 본 개시에 따른 방법의 예시적인 실시형태를 도시한다. 도 5 는 증폭기에 커플링된 밸룬의 존재를 가정하고, 밸룬은 제 1 노드 및 제 2 노드를 포함하는 밸룬 보조 엘리먼트를 갖고, 증폭기 입력 노드는 제 1 노드에 접속된다. 도 5 에서는, 단계 500 에서, 밸룬 보조 엘리먼트의 제 2 노드가 공통 접지 노드에서 증폭기 소스 노드에 커플링된다. 단계 510 에서, 공통 접지 노드는 피킹 인덕터에 커플링된다. 단계 520 에서, 피킹 인덕터는 접지 전압에 커플링된다.

상세한 설명 및 청구항에서, 일 엘리먼트가 다른 엘리먼트에 "접속" 또는 "커플링"되는 것으로 언급된 경우, 그 일 엘리먼트는 그 다른 엘리먼트에 직접 접속 또는 커플링될 수도 있고, 또는 매개 엘리먼트가 존재할 수도 있다. 반대로, 일 엘리먼트가 다른 엘리먼트에 "직접 접속" 또는 "직접 커플링"되는 것으로 언급된 경우, 매개 엘리먼트는 존재하지 않는다.

당업자는 다양한 서로 다른 기술들 및 기법들 중 임의의 기술 또는 기법을 이용하여 정보 및 신호를 나타낼 수도 있음을 알 수 있다. 예를 들어, 상기의 설명 전반에 걸쳐 참조될 수도 있는 데이터, 명령들, 커맨드 (commands), 정보, 신호, 비트, 심볼, 및 칩은 전압, 전류, 전자기파, 자계 또는 자성 입자, 광계 또는 광자, 또는 이들의 임의의 조합으로 나타낼 수도 있다.

또한, 당업자는 여기에서 개시된 실시형태들과 관련하여 설명된 다양한 예시적인 논리 블록들, 모듈들, 회로들, 및 알고리즘 단계들을 전자 하드웨어, 컴퓨터 소프트웨어, 또는 이들의 조합으로 구현할 수도 있음을 알 수 있다. 하드웨어와 소프트웨어의 이러한 대체 가능성을 분명히 설명하기 위하여, 다양한 예시적인 컴포넌트들, 블록들, 모듈들, 회로들 및 단계들을 주로 그들의 기능의 관점에서 상술하였다. 그러한 기능이 하드웨어로 구현될지 소프트웨어로 구현될지는 전체 시스템에 부과된 특정한 애플리케이션 및 설계 제약조건들에 의존한다. 당업자는 설명된 기능을 각각의 특정한 애플리케이션에 대하여 다양한 방식으로 구현할 수도 있지만, 그러한 구현의 결정이 본 발명의 범위를 벗어나도록 하는 것으로 해석하지는 않아야 한다.

여기에서 개시된 실시형태들과 관련하여 설명된 다양한 예시적인 논리 블록들, 모듈들, 회로들은 범용 프로세서, 디지털 신호 프로세서 (DSP), 주문형 집적회로 (ASIC), 필드 프로그래머블 게이트 어레이 (FPGA), 또는 기타 프로그래머블 로직 디바이스, 별도의 게이트 또는 트랜지스터 로직, 별도의 하드웨어 컴포넌트들, 또는 여기서 설명된 기능을 수행하도록 설계된 이들의 임의의 결합으로 구현 또는 수행될 수도 있다. 범용 프로세서는 마이크로프로세서일 수도 있지만, 다른 방법으로, 그 프로세서는 임의의 종래 프로세서, 제어기, 마이크로제어기, 또는 상태 머신일 수도 있다. 또한, 프로세서는 컴퓨팅 디바이스들의 결합, 예를 들어, DSP 와 마이크로프로세서의 결합, 복수의 마이크로프로세서들, DSP 코어와 결합된 하나 이상의 마이크로프로세서들 또는 임의의 기타 다른 구성물로 구현될 수도 있다.

여기에 개시된 실시형태들과 관련하여 설명된 방법 또는 알고리즘의 단계는 프로세서에 의해 실행되는 하드웨어에 의해 직접 구현될 수도 있고, 프로세서에 의해 실행되는 소프트웨어 모듈로 구현될 수도 있고, 또는 그 2 개의 결합으로 구현될 수도 있다. 소프트웨어 모듈은 RAM 메모리, 플래시 메모리, ROM 메모리, EPROM 메모리, EEPROM 메모리, 레지스터, 하드 디스크, 착탈형 디스크, CD-ROM, 또는 당업계에 알려진 임의의 다른 형태의 저장 매체에 상주할 수도 있다. 예시적인 저장 매체는 프로세서에 커플링되며, 그 프로세서는 저장 매체로부터 정보를 판독할 수 있고 저장 매체에 정보를 기입할 수 있다. 다른 방법으로, 저장 매체는 프로세서와 일체형일 수도 있다. 프로세서 및 저장 매체는 ASIC 내에 상주할 수도 있다. ASIC는 사용자 단말기 내에 상주할 수도 있다. 다른 방법으로, 프로세서 및 저장 매체는 사용자 단말기 내에 개별 컴포넌트로서 상주할 수도 있다.

하나 이상의 예시적인 실시형태에서, 설명된 기능들은 하드웨어, 소프트웨어 펌웨어 또는 이들의 임의의 조합으로 구현될 수도 있다. 소프트웨어로 구현되면, 기능들은 컴퓨터-판독가능 매체 상에서 하나 이상의 명령들 또는 코드로 저장될 수도 있고 이를 통해 송신될 수도 있다. 컴퓨터-판독가능 매체는 컴퓨터 저장 매체, 및 하나의 장소로부터 다른 장소로 컴퓨터 프로그램의 이송을 용이하게 하는 임의의 매체를 포함하는 통신 매체 모두를 포함한다. 저장 매체는 컴퓨터에 의해 액세스될 수 있는 임의의 가용 매체일 수도 있다. 한정이 아닌 예시로서, 이러한 컴퓨터-판독가능 매체는 ROM, RAM, EEPROM, CD-ROM 또는 기타 광학 디스크 저장 매체, 자기 디스크 저장 매체 또는 기타 자기 저장 디바이스, 또는 원하는 프로그램 코드를 컴퓨터에 의해 액세스가능한 명령들 또는 데이터 구조들의 형태로 반송하거나 저장하는데 이용될 수 있는 임의의 다른 매체를 포함할 수 있다. 또한, 임의의 접속이 컴퓨터-판독가능 매체로 적절하게 지칭된다. 예를 들어, 동축 케이블, 광섬유 케이블, 트위스트 쌍, 디지털 가입자 라인 (DSL), 또는 적외선, 무선 및 전자파와 같은 무선 기술을 이용하여 소프트웨어가 웹사이트, 서버 또는 기타 원격 소스로부터 송신되면, 그 동축 케이블, 광섬유 케이블, 트위스트 쌍, DSL, 또는 적외선, 무선 및 전자파와 같은 무선 기술이 매체의 정의에 포함된다. 여기서 사용되는 바와 같이, 디스크 (Disk 및 disc) 는 컴팩트 디스크 (CD), 레이져 디스크, 광 디스크, DVD, 플로피 디스크 및 통상적으로 데이터를 자기적으로 재생성하는 블루 레이 디스크를 포함하며, 디스크는 레이져를 이용하여 데이터를 광학적으로 재생성한다. 또한, 전술한 매체들의 조합이 컴퓨터-판독가능 매체의 범주 내에 포함될 것이다.

개시되어 있는 예시적 실시형태들에 대한 이전의 설명은 당업자로 하여금 본 발명을 실시 또는 이용할 수 있도록 제공된다. 당업자는 이들 실시형태에 대한 다양한 변형들을 명백히 알 수 있으며, 여기에서 정의된 일반적인 원리들은 본 발명의 사상 또는 범위를 벗어나지 않고도 다른 실시형태들에 적용될 수도 있다. 따라서, 본 발명은 여기에서 설명된 실시형태들에 제한되는 것이 아니라, 여기에서 개시된 원리 및 신규한 특징들과 부합하는 최광의 범위를 부여하려는 것이다.

Claims

반전 증폭기에 커플링된 밸룬 (balun) 의 공진 팩터를 개선시키는 방법으로서,
상기 반전 증폭기는 입력 노드 및 소스 노드를 포함하고 공통-소스 증폭기로써 구성된 NMOS 트랜지스터 및 PMOS 트랜지스터 포함하고, 상기 밸룬은 상기 반전 증폭기에 단일-단 신호를 제공하기 위한 밸룬 보조 엘리먼트를 포함하고, 상기 밸룬 보조 엘리먼트는 제 1 노드 및 제 2 노드를 포함하고, 상기 밸룬 보조 엘리먼트의 제 1 노드는 상기 반전 증폭기의 상기 입력 노드에 커플링되며,
상기 방법은,
상기 밸룬 보조 엘리먼트의 제 2 노드를 공통 접지 노드를 통해 상기 반전 증폭기의 상기 소스 노드에 커플링시키는 단계; 및
상기 공통 접지 노드를 접지 전압에 커플링시키는 단계를 포함하는, 밸룬의 공진 팩터를 개선시키는 방법.
제 1 항에 있어서,
상기 반전 증폭기는 프리-드라이버 (pre-driver) 증폭기이고, 상기 프리-드라이버 증폭기는 드라이버 증폭기에 또한 커플링되는, 밸룬의 공진 팩터를 개선시키는 방법.
제 1 항에 있어서,
상기 밸룬 및 상기 반전 증폭기는 단일 칩 상에 상주하고, 상기 공통 접지 노드는 온-칩으로 상주하고, 상기 접지 전압은 오프-칩으로 상주하는, 밸룬의 공진 팩터를 개선시키는 방법.
제 2 항에 있어서,
상기 공통 접지 노드를 피킹 인덕터 (peaking inductor) 에 커플링시키는 단계를 더 포함하고,
상기 피킹 인덕터는 상기 접지 전압에 커플링되는, 밸룬의 공진 팩터를 개선시키는 방법.
제 4 항에 있어서,
상기 피킹 인덕터는 온-칩인, 밸룬의 공진 팩터를 개선시키는 방법.
제 5 항에 있어서,
상기 피킹 인덕터는 스파이럴 (spiral) 인덕터인, 밸룬의 공진 팩터를 개선시키는 방법.
제 4 항에 있어서,
상기 피킹 인덕터는 오프-칩인, 밸룬의 공진 팩터를 개선시키는 방법.
제 7 항에 있어서,
상기 피킹 인덕터는 본드와이어인, 밸룬의 공진 팩터를 개선시키는 방법.
제 4 항에 있어서,
상기 피킹 인덕터는 적어도 1 nH 의 인덕턴스를 갖는, 밸룬의 공진 팩터를 개선시키는 방법.
제 2 항에 있어서,
상기 반전 증폭기는 공통 소스 증폭기를 포함하고, 상기 공통 소스 증폭기의 소스 노드는 상기 반전 증폭기의 소스 노드이고, 상기 공통 소스 증폭기의 게이트 노드는 상기 밸룬 보조 엘리먼트의 제 1 노드에 커플링되는, 밸룬의 공진 팩터를 개선시키는 방법.
삭제
제 10 항에 있어서,
상기 반전 증폭기는, 제어 신호에 응답하여 상기 반전 증폭기를 선택적으로 인에이블 또는 디스에이블시키는 트랜지스터들을 더 포함하는, 밸룬의 공진 팩터를 개선시키는 방법.
입력 노드 및 소스 노드를 포함하고 공통 소스 증폭기로써 구성된 NMOS 트랜지스터 및 PMOS 트랜지스터를 포함하는 반전 증폭기; 및
상기 반전 증폭기에 커플링된 밸룬을 포함하는 장치로서,
상기 밸룬은 상기 반전 증폭기에 단일-단 신호를 제공하기 위한 밸룬 보조 앨리먼트를 포함하고;
상기 밸룬 보조 엘리먼트는 제 1 노드 및 제 2 노드를 포함하고;
상기 밸룬 보조 엘리먼트의 제 1 노드는 상기 반전 증폭기의 상기 입력 노드에 커플링되고;
상기 밸룬 보조 엘리먼트의 제 2 노드는 공통 접지 노드를 통해 상기 반전 증폭기의 상기 소스 노드에 커플링되며;
상기 공통 접지 노드는 접지 전압에 커플링되는, 장치.
제 13 항에 있어서,
상기 반전 증폭기는 프리-드라이버 증폭기이고, 상기 프리-드라이버 증폭기는 드라이버 증폭기에 또한 커플링되는, 장치.
제 13 항에 있어서,
상기 장치는 제 1 칩을 포함하고, 상기 밸룬 및 상기 반전 증폭기는 상기 제 1 칩에 상주하고, 상기 공통 접지 노드는 상기 제 1 칩에 상주하고, 상기 접지 전압은 상기 제 1 칩 외부에 상주하는, 장치.
제 14 항에 있어서,
피킹 인덕터를 더 포함하고,
상기 피킹 인덕터는 상기 접지 전압에 커플링되는, 장치.
제 16 항에 있어서,
상기 피킹 인덕터는 상기 제 1 칩 상에 상주하는, 장치.
제 17 항에 있어서,
상기 피킹 인덕터는 스파이럴 인덕터인, 장치.
제 16 항에 있어서,
상기 피킹 인덕터는 오프-칩으로 상주하는, 장치.
제 19 항에 있어서,
상기 피킹 인덕터는 본드와이어인, 장치.
제 20 항에 있어서,
상기 피킹 인덕터는 적어도 1 nH 의 인덕턴스를 갖는, 장치.
제 15 항에 있어서,
상기 반전 증폭기는 공통 소스 증폭기를 포함하고, 상기 공통 소스 증폭기의 소스 노드는 상기 반전 증폭기의 소스 노드이고, 상기 공통 소스 증폭기의 게이트 노드는 상기 밸룬 보조 엘리먼트의 제 1 노드에 커플링되는, 장치.
삭제
제 13 항에 있어서,
상기 장치는 송신기 회로인, 장치.
제 13 항에 있어서,
상기 장치는 수신기 회로인, 장치.
입력 노드 및 소스 노드를 포함하고 공통 소스 증폭기로써 구성된 NMOS 트랜지스터 및 PMOS 트랜지스터를 포함하는 반전 증폭기;
상기 반전 증폭기에 커플링된 밸룬으로서,
상기 밸룬은 상기 반전 증폭기에 단일-단 신호를 제공하기 위한 상기 밸룬 보조 엘리먼트를 포함하고,
상기 밸룬 보조 엘리먼트는 제 1 노드 및 제 2 노드를 포함하며,
상기 밸룬 보조 엘리먼트의 제 1 노드는 상기 반전 증폭기의 입력 노드에 커플링되는, 상기 밸룬; 및
최소 길이의 트레이스를 이용하여, 공통 접지 노드에서 상기 반전 증폭기의 소스 노드를 상기 밸룬 보조 엘리먼트의 제 2 노드에 커플링시키는 수단을 포함하는, 장치.
제 26 항에 있어서,
상기 공통 접지 노드를 오프-칩 접지 전압에 커플링시키는 피킹 인덕턴스 수단을 더 포함하는, 장치.