JP3612268B2 - 高周波集積回路及び半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は無線通信システム等の無線周波（高周波）帯域で使用する集積回路（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ ； ＩＣ）に関する。
【０００２】
【従来の技術】
携帯電話の小型軽量化、高性能化、低価格化に伴い、装置内部の各部品は高効率、低価格がますます要求されてきている。特に信号を出力するパワーアンプ等の高周波部品は、部品価格を下げるため高性能を維持しつつ低価格なパッケージ部材等を用いる必要がある。
【０００３】
通常ＧＨｚ帯で使用するパワーアンプは高周波で特性の得られるＧａＡｓ系ショットキーゲート電界効果トランジスタ（ｍｅｔａｌ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＦＥＴ； ＭＥＳＦＥＴ）やＧａＡｓ 系ヘテロ接合バイポーラトランジスタ（ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ ｂｉｐｏｌａｒ ｔｒａｎｓｉｓｔｏｒ； ＨＢＴ）等を増幅素子としたＩＣチップを使用する。この素子はウェハ価格や製造コストの高価なものであるため、パワーアンプの製品価格を低価格に抑えるためにはパッケージの実装コストを抑えることが一般的である。低価格なパッケージの一例としてはプラスチックパッケージがある。
【０００４】
図１３は従来のプラスチックパッケージの概略図を示す。リードフレーム１００のベッド１０１上にＩＣチップ１０２を搭載し、ＩＣチップの外域をモールド樹脂（エポキシ樹脂）１０３で覆っている。このプラスチックパッケージはエポキシ樹脂など安い部材で構成できることと、量産ラインで大量に生産できるため、低価格化には最も適している。
【０００５】
ＩＣチップをプラスチックパッケージに実装する方法は、ベッド１０１へＩＣチップを固定し、ワイヤ１３０によってＩＣ電源リード線１０４、入力リード線１０５及び出力リード線１０６とＩＣチップのパッド１０７との電気的接続をおこなう。また、ＩＣチップの接地パッド１０８も同様にワイヤ１３０によってリードフレームの接地リード線１０９と電気的接続される。これらの電気的接続がされた後、型枠に固定されたモールド樹脂１０３を注入し、プラスチックパッケージが完成する。このようにプラスチックパッケージは簡便で量産に適し、部材費も廉価のため、携帯電話のような大量生産品には最適である。
【０００６】
上述したように、プラスチックパッケージは実装費、部材費ともに非常に安くできるため、携帯電話等に用いるのに適している。しかし、高周波集積回路をプラスチックパッケージに実装する場合、特にパワーアンプなど高利得、高効率が要求される回路をプラスチックパッケージに実装した場合に、ＩＣチップ単体での特性に比較してプラスチックパッケージ全体としての特性が劣化するという問題点がある。
【０００７】
以下、図１４を用いて上述した問題点を説明する。ＩＣチップ１０２をワイヤによって接地リード線１０９に実装するために、ＩＣチップ上の接地パッド１０８からモールド樹脂１０３外部への接地方向を見た場合、ワイヤ１３０の誘導性により周波数に比例して、接地インピーダンスＺが増大して見えることになる。ここで、従来のＩＣチップのブロック図を図１５に示す。従来のＩＣチップでは、信号増幅回路１１０の接地電極とＩＣチップの接地端子１１３とは配線のみで接続されていた。
【０００８】
また、プラスチックパッケージには必ず対地容量が存在するため、ＩＣチップの接地パッド１０８からパッケージ外部の接地点（例えば、プラスチックパッケージが実装されているプリント基板の接地点）へは容量的に結合されている。このため、ＩＣチップ１０２から見た場合ワイヤ１３０の誘導性と対地容量によって並列共振的に作用するため、ＩＣチップ内の増幅素子の使用周波数帯が高周波化するのに応じて、接地インピーダンスが増大して見えることになる。接地インピーダンスが増大することによりＩＣチップ内の増幅素子の利得が下がり、出力パワー（（出力パワー）＝（入力パワー）×（利得））の劣化及び効率の劣化が生じる。パワーアンプでは出力パワーの劣化は大きな問題であり、対策が必要である。
【０００９】
【発明が解決しようとする課題】
本発明の目的は前述した出力パワーの劣化を低減した高周波集積回路を提供することである。
【００１０】
【課題を解決するための手段】
第１の発明は、半導体基板上に設けられ、かつ、入力信号を増幅し、増幅した入力信号を出力する信号増幅回路と、前記半導体基板上に設けられ、かつ、前記信号増幅回路の接地電極と配線のみで接続された第１接地端子と、前記半導体基板上に設けられ、かつ、容量結合回路を介して前記信号増幅回路の接地電極と接続された第２接地端子を備える高周波集積回路である。
【００１１】
第２の発明は、前記容量結合回路の容量値が可変であることを特徴とする第１の発明に記載の高周波集積回路である。
【００１２】
第３の発明は、前記第１及び第２接地端子と前記半導体基板外部の回路とはワイヤを用いて接続されることを特徴とする第１の発明に記載の高周波集積回路である。
【００１３】
第４の発明は、前記ワイヤの誘導値と、前記容量結合回路の容量値の積の平方根の逆数が前記信号増幅回路の使用角周波数帯に近い値であることを特徴とする第３の発明に記載の高周波集積回路である。
【００１４】
第５の発明は、前記第２接地端子は、さらに負性抵抗回路を介して前記信号増幅回路の接地電極と接続されることを特徴とする第１の発明に記載の高周波集積回路である。
【００１５】
第６の発明は、前記負性抵抗回路は前記信号増幅回路の接地電極側の寄生抵抗値と抵抗の絶対値が実質的に等しく、かつ、負の符号の抵抗値を持つことを特徴とする第５の発明に記載の高周波集積回路である。
【００１６】
第７の発明は、半導体基板上に設けられ、かつ、入力信号を増幅し、増幅した入力信号を出力する信号増幅回路と；前記半導体基板上に設けられ、かつ、前記信号増幅回路の接地電極と配線のみで接続された第１接地端子と；前記半導体基板上に設けられ、かつ、容量結合回路を介して前記信号増幅回路の接地電極と接続された第２接地端子を有する高周波集積回路と、前記高周波集積回路を実装したリードフレームと、前記第１接地端子と前記リードフレームの第１接地リード線を接続する第１ワイヤと、前記第２接地端子と前記リードフレームの第２接地リード線を接続する第２ワイヤと、前記高周波集積回路を覆うモールド樹脂を備える半導体装置である。
【００１７】
本発明によれば、信号増幅回路を構成する増幅用トランジスタの使用周波数帯で、第１接地端子へ接続する経路の接地インピーダンスが増大しても、第２接地端子へ接続する経路は実装時の寄生インダクタンス成分と容量結合回路との関係が直列共振的に作用するため、接地インピーダンスは最小の値を取ることができる。したがって、ＩＣチップをプラスチックパッケージに実装した時の寄生分（対地容量）による利得劣化を低減でき、出力パワーの劣化も低減できる。
【００１８】
特に、容量結合回路の容量値Ｃは信号増幅回路を構成する増幅用トランジスタの使用周波数ｆとＩＣチップのパッドからプラスッチクパッケージ外部の接地電極までのインダクタ値Ｌとを用いて
【００１９】
【数１】
【００２０】
の値に近い容量値に設定すると効果的である。
【００２１】
また、容量結合回路として可変容量結合回路を用いた場合、可変容量結合回路の容量値が調整可能であるため、パッケージ外部の実装形態による誘導性が発生した場合（例えば、実装時の条件によってはプラスチックパッケージを搭載するマザーボード（プリント基板）の配線が誘導性を持つ場合）あるいは使用周波数帯の変更があった場合でも、式（１）を用いて可変容量結合回路の容量値を調整することにより、自由に直列共振周波数を設定できるため、実装条件及び使用条件によらず理想的な増幅素子の特性を得ることが可能である。ここで、理想的な増幅素子の特性とは、接地インピーダンスの値が、バイポーラトランジスタの場合はエミッタ抵抗のみ、電界効果トランジスタの場合はソース抵抗のみになることをいう。
【００２２】
また、容量結合回路と負性抵抗発生回路を介して第２接地端子へ接続する経路を有する場合、当該負性抵抗の値を増幅用トランジスタ内部の接地端子電極部に寄生する抵抗値に対して概略等しい絶対値で、負の値に設定することができる。このため、バイポーラトランジスタ中に含まれるエミッタ抵抗、あるいは電界効果トランジスタ中に含まれるソース抵抗を相殺し、無抵抗に近づけることが可能となる。この結果、従来は増幅素子の利得特性のうち、エミッタ抵抗あるいはソース抵抗で減少していた減衰分を取り除くことができる。
【００２３】
【発明の実施の形態】
図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００２４】
（第１の実施形態）図１は本発明の第１実施形態に係る高周波集積回路のブロック図である。点線枠で囲んだ部分が半導体基板に形成された高周波集積回路（ＩＣチップ）１０２である。ＩＣチップ１０２の内部には信号増幅回路１１０がある。信号増幅回路１１０は、例えば、ＩＣチップの半導体基板がＧａＡｓ基板の場合は、ＧａＡｓ系ショットキーゲート電界効果トランジスタ（Ｍｅｔａｌ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＦＥＴ； ＭＥＳＦＥＴ）やＧａＡｓ 系ヘテロ接合バイポーラトランジスタ（ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ ｂｉｐｏｌａｒ ｔｒａｎｓｉｓｔｏｒ； ＨＢＴ）等の増幅素子を含んでいる。信号入力端子１１１、信号出力端子１１２、第１接地端子１１３及び第２接地端子１１４はそれぞれＩＣチップ１０２上のボンディングパッド（以下、単にパッドと記す）である。信号増幅回路の接地電極と第１接地端子１１３とは配線のみで接続され、かつ、信号増幅回路１１０の接地電極と第２接地端子１１４とは容量結合回路１１５を介して交流的に短絡されている。
【００２５】
本実施形態によれば、増幅素子の使用周波数帯で第１接地端子１１３へ接続する経路の接地インピーダンスが増大しても、第２接地端子１１４へ接続する経路はＩＣチップ１０２をプラスチックパッケージに実装する時の寄生インダクタンス成分と容量結合回路との関係が直列共振的に作用するため、接地インピーダンスは最小の値を取ることができる。従って、対地容量によるＩＣチップ１０２内の増幅素子の利得劣化が生じにくくなり、出力パワーの劣化も低減できる。
【００２６】
特にプラスチックパッケージのように実装時のボンディングワイヤの誘導値、リードフレームの誘導値など誘導性の大きなパッケージに本実施形態を使用するとプラスチックパッケージの影響を完全に除去できるため、増幅素子本来の利得特性および効率得ることができる。
【００２７】
図２は図１の回路構成の具体的な回路図である。点線枠内はＩＣチップ１０２を意味し、ＩＣチップ１０２内部には第１及び第２の増幅用トランジスタ（バイポーラトランジスタ）Ｑ１，Ｑ２、交流結合用キャパシタＣｃ１，Ｃｃ２，Ｃｃ３、信号遮断用インダクタＬｖ１，Ｌｖ２，Ｌｖ３，Ｌｖ４、そして増幅用トランジスタＱ１，Ｑ２の接地電極（エミッタ電極）にそれぞれ直列接続された接地用キャパシタＣｇ１，Ｃｇ２で構成されている。この接地用キャパシタＣｇ１，Ｃｇ２が図１の容量結合回路１１５に相当する。図中正方形で示した部分はＩＣチップのパッドである。各ボンディングパッドはＲＦｉｎが信号入力用パッド、ＲＦｏｕｔが信号出力パッド、Ｖｂ１，Ｖｃ１，Ｖｂ２，Ｖｃ２は各トランジスタのバイアス電源電圧用パッドである。点線枠外部にある接地ワイヤのインダクタＬｗ１，Ｌｗ２、Ｌｗ３，Ｌｗ４はＩＣチップをプラスチックパッケージに実装した時のボンディングワイヤを意味し、ＩＣチップ内部の接地用パッド（１１８，１１９）とＩＣチップ外部の接地電極とを接続されている。すなわちＩＣチップ実装時はＩＣチップ内部の接地用パッドは必ずＩＣチップ外部の接地電極との間にインダクタが入ることになる。
【００２８】
この接地ワイヤのインダクタの値は実装形態によって大きく変わるが、プラスチックパッケージを用いた場合、０．５ｎＨから２ｎＨ程度のインダクタンスを一般的に持っている。
【００２９】
本実施形態は図２の増幅用トランジスタＱ１，Ｑ２の接地電極（エミッタ電極）に直列接続されたキャパシタＣｇ１，Ｃｇ２及び接地ワイヤのインダクタＬｗ２，Ｌｗ４があるため、（１）式に基づきＣｇ１とＬｗ２そしてＣｇ２とＬｗ４でそれぞれ直列共振を使用周波数ｆで発生させることができる。したがってプラスチックパッケージに実装しても接地インピーダンス（図２のＺ）はワイヤなどの配線抵抗だけとなり、理想的に０Ωまで下げることが可能である。すなわち、実装時でもトランジスタへ負帰還がかかることが無くトランジスタの利得特性を劣化させることが無い。また、効率も良好となる。
【００３０】
図３は本実施形態に係る高周波集積回路（ＩＣチップ）１０２をリードフレームを用いたプラスチックパッケージに実装した図である。接地用リード線としては第１接地リード線１１６と第２接地リード線１１７の２種類を用いている。第１接地リード線１１６は図２の接地ワイヤのインダクタＬｗ１， Ｌｗ３に相当し、第２接地リード線１１７は図２の接地ワイヤのインダクタＬｗ２， Ｌｗ４に相当する。
【００３１】
従来はボンディングワイヤの影響をできる限り少なくするため、ＩＣ下部のベッドを接地用電極として用い、さらにベッドから裏面へ接地電極を取り出す必要があった。このためそのＩＣ専用的なリードフレームが必要となり、また、モールドパッケージの工程が複雑となるため、コスト上昇の一因となっていた。
【００３２】
本実施形態を用いることで、接地用リード線として通常のリード線（リードフレームのリード線）を使用することができ、一般的なリードフレームと実装工程を用いることができるため、簡便で低コストな製品となる。
【００３３】
図４は本実施形態時のプラスチックパッケージ内部での実装による寄生成分の模式図である。ここではＩＣチップ１０２の第２接地パッド１１９から第２接地リード線１１７までの成分を示している。容量結合回路１１５のキャパシタとボンディングワイヤ１３０のインダクタにより、キャパシタとインダクタの直列接続となっている。またＩＣチップの対地容量２００を容量結合回路１１５のキャパシタと並列接続で示している。
【００３４】
図５は本実施形態（図４）と従来例（図１４）との実装時の接地インピーダンスの特性を示す図である。実線が本実施形態の接地インピーダンスであり、破線が従来例の接地インピーダンスである。従来例（図１４）は１ｍｍ程度のボンディングワイヤ１３０のインダクタンス（０．２〜０．３ｎＨ）の影響とチップから接地への寄生容量（対地容量）２００（数１０ｐＦ）の並列接続のため周波数と共に接地インピーダンスが増大し、ある周波数で並列共振が発生し、インピーダンスが無限大になる。例えば、使用周波数帯が２ＧＨｚ帯、インダクタンスが０．２〜０．３ｎＨの時、接地インピーダンスは３Ω前後と非常に高くなる。
【００３５】
本実施形態（図４）はＩＣチップ内部に形成したキャパシタ（容量結合回路）１１５とボンディングワイヤ１３０のインダクタンスとが使用周波数ｆで直列共振となるようにキャパシタの値を設定しているため、接地インピーダンスは実質的に０となる。例えば、使用周波数ｆが２．０ＧＨｚ、インダクタンスが１ｎＨの時は、キャパシタは６．３ｐＦと設定した。尚、対地容量の値は、使用周波数ｆから見て、非常に大きいため、対地容量２００側には電流が流れにくくなる。従って、本実施形態では、使用周波数帯ｆ以外の周波数帯を使わないので、対地容量２００は無視でき、容量結合回路１１５とワイヤ１３０の直列回路とみなすことができる。この容量結合回路１１５とワイヤ１３０の値を使用周波数帯ｆで直列共振を起こすように設定すれば、接地インピーダンスＺは、次式より
【００３６】
【数２】
【００３７】
極小点となり、回路は安定動作が可能となる。ここで、Ｒは容量結合回路１１５，ワイヤ１３０及び増幅素子のエミッタ抵抗の直列回路全体の抵抗を示す。また、図５に示すように使用周波数帯域Δｆに対してバンドパス状に接地インピーダンスが得られるため、不要信号を除去することも可能である。
【００３８】
図６は本実施形態（図４）と従来例（図１４）との実装時の増幅素子の利得特性および効率特性を示す図である。実線は本実施形態、破線は従来例を示す。測定は同一入出力条件で、同一増幅器ＩＣを用いて行った。測定周波数は使用周波数帯ｆである２．０ＧＨｚである。入力パワーに対する出力パワーの比，すなわち利得は、従来例に比べて本実施形態の方が１２ｄＢ程度良好である。これは増幅素子の使用周波数帯ｆにおける本実施形態及び従来例のトランジスタ素子抵抗を含めた接地インピーダンスの比によって決まる値であり、トランジスタ素子の寄生エミッタ抵抗を１Ω、従来例の２．０ＧＨｚにおける接地インピーダンスを３Ωとしたとき、ワイヤインダクタンスによる接地インピーダンスの増加分は１２ｄＢ程度であることから、本実施形態によって接地インピーダンスが素子寄生抵抗分のみの最小値で済んでいることがわかる。
【００３９】
また、同一条件で出力パワーが増加するため、図６に示すように、効率に対しても本実施形態によって、ワイヤインダクタンスの影響を除去することができるため、高効率となっている。
【００４０】
図７は、図１の容量結合回路１１５の概略断面図である。本実施形態では、容量結合回路１１５として、第１配線層３０４，第２絶縁層３０３及び第２配線層３０５で構成されたＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）キャパシタを用いた。例えば、半導体基板３０１はＧａＡｓ基板、第１絶縁層３０２はＳｉＯ２層、第２絶縁層３０３はＳｉＯ２層、第１配線層３０４はＡｕ層、第２配線層３０５はＡｕ層である。第１配線層３０４は図１の信号増幅回路１１０内の増幅素子の接地電極へ、第２配線層３０５は図１の第２接地端子１１４へ接続されている。
【００４１】
（第２の実施形態）図８は本発明の第２実施形態に係る高周波集積回路の概略ブロック図である。図１と同じ構成要素については、図１の説明を参照していただき、ここでは省略する。図１と異なる点は、図１の容量結合回路１１５が可変容量結合回路１２０に置き換わっている点と、この可変容量結合回路の容量値を変更するための調整端子１２１が備わっている点である。この調整端子はＩＣチップ上でのボンディングパッドであり、ＩＣチップ外部と電気的に接続可能である。また、前記可変容量結合回路が可変ダイオードである場合、前記調整端子は電圧端子である。
【００４２】
本実施形態でも、第１の実施形態で説明したように、対地容量によるＩＣチップ内の増幅素子の利得劣化が生じにくくなり、出力パワーの劣化も低減できる。さらに、ＩＣチップをプラスチックパッケージに実装後に可変容量回路の容量値を調整できるので、第１の実施形態に比べてより正確に出力パワーの劣化を低減できる。
【００４３】
図９は図８の回路構成の具体的な回路図である。図８の可変容量結合回路１２０が接地用キャパシタＣｇ３，Ｃｇ４に相当する。図２と同じ構成要素については、図２の説明を参照していただき、ここでは省略する。図２と異なる点は、接地用キャパシタＣｇ３，Ｃｇ４の容量値が変化することである。このような構成にすることにより、実装形態によって接地インダクタンスＬｗ１〜Ｌｗ４が変化してもそれに応じて容量値を変化させれば良く、最小の接地インピーダンス状態を実装形態に依らず実現できる。また、トランジスタＱ１，Ｑ２の使用周波数ｆが変更となった場合でも、それに応じて容量値を変化させれば良く、汎用性に優れている。
【００４４】
図１０は、図８の可変容量結合回路１２０の概略断面図である。本実施形態では、可変容量結合回路１２０として、Ｐ層４０６（不純物はボロン（Ｂ）、不純物濃度は１×１０１５ｃｍ−３），Ｐ＋層４０７（不純物はボロン（Ｂ）、不純物濃度は１×１０１７ｃｍ−３），Ｎ＋層４０８（不純物はヒ素（Ａｓ）、不純物濃度は１×１０１８ｃｍ−３）及びＮ層４０９（不純物はヒ素（Ａｓ）、不純物濃度は１×１０１６ｃｍ−３）で構成されたバラクタダイオードを用いた。例えば、半導体基板４０１はＧａＡｓ基板、絶縁層４０２はＳｉＯ２層、第１配線層４０４はＡｕ層、第２配線層４０５はＡｕ層である。第１配線層４０４は図８の信号増幅回路１１０内の増幅素子の接地電極へ、第２配線層４０５は図８の第２接地端子１１４へ接続されている。図８の調整端子１２１は第２配線層４０５のどこかに接続されていればよい。
【００４５】
（第３の実施形態）図１１は本発明の第３実施形態に係る高周波集積回路のブロック図である。図１と同じ構成要素については、図１の説明を参照していただき、ここでは省略する。図１と異なる点は、容量結合回路１１５と第２接地端子１１４の間に負性抵抗回路１２２が設けられている点である。本実施形態でも、第１の実施形態で説明したように、対地容量によるＩＣチップ内の増幅素子の利得劣化が生じにくくなり、出力パワーの劣化も低減できる。
【００４６】
さらに、本実施形態はＩＣチップ内の増幅素子（ここではバイポーラトランジスタとして説明する）の寄生抵抗分（エミッタ抵抗ＲＥ）に見合った絶対値で、負の符号となる負性抵抗回路１２２を備えており、使用周波数ｆで接地インピーダンスが−ＲＥになるように設定する。その場合、トランジスタＱ１の真性トランジスタ領域から接地インピーダンスを見ると０Ωとなり、負帰還のかからない理想的な信号増幅回路とすることが可能である。すなわち負性抵抗回路１２２を備えることによって、真性トランジスタ領域本来の利得特性を得ることができる。
【００４７】
図１２は、図１１の負性抵抗回路１２２の回路図である。端子５０１は図１１の信号増幅回路１１０内の増幅素子の接地電極に容量結合回路１１５を介して接続されており、端子１１４は図１１の第２接地端子である。５０２はバイポーラトランジスタ、５０３は容量素子、５０４はコイルである。
【００４８】
端子５０１から第２接地端子１１４方向へ見た場合のインピーダンスＺは次式で表される。
【００４９】
【数３】
【００５０】
ここで、ｇｍはバイポーラトランジスタ５０２のトランスコンダクタンス、Ｃは容量素子５０３のキャパシタンス、Ｌはコイル５０４のインダクタンスである。
【００５１】
従って、［ωＬ−１／（ωＣ）］が負となる条件、すなわち、ω２ＬＣが１未満となるように設定すれば、負性抵抗回路１２２は負の抵抗を発生することができる。
【００５２】
（他の実施形態）以上、本発明の第１乃至第３の実施形態について説明したが、本発明は上述した実施形態の限定されるものではない。本発明は、その趣旨を逸脱しない範囲で適宜上述した実施形態の変更が可能である。例えば、図１１の容量結合回路１１５を図８の可変容量結合回路１２０で置き換えてもよい。
【００５３】
【発明の効果】
本発明によれば、出力パワーの劣化を低減した高周波集積回路を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る高周波集積回路のブロック図。
【図２】図１の回路構成の具体的な回路図。
【図３】第１実施形態に係る高周波集積回路を実装したプラスチックパッケージ図。
【図４】第１実施形態時のプラスチックパッケージ内部での実装による寄生成分の模式図。
【図５】周波数とインピーダンスの関係図。
【図６】入力パワーと出力パワー及び効率の関係図。
【図７】図１の容量結合回路１１５の概略断面図。
【図８】本発明の第２実施形態に係る高周波集積回路のブロック図。
【図９】図８の回路構成の具体的な回路図。
【図１０】図８の可変容量結合回路１２０の概略断面図。
【図１１】本発明の第３実施形態に係る高周波集積回路のブロック図。
【図１２】図１１の負性抵抗回路１２２の回路図。
【図１３】従来のプラスチックパッケージの概略図。
【図１４】従来のプラスチックパッケージ内部での実装による寄生成分の模式図。
【図１５】従来の高周波集積回路のブロック図。
【符号の説明】
Ｑ１〜Ｑ４ トランジスタ
Ｃｃ１〜Ｃｃ３ 交流結合用キャパシタ
Ｃｇ１〜Ｃｇ４ キャパシタ
Ｌｖ１〜Ｌｖ４ 信号遮断用インダクタ
Ｌｗ１〜Ｌｗ４ 接地ワイヤのインダクタ
ＲＦｉｎ 信号入力用パッド
Ｖｂ１，Ｖｂ２ ベース電源電圧用パッド
Ｖｃ１，Ｖｃ２ コレクタ電源電圧用パッド
１００ リードフレーム
１０１ ベッド
１０２ ＩＣチップ
１０３ モールド樹脂
１０４ ＩＣ電源リード線
１０５ 入力リード線
１０６ 出力リード線
１０７ パッド
１０８ 接地パッド
１０９ 接地リード線
１１０ 信号増幅回路
１１１ 信号入力端子
１１２ 信号出力端子
１１３ 第１接地端子
１１４ 第２接地端子
１１５ 容量結合回路
１１６ 第１接地リード線
１１７ 第２接地リード線
１１８ 第１接地パッド
１１９ 第２接地パッド
１２０ 可変容量結合回路
１２１ 調整端子
１２２ 負性抵抗回路
１３０ ワイヤ
２００ 対地容量
３０１，４０１ 半導体基板
３０２ 第１絶縁層
３０３ 第２絶縁層
３０４，４０４ 第１配線層
３０５，４０５ 第２配線層
４０２ 絶縁層
４０６ Ｐ層
４０７ Ｐ＋層
４０８ Ｎ＋層
４０９ Ｎ層
５０１ 端子
５０２ バイポーラトランジスタ
５０３ 容量素子
５０４ コイル
【発明の属する技術分野】
本発明は無線通信システム等の無線周波（高周波）帯域で使用する集積回路（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ ； ＩＣ）に関する。
【０００２】
【従来の技術】
携帯電話の小型軽量化、高性能化、低価格化に伴い、装置内部の各部品は高効率、低価格がますます要求されてきている。特に信号を出力するパワーアンプ等の高周波部品は、部品価格を下げるため高性能を維持しつつ低価格なパッケージ部材等を用いる必要がある。
【０００３】
通常ＧＨｚ帯で使用するパワーアンプは高周波で特性の得られるＧａＡｓ系ショットキーゲート電界効果トランジスタ（ｍｅｔａｌ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＦＥＴ； ＭＥＳＦＥＴ）やＧａＡｓ 系ヘテロ接合バイポーラトランジスタ（ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ ｂｉｐｏｌａｒ ｔｒａｎｓｉｓｔｏｒ； ＨＢＴ）等を増幅素子としたＩＣチップを使用する。この素子はウェハ価格や製造コストの高価なものであるため、パワーアンプの製品価格を低価格に抑えるためにはパッケージの実装コストを抑えることが一般的である。低価格なパッケージの一例としてはプラスチックパッケージがある。
【０００４】
図１３は従来のプラスチックパッケージの概略図を示す。リードフレーム１００のベッド１０１上にＩＣチップ１０２を搭載し、ＩＣチップの外域をモールド樹脂（エポキシ樹脂）１０３で覆っている。このプラスチックパッケージはエポキシ樹脂など安い部材で構成できることと、量産ラインで大量に生産できるため、低価格化には最も適している。
【０００５】
ＩＣチップをプラスチックパッケージに実装する方法は、ベッド１０１へＩＣチップを固定し、ワイヤ１３０によってＩＣ電源リード線１０４、入力リード線１０５及び出力リード線１０６とＩＣチップのパッド１０７との電気的接続をおこなう。また、ＩＣチップの接地パッド１０８も同様にワイヤ１３０によってリードフレームの接地リード線１０９と電気的接続される。これらの電気的接続がされた後、型枠に固定されたモールド樹脂１０３を注入し、プラスチックパッケージが完成する。このようにプラスチックパッケージは簡便で量産に適し、部材費も廉価のため、携帯電話のような大量生産品には最適である。
【０００６】
上述したように、プラスチックパッケージは実装費、部材費ともに非常に安くできるため、携帯電話等に用いるのに適している。しかし、高周波集積回路をプラスチックパッケージに実装する場合、特にパワーアンプなど高利得、高効率が要求される回路をプラスチックパッケージに実装した場合に、ＩＣチップ単体での特性に比較してプラスチックパッケージ全体としての特性が劣化するという問題点がある。
【０００７】
以下、図１４を用いて上述した問題点を説明する。ＩＣチップ１０２をワイヤによって接地リード線１０９に実装するために、ＩＣチップ上の接地パッド１０８からモールド樹脂１０３外部への接地方向を見た場合、ワイヤ１３０の誘導性により周波数に比例して、接地インピーダンスＺが増大して見えることになる。ここで、従来のＩＣチップのブロック図を図１５に示す。従来のＩＣチップでは、信号増幅回路１１０の接地電極とＩＣチップの接地端子１１３とは配線のみで接続されていた。
【０００８】
また、プラスチックパッケージには必ず対地容量が存在するため、ＩＣチップの接地パッド１０８からパッケージ外部の接地点（例えば、プラスチックパッケージが実装されているプリント基板の接地点）へは容量的に結合されている。このため、ＩＣチップ１０２から見た場合ワイヤ１３０の誘導性と対地容量によって並列共振的に作用するため、ＩＣチップ内の増幅素子の使用周波数帯が高周波化するのに応じて、接地インピーダンスが増大して見えることになる。接地インピーダンスが増大することによりＩＣチップ内の増幅素子の利得が下がり、出力パワー（（出力パワー）＝（入力パワー）×（利得））の劣化及び効率の劣化が生じる。パワーアンプでは出力パワーの劣化は大きな問題であり、対策が必要である。
【０００９】
【発明が解決しようとする課題】
本発明の目的は前述した出力パワーの劣化を低減した高周波集積回路を提供することである。
【００１０】
【課題を解決するための手段】
第１の発明は、半導体基板上に設けられ、かつ、入力信号を増幅し、増幅した入力信号を出力する信号増幅回路と、前記半導体基板上に設けられ、かつ、前記信号増幅回路の接地電極と配線のみで接続された第１接地端子と、前記半導体基板上に設けられ、かつ、容量結合回路を介して前記信号増幅回路の接地電極と接続された第２接地端子を備える高周波集積回路である。
【００１１】
第２の発明は、前記容量結合回路の容量値が可変であることを特徴とする第１の発明に記載の高周波集積回路である。
【００１２】
第３の発明は、前記第１及び第２接地端子と前記半導体基板外部の回路とはワイヤを用いて接続されることを特徴とする第１の発明に記載の高周波集積回路である。
【００１３】
第４の発明は、前記ワイヤの誘導値と、前記容量結合回路の容量値の積の平方根の逆数が前記信号増幅回路の使用角周波数帯に近い値であることを特徴とする第３の発明に記載の高周波集積回路である。
【００１４】
第５の発明は、前記第２接地端子は、さらに負性抵抗回路を介して前記信号増幅回路の接地電極と接続されることを特徴とする第１の発明に記載の高周波集積回路である。
【００１５】
第６の発明は、前記負性抵抗回路は前記信号増幅回路の接地電極側の寄生抵抗値と抵抗の絶対値が実質的に等しく、かつ、負の符号の抵抗値を持つことを特徴とする第５の発明に記載の高周波集積回路である。
【００１６】
第７の発明は、半導体基板上に設けられ、かつ、入力信号を増幅し、増幅した入力信号を出力する信号増幅回路と；前記半導体基板上に設けられ、かつ、前記信号増幅回路の接地電極と配線のみで接続された第１接地端子と；前記半導体基板上に設けられ、かつ、容量結合回路を介して前記信号増幅回路の接地電極と接続された第２接地端子を有する高周波集積回路と、前記高周波集積回路を実装したリードフレームと、前記第１接地端子と前記リードフレームの第１接地リード線を接続する第１ワイヤと、前記第２接地端子と前記リードフレームの第２接地リード線を接続する第２ワイヤと、前記高周波集積回路を覆うモールド樹脂を備える半導体装置である。
【００１７】
本発明によれば、信号増幅回路を構成する増幅用トランジスタの使用周波数帯で、第１接地端子へ接続する経路の接地インピーダンスが増大しても、第２接地端子へ接続する経路は実装時の寄生インダクタンス成分と容量結合回路との関係が直列共振的に作用するため、接地インピーダンスは最小の値を取ることができる。したがって、ＩＣチップをプラスチックパッケージに実装した時の寄生分（対地容量）による利得劣化を低減でき、出力パワーの劣化も低減できる。
【００１８】
特に、容量結合回路の容量値Ｃは信号増幅回路を構成する増幅用トランジスタの使用周波数ｆとＩＣチップのパッドからプラスッチクパッケージ外部の接地電極までのインダクタ値Ｌとを用いて
【００１９】
【数１】
の値に近い容量値に設定すると効果的である。
【００２１】
また、容量結合回路として可変容量結合回路を用いた場合、可変容量結合回路の容量値が調整可能であるため、パッケージ外部の実装形態による誘導性が発生した場合（例えば、実装時の条件によってはプラスチックパッケージを搭載するマザーボード（プリント基板）の配線が誘導性を持つ場合）あるいは使用周波数帯の変更があった場合でも、式（１）を用いて可変容量結合回路の容量値を調整することにより、自由に直列共振周波数を設定できるため、実装条件及び使用条件によらず理想的な増幅素子の特性を得ることが可能である。ここで、理想的な増幅素子の特性とは、接地インピーダンスの値が、バイポーラトランジスタの場合はエミッタ抵抗のみ、電界効果トランジスタの場合はソース抵抗のみになることをいう。
【００２２】
また、容量結合回路と負性抵抗発生回路を介して第２接地端子へ接続する経路を有する場合、当該負性抵抗の値を増幅用トランジスタ内部の接地端子電極部に寄生する抵抗値に対して概略等しい絶対値で、負の値に設定することができる。このため、バイポーラトランジスタ中に含まれるエミッタ抵抗、あるいは電界効果トランジスタ中に含まれるソース抵抗を相殺し、無抵抗に近づけることが可能となる。この結果、従来は増幅素子の利得特性のうち、エミッタ抵抗あるいはソース抵抗で減少していた減衰分を取り除くことができる。
【００２３】
【発明の実施の形態】
図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００２４】
（第１の実施形態）図１は本発明の第１実施形態に係る高周波集積回路のブロック図である。点線枠で囲んだ部分が半導体基板に形成された高周波集積回路（ＩＣチップ）１０２である。ＩＣチップ１０２の内部には信号増幅回路１１０がある。信号増幅回路１１０は、例えば、ＩＣチップの半導体基板がＧａＡｓ基板の場合は、ＧａＡｓ系ショットキーゲート電界効果トランジスタ（Ｍｅｔａｌ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＦＥＴ； ＭＥＳＦＥＴ）やＧａＡｓ 系ヘテロ接合バイポーラトランジスタ（ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ ｂｉｐｏｌａｒ ｔｒａｎｓｉｓｔｏｒ； ＨＢＴ）等の増幅素子を含んでいる。信号入力端子１１１、信号出力端子１１２、第１接地端子１１３及び第２接地端子１１４はそれぞれＩＣチップ１０２上のボンディングパッド（以下、単にパッドと記す）である。信号増幅回路の接地電極と第１接地端子１１３とは配線のみで接続され、かつ、信号増幅回路１１０の接地電極と第２接地端子１１４とは容量結合回路１１５を介して交流的に短絡されている。
【００２５】
本実施形態によれば、増幅素子の使用周波数帯で第１接地端子１１３へ接続する経路の接地インピーダンスが増大しても、第２接地端子１１４へ接続する経路はＩＣチップ１０２をプラスチックパッケージに実装する時の寄生インダクタンス成分と容量結合回路との関係が直列共振的に作用するため、接地インピーダンスは最小の値を取ることができる。従って、対地容量によるＩＣチップ１０２内の増幅素子の利得劣化が生じにくくなり、出力パワーの劣化も低減できる。
【００２６】
特にプラスチックパッケージのように実装時のボンディングワイヤの誘導値、リードフレームの誘導値など誘導性の大きなパッケージに本実施形態を使用するとプラスチックパッケージの影響を完全に除去できるため、増幅素子本来の利得特性および効率得ることができる。
【００２７】
図２は図１の回路構成の具体的な回路図である。点線枠内はＩＣチップ１０２を意味し、ＩＣチップ１０２内部には第１及び第２の増幅用トランジスタ（バイポーラトランジスタ）Ｑ１，Ｑ２、交流結合用キャパシタＣｃ１，Ｃｃ２，Ｃｃ３、信号遮断用インダクタＬｖ１，Ｌｖ２，Ｌｖ３，Ｌｖ４、そして増幅用トランジスタＱ１，Ｑ２の接地電極（エミッタ電極）にそれぞれ直列接続された接地用キャパシタＣｇ１，Ｃｇ２で構成されている。この接地用キャパシタＣｇ１，Ｃｇ２が図１の容量結合回路１１５に相当する。図中正方形で示した部分はＩＣチップのパッドである。各ボンディングパッドはＲＦｉｎが信号入力用パッド、ＲＦｏｕｔが信号出力パッド、Ｖｂ１，Ｖｃ１，Ｖｂ２，Ｖｃ２は各トランジスタのバイアス電源電圧用パッドである。点線枠外部にある接地ワイヤのインダクタＬｗ１，Ｌｗ２、Ｌｗ３，Ｌｗ４はＩＣチップをプラスチックパッケージに実装した時のボンディングワイヤを意味し、ＩＣチップ内部の接地用パッド（１１８，１１９）とＩＣチップ外部の接地電極とを接続されている。すなわちＩＣチップ実装時はＩＣチップ内部の接地用パッドは必ずＩＣチップ外部の接地電極との間にインダクタが入ることになる。
【００２８】
この接地ワイヤのインダクタの値は実装形態によって大きく変わるが、プラスチックパッケージを用いた場合、０．５ｎＨから２ｎＨ程度のインダクタンスを一般的に持っている。
【００２９】
本実施形態は図２の増幅用トランジスタＱ１，Ｑ２の接地電極（エミッタ電極）に直列接続されたキャパシタＣｇ１，Ｃｇ２及び接地ワイヤのインダクタＬｗ２，Ｌｗ４があるため、（１）式に基づきＣｇ１とＬｗ２そしてＣｇ２とＬｗ４でそれぞれ直列共振を使用周波数ｆで発生させることができる。したがってプラスチックパッケージに実装しても接地インピーダンス（図２のＺ）はワイヤなどの配線抵抗だけとなり、理想的に０Ωまで下げることが可能である。すなわち、実装時でもトランジスタへ負帰還がかかることが無くトランジスタの利得特性を劣化させることが無い。また、効率も良好となる。
【００３０】
図３は本実施形態に係る高周波集積回路（ＩＣチップ）１０２をリードフレームを用いたプラスチックパッケージに実装した図である。接地用リード線としては第１接地リード線１１６と第２接地リード線１１７の２種類を用いている。第１接地リード線１１６は図２の接地ワイヤのインダクタＬｗ１， Ｌｗ３に相当し、第２接地リード線１１７は図２の接地ワイヤのインダクタＬｗ２， Ｌｗ４に相当する。
【００３１】
従来はボンディングワイヤの影響をできる限り少なくするため、ＩＣ下部のベッドを接地用電極として用い、さらにベッドから裏面へ接地電極を取り出す必要があった。このためそのＩＣ専用的なリードフレームが必要となり、また、モールドパッケージの工程が複雑となるため、コスト上昇の一因となっていた。
【００３２】
本実施形態を用いることで、接地用リード線として通常のリード線（リードフレームのリード線）を使用することができ、一般的なリードフレームと実装工程を用いることができるため、簡便で低コストな製品となる。
【００３３】
図４は本実施形態時のプラスチックパッケージ内部での実装による寄生成分の模式図である。ここではＩＣチップ１０２の第２接地パッド１１９から第２接地リード線１１７までの成分を示している。容量結合回路１１５のキャパシタとボンディングワイヤ１３０のインダクタにより、キャパシタとインダクタの直列接続となっている。またＩＣチップの対地容量２００を容量結合回路１１５のキャパシタと並列接続で示している。
【００３４】
図５は本実施形態（図４）と従来例（図１４）との実装時の接地インピーダンスの特性を示す図である。実線が本実施形態の接地インピーダンスであり、破線が従来例の接地インピーダンスである。従来例（図１４）は１ｍｍ程度のボンディングワイヤ１３０のインダクタンス（０．２〜０．３ｎＨ）の影響とチップから接地への寄生容量（対地容量）２００（数１０ｐＦ）の並列接続のため周波数と共に接地インピーダンスが増大し、ある周波数で並列共振が発生し、インピーダンスが無限大になる。例えば、使用周波数帯が２ＧＨｚ帯、インダクタンスが０．２〜０．３ｎＨの時、接地インピーダンスは３Ω前後と非常に高くなる。
【００３５】
本実施形態（図４）はＩＣチップ内部に形成したキャパシタ（容量結合回路）１１５とボンディングワイヤ１３０のインダクタンスとが使用周波数ｆで直列共振となるようにキャパシタの値を設定しているため、接地インピーダンスは実質的に０となる。例えば、使用周波数ｆが２．０ＧＨｚ、インダクタンスが１ｎＨの時は、キャパシタは６．３ｐＦと設定した。尚、対地容量の値は、使用周波数ｆから見て、非常に大きいため、対地容量２００側には電流が流れにくくなる。従って、本実施形態では、使用周波数帯ｆ以外の周波数帯を使わないので、対地容量２００は無視でき、容量結合回路１１５とワイヤ１３０の直列回路とみなすことができる。この容量結合回路１１５とワイヤ１３０の値を使用周波数帯ｆで直列共振を起こすように設定すれば、接地インピーダンスＺは、次式より
【００３６】
【数２】
極小点となり、回路は安定動作が可能となる。ここで、Ｒは容量結合回路１１５，ワイヤ１３０及び増幅素子のエミッタ抵抗の直列回路全体の抵抗を示す。また、図５に示すように使用周波数帯域Δｆに対してバンドパス状に接地インピーダンスが得られるため、不要信号を除去することも可能である。
【００３８】
図６は本実施形態（図４）と従来例（図１４）との実装時の増幅素子の利得特性および効率特性を示す図である。実線は本実施形態、破線は従来例を示す。測定は同一入出力条件で、同一増幅器ＩＣを用いて行った。測定周波数は使用周波数帯ｆである２．０ＧＨｚである。入力パワーに対する出力パワーの比，すなわち利得は、従来例に比べて本実施形態の方が１２ｄＢ程度良好である。これは増幅素子の使用周波数帯ｆにおける本実施形態及び従来例のトランジスタ素子抵抗を含めた接地インピーダンスの比によって決まる値であり、トランジスタ素子の寄生エミッタ抵抗を１Ω、従来例の２．０ＧＨｚにおける接地インピーダンスを３Ωとしたとき、ワイヤインダクタンスによる接地インピーダンスの増加分は１２ｄＢ程度であることから、本実施形態によって接地インピーダンスが素子寄生抵抗分のみの最小値で済んでいることがわかる。
【００３９】
また、同一条件で出力パワーが増加するため、図６に示すように、効率に対しても本実施形態によって、ワイヤインダクタンスの影響を除去することができるため、高効率となっている。
【００４０】
図７は、図１の容量結合回路１１５の概略断面図である。本実施形態では、容量結合回路１１５として、第１配線層３０４，第２絶縁層３０３及び第２配線層３０５で構成されたＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）キャパシタを用いた。例えば、半導体基板３０１はＧａＡｓ基板、第１絶縁層３０２はＳｉＯ２層、第２絶縁層３０３はＳｉＯ２層、第１配線層３０４はＡｕ層、第２配線層３０５はＡｕ層である。第１配線層３０４は図１の信号増幅回路１１０内の増幅素子の接地電極へ、第２配線層３０５は図１の第２接地端子１１４へ接続されている。
【００４１】
（第２の実施形態）図８は本発明の第２実施形態に係る高周波集積回路の概略ブロック図である。図１と同じ構成要素については、図１の説明を参照していただき、ここでは省略する。図１と異なる点は、図１の容量結合回路１１５が可変容量結合回路１２０に置き換わっている点と、この可変容量結合回路の容量値を変更するための調整端子１２１が備わっている点である。この調整端子はＩＣチップ上でのボンディングパッドであり、ＩＣチップ外部と電気的に接続可能である。また、前記可変容量結合回路が可変ダイオードである場合、前記調整端子は電圧端子である。
【００４２】
本実施形態でも、第１の実施形態で説明したように、対地容量によるＩＣチップ内の増幅素子の利得劣化が生じにくくなり、出力パワーの劣化も低減できる。さらに、ＩＣチップをプラスチックパッケージに実装後に可変容量回路の容量値を調整できるので、第１の実施形態に比べてより正確に出力パワーの劣化を低減できる。
【００４３】
図９は図８の回路構成の具体的な回路図である。図８の可変容量結合回路１２０が接地用キャパシタＣｇ３，Ｃｇ４に相当する。図２と同じ構成要素については、図２の説明を参照していただき、ここでは省略する。図２と異なる点は、接地用キャパシタＣｇ３，Ｃｇ４の容量値が変化することである。このような構成にすることにより、実装形態によって接地インダクタンスＬｗ１〜Ｌｗ４が変化してもそれに応じて容量値を変化させれば良く、最小の接地インピーダンス状態を実装形態に依らず実現できる。また、トランジスタＱ１，Ｑ２の使用周波数ｆが変更となった場合でも、それに応じて容量値を変化させれば良く、汎用性に優れている。
【００４４】
図１０は、図８の可変容量結合回路１２０の概略断面図である。本実施形態では、可変容量結合回路１２０として、Ｐ層４０６（不純物はボロン（Ｂ）、不純物濃度は１×１０１５ｃｍ−３），Ｐ＋層４０７（不純物はボロン（Ｂ）、不純物濃度は１×１０１７ｃｍ−３），Ｎ＋層４０８（不純物はヒ素（Ａｓ）、不純物濃度は１×１０１８ｃｍ−３）及びＮ層４０９（不純物はヒ素（Ａｓ）、不純物濃度は１×１０１６ｃｍ−３）で構成されたバラクタダイオードを用いた。例えば、半導体基板４０１はＧａＡｓ基板、絶縁層４０２はＳｉＯ２層、第１配線層４０４はＡｕ層、第２配線層４０５はＡｕ層である。第１配線層４０４は図８の信号増幅回路１１０内の増幅素子の接地電極へ、第２配線層４０５は図８の第２接地端子１１４へ接続されている。図８の調整端子１２１は第２配線層４０５のどこかに接続されていればよい。
【００４５】
（第３の実施形態）図１１は本発明の第３実施形態に係る高周波集積回路のブロック図である。図１と同じ構成要素については、図１の説明を参照していただき、ここでは省略する。図１と異なる点は、容量結合回路１１５と第２接地端子１１４の間に負性抵抗回路１２２が設けられている点である。本実施形態でも、第１の実施形態で説明したように、対地容量によるＩＣチップ内の増幅素子の利得劣化が生じにくくなり、出力パワーの劣化も低減できる。
【００４６】
さらに、本実施形態はＩＣチップ内の増幅素子（ここではバイポーラトランジスタとして説明する）の寄生抵抗分（エミッタ抵抗ＲＥ）に見合った絶対値で、負の符号となる負性抵抗回路１２２を備えており、使用周波数ｆで接地インピーダンスが−ＲＥになるように設定する。その場合、トランジスタＱ１の真性トランジスタ領域から接地インピーダンスを見ると０Ωとなり、負帰還のかからない理想的な信号増幅回路とすることが可能である。すなわち負性抵抗回路１２２を備えることによって、真性トランジスタ領域本来の利得特性を得ることができる。
【００４７】
図１２は、図１１の負性抵抗回路１２２の回路図である。端子５０１は図１１の信号増幅回路１１０内の増幅素子の接地電極に容量結合回路１１５を介して接続されており、端子１１４は図１１の第２接地端子である。５０２はバイポーラトランジスタ、５０３は容量素子、５０４はコイルである。
【００４８】
端子５０１から第２接地端子１１４方向へ見た場合のインピーダンスＺは次式で表される。
【００４９】
【数３】
ここで、ｇｍはバイポーラトランジスタ５０２のトランスコンダクタンス、Ｃは容量素子５０３のキャパシタンス、Ｌはコイル５０４のインダクタンスである。
【００５１】
従って、［ωＬ−１／（ωＣ）］が負となる条件、すなわち、ω２ＬＣが１未満となるように設定すれば、負性抵抗回路１２２は負の抵抗を発生することができる。
【００５２】
（他の実施形態）以上、本発明の第１乃至第３の実施形態について説明したが、本発明は上述した実施形態の限定されるものではない。本発明は、その趣旨を逸脱しない範囲で適宜上述した実施形態の変更が可能である。例えば、図１１の容量結合回路１１５を図８の可変容量結合回路１２０で置き換えてもよい。
【００５３】
【発明の効果】
本発明によれば、出力パワーの劣化を低減した高周波集積回路を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る高周波集積回路のブロック図。
【図２】図１の回路構成の具体的な回路図。
【図３】第１実施形態に係る高周波集積回路を実装したプラスチックパッケージ図。
【図４】第１実施形態時のプラスチックパッケージ内部での実装による寄生成分の模式図。
【図５】周波数とインピーダンスの関係図。
【図６】入力パワーと出力パワー及び効率の関係図。
【図７】図１の容量結合回路１１５の概略断面図。
【図８】本発明の第２実施形態に係る高周波集積回路のブロック図。
【図９】図８の回路構成の具体的な回路図。
【図１０】図８の可変容量結合回路１２０の概略断面図。
【図１１】本発明の第３実施形態に係る高周波集積回路のブロック図。
【図１２】図１１の負性抵抗回路１２２の回路図。
【図１３】従来のプラスチックパッケージの概略図。
【図１４】従来のプラスチックパッケージ内部での実装による寄生成分の模式図。
【図１５】従来の高周波集積回路のブロック図。
【符号の説明】
Ｑ１〜Ｑ４ トランジスタ
Ｃｃ１〜Ｃｃ３ 交流結合用キャパシタ
Ｃｇ１〜Ｃｇ４ キャパシタ
Ｌｖ１〜Ｌｖ４ 信号遮断用インダクタ
Ｌｗ１〜Ｌｗ４ 接地ワイヤのインダクタ
ＲＦｉｎ 信号入力用パッド
Ｖｂ１，Ｖｂ２ ベース電源電圧用パッド
Ｖｃ１，Ｖｃ２ コレクタ電源電圧用パッド
１００ リードフレーム
１０１ ベッド
１０２ ＩＣチップ
１０３ モールド樹脂
１０４ ＩＣ電源リード線
１０５ 入力リード線
１０６ 出力リード線
１０７ パッド
１０８ 接地パッド
１０９ 接地リード線
１１０ 信号増幅回路
１１１ 信号入力端子
１１２ 信号出力端子
１１３ 第１接地端子
１１４ 第２接地端子
１１５ 容量結合回路
１１６ 第１接地リード線
１１７ 第２接地リード線
１１８ 第１接地パッド
１１９ 第２接地パッド
１２０ 可変容量結合回路
１２１ 調整端子
１２２ 負性抵抗回路
１３０ ワイヤ
２００ 対地容量
３０１，４０１ 半導体基板
３０２ 第１絶縁層
３０３ 第２絶縁層
３０４，４０４ 第１配線層
３０５，４０５ 第２配線層
４０２ 絶縁層
４０６ Ｐ層
４０７ Ｐ＋層
４０８ Ｎ＋層
４０９ Ｎ層
５０１ 端子
５０２ バイポーラトランジスタ
５０３ 容量素子
５０４ コイル
Claims (7)
- 半導体基板上に設けられ、かつ、入力信号を増幅し、増幅した入力信号を出力する信号増幅回路と、
前記半導体基板上に設けられ、かつ、前記信号増幅回路の接地電極と配線のみで接続された第１接地端子と、
前記半導体基板上に設けられ、かつ、容量結合回路を介して前記信号増幅回路の接地電極と接続された第２接地端子を備える高周波集積回路。 - 前記容量結合回路の容量値が可変であることを特徴とする請求項１記載の高周波集積回路。
- 前記第１及び第２接地端子と前記半導体基板外部の回路とはワイヤを用いて接続されることを特徴とする請求項１記載の高周波集積回路。
- 前記ワイヤの誘導値と、前記容量結合回路の容量値の積の平方根の逆数が前記信号増幅回路の使用角周波数帯に近い値であることを特徴とする請求項３記載の高周波集積回路。
- 前記第２接地端子は、さらに負性抵抗回路を介して前記信号増幅回路の接地電極と接続されることを特徴とする請求項１記載の高周波集積回路。
- 前記負性抵抗回路は前記信号増幅回路の接地電極側の寄生抵抗値と抵抗の絶対値が実質的に等しく、かつ、負の符号の抵抗値を持つことを特徴とする請求項５記載の高周波集積回路。
- 半導体基板上に設けられ、かつ、入力信号を増幅し、増幅した入力信号を出力する信号増幅回路と、前記半導体基板上に設けられ、かつ、前記信号増幅回路の接地電極と配線のみで接続された第１接地端子と、前記半導体基板上に設けられ、かつ、容量結合回路を介して前記信号増幅回路の接地電極と接続された第２接地端子を有する高周波集積回路と、
前記高周波集積回路を実装したリードフレームと、
前記第１接地端子と前記リードフレームの第１接地リード線を接続する第１ワイヤと、
前記第２接地端子と前記リードフレームの第２接地リード線を接続する第２ワイヤと、
前記高周波集積回路を覆うモールド樹脂を備える半導体装置。
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