KR101233691B1 - 칩렛을 사용하는 전자 디바이스의 제어 - Google Patents

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Abstract

본 발명은 공통 기판, 상기 공통 기판상에 배치된 복수의 피제어 전자 디바이스 및 상기 공통 기판상에 형성된 복수의 전도체를 갖는 배선층을 포함하는 전자 장치에 관한 것이다. 복수의 칩렛은 상기 공통 기판상에 위치되며, 각 칩렛은 공통 기판에서 분리된 독립 기판을 가지며, 각 독립 기판은 칩렛의 하부측에 형성된 하나 이상의 연결 패드와 상부측에 대향하는 하부측을 가지며, 각 칩렛은 하나 이상의 피제어 전자 디바이스의 기능을 제어하는 회로를 포함한다. 상기 칩렛은 칩렛의 상부측보다 공통 기판에 더 근접한 칩렛의 하부측으로 공통 기판에 부착되며, 각 연결 패드는 복수의 전도체 중 하나와 전기적으로 연결된다.

Description

칩렛을 사용하는 전자 디바이스의 제어{Controlling An Electronic Device Using Chiplets}
윈터스 등에 의한, 발명의 명칭이 "임페디드 칩 구동 OLED 디바이스(OLED DEVICE WITH EMBEDDED CHIP DRIVING)"이고, 2008년 8월 14일에 출원된, 미국 특허출원 일련번호 12/191,478이 참조되어, 그 기재 내용이 본 명세서에 포함된다.
본 발명은 공통 기판상에 분배된 개별 기판들을 갖는 독립 제어 칩렛을 이용하는 디바이스에 관한 것이다.
평판 디스플레이 디바이스는 휴대용 디바이스에서 컴퓨팅 디바이스와 함께 그리고 텔레비전과 같은 엔터테인먼트 디바이스에 대하여 널리 사용된다. 이와 같은 디스플레이는 일반적으로 이미지를 디스플레이하기 위해 기판상에 분배된 복수의 픽셀을 이용한다. 각 픽셀은 각 이미지 소자를 나타내는, 일반적으로 적색, 녹색 및 청색광을 방출하는 보통 서브-픽셀이라고 하는 몇몇의 서로 다른 색의 발광 소자를 포함한다. 평판 디스플레이 기술의 종류는, 예컨대 플라즈마 디스플레이, 액정 디스플레이 및 발광 다이오드 디스플레이과 같이 알려져 있다.
발광 소자를 형성하는 발광 물질의 박막을 포함하는 발광 다이오드(LEDs)는 평판 디스플레이 디바이스에서 많은 이점을 가지며, 광학 시스템에 유용하다. 탕(Tang) 등에게 2002년 5월 7일 수여된 미국특허 No.6,384,529는 유기 LED 발광 소자의 어레이를 포함하는 유기 LED(OLED) 컬러 디스플레이를 제시한다. 대안으로, 무기 물질이 이용될 수 있고, 다결정실리콘(polycrystalline) 반도체 매트릭스의 인광 결정(phosphorescent crystals) 또는 양자점(quantum dots)을 포함할 수 있다. 또한, 다른 유기 또는 무기 물질의 박막이 발광 박막 물질에 전하 주입, 전하 운반 또는 전하 차단을 제어하는데 이용될 수 있으며, 기술분야에 공지되어 있다. 상기 물질은 밀봉 커버 층 또는 판으로, 전극 사이의 기판에 배치된다. 광은 전류가 발광 물질을 통과하는 경우 서브-픽셀로부터 방출된다. 방출된 광의 주파수는 사용되는 물질의 성질에 의존한다. 이런 디스플레이에서, 광은 기판(하부 이미터(emitter))을 통해 또는 밀봉 커버(상부 이미터)를 통해, 또는 둘 모두를 통해 방출된다.
LED 디바이스는 패턴화된 발광층을 포함할 수 있는데, 서로 다른 물질이 전류가 물질을 통과하는 경우 서로 다른 색의 광을 방출하는데 패턴으로 사용된다. 대안으로, 콕(Cok)에 의한 "개선된 효율을 갖는 적층된 OLED 디스플레이(STACKED OLED DISPLAY HAVING IMPROVED EFFICIENCY)"라는 명칭의 미국특허 No.6,987,355에 개시된 것과 같이, 풀-컬러 디스플레이를 형성하기 위해 컬러 필터와 함께, 예컨대 백색광 이미터와 같은 단색 발광층을 이용할 수 있다. 또한, 예컨대 콕 등에 의한 "개선된 전력 효율을 갖는 컬러 OLED 디스플레이(COLOR OLED DISPLAY WITH IMPROVED POWER EFFICIENCY)"라는 명칭의 미국특허 No.6,919,681에 개시된 것과 같이, 컬러 필터를 포함하지 않는 백색 서브-픽셀을 이용하는 것이 알려져 있다. 무패턴 백색 이미터를 이용하는 설계가 디바이스의 효율을 개선하기 위해 적색, 녹색 및 청색의 필터 및 서브-픽셀을 포함하는 4개 컬러 픽셀과 함께 필터 없는 백색 서브-픽셀이 제안되었다(예컨대, 밀러(Miller) 등에 2007년 6월 12일에 수여된 미국특허 No.7,230,594를 참조).
평판 디스플레이 디바이스에서 픽셀을 제어하는 2개의 다른 방법인 액티브-매트릭스 제어(active-matrix control) 및 패시브-매트릭스 제어(passive-matrix control)가 일반적으로 알려져 있다. 액티브-매트릭스 디바이스에서, 제어 소자는 평판 기판상에 분배된다. 일반적으로, 각 서브-픽셀은 하나의 제어 소자에 의해 제어되며, 각 제어 소자는 적어도 하나의 트랜지스터를 포함한다. 예컨대, 간단한 종래기술인 액티브-매트릭스 유기 발광(OLED) 디스플레이에서, 각 제어 소자는 2개의 트랜지스터(선택 트랜지스터 및 전력 트랜지스터) 및 서브-픽셀의 밝기를 특정하는 전하를 저장하기 위한 하나의 커패시터를 포함한다. 각 발광 소자는 일반적으로 독립 제어 전극 및 공통 전극을 이용한다.
매우 다양한 기술들이 컴퓨팅 회로를 통합하기 위해 이용된다. 실리콘 기판에 형성되고 세라믹 또는 플라스틱 패키지로 패키징되는 집적 회로는 다년간 사용되었다. 실리콘 기판의 상부로부터 뻗어있는 배선은 회로와의 전기적 연결을 제공하는 핀과 결합된다. 예컨대, 실리콘 기판이 전기-연결 솔더 범프(solder bumps)로 다른 기판과 결합되는 플립 칩(flip chips)과 같은 다른 패키징 방법이 공지되어 있다. 또한, 공통 패키지에 다수의 실리콘 기판을 통합하는 멀티-칩-모듈이 패키징 밀도를 증가시키는데 사용된다. 이런 기술들은, 예컨대 CRC Press 및 IEEE Press에 의해 공동 출판된 "전자 패키징 핸드북(The Electronic Packaging Handbook) (copyright 2000, Ed. Blackwell, ISBN-100849385919)"에 기술된다. 또한, 3차원 칩 스택(chip stacks)이 공지되어 있는데, 베어 다이(bare die)가 컴퓨팅 소자의 스택을 형성하도록 상호연결된다.
액티브-매트릭스 제어 소자를 형성하는 흔한 종래기술의 방법 중 하나는 일반적으로 실리콘과 같은 반도체 물질의 박막을 유리 기판상에 증착한 후, 반도체 물질을 포토리소그라픽(photolithographic) 공정을 통해 트랜지스터와 캐패시터로 형성한다. 박막 실리콘은 비결정질 또는 다결정질 중 하나일 수 있다. 비결정질 또는 다결정질 실리콘으로부터 제조된 박막 트랜지스터(TFTs)는 상대적으로 크며, 결정질 실리콘 와이퍼에서 제조된 종래의 트랜지스터와 비교하여 낮은 성능을 가진다. 게다가, 이런 박막 디바이스는 일반적으로 유리 기판을 걸쳐 국부적 또는 대면적(large-area) 불균일성을 나타내는데, 이는 전기적 성능 및 이런 물질을 이용하는 디스플레이의 시각적 외관의 불균일성을 초래한다.
또한, 전기를 발생시키는 태양광(photo-voltaic) 시스템은 투명한 금속 전도체와 함께, 결정질 또는 비결정질 중 하나의 실리콘막을 이용한다.
마쓰무라(Matsumura) 등은 미국특허출원 No. 2006/0055864에서 LCD 디스플레이를 구동하는데 사용되는 결정질 실리콘 기판을 기술한다. 상기 출원은 제 1 반도체 기판으로 제조된 픽셀-제어 디바이스를 제 2 평면 디스플레이 기판으로 선택적으로 이송 및 부착하는 방법을 기술한다. 픽셀-제어 디바이스 내의 배선 상호연결 및 버스와 제어 전극에서 픽셀-제어 디바이스로의 연결이 제시된다.
가능한 한 빨리 고장 디바이스를 식별하도록 제조 중에 디바이스를 테스트하는 것이 유용하다. 고장 디바이스를 식별하여, 디바이스는 고장 디바이스에 부가 작업을 함이 없으며, 이로써 제조 자원의 낭비 없이 수리되거나 버려질 수 있다. 그러나, 실제로 디스플레이를 구성하고 디스플레이로부터의 발광을 관찰함이 없이 디스플레이를 위한 픽셀-제어 회로를 테스트하는 것은 어렵다. 제조 공정의 시점에서, 회로 결함을 정정하는 것은 불가능할 수 있으며, 디바이스는 폐기되어야 한다.
따라서, 제조상의 고장이 있을 때에 수리되도록 보정가능한 디바이스를 구성하는 위해 개선된 제조 공정이 필요하다. 또한, 기판상에 분배되는 더 높은 성능을 갖는 개선된 제어 회로가 필요하다.
본 발명에 따르면, 전자 장치는:
(a) 복수의 칩렛 위치를 포함하는 작업 영역을 갖는 공통 기판;
(b) 작업 영역의 공통 기판상에 배치된 복수의 피제어 전자 디바이스;
(c) 공통 기판에 형성되는 복수의 전도체를 갖는 배선층; 및
(d) 하나 이상의 피제어 전자 디바이스의 기능을 제어하는 회로를 각각 포함하며, 공통 기판에서 분리되며 각각 칩렛의 하부측에 형성된 하나 이상의 연결 패드와 상부측에 대향하는 하부측을 갖는 독립 기판을 각각 구비하는, 상기 칩렛 위치의 공통 기판상에 위치되는 복수의 칩렛을 포함하며,
(e) 상기 칩렛은 칩렛의 상부측보다 공통 기판에 더 근접한 칩렛의 하부측으로 공통 기판에 부착되며, 각각의 연결 패드는 복수의 전도체 중 하나와 전기적으로 연결된다.
본 발명은 분배된 제어 소자로 디바이스를 제어하기 위한 개선된 제어 회로 및 이런 회로를 테스트하고 수리할 수 있도록 하는 제조 공정을 제공한다.
도 1은 본 발명의 실시예에 따른 칩렛 픽셀-제어 회로 및 디바이스의 부분 단면도이다.
도 2는 본 발명의 실시예에 따른 도 1의 디스플레이 디바이스의 부분의 저면도이다.
도 3은 본 발명의 또 다른 실시예에 따른 칩렛의 단면도이다.
도 4는 본 발명의 또 다른 실시예에 따른 지형학적 구조를 갖는 칩렛 및 기판의 단면도이다.
도 5a 내지 5e는 본 발명의 방법에 따른 본 발명의 실시예를 제조하는 중간 기판을 도시하는 칩렛 및 기판의 진행하는 부분 단면도이다.
도 6은 본 발명의 방법을 도시하는 흐름 그래프(flow graph)이다.
도 1 및 2를 참조하면, 본 발명의 일실시예에서, 전자 장치는 작업 영역(11)의 공통 기판(10)에서 복수의 칩렛 위치(21)을 갖는 광학 작업 영역(11)을 구비하는 공통 기판(10)을 포함한다. 광을 방출하거나 흡수하도록 각각 형성된 복수의 피제어 전자-광학 디바이스(80)는 작업 영역(11)의 공통 기판(10)상에 배치되며, 복수의 전도체(18)를 갖는 배선층(32)은 공통 기판(10)에 형성된다. 전도체는, 예컨대 금속, 전도성 금속 산화물 또는 전도성 폴리머를 포함한다. 복수의 칩렛(20)은 칩렛 위치(21)의 공통 기판(10)상에 위치되며, 각 칩렛(20)은 공통 기판(10)에서 분리된 독립 기판(48)을 가지며, 각 독립 기판(48)은 칩렛(20)의 하부측(22B)에 형성된 하나 이상의 연결 패드(24)와, 하부측(22B)에 대향하는 상부측(22A)을 가진다. 각 칩렛(20)은 하나 이상의 피제어 전자-광학 디바이스(80)의 기능을 제어하는 회로를 포함한다. 칩렛(20)은 칩렛의 상부측(22A)보다 공통 기판(10)에 더 근접한 칩렛(20)의 하부측(22B)으로 공통 기판(10)에 부착된다. 연결 패드(24)는 복수의 전도체(18) 중 하나와 전기적으로 연결된다. 전도체(18)는 칩렛(20)으로 제어, 전력 또는 그라운드 신호를 통신하기 위한 전기 버스를 형성할 수 있다. 도 2를 참조하면, 저면도에서, 디바이스는 디스플레이일 수 있고, 공통 기판(10)의 작업 영역(11)은 디스플레이 영역일 수 있으며, 피제어 전자-광학 디바이스(80)는 발광 픽셀(80)일 수 있다. 전도체(18) 및 칩렛(20)은 작업 디스플레이 영역(11)에 위치된다. 전도체(18)는 칩렛(20)의 연결 패드(24)를 피제어 전자-광학 디바이스(80)와, 다른 칩렛(20)의 연결 패드(24)와, 또는 외부 전자 디바이스(미도시)와 전기적으로 연결할 수 있다. 도 3에 도시된 단면도를 참조하면, 본 발명의 추가의 실시예에서, 연결 패드(24)는 또한 하나 이상의 칩렛(20)의 하부측(22B)뿐만 아니라 하나 이상의 칩렛(20)의 상부측(22A)에 형성될 수 있다.
본 명세서에 사용되는 것과 같이, 기판의 작업 영역은 전자-광학 장치의 기능이 수행되는 기판의 영역이다. 예컨대, 디스플레이에서, 작업 영역은 광이 방출되는 기판의 영역이다. 대안의 예에서, 태양광 시스템의 작업 영역은 광이 흡수되고 전류가 생성되는 기판의 영역이다. 또 다른 예에서, 이미지 센서의 작업 영역은 이미지-형성 광이 노출되는 기판의 영역, 즉 기판의 센싱 영역(sensing area)이다. 본 발명에 따르면, 예컨대 칩렛은 칩렛에 의해 제어되는 발광(light-emitting), 감광(light-sensing) 또는 흡광(light-absorbing) 전자 디바이스의 아래, 위, 또는 그 사이의 작업 영역에 위치된다. 따라서, 피제어 전자-광학 디바이스는 디스플레이의 픽셀, 이미지 센서의 센서 또는 광전지 셀의 전류 발생 회로일 수 있다. 입사광에 반응하는(따라서, 광을 흡수하는) 전자-광학 디바이스는 또한 본 발명에 포함된다. 작업 영역(11)은 광학적 활성 영역 사이, 예컨대 디스플레이의 픽셀 사이에 있는 기판(10)상의 공간을 포함한다. 본 명세서에 의도된 대로, 작업 영역(11)은 피제어 전자-광학 디바이스(80)에 의해 점유된 영역 및 피제어 전자-광학 디바이스(80) 사이의 기판상의 임의 영역 모두를 포함한다. 따라서, 칩렛(20) 그 자체가 광학적으로 활성이 아니라도 칩렛(20)은 작업 영역(11) 내에 있다.
본 발명의 일실시예에서, 디바이스는 디스플레이 디바이스일 수 있고, 칩렛은 액티브-매트릭스 또는 패시브-매트릭스 제어를 픽셀에 제공할 수 있다. 도 1 및 2를 다시 참조하면, 공통 기판(10)상에 위치된 칩렛(20)은 전극 커넥터(82) 및 전기적 연결(26)을 통해 제 1 전극(12)에 연결될 수 있다. 제 1 전극(12)은 발광 물질의 층(14)으로 코팅될 수 있다. 제 2 전극(16)은 발광 물질의 층(14)상에 형성될 수 있다. 그 후, 제 1 및 제 2 전극(12, 16)은 발광층(14)을 통해 칩렛(20)에 의해 제어되는 전류를 제공할 수 있으며, 이 전류는 픽셀(80)로서 광을 방출하게 한다. 평탄화층(30A 및 30B)은 픽셀의 발광 영역을 정의하고 칩렛(20), 전도체(18), 전극 커넥터(82), 전기적 연결(26) 및 금속 배선층(32)을 매입하는데 이용될 수 있다. 일반적으로 전도체(18)는 종래의 포토리소그라픽 공정을 사용하는 금속으로 구성되며, 단일 금속 배선층(32)을 형성할 수 있다. 평탄화층(30A 및 30B)은 종래의 포토리소그라픽 공정을 사용하여 코팅되고 패턴화될 수 있다. 연결 패드(24)와 전도체(18) 또는 전극 커넥터(82)를 전기적으로 연결하는 전기적 연결(26)은, 예컨대 경화성 전도체, 솔더(solder) 또는 이방성 도전 압축 필름 물질을 포함할 수 있다. 경화성 전도체, 솔더 또는 이방성 도전 압축 필름 물질은 접착성일 수 있으며, 이로써 칩렛(20)을 기판(10)에 부착한다. 본 명세서에서 사용된 대로, 경화성 전도체는 전도 특성을 변경하도록 건조, 가열 또는 노광될 수 있는 전도성 폴리머를 포함한다. 또한, 경화성 전도체는 솔더 및 압력 또는 열에 반응하는 전도체를 포함할 수 있다. 솔더는 솔더를 녹이고 냉각되도록 하여 로버스트(robust) 전기 접촉을 제공하도록 경화(예컨대, 레이저 또는 다른 발열 요소에 의해 공급된 열에 의해)될 수 있다. 또한, 경화성 전도체는 열 적용으로 소결(sinter)하는 나노입자형 잉크를 포함할 수 있다. 이방성 도전 필름은 연결 패드(24)와 전도체(18) 또는 전극 커넥터(82) 사이의 전기적 연결(26)을 제공하도록 압축(예컨대, 열압착 결합에 의해)될 수 있다. 경화 방법은 (예컨대, 표적화된 레이저 버스트로) 국부적으로 적용될 수 있다. 대안으로, 전도성 폴리머 또는 이방성-전기-도전 탄성중합체(elastomer) 또는 필름, 또는 열압착 필름을 포함하는 비경화성 전도체가 이용될 수 있다. 이런 물질 모두는 기술분야에서 공지되어 있다. 몇몇의 경우에는 액적(liquids) 또는 페이스트(pastes)로 적용되며, 패턴으로 또는 패턴 없이 코딩되며, 경화된다면, 패턴으로 또는 패턴 없이 경화될 수 있다.
도 4를 참조하면, 본 발명의 또 다른 실시예에서, 전도체(18)와 전기적으로 연결된 연결 패드(24)를 갖는 칩렛(20)의 하부측(22B)은 구조(31B)를 갖는 비평면을 가질 수 있다; 상보 구조(31A)는 공통 기판(10)에 위치될 수 있으며, 상기 상보 구조(31A)는 소기의 칩렛 위치에서 칩렛 형태와 상보적인 형태를 가진다. 공통 기판(10) 및 칩렛(20)상의 구조는 디스플레이와 반도체 기술에서 공지된 종래의 포토리소그라픽 공정을 사용하여 형성될 수 있다. 칩렛(20)과 공통 기판(10)의 상보 구조(31A 및 31B)는 연결 패드(24)와 전도체(18) 사이의 전기적 연결을 갖는 개선된 수득률(yield) 및 보다 적은 문제점을 제공하도록 칩렛(20)을 공통 기판(10)에 물리적으로 정렬되도록 한다.
도 1, 2, 5a 내지 5e 및 6에 도시된 대로, 디바이스, 예컨대 전자 장치, 예컨대 디스플레이 디바이스는 복수의 칩렛 위치를 포함하고 공통 기판(10)상의 배선층(32)에 복수의 전도체(18)를 형성하는(130) 작업 영역(11)을 갖는 공통 기판(10)을 제공하여(110) 본 발명의 방법에 따라 제조될 수 있다. 피제어 전자-광학 디바이스(80)는 공통 기판(10) 위에 형성될 수 있다. 복수의 칩렛(20)이 제공될 수 있다(120). 칩렛(20)은 공통 기판(10)에서 분리되고 독립된 큰 평면 칩렛 기판(48)을 갖는 실리콘 와이퍼로부터 형성되며, 연결 패드(24)가 형성될 수 있는 2개의 큰 평행하고 대향하는 평면 측면부를 갖는다. 칩렛(20)은 하부측(30B) 및 적어도 하부측(30B)에 형성되는 연결 패드(24)를 갖는 대향되는 상부측(30A)을 가진다. 칩렛(20)은, 실리콘 와이퍼로부터 칩렛(20)을 떼어내어 칩렛(20)의 상부측(30A)을 스탬프(stamp)에 부착하는데 반데르 발스 힘(Vander Waal's forces)을 이용한 후 칩렛(20)을 공통 기판(10)에 적용하도록 공통 기판(10)에 접촉하여 칩렛을 가져오는 스탬프로 프린트하여, 공통 기판(10)에 바로 적용(140)될 수 있다. 이런 경우, 칩렛(20)의 연결 패드(24)는 칩렛(20)의 하부측(30B)인 와이퍼의 본래의 실리콘 표면에 대향하는 칩렛(20)의 측면에 형성되어야 한다.
본 발명의 대안의 실시예에서(도 5a 내지 5e), 중간 기판(8)은 중간 기판(8)의 접착-수용면에 형성되는 접착층(28)과 함께 제공(100)될 수 있다(도 5a). 칩렛(20)은 실리콘 와이퍼로부터 칩렛(20)을 떼어내어 칩렛(20)의 상부측(30A)을 스탬프에 부착하는데 반데르 발스 힘을 이용한 후 중간 기판(8)에 접촉하여 칩렛(20)을 가져오는 스탬프로 중간 기판에 프린트(125)될 수 있다(도 5b). 이런 경우, 칩렛(20)의 연결 패드(24)는 칩렛(20)의 하부측(30B)인 와이퍼의 본래의 실리콘 표면에 대응하는 칩렛(20)의 측면에 형성되어야 한다. 그 후, 중간 기판(8)은 인버팅(inverting)되는데(135), 즉 거기에 부착된 칩렛(20)을 갖는 중간 기판(8)의 측면이 공통 기판(10)에 인접하게 움직인 후(도 5c), 칩렛(20)을 공통 기판(10)에 적용(140)하도록 공통 기판(10)의 접착층(29)에 접촉하게 된다(도 5d).
어느 경우에나, 공정이 완료된 경우, 칩렛(20)의 하부측(30B)에 연결 패드(24)는 칩렛(20)의 상부측(30A)보다 공통 기판(10)에 더 가깝다. 추가의 연결 패드(24)는 반대측, 즉 칩렛(20)의 상부측(30A)에 형성될 수 있다.
중간 기판이 있다면, 중간 기판(10)은 그 후 제거(160)될 수 있다(도 5e). 접착제는 공통 기판(10)의 접착-수용면에 제공될 수 있다. 칩렛(20)이 바람직하게 공통 기판(10)에 부착되도록 공통 기판(10)의 접착-수용면의 접착층(29)이 중간 기판(8)의 접착-수용면의 접착층(28)보다 더 강하다면 유용하다. 이는, 예컨대 중간 기판(8)의 접착층(28)에 대한 제거가능한 접착제를 제공하고 중간 기판(8)을 제거(160)하는 것을 도와주도록 제거가능한 접착제를 해제하여, 달성될 수 있다. 본 발명의 방법의 또 다른 실시예에서, 공통 기판(10)의 접착층(29)은 칩렛(20)을 공통 기판(10)에 견고하고 바람직하게 부착하도록 경화(155)(예컨대, 도 5d에 도시된 대로 광(50)에 의해)될 수 있다. 칩렛의 연결 패드는, 예컨대 솔더, 전기 전도성 폴리머를 유입시키거나 이방성 도전 필름으로 열압착 결합을 사용하여, 전도체와 전기적으로 연결(145)된다.
칩렛이 성공적으로 동작하는 것이 알려진 경우, 피제어 전자 디바이스는, 예컨대 유기 발광 다이오드 픽셀과 같은 픽셀은 공통 기판 위에 형성될 수 있으며, 디스플레이 디바이스와 같은 작업 전자 장치를 만든다. 피제어 전자 디바이스가 형성되기 전에 칩렛을 테스트하고 수리함에 의해, 비용은 감소될 수 있으며, 제조 수득률은 개선될 수 있다. 연결 패드 및 제어 회로를 갖는 칩렛은 기술분야에서 공지된 포토리소그라픽 공정을 사용하여 제조될 수 있다. 칩렛의 상부측에 연결 패드를 형성하는 경우, 포토리소그라픽 공정은 관습적이다. 예컨대, 칩렛은 패드 간의 간격이 10um인 대략 45um×20um의 상부 표면에 연결 패드와 함께 제작될 수 있다. 이것은 현재 실행되는 SOI(silicon-on-insulator) 와이퍼로부터의 칩렛 해제 기술(chiplet release technology)을 사용하는 경우 결합 패드의 단일 열의 칩렛 디자인을 보정가능하다. 본래의 와이퍼로부터 칩렛의 기판을 해제한 후, 칩은 칩렛 기판 실리콘에 형성된 테더(tethers)에 보류된다. 종래의 PDMS 스탬프를 사용하면, 테더는 깨지며, 칩렛이 빼내진다. 출원인은 수백의 칩렛을 빼내어 스탬프에 대한 이런 기술을 입증하였다.
칩렛은 접착 필름으로 코팅된 공통 기판에 프린트될 수 있다. 공통 기판은, 예컨대 유리, 플라스틱 또는 금속을 포함할 수 있다. 적합한 접착 필름은, 예컨대 UV 노출 전 8.33N/20mm 및 UV 노출 후 0.06N/20mm의 접착력을 갖는 Nitto Denko UE 2091-J와 같은 자외선(UV) 해제가능하다.
본 발명의 방법의 일실시예에 따르면, 대략 10um의 높이를 갖는 작은 범프(bumps)가 칩렛 연결 패드로의 접촉이 이루어질 수 있는 칩렛 위치의 공통 기판상에 형성될 수 있다. 범프는 칩렛의 접촉 패드와 대략 동일한 크기 및 형태이다. 범프는 포토 레지스트의 패턴화 또는 폴리머의 잉크-젯 증착에 의해 형성될 수 있다. 일실시에에서, 범프는 포토리소그라픽 방법 및 Dow Chemical Company Cylotene 4026-46 BCB 수지(resin)와 같은 적합한 물질을 사용하여 포토 레지스트를 패턴화하여 생성될 수 있다. 전도체는 많은 종래의 방법(섀도우 마스크를 통해 금속의 스퍼터(sputter) 또는 증착, 또는 포토 레지스트의 패턴화 및 에칭이 따르는 블랭킷(blanket) 증착 또는 은 나노-입자(silver nano-particles) 및 소결(sintering)의 잉크-젯 증착) 중 임의의 하나에 의해 공통 기판 위에 형성될 수 있다. 한 방법에서, 금속의 스퍼터 증착이 수행될 수 있으며, 이후에 종래의 포토리소그라픽 방법에 의해 패턴화될 수 있다.
이방성 도전 필름(ACF)은 칩렛 연결 패드로의 전기적 연결이 이루어지는 영역 또는 공통 기판에 적용될 수 있다. Sony Corp에 의해 제작된 ACF 제품이 이런 목적에 적합하다. 특히, 제품 CP6920F2는 직경 2.8um의 전도성 입자를 가지며, 단지 7.5um 만큼 분리된 결합 패드와 함께 사용될 수 있다. 칩렛은 부착된 칩렛을 갖는 중간 기판을 인버팅하고 상기 중간 기판을 공통 기판에 정렬하며 두 기판을 서로 압착함에 의해 중간 기판에서 공통 기판으로 이동될 수 있다. CP6920F2 ACF 물질에 대하여, 가-본딩(pre-bonding) 조건은 60~80℃에서 1~2초 및 0.3~1.0MPa의 압력(칩렛상에)이다. 최후 본딩 조건은 190℃에서 5초 및 60~80MPa의 압력이다. 이런 조건은 표준 열압착 본딩 머신의 범위 내에 있다. 결합이 형성된 후에, 접착제는 인버팅 유리로부터 칩렛을 해제하도록 (투명하다면) 중간 기판을 통해 UV 광에 노출될 수 있다. Nitto Denko UE 2091-J 접착 필름에 대해, 460mj/cm2의 UV 조사(irradiation)를 사용하라. 본 발명의 방법의 또 다른 실시예에서, 칩렛(20), 전도체(18) 및 전기적 연결(26)은, 예컨대 컨트롤러(미도시)로부터 외부 접근가능한 전도체(18)에 테스트 신호를 제공하여 테스트(165)될 수 있다. 이런 테스트 신호는 디지털 또는 아날로그일 수 있고, 칩렛 회로를 동작하고 칩렛(20), 전도체(18) 및 전기적 연결(26)의 결함을 검출(170)할 수 있는 테스트 신호로의 응답을 제공하도록 선택될 수 있다. 결함이 발견된다면, 칩렛(20) 또는 전도체(18)는 대체되거나 수리(175)될 수 있으며, 시스템은 다시 테스트된다(165). 결함이 발견되지 않는다면, 피제어 전자 디바이스는, 예컨대 칩렛에 의해 제어되는 OLED 디스플레이 디바이스가 형성될 수 있다(180).
상부 및 하부 표면 모두에 연결 패드를 갖는 칩렛 디바이스(예컨대, 도 3에 도시된 대로)는 이용가능한 스루 실리콘 비아(through silicon vias)(TSV) 기술을 사용하여 제조될 수 있다. 이런 방법은, 예컨대 CMOS 이미지 센서에 대해 사용되고 있다. 하나의 이런 기술에서, 비아 또는 홀은 심도 반응성 이온 에칭(deep reactive ion etching)(DRIE) 공정을 사용하여 실리콘(및 종종 많은 금속과 유전체 중첩층)을 통해 에칭된다. 그 후, 이런 홀은 일반적으로 CVD에 의해 증착된 유전체 "슬리브(sleeve)"로 받쳐진다. 그 다음, 확산 배리어(barrier) 및 구리 시드(seed) 층이 물리적 기상 증착(physical vapor deposition)(PVD)에 의해 증착되며, 홀은 전기도금 구리에 의해 채워진다. 또한, 습식 에칭 공정이 비아 홀을 생성하도록 발전되었고, 레이저 드릴링이 또한 실행가능한 대안이다.
본 발명은 칩렛(20), 전기적 연결(26) 및 전도체(18)가 평탄화층(예컨대, 평탄화층(30A 및 30B))아래 매입되기 전에, 칩렛(20), 전기적 연결(26) 및 전도체(18)가 테스트될 수 있어서 수리를 위해 접근가능하다는 이점을 가진다. 예컨대, 고장 칩렛은 기판에서 제거될 수 있으며 제 2 칩렛이 그 자리에 적용된다. 대안으로, 제 2 칩렛은 고장 칩렛 위에 또는 인접하여 적용될 수 있다. 전도체의 단절(break)이, 예컨대 잉크젯-증착 경화성, 전기-전도 잉크를 사용하여 수리될 수 있다. 단락(short)은 레이저를 사용하여 개방될 수 있다. 경화성, 전기-전도 잉크는 레이저 수리 기술의 분야에서는 공지되어 있다.
"임베디드 칩 구동 OLED 디바이스"라는 명칭의, 상기 인용된 공통으로 양도되고 동 계류중인 미국특허출원 No.12/191,478에서 윈터스(Winters) 등은 디스플레이 디바이스에서 액티브-매트릭스 제어를 제공하도록 큰 유리 기판에 연결된 복수의 소형, 결정질 실리콘 조각("칩렛")의 사용을 기술한다. 칩렛은 트랜지스터와 같은 구동 소자를 포함하며, 먼저 반도체 와이퍼에 형성된다. 그 후, 소형 칩렛 디바이스는 실리콘 와이퍼 기판으로부터 해제되며, 유리 디스플레이 기판에 설치된다. 일련의 평탄화층은 칩렛을 부착하고 매입하는데 이용된다.
본 발명은 상부-이미터 구성 및 하부-이미터 구성 모두에서 이용될 수 있다. 하부-이미터 구성에서, 하부 전극(12)은 투명하며, 예컨대 ITO로 구성되며, 상부 전극(16)은 반사적일 수 있으며, 예컨대 알루미늄, 은, 마그네슘 또는 금속 합금과 같은 금속으로 구성된다. 하부 이미터 구성에서, 기판(10)은 또한 투명해야 하나, 상부-이미터 구성에서는 이런 제한이 없다. 상부-이미터 구성에서, 하부 전극(12)은 상부 전극(16)이 투명해야 하더라도 반사적일 수 있다. 도 1은 상부 방출 또는 하부 방출 중 하나일 수 있는 본 발명의 실시예를 도시한다.
접착층(29)은 공통 기판(10)의 적어도 한 부분 위에 형성될 수 있으며, 칩렛(20)을 공통 기판(10)으로 부착하도록 이용될 수 있다. 하나 이상의 버스(18)는 공통 기판(10) 상에 형성될 수 있으며, 칩렛(20)의 연결 패드(24)로 전력, 그라운드 또는 제어 신호를 전도하는데 이용될 수 있다. 평탄화 및 절연층(30A)은 발광층(14)으로부터 전도성 버스(18)를 절연시킬 수 있다. 마찬가지로, 칩렛-절연층(30B)은 칩렛을 절연시키고 보호할 수 있다.
상부-이미터 또는 하부-이미터 구성 중 하나에서, 광학 컬러 필터(미도시)는 발광층(14)에 의해 방출되는 광을 필터하는데 이용될 수 있다. 컬러 필터는 공통 기판(10)의 적어도 하나의 부분과 제 1 전극(12) 사이에 형성될 수 있다. 컬러 필터는 공통 기판(10)의 부분 또는 공통 기판(10)에 형성된 다른 층(미도시)의 부분에 바로 형성될 수 있다. 상부-이미터의 실시예에서, 컬러 필터는 커버(미도시)에 또는 제 2 전극(16)에 바로 위치될 수 있다. 디스플레이 디바이스에서, 다수의 컬러 필터가 서로 다른 색의 서브-픽셀을 갖는 다수의 픽셀 소자를 만들도록 다수의 칩렛 및 다수의 독립된 피제어 하부 전극과 함께 이용될 수 있다. 특히, 컬러 필터는 발광 물질이 기판상에 패턴화되지 않은 경우에 유용하다. 대안으로 서로 다른 발광 물질은 하부 전극에 대응하여 기판상에 패턴화될 수 있으며, 각각의 발광 물질은 멀티-컬러 디스플레이를 형성하도록 서로 다른 색의 광을 방출한다.
본 발명에 따라, 칩렛(20)이나 제 1 전극상 또는 위가 아닌 공통 기판(10)상에 일반적으로 코팅되는 임의의 층이 기판 표면을 형성할 수 있다. 칩렛(20)과 기판 표면 사이에만 오직 패턴화된 임의의 층(예컨대, 접착층(29))은 심지어 이런 패턴화된 층이 있는 경우, 칩렛(20)이 기판 표면에 부착되도록 칩렛(20)의 부분으로 고려될 수 있다. 마찬가지로, 제 1 전극(12)과 기판 표면 사이에만 오직 패턴화된 임의의 층(예컨대, 컬러 필터)은 심지어 이런 패턴화된 층이 있는 경우, 제 1 전극(12)이 기판 표면에 형성되도록 제 1 전극(12) 또는 기판 표면 중 하나의 부분으로 고려된다. 대안으로, 기판(10)의 부분에 코팅되나, 칩렛(20)이나 제 1 전극(12) 상 또는 위에 뻗어 있지 않고, 서로 다른 물질을 포함하고 서로 다른 단계에서 증착되는 층은 기판 표면의 부분을 형성하는 것으로 고려될 수 있다.
현재, 대량의 제조 기반시설은 LCD 산업에 대한 "컬러-필터 유리"를 제조하고 판매하기 위해 존재한다. 이런 제품은 보통 ITO인 패턴화된 투명 전도체로 덮인 유리상의 패턴화된 컬러 필터를 포함한다. 본 발명의 저비용 실시예는 발광 디바이스에 대해 기판과 제 1 전극(12)으로써 이런 컬러-필터 유리로 시작한다.
본 발명의 다양한 실시예에서, 제 1 전극은 전기 전도체와 함께 일반적인 단계로 형성될 수 있으며, 이로써 제조 비용이 감소된다. 하나 이상의 버스는 공통 기판상에 형성될 수 있으며, 제 1 전극(12)과 함께 일반적인 단계로 형성될 수 있다. 버스-절연 및 평탄화층(30A)은 하나 이상의 전도성 버스(18)와 제 1 전극(12) 사이에서 형성될 수 있다. 칩렛-절연 및 평탄화층(30B)은 칩렛(20)과 연결 패드(24)상에 그리고 하나 이상의 발광층(14) 또는 제 2 전극(16) 아래에 형성될 수 있다. 버스-절연 및 평탄화층(30A)은 칩렛-절연 및 평탄화층(30B)과 함께 일반적인 단계로 형성될 수 있다. 일반적인 단계로 본 발명의 소자를 형성함으로써, 공정 단계 및 비용이 감소된다. 마찬가지로, 칩렛(20)의 연결 패드(24)와 제 1 전극(12) 사이에 형성되는 전극 커넥터(82)는 공정 단계 및 비용을 줄이기 위해, 제 1 전극(12) 전에, 제 1 전극(12) 후에, 또는 가장 바람직하게는 제 1 전극과 동일한 단계에서 형성될 수 있다.
공통 기판(10)은 유리를 포함할 수 있다. 버스(18), 상부 또는 하부 전극(16, 12), 또는 전도체는, 예컨대 알루미늄, 은과 같은 증착되거나 스퍼터된 금속 또는 금속 합금으로 구성될 수 있다. 칩렛(20)은 집적회로 산업에서 제대로 확립된 종래의 기술을 사용하여 형성될 수 있으며, 상기 참조된, 동 계류중, 공동 양도된 미국특허출원 No.12/191,478에서 기술된 방법을 사용하여 기판(10)상에 위치될 수 있다. 절연 및 평탄화층(30A, 30B)은 수지로 구성될 수 있다. 상업적으로 이용가능한 물질(예컨대, 벤조시클로부텐(benzocyclobutene))은 칩렛(20)을 공통 기판(10)에 효율적으로 부착하도록 이용될 수 있으며, 다양한 절연 및 평탄화층(30A, 30B)을 형성할 수 있다.
칩렛은 디스플레이 기판(10)으로부터 별도로 제조된 후 디스플레이 기판(10)에 적용된다. 칩렛은 바람직하게는 반도체 디바이스를 제작하는 공지된 공정을 사용하는 실리콘 또는 실리콘 온 인슐레이터(SOI) 와이퍼를 사용하여 제조된다. 그 후, 각 칩렛은 디스플레이 기판에 부착되기 전에 구성되는 와이퍼에서 분리된다. 따라서, 각 칩렛의 결정질 베이스는 공통 기판에서 분리된 기판으로 고려될 수 있으며, 그 위에 칩렛 회로가 배치된다. 특히, 독립 기판은 픽셀이 형성되는 공통 기판(10)에서 분리되며, 함께 취해진 멀티-칩렛 디바이스에 대한 독립, 칩렛 기판의 영역은 공통 기판(10)보다 더 작다. 칩렛은, 예컨대 박막 비결정질 또는 다결정질 실리콘 디바이스에서 제공되는 것보다 더 높은 성능의 활성 성분을 제공하는 결정질 기판을 구비할 수 있다. 칩렛은 바람직하게는 100μm 미만, 그리고 더 바람직하게는 20μm 미만의 두께를 가질 수 있다. 이는 칩렛의 부분 상에 전이층(transition layer)의 형성을 용이하게 한다.
칩렛(20)은 반도체 기판에 형성되기 때문에, 칩렛의 회로는 현대의 리소그라피 툴을 사용하여 형성될 수 있다. 이런 툴로, 0.5 마이크론 미만의 피쳐 사이즈(feature size)는 쉽게 이용가능하다. 예컨대, 현대의 반도체 제작 라인은 90nm 또는 45nm의 라인폭을 달성할 수 있으며, 본 발명의 칩렛을 제조하는데 이용될 수 있다.
따라서, 각 픽셀에 대한 2개의 트랜지스터와 같은 픽셀을 구동하는 칩렛의 회로는 작게 만들어질 수 있다. 그러나, 칩렛은 또한 일단 디스플레이 기판으로 조립되면 칩렛에 제공되는 배선층과의 전기적 연결을 만들기 위한 연결 패드를 필요로 한다. 연결 패드는 디스플레이 기판에 사용되는 리소그라피 툴의 피쳐 크기(예컨대, 5μm) 및 배선층으로의 칩렛의 정렬(예컨대, +/- 5μm)을 기초로 치수화되어야 한다. 따라서, 연결 패드는, 예컨대 패드 간의 5μm 간격을 갖는 15μm의 폭일 수 있다. 이는 패드가 일반적으로 칩렛에 형성되는 트랜지스터 회로보다 상당히 크다는 것을 의미한다.
연결 패드(24)는 일반적으로 트랜지스터 상의 칩렛(20)에서 금속화층에 형성될 수 있다. 낮은 제조 비용을 가능하게 하도록 가능한 한 작은 표면적으로 칩렛을 제조하는 것이 바람직하다. 따라서, 트랜지스터가 아닌 연결 패드의 크기 및 개수는 칩렛의 크기를 제한할 수 있다.
본 발명은 멀티-픽셀 또는 멀티-칩렛 기반 구조를 갖는 디바이스에 이용될 수 있으며, 칩렛이 액티브-매트릭스 소자로써 각 픽셀을 제어하는 회로를 갖는 액티브-매트릭스 구성이나 패시브-매트릭스 컨트롤러로서 이용될 수 있다. 본 발명은 감소된 비용과 개선된 성능이 중요한 경우 이점을 제공한다. 특히, 본 발명은 유기나 무기인 액티브-매트릭스 LED 디바이스로 실행될 수 있으며, 특히, 정보 디스플레이 디바이스에서 유용하다. 바람직한 실시예에서, 본 발명은 이에 제한되지 않으나, Tang 등에게 1988년 9월 6일에 수여된 미국특허 No.4,769,292 및 Van Slyke 등에게 1991년 10월 29일에 수여된 미국특허 No.5,061,569에서 기술된 대로, 저분자(small-molecule) 또는 고분자 OLED(s)로 구성되는 평판 OLED 디바이스에서 이용된다. 예컨대, 다결정질 반도체 매트릭스에서 형성되는 양자점을 이용하고(예컨대, Kahen에 의한 미국공보 No.2007/0057263에 시사된 대로), 유기 또는 무기 전하-제어층을 이용하는 무기 디바이스 또는 하이브리드 유기/무기 디바이스가 이용될 수 있다. 유기 또는 무기 발광 디스플레이의 많은 조합 및 변형이 상부-이미터 아키텍처 또는 하부-이미터 아키텍처 중 하나를 갖는 액티브-매트릭스 디스플레이를 포함하는 이런 디바이스를 제작하는데 사용될 수 있다.
본 발명은 어떤 바람직한 실시예를 특별히 참조하여 상세히 기술되었으나, 변형들 및 변경들은 본 발명의 사상 및 범위 내에서 달성될 수 있음이 이해되어야 한다.
8 중간 기판
10 공통 기판
11 작업 또는 디스플레이 영역
12 제 1 / 하부 전극
14 발광층
16 제 2 / 상부 전극
18 전도체, 전기 버스
20 칩렛
21 칩렛 위치
22A 상부측
22B 하부측
24 연결 패드
26 전기적 연결
28 중간 기판의 접착층
29 공통 기판의 접착층
30 전이층
30A, 30B 평탄화 절연층
31A 공통 기판 평탄화 구조
31B 칩렛 기판 평탄화 구조
32 금속 배선층
48 칩렛 기판
50 광
80 피제어 전자-광학 디바이스, 픽셀
82 전극 커넥터
100 중간 기판 제공 단계
110 공통 기판 제공 단계
120 칩렛 제공 단계
125 인버팅 기판에 칩렛 프린트 단계
130 공통 기판에 전도체 형성 단계
135 중간 기판의 인버팅 단계
140 공통 기판에 칩렛 적용 단계
145 칩렛과 전도체 연결 단계
150 인버팅 접착제 해제 단계
155 디바이스 접착제 경화 단계
160 중간 기판 제거 단계
165 칩렛 및 전도체 테스트 단계
170 고장 소자 검출 단계
175 고장 소자 대체 및 수리 단계
180 피제어 전자 디바이스 형성

Claims (18)

  1. 복수의 칩렛 위치를 포함하는 광학 작업 영역을 포함하는 공통 기판;
    각각 광을 방출 또는 흡수하도록 형성되며, 작업 영역의 공통 기판상에 배치된 복수의 피제어 전자 광학 디바이스;
    공통 기판에 형성되는 복수의 전도체를 포함하는 배선층;
    하나 이상의 피제어 전자 광학 디바이스의 기능을 제어하는 회로를 각각 포함하며, 공통 기판에서 분리되며 각각 칩렛의 하부측에 형성된 하나 이상의 연결 패드와 상부측에 대향하는 하부측을 포함하는 독립 기판을 각각 포함하는, 상기 칩렛 위치의 공통 기판상에 위치되는 복수의 칩렛; 및
    하나 이상의 칩렛의 상부측에 형성되는 연결 패드를 포함하며,
    상기 칩렛은 칩렛의 상부측보다 공통 기판에 더 근접한 칩렛의 하부측으로 공통 기판에 부착되며, 칩렛의 하부측에 있는 각각의 연결 패드는 복수의 전도체 중 하나와 전기적으로 연결되며,
    상기 피제어 전자 광학 디바이스가 디스플레이에서는 픽셀, 이미지 센서에서는 센서, 또는 광전지 셀에서는 전류 발생 회로를 포함하는 전자 장치.
  2. 복수의 칩렛 위치를 포함하는 광학 작업 영역을 포함하는 공통 기판과;
    각각 광을 방출 또는 흡수하도록 형성되며, 작업 영역의 공통 기판상에 배치된 복수의 피제어 전자 광학 디바이스와;
    공통 기판에 형성되는 복수의 전도체를 포함하는 배선층과;
    하나 이상의 피제어 전자 광학 디바이스의 기능을 제어하는 회로를 각각 포함하며, 공통 기판에서 분리되며 각각 칩렛의 하부측에 형성된 하나 이상의 연결 패드와 상부측에 대향하는 하부측을 포함하는 독립 기판을 각각 포함하는, 상기 칩렛 위치의 공통 기판상에 위치되는 복수의 칩렛을 포함하는 전자 장치로서,
    상기 칩렛은 칩렛의 상부측보다 공통 기판에 더 근접한 칩렛의 하부측으로 공통 기판에 부착되며, 각각의 연결 패드는 복수의 전도체 중 하나와 전기적으로 연결되고,
    칩렛의 하부측은 비평면의 돌출 구조를 포함하며,
    상기 전자 장치는 소기의 칩렛 위치의 칩렛 형태와 상보적인 형태를 포함하는 공통 기판상에 위치된 상보적 구조를 더 포함하고,
    상기 상보적 구조는 비평면의 돌출 구조를 수용하고 칩렛을 공통 기판에 물리적으로 정렬시키도록 구성되는 전자 장치.
  3. 제 1 항에 있어서,
    연결 패드와 전도체 사이의 전기적 연결은 이방성 도전 필름 또는 열압착 본딩을 포함하는 전자 장치.
  4. 삭제
  5. 삭제
  6. 제 2 항에 있어서,
    상기 돌출 구조는 전도체의 전기적 경로의 외부에 있는 전자 장치.
  7. 삭제
  8. 삭제
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  12. 삭제
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  18. 삭제
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4107417B2 (ja) * 2002-10-15 2008-06-25 日東電工株式会社 チップ状ワークの固定方法
WO2011034586A2 (en) * 2009-09-16 2011-03-24 Semprius, Inc. High-yield fabrication of large-format substrates with distributed, independent control elements
US8391018B2 (en) * 2009-09-28 2013-03-05 Qualcomm Incorporated Semiconductor die-based packaging interconnect
WO2015064961A1 (ko) * 2013-10-29 2015-05-07 삼성에스디아이 주식회사 이방성 도전 필름 및 이를 이용한 반도체 장치
JPWO2015145886A1 (ja) * 2014-03-25 2017-04-13 パナソニックＩｐマネジメント株式会社 電極パターンの形成方法及び太陽電池の製造方法
JP6424610B2 (ja) * 2014-04-23 2018-11-21 ソニー株式会社 半導体装置、および製造方法
US9198236B1 (en) 2014-05-07 2015-11-24 Grote Industries, Llc System and method for controlling a multiple-color lighting device
KR102446131B1 (ko) * 2015-11-06 2022-09-23 삼성디스플레이 주식회사 표시장치 및 이의 제조 방법
JP6594246B2 (ja) * 2016-03-31 2019-10-23 株式会社ジャパンディスプレイ 表示装置
US10107860B2 (en) 2016-06-21 2018-10-23 International Business Machines Corporation Bitwise rotating scan section for microelectronic chip testing and diagnostics
CN108604032B (zh) * 2017-01-04 2021-07-09 曾世宪 像素单元结构及其制造方法
US10930631B2 (en) 2017-11-03 2021-02-23 Shih-Hsien Tseng Display apparatus, pixel array and manufacturing method thereof
TWI688802B (zh) * 2017-11-03 2020-03-21 曾世憲 畫素陣列及其製造方法
JP2020155417A (ja) * 2020-06-24 2020-09-24 パイオニア株式会社 発光装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6698077B2 (en) * 2000-12-27 2004-03-02 International Business Machines Corporation Display fabrication using modular active devices
KR100634077B1 (ko) * 1998-12-15 2006-10-16 이 잉크 코포레이션 마이크로캡슐 전자표시장치의 조립방법

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5982784A (ja) * 1982-11-04 1984-05-12 沖電気工業株式会社 Ｉｃケ−ス等の実装方法
US4769292A (en) * 1987-03-02 1988-09-06 Eastman Kodak Company Electroluminescent device with modified thin film luminescent zone
JPH01123379U (ko) * 1988-02-17 1989-08-22
JPH0345651U (ko) * 1989-09-12 1991-04-26
US5061569A (en) * 1990-07-26 1991-10-29 Eastman Kodak Company Electroluminescent device with organic electroluminescent medium
US5340978A (en) * 1992-09-30 1994-08-23 Lsi Logic Corporation Image-sensing display panels with LCD display panel and photosensitive element array
JP4619462B2 (ja) * 1996-08-27 2011-01-26 セイコーエプソン株式会社 薄膜素子の転写方法
US6384529B2 (en) * 1998-11-18 2002-05-07 Eastman Kodak Company Full color active matrix organic electroluminescent display panel having an integrated shadow mask
US6606079B1 (en) * 1999-02-16 2003-08-12 Alien Technology Corporation Pixel integrated circuit
JP2001217245A (ja) * 2000-02-04 2001-08-10 Sharp Corp 電子部品およびその製造方法
JP4360015B2 (ja) * 2000-03-17 2009-11-11 セイコーエプソン株式会社 有機ｅｌ表示体の製造方法、半導体素子の配置方法、半導体装置の製造方法
JP3976114B2 (ja) * 2000-05-24 2007-09-12 洋太郎 畑村 装置の製造方法、および素子基板の製造方法
JP2002015866A (ja) * 2000-06-30 2002-01-18 Seiko Epson Corp 有機ｅｌ表示体の製造方法
GB0112395D0 (en) * 2001-05-22 2001-07-11 Koninkl Philips Electronics Nv Display devices and driving method therefor
US20050017268A1 (en) 2001-09-07 2005-01-27 Masahide Tsukamoto Display apparatus and its manufacturing method
JP3980918B2 (ja) * 2002-03-28 2007-09-26 株式会社東芝 アクティブマトリクス基板及びその製造方法、表示装置
JP2003298006A (ja) * 2002-03-29 2003-10-17 Seiko Epson Corp 半導体装置および電気光学装置
JP4410456B2 (ja) * 2002-04-24 2010-02-03 株式会社リコー 薄膜デバイス装置の製造方法、およびアクティブマトリクス基板の製造方法
US7183582B2 (en) * 2002-05-29 2007-02-27 Seiko Epson Coporation Electro-optical device and method of manufacturing the same, element driving device and method of manufacturing the same, element substrate, and electronic apparatus
JP5022552B2 (ja) 2002-09-26 2012-09-12 セイコーエプソン株式会社 電気光学装置の製造方法及び電気光学装置
US7585703B2 (en) * 2002-11-19 2009-09-08 Ishikawa Seisakusho, Ltd. Pixel control element selection transfer method, pixel control device mounting device used for pixel control element selection transfer method, wiring formation method after pixel control element transfer, and planar display substrate
US7230594B2 (en) * 2002-12-16 2007-06-12 Eastman Kodak Company Color OLED display with improved power efficiency
US6919681B2 (en) * 2003-04-30 2005-07-19 Eastman Kodak Company Color OLED display with improved power efficiency
US6987355B2 (en) * 2003-06-11 2006-01-17 Eastman Kodak Company Stacked OLED display having improved efficiency
US7139060B2 (en) * 2004-01-27 2006-11-21 Au Optronics Corporation Method for mounting a driver IC chip and a FPC board/TCP/COF device using a single anisotropic conductive film
JP2005292566A (ja) * 2004-04-01 2005-10-20 Seiko Epson Corp 電気光学装置及び電子機器
US7615800B2 (en) * 2005-09-14 2009-11-10 Eastman Kodak Company Quantum dot light emitting layer
CN100536117C (zh) * 2006-12-07 2009-09-02 广富群光电股份有限公司 薄膜晶体管面板的制造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100634077B1 (ko) * 1998-12-15 2006-10-16 이 잉크 코포레이션 마이크로캡슐 전자표시장치의 조립방법
US6698077B2 (en) * 2000-12-27 2004-03-02 International Business Machines Corporation Display fabrication using modular active devices

Also Published As

Publication number Publication date
WO2011028354A3 (en) 2011-06-30
WO2011028354A2 (en) 2011-03-10
US20110043105A1 (en) 2011-02-24
TWI383479B (zh) 2013-01-21
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JP2013502620A (ja) 2013-01-24
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KR20120052392A (ko) 2012-05-23

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