KR101230808B1 - 트랜지스터를 위한 비대칭 레이아웃 구조들과 그 제조방법 - Google Patents

트랜지스터를 위한 비대칭 레이아웃 구조들과 그 제조방법 Download PDF

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Abstract

고전력 트랜지스터들을 제공한다. 트랜지스터들은 소오스 영역(20), 드레인 영역(22) 및 게이트 콘택(24)을 포함한다. 게이트 콘택은 소오스 영역 및 드레인 영역 사이에 위치한다. 제1 오믹 콘택 및 제2 오믹 콘택은 소오스 영역 및 드레인 영역 상에 각각 형성된다. 제1 오믹 콘택 및 제2 오믹 콘택은 소오스 콘택 및 드레인 콘택을 각각 한정한다. 소오스 콘택 및 드레인 콘택은 제1 폭 및 제2 폭을 각각 가진다. 제1 폭 및 제2 폭은 서로 다르다. 트랜지스터들을 제조하는 방법을 또한 제공한다.
고전력 트랜지스터, 금속-반도체 전계 효과 트랜지스터(MESFET), 레이아웃, 드레인-소오스 캐패시턴스

Description

트랜지스터를 위한 비대칭 레이아웃 구조들과 그 제조방법{ASYMETRIC LAYOUT STRUCTURES FOR TRANSISTORS AND METHODS OF FABRICATING THE SAME}
본 발명은 미세 전자 소자들에 관한 것으로, 보다 상세하게는, 트랜지스터들, 예를 들어 금속-반도체 전계 효과 트랜지스터들(MESFET)에 관한 것이다.
<정부 권리 선언(statement of government interest)>
본 발명은 해군성에 의하여 수여된 계약번호 제N00014-02-C-0250호에 의한 정부지원 하에 수행되었다. 정부는 본 발명에 대하여 일정한 권리를 보유한다.
최근에는 라디오 주파수, S-대역 및 X-대역과 같은 고주파에서 동작하면서 고전력 처리능력이 요구되는 전자 회로들이 일반적이 되었다. 고전력의 증가로 인하여, 라디오 주파수 또는 그 이상의 주파수에서 신뢰성있게 동작할 수 있고, 또한 고전력 부하를 처리할 수 있는 트랜지스터들을 위한 고주파 회로들에 대한 요구가 증가되고 있다.
금속-반도체 전계 효과 트랜지스터들(metal-semiconductor field effect transistor, MESFET)은 이러한 고주파 어플리케이션을 위하여 개발되어 왔다. 단지 주 캐리어들만이 전류를 운반하므로, MESFET 구조는 고주파 어플리케이션들에 대하여 바람직할 수 있다. 감소된 게이트 캐패시턴스는 더 빠른 게이트 입력의 스위칭 시간을 제공할 수 있으므로, MESFET 설계는 MOSFET 설계들 보다 바람직할 수 있다. 따라서, 모든 전계 효과 트랜지스터들이 전류를 운반하기 위하여 주 캐리어들만을 사용한다고 하여도, MESFET의 쇼트키 게이트 구조는 고주파 어플리케이션들을 위한 바람직한 MESFET을 제조할 수 있다.
구조의 종류에 추가하여, 아마도 보다 근본적으로는, 트랜지스터를 형성하는 반도체 재료의 특성들이 동작 파라미터들에 또한 영향을 미친다. 트랜지스터들의 동작 파라미터들에 영향을 미치는 상기 특성들 중에서, 전자 이동도, 포화 전자 드리프트 속도, 전기 역항복장(breakdown field), 및 열 전도율은 트랜지스터의 고주파 및 고전력 특성들에 가장 큰 영향을 미치는 특성들이다.
전자 이동도는, 전기장이 존재하는 경우에 전자가 그 포화 속도로 얼마나 빨리 가속되는 정도를 측정한 것이다. 현재까지는, 더 작은 전기장에서 더 많은 전류를 발생할 수 있고 이에 따라 전기장이 인가될 때 빠른 응답 시간들을 가지므로, 높은 전자 이동도를 가지는 반도체 재료들이 선호되었다. 포화 전자 드리프트 속도는 반도체 재료에서 전자가 가질 수 있는 가장 빠른 속도이다. 더 높은 속도는 소오스로부터 드레인까지 이동에 있어 더 짧은 시간이 소요되므로, 높은 포화 전자 드리프트 속도들을 가지는 재료들은 고주파 어플리케이션들에 바람직할 수 있다.
전기적 역항복장은 쇼트키 정션의 역항복시의 전기장의 세기이고,소자의 게이트를 통하여 흐르는 전류가 급격하게 증가한다. 재료의 주어진 크기에 의하여 큰 전기장들이 전형적으로 지원될 수 있으므로, 높은 전기적 역항복장을 갖는 재료는 고전력, 고주파 트랜지스터들에 바람직할 수 있다. 작은 전기장에 비하여 더 큰 전기장에 의하여 전자들이 보다 빠르게 가속되므로, 더 큰 전기장들은 빠른 과도 전류(transient)를 허용할 수 있다.
열전도율은 반도체 재료의 열을 방산(dissipation)하는 능력이다. 통상적인 동작에서, 모든 트랜지스터들은 열을 발생한다. 즉, 고전력 및 고주파 트랜지스터들은 보통 작은 신호 트랜지스터들에 비하여 더 많은 양의 열을 발생한다. 반도체 재료의 온도가 증가함에 따라, 정션(junction) 누설 전류들은 일반적으로 증가하고, 온도 증가에 따른 캐리어 이동도의 감소 때문에 전계 효과 트랜지스터를 통하는 전류는 일반적으로 감소한다. 따라서, 반도체로부터 열이 방산되면, 재료는 낮은 온도에 머무르게 되고, 또한 작은 누설 전류들을 가지고 더 큰 전류들을 흐르게 할 수 있다.
증가된 전력 처리능력들을 제공하기 위하여, 더 큰 유효면적을 가지는 트랜지스터들이 개발되어 왔다. 그러나, 트랜지스터의 면적이 증가됨에 따라, 트랜지스터는, 통상적으로, 고주파 동작에 적합하지 않게 된다. 고주파 동작에 제공되며 트랜지스터의 면적을 증가하는 기술들 중에 하나는 평행하게 연결된 복수의 트랜지스터 셀들을 사용하는 것이다. 이는 복수의 게이트 핑거들을 이용하여 제공할 수 있고, 이에 따라 증가된 전력 처리 능력을 여전히 제공하면서 소오스에서 드레인까지의 거리는 상대적으로 작게 유지할 수 있다. 복수의 평행한 트랜지스터 셀들이 단일 칩 상에 평행하게 연결되면, 인접한 셀들 사이의 게이트에서 게이트 간의 거리(본 명세서에서는 "피치" 또는 "게이트 피치"라고 한다)가 균일하도록 상기 셀들은 전형적으로 고르게 위치할 수 있다.
이러한 다중 셀 트랜지스터들이 고주파 동작들에 사용되면, 이들은 많은 양의 열을 발생할 수 있다. 소자가 가열됨에 따라, 상기 소자의 성능은 전형적으로 열화된다. 이러한 열화는 이득, 선형성 및/또는 신뢰성에 나타날 수 있다. 따라서, 피크 동작 온도 이하에서 트랜지스터들의 정션 온도를 유지하려는 노력이 수행되어 왔다. 통상적으로, 적절한 기능 및 신뢰성을 확보하기 위하여 소자들을 냉각상태로 유지하기 위해, 열 싱크들 및/또는 팬들이 사용되어 왔다. 그러나, 냉각 시스템들은 크기, 전기 소모, 비용 및/또는 이 같은 트랜지스터들을 포함하는 시스템들의 동작 비용을 증가시킬 수 있다.
상술한 바와 같이, 종래의 전계 효과 트랜지스터(FET)는 각각의 단위 셀이 소오스, 드레인 및 게이트를 포함하는 다중 단위 셀들을 가지는 감합된 구조(interdigitated structure)를 가질 수 있다. 피치는 전계 효과 트랜지스터(FET)의 온도 상승을 결정할 수 있다. 다시 말하면, 넓은 피치는 전계 효과 트랜지스터(FET)의 온도 상승의 양을 감소시키고자 제공될 수 있다. 그러나, 넓은 피치들을 가지는 전계 효과 트랜지스터(FET)는 원하는 소자 특성들의 제공을 할 수 없는 높은 드레인-소오스 캐패시턴스들(CdS)을 또한 가질 수 있다. 특히, 높은 드레인-소오스 캐패시턴스는 넓은 대역폭 증폭기들에 바람직하지 않을 수 있다. 이에 따라, 열 소자 특성들과 같은 소자의 기타 성능 특성들을 희생하지 않고 낮은 드레인-소오스 캐패시턴스들(CdS)을 제공할 수 있도록, 현존하는 전계 효과 트랜지스터(FET) 소자들에 대하여 개선이 필요할 수 있다.
본 발명의 실시예들은 고전력 트랜지스터들의 단위 셀들을 제공한다. 상기 단위 셀들은 소오스 영역, 드레인 영역 및 게이트 콘택을 가지는 트랜지스터를 포함한다. 상기 게이트 콘택은 상기 소오스 영역 및 상기 드레인 영역 사이에 위치한다. 제1 오믹 콘택 및 제2 오믹 콘택은 상기 소오스 영역 및 드레인 영역 상에 각각 제공된다. 상기 제1 오믹 콘택 및 제2 오믹 콘택은 소오스 콘택 및 드레인 콘택을 각각 한정한다. 상기 소오스 콘택 및 상기 드레인 콘택은 제1 폭 및 제2 폭을 각각 가진다. 상기 제1 폭 및 상기 제2 폭은 다르다.
본 발명의 다른 실시예들에 있어서, 상기 제1 폭은 상기 제1 폭과 상기 제2 폭의 평균 폭에 비하여 작을 수 있고, 또한 상기 제2 폭은 상기 제1 폭과 상기 제2 폭의 평균 폭에 비하여 클 수 있다. 본 발명의 일부 실시예들에 있어서, 상기 제2 폭은 상기 제1 폭과 상기 제2 폭의 평균 폭에 비하여 작을 수 있고, 또한 상기 제1 폭은 상기 제1 폭과 상기 제2 폭의 평균 폭에 비하여 클 수 있다.
본 발명의 다른 실시예들에 있어서, 상기 소오스 영역 및 상기 드레인 영역은 서로 다른 제3 폭 및 제4 폭을 각각 가질 수 있다. 에피택셜 층의 표면의 일부분이 상기 소오스 콘택 또는 상기 소오스 영역의 하측에 위치하지 않도록, 상기 소오스 콘택 및 상기 소오스 영역이 제1 부분 및 제2 부분으로 분리될 수 있으며, 또는 상기 에피택셜 층의 표면의 일부분이 상기 드레인 콘택 및 상기 드레인 영역의 하측에 위치하지 않도록, 상기 드레인 콘택 및 상기 드레인 영역이 제1 부분 및 제2 부분으로 분리될 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 소오스 영역의 표면의 일부분이 상기 소오스 콘택의 하측에 위치하지 않도록, 상기 소오스 콘택은 적어도 제1 부분 및 제2 부분으로 분리될 수 있다. 본 발명의 일부 실시예들에 있어서, 상기 드레인 영역의 표면의 일부분이 상기 드레인 콘택의 하측에 위치하지 않도록, 상기 드레인 콘택은 적어도 제1 부분 및 제2 부분으로 분리될 수 있다.
본 발명의 다른 실시예들에 있어서, 상기 트랜지스터는 금속 반도체 전계 효과 트랜지스터(MESFET)를 포함할 수 있다. 상기 MESFET는 실리콘 탄화물(SiC) MESFET, 갈륨비소(GaAs) MESFET 또는 질화갈륨(GaN) HEMT을 포함할 수 있다.
본 발명의 다른 실시예들은 고전력 트랜지스터들의 단위 셀들을 제공한다. 상기 단위 셀들은 소오스 영역, 드레인 영역 및 게이트 콘택을 가지는 트랜지스터를 포함한다. 상기 게이트 콘택은 상기 소오스 영역 및 상기 드레인 영역 사이에 제공될 수 있다. 제1 오믹 콘택 및 제2 오믹 콘택은 상기 소오스 영역 및 드레인 영역 상에 각각 제공된다. 상기 제1 오믹 콘택 및 상기 제2 오믹 콘택은 소오스 콘택 및 드레인 콘택을 각각 한정한다. 에피택셜 층의 표면의 일부분이 상기 소오스 콘택의 하측에 위치하지 않도록, 상기 소오스 콘택이 적어도 제1 부분 및 제2 부분으로 분리될 수 있으며, 또는 상기 에피택셜 층의 표면의 일부분이 상기 드레인 콘택의 하측에 위치하지 않도록, 상기 드레인 콘택이 제1 부분 및 제2 부분으로 분리될 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 소오스 영역의 표면의 일부분이 상기 소오스 콘택의 하측에 위치하지 않도록, 상기 소오스 콘택은 적어도 제1 부분 및 제2 부분으로 분리될 수 있으며, 또는 상기 드레인 영역의 표면의 일부분이 상기 드레인 콘택의 하측에 위치하지 않도록, 상기 드레인 콘택은 적어도 제1 부분 및 제2 부분으로 분리될 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 소오스 콘택은 분리될 수 있으며, 또한 상기 소오스 콘택 및 상기 드레인 콘택은 제1 폭 및 제2 폭을 각각 가질 수 있다. 상기 제1 폭은 상기 제1 폭과 상기 제2 폭의 평균 폭에 비하여 작을 수 있고, 또한 상기 제2 폭은 상기 제1 폭과 상기 제2 폭의 평균 폭에 비하여 클 수 있다. 본 발명의 다른 일부 실시예들에 있어서, 상기 제1 폭은 상기 제1 폭과 상기 제2 폭의 평균 폭에 비하여 클 수 있고, 또한 상기 제2 폭은 상기 제1 폭과 상기 제2 폭의 평균 폭에 비하여 작을 수 있다. 본 발명의 다른 일부 실시예들에 있어서, 상기 제1 폭 및 상기 제2 폭은 동일할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 드레인 콘택은 분리될 수 있으며, 또한 상기 소오스 콘택 및 상기 드레인 콘택은 제1 폭 및 제2 폭을 각각 가질 수 있다. 상기 제1 폭은 상기 제1 폭과 상기 제2 폭의 평균 폭에 비하여 작을 수 있고, 또한 상기 제2 폭은 상기 제1 폭과 상기 제2 폭의 평균 폭에 비하여 클 수 있다. 본 발명의 다른 일부 실시예들에 있어서, 상기 제1 폭은 상기 제1 폭과 상기 제2 폭의 평균 폭에 비하여 클 수 있고, 또한 상기 제2 폭은 상기 제1 폭과 상기 제2 폭의 평균 폭에 비하여 작을 수 있다. 본 발명의 다른 일부 실시예들에 있어서, 상기 제1 폭 및 상기 제2 폭은 동일할 수 있다.
본 발명의 다른 실시예들은 고전력 트랜지스터들을 제공한다. 상기 고전력 트랜지스터들은 소오스 영역 및 드레인 영역을 각각 포함하는 복수의 단위 셀들을 포함한다. 상기 단위 셀들의 복수의 게이트 전극들이 제공된다. 상기 복수의 게이트 전극들은 상기 단위 셀들의 소오스 영역 및 드레인 영역 사이에 각각 위치한다. 상기 단위 셀들의 상기 소오스 영역들 상에 복수의 소오스 전극들이 위치한다. 상기 단위 셀들의 상기 드레인 영역들 상에 복수의 드레인 전극들이 위치한다. 상기 복수의 소오스 전극들 및 상기 복수의 드레인 전극들은 제1 및 제2 폭들을 각각 가진다. 상기 제1 폭은 상기 제1 폭과 상기 제2 폭의 평균 폭에 비하여 작고, 또한 상기 제2 폭은 상기 제1 폭과 상기 제2 폭의 평균 폭에 비하여 크다.
본 발명의 다른 실시예들은 고전력 트랜지스터들을 제공한다. 상기 고전력 트랜지스터들은 소오스 영역 및 드레인 영역을 각각 포함하는 복수의 단위 셀들을 포함한다. 상기 단위 셀들의 복수의 게이트 전극들이 제공된다. 상기 복수의 게이트 전극들은 상기 단위 셀들의 소오스 영역 및 드레인 영역 사이에 각각 위치한다. 상기 단위 셀들의 상기 소오스 영역들 상에 복수의 소오스 전극들이 위치한다. 상기 단위 셀들의 상기 드레인 영역들 상에 복수의 드레인 전극들이 위치한다. 에피택셜 층의 표면의 일부분이 상기 소오스 전극들 또는 상기 소오스 영역들의 하측에 위치하지 않도록, 상기 복수의 소오스 전극들 및 상기 복수의 소오스 영역들은 적어도 제1 부분 및 제2 부분으로 분리되고, 또는 상기 에피택셜 층의 표면의 일부분이 상기 드레인 전극들 또는 상기 드레인 영역들의 하측에 위치하지 않도록, 상기 복수의 드레인 콘택들 및 상기 복수의 드레인 영역들이 적어도 제1 부분 및 제2 부분으로 분리된다.
본 발명은 주로 금속-반도체 전계 효과 트랜지스터(MESFET)를 참조로 하여 설명되었으나, 또한 다른 종류의 트랜지스터 및 트랜지스터들, 특히 금속-반도체 전계 효과 트랜지스터(MESFET)의 제조방법들을 제공한다.
도 1은 본 발명의 일부 실시예들에 따른 트랜지스터의 평면도이다.
도 2는 도 1의 선 A-A'를 따라 절단한 단면도이다.
도 3A 내지 도 3E는 도 1 및 도 2에 도시된 본 발명의 실시예들에 따른 트랜지스터의 제조방법을 공정별로 도시한 단면도들이다.
도 4는 본 발명의 다른 일부 실시예들에 따른 트랜지스터의 평면도이다.
도 5는 도 4의 선 B-B'를 따라 절단한 단면도이다.
도 6은 도 4 및 도 5에 도시된 본 발명의 다른 실시예들에 따른 트랜지스터의 제조방법을 공정별로 도시한 단면도이다.
이하에서는, 본 발명의 실시예들이 도시된 첨부된 도면을 참조하여, 본 발명을 더욱 상세하게 설명하기로 한다. 그러나, 본 발명은 다양한 형태로 실시될 수 있으며, 본 명세서에서 상술한 실시예들에 한정하는 것으로서 해석되는 것은 아니다. 오히려, 이들 실시예들은 본 명세서의 개시를 더욱 충실하고 완전하게 하고, 본 발명의 기술 분야의 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다. 도면에서 각 층과 영역의 두께나 크기 및 상대적인 크기는 설명의 편의 및 명확성을 위하여 과장될 수 있다. 요소 또는 층이 다른 요소 또는 층의 "상에(on)" 위치하거나 "연결된(connected to)" 또는 "결합된(coupled to)"으로 언급된 경우에는, 그것은 상기 다른 요소 또는 층에 직접 연결되거나 결합될 수도 있으며, 또는 중간 요소들 또는 층들이 개재될 수도 있음을 이해해야 한다. 반면, 일 요소가 다른 요소 또는 층에 "바로 위에(directly on)" 위치하거나, "직접 연결된(directly connected to)" 또는 "직접 결합된(directly connected to)" 것으로 언급된 경우에는, 다른 중간 요소들이나 층들이 개재되지 않는다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다. 명세서 전체에 걸쳐 유사한 참조부호는 유사한 구성요소를 지칭한다.
본 명세서에서 제1, 제2 등의 용어가 다양한 영역들, 층들 및/또는 부분들을 기술하기 위하여 사용될 수 있지만, 이러한 영역들, 층들 및/또는 부분들은 이러한 용어에 의해 제한되는 것은 아니다. 이러한 용어들은 일 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 후술하는 제1 영역, 층 또는 부분은 본 발명의 가르침으로 벗어나지 않는 한, 제2 영역, 층 또는 부분으로 지칭될 수 있고, 이와 유사하게 제2 영역, 층 또는 부분은 제1 영역, 층 또는 부분으로 지칭될 수 있다.
또한, 본 명세서에서, "하부의(lower)", 또는 "하단의(bottom)" 및 "상부의(upper)", 또는 "상단의(top)"와 같은 상대적인 용어들은 도면들에서 도시된 바와 같이 다른 요소들에 대한 일 요소의 관계를 기술하기 위하여 사용될 수 있다. 이와 같은 상대적인 용어들은 본 도면들에서 묘사된 방향과 함께 소자의 다른 방향들도 포괄할 수 있음은 자명하다. 예를 들면, 도면들의 소자가 뒤집힌다면, 다른 요소의 "하부의" 측 상에 배치된 것으로 기술된 요소들이 다른 요소의 "상부의" 측들 상에 배향될 수도 있다. 따라서, 상기 예시적 용어인 "하부의"는 상기 도면의 특정 방향에 따라, "하부의" 및 "상부의" 방향 모두를 포괄할 수 있다. 유사하게, 도면들중 하나의 도면에서 소자가 뒤집힌다면, "하부의(below)" 또는 "하측의(beneath)"로 기술된 요소도 다른 요소의 "상측의(above)" 배향될 수 있다. 따라서, "하부의(below)" 또는 "하측의(beneath)"라는 예시적인 용어는 상부의 또는 하부의 방향 모두를 포괄할 수 있다.
이하, 본 명세서에 개시된 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 단면도를 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예들은 본 명세서에 도시된 영역들의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다. 예를 들면, 사각형으로 도시된 주입된 영역은 일반적으로, 둥글거나 만곡된 형상 및/또는 주입된 영역에서 주입 안된 영역의 선형적(binary) 변화가 아닌 그 모서리에서 주입 농도 기울기를 갖는 형상일 수 있다. 이와 유사하게, 주입에 의하여 형성된 매립 영역은 주입이 일어나는 매립 영역 및 그 표면 사이의 영역에 수행된 주입에 의하여 형성될 수 있다. 따라서, 도면들에 도시된 영역들은 실질적으로 개략적이며, 소자의 영역의 형상을 정확하게 도시한 것은 아니고. 또한 본 발명의 기술적 사상을 한정하는 것은 아니다.
본 명세서에서 사용된 용어는 특정 실시예들을 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태인 "a", "an" 및 "the"는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자들, 단계들, 동작들, 요소들 및/또는 구성요소들의 존재를 특정하는 것이며, 하나 이상의 다른 형상들, 숫자들, 동작들, 요소들, 구성요소들 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
달리 정의된 것이 아니라면, 본 명세서에서 사용되는(기술적 및 과학적 용어를 포함하는) 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가지는 자에게 공통적으로 이해될 수 있는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전들에서 정의된 용어들과 같은 용어들은 관련 기술의 문맥에서 갖는 의미와 양립하는 의미를 갖는 것으로서 해석되어야만 하며, 본 명세서에서 명시적으로 정의된 것이 아닌 한 이상적으로 또는 지나치게 형식적인 의미로 해석되어서는 아니 된다.
본 명세서에 사용되는 "오믹 콘택"은 실질적으로 임피이던스 = V/I의 관계로 주어지는 임피이던스와 관계된 콘택들을 지칭하며, 여기에서 V및 I는 각각 실질적으로 모든 예상하는 동작 주파수(즉, 상기 오믹 콘택과 관계되는 임피이던스는 모든 동작 주파수들에서 실질적으로 동일하다)에서의 상기 콘택을 가로지르는 전압 및 전류이다.
이하에서는. 본 발명의 다양한 실시예들과 그를 제조하는 다양한 방법을 도시하는 도 1 내지 도 6을 참조하여 본 발명의 실시예들을 설명하기로 한다. 본 발명의 일부 실시예들에 따른 트랜지스터, 예를 들어, 금속-반도체 전계 효과 트랜지스터들(MESFET)는 실질적으로 온도증가없이 감소된 드레인-소오스 캐패시턴스(Cds)를 가질 수 있다. 특히, 본 발명의 일부 실시예들에 있어서, 드레인 콘택 또는 소오스 콘택 중 하나의 제1 폭은 드레인 콘택 또는 소오스 콘택의 다른 하나의 제2 폭에 비하여 좁을 수 있으며, 이는 트랜지스터의 드레인-소오스 캐패시턴스(Cds)를 감소할 수 있다. 소오스 콘택 또는 드레인 콘택 중의 하나의 평균 폭은 제1 폭을 제공하기 위하여 일정 양만큼 감소될 수 있고, 또한 소오스 콘택 또는 드레인 콘택 중의 다른 하나의 평균 폭은 제2 폭을 제공하기 위하여 동일한 양만큼 증가될 수 있다. 따라서, 평균 피치, 즉, 트랜지스터의 제1 단위 셀의 게이트 콘택과 트랜지스터의 제2 단위 셀의 게이트 콘택 사이의 거리는 유지될 수 있다. 전체적인 피치가 유지되므로, 소자의 온도는 증가하지 않고 드레인-소오스 캐패시턴스(Cds)는 감소된다. 본 발명의 일부 다른 실시예들에 있어서, 소오스 콘택 또는 드레인 콘택 중 하나는 콘택 부분들 사이에서 기판의 표면을 노출하는 제1 및 제2 부분들로 분리될 수 있다. 콘택 부분들 사이에 금속이 없으므로, 감소된 드레인-소오스 캐패시턴스(Cds)를 제공할 수 있고, 상기 소자의 온도를 유지할 수 있다. 본 발명의 실시예들에 따른 상세한 설명은 하기에 기술하기로 한다.
본 명세서에 더 기술하는 바에 따라, 본 발명의 일부 실시예들에 따른 트랜 지스터들은, 예를 들어 고효율 선형 전력 증폭기들, 예를 들어 코드 분할 다중 접속(code division multiple access, CDMA) 및/또는 광대역 코드 분할 다중 접속(wideband CDMA, WCDMA)과 같은 복합 변조 구성을 이용하는 베이스 스테이션을 위한 전력 증폭기들에 유용할 수 있다. 본 발명의 다른 일부 실시예들에 따른 트랜지스터들은 광대역폭 하이브리드 및 마이크로웨이브 단일 집적회로(microwave monolithic integrated circuit, MMIC) 증폭기들, 특히 실리콘 탄화물(SiC) MESFET들을 사용한 증폭기들에 사용될 수 있다.
도 1을 참조하면, 본 발명의 일부 실시예들에 따른 트랜지스터들, 예를 들어, 금속-반도체 전계 효과 트랜지스터들(MESFET)의 평면도를 설명하기로 한다. 도 1에 도시된 바와 같이, 복수의 단위 셀들은 기판(10) 상에 제공된다. 단위 셀들 각각은 드레인 콘택(22), 게이트 콘택(24) 및 소오스 콘택(20)을 포함하고, 게이트 콘택들(24)은 소오스 콘택들(20) 및 드레인 콘택들(22) 사이에 위치한다. 소오스 콘택들(20), 게이트 콘택들(24) 및 드레인 콘택들(22)은 감합(interdigitated)되어있다. 도 1에 도시된 바와 같이, 드레인 콘택들(22)의 제1 폭(W1)은 소오스 콘택들(20)의 제2 폭(W2)에 비하여 좁다. 따라서, 제1 폭(W1)은 평균 폭(W1, W2)에 비하여 작고, 제2 폭(W2)은 평균 폭(W1, W2)에 비하여 크다.
본 발명의 일부 실시예들에 있어서, 드레인 콘택(22)의 제1 폭(W1)을 제공하기 위하여, 종래의 (평균 폭의) 드레인 콘택의 폭은 일정한 양(x)만큼 감소될 수 있다. 이와 유사하게, 소오스 콘택(20)의 제2 폭(W2)을 제공하기 위하여, 종래의 소오스 콘택의 폭은 그와 동일한 양(x)만큼 증가될 수 있다. 예를 들어, 종래의 드레인 콘택 및 소오스 콘택이 20 μm의 폭을 갖는 경우, 15 μm의 제1 폭(W1)을 형성하기 위하여 드레인 콘택의 폭이 5 μm 만큼 감소될 수 있다. 이와 유사하게, 25 μm의 제2 폭(W2)을 형성하기 위하여 종래의 소오스 콘택의 폭이 5 μm 만큼 증가될 수 있다. 따라서, 피치, 즉, 제1 단위 셀 및 제2 단위 셀의 제1 게이트 콘택(24) 및 제2 게이트 콘택(24) 간의 거리에서의 전체 변화는 0에 각각 근접할 수 있다. 본 발명의 일부 실시예들에 있어서, 소자의 평균 피치는 약 20 μm 내지 약 100 μm의 범위일 수 있고, 그러나 통상적으로 약 20 μm 내지 약 80 μm의 범위일 수 있다.
본 명세서에는 소오스 콘택에 비하여 좁은 드레인 콘택을 가지는 본 발명의 실시예들을 개시하고 있으나, 본 발명의 실시예들은 이러한 구성에 한정되지 않는다. 예를 들어, 본 발명의 일부 실시예들에 있어서, 본 발명의 가르침으로부터 벗어나지 않고 소오스 콘택이 드레인 콘택에 비하여 좁을 수 있다.
도 1에 도시된 본 발명의 실시예들은 네 개의 게이트 전극들(핑거들)(24), 두 개의 소오스 전극들(20) 및 세 개의 드레인 전극들(22)을 포함하고 있으나, 다른 갯수의 전극들도 사용가능할 수 있다. 또한, 다른 금속-반도체 전계 효과 트랜지스터(MESFET) 또는 반도체 소자 구성들이 사용될 수 있다.
예를 들어, 공동으로 허여된 2000년 5월 10일에 출원된 미국특허출원번호 제09/567,717호, "Silicon Carbide Metal-Semiconductor Field Effect Transistors and Methods of Fabricating Silicon Carbide Metal-Semiconductor Field Effect Transistors"; 2001년 10월 24일에 출원된 미국특허공개번호 제US 2003/0075719호, "Delta Doped Silicon Carbide Metal-Semiconductor Field Effect Transistors Having a Gate Disposed in a Double Recess Structure"; 및 2002년 11월 26일에 출원된 미국특허출원번호 제10/304,272호, 2003년 11월 26일에 출원된 미국특허출원번호 제2004/0099888호, "Transistors Having Buried P-Type Layers Beneath The Source Region And Methods Of Fabricating The Same"에 개시된 것과 같은 소자들이 본 발명의 실시예들에서 사용될 수 있고, 이 개시물들은 전체가 개시된 것처럼 본원에 포함된다. 또한, 본 발명의 실시예들은 금속-반도체 전계 효과 트랜지스터들(MESFET)에 한정되지 않으며, 다른 소자들과 함께 이용될 수 있다.
이하에서는 도 2를 참조하여, 도 1의 선 A-A'를 따라 절단한 단면도를 설명하기로 한다. 도 2는 본 발명의 일부 실시예들에 따른 트랜지스터들의 단위 셀을 도시한다. 본 발명의 실시예들은 실리콘 탄화물(SiC) 금속-반도체 전계 효과 트랜지스터들(MESFET)과 관련하여 본 명세서에서 설명하지만, 본 발명은 이러한 소자들에 한정되는 것은 아니다. 본 발명의 실시예들은 더/상대적으로 균일한 정션 온도를 요구하거나 드레인-소오스 캐패시턴스(CdS)의 증가없이 피크 정션 온도가 유지되고, 소자의 다중 단위 셀들을 포함하는 어떠한 반도체 소자에서도 사용되기에 적합할 수 있다. 따라서, 예를 들어, 본 발명의 실시예들은 질화갈륨(GaN), 갈륨비소(GaAs) 및/또는 실리콘(Si) 소자들과 같은 비실리콘 탄화물 소자들에 사용되기에 적합할 수 있다. 따라서, 본 발명의 실시예들은 SiC MESFET들, SiC MESFET MMIC들, GaN HEMT들, GaN HEMT MMIC들, GaAs MESFET들, GaAs MESFET MMIC들, GaAs HEMT 들, GaAs HEMT MMIC들, GaAs pHEMT들, GaAs pHEMT MMIC들 등을 제공할 수 있다.
도 2에 도시된 바와 같이, 본 발명의 실시예들에 포함된 MESFET들의 단위 셀은, p-형 또는 n-형 전도도(conductivity) 또는 반-절연(semi-insulating) 중의 하나의 단결정 벌크 실리콘 탄화물 기판(10) 상에 성장한 p-형 전도도의 제1 에피택셜층(12)을 포함한다. 기판(10)은 6H, 4H, 15R 또는 3C 실리콘 탄화물을 포함할 수 있다. 제1 에피택셜층(12)은 기판(10) 및 n-형 에피택셜층(14)의 사이에 위치된다. 선택적인 금속배선층(32)이 제1 에피택셜층(12)의 반대 면인 기판(10)의 배면 상에 형성될 수 있다.
본 발명의 가르침을 벗어나지 않고서, 제1 에피택셜층(12)은 p-형 전도도 실리콘 탄화물 에피택셜층, 도핑안된 실리콘 탄화물 에피택셜층 또는 매우 낮은 수준으로 도핑된 n-형 전도도 실리콘 탄화물 에피택셜층일 수 있다. 낮은 수준으로 도핑된 실리콘 탄화물 에피택셜층을 이용하는 경우에는, 일부 실시예들에 있어서, 제1 에피택셜층(12)의 도핑 농도는 약 5×1015 cm-3 보다 작을 수 있다. 도핑안된 또는 n-형 제1 에피택셜층(12)을 이용하는 경우에는, 일부 실시예들에 있어서, 기판(10)은 반절연 실리콘 탄화물 기판이다. 도핑안된 또는 n-형 제1 에피택셜층(12)을 이용하는 경우에는, 트랜지스터에 중요한 전기적 영향을 주는 버퍼층을 포함하지 않고 높은 품질의 채널층이 형성될 수 있다.
도 2에 더 도시된 바와 같이, 소자의 소오스 영역 및 드레인 영역을 각각 한정하기 위하여 n+ 영역들(13, 17)이 제공된다. 본 명세서에서, "p+" 또는 "n+"은 동일하거나 다른 층 또는 기판에 인접하거나 또는 그것의 다른 영역들에 비하여 더 높은 캐리어 농도에 의하여 한정된 영역들을 의미한다. 소오스 영역 및 드레인 영역(13, 17)은 통상적으로 n-형 전도도 실리콘 탄화물이고, 또한 제1 에피택셜층(14)의 캐리어 농도에 비하여 높은 캐리어 농도들을 가진다. 소오스 영역 및 드레인 영역(13, 17)에 있어서, 1×1019 cm-3의 캐리어 농도가 적합할 수 있으나 가능한 높은 농도가 선호된다. 도 2에 도시된 바와 같이, 소오스 영역(13)의 폭(W5)은 드레인 영역(17)의 폭(W6)에 비하여 클 수 있다.
오믹 콘택들(20, 22)은 제2 에피택셜층(14) 상에 형성될 수 있고, 또한 서로 이격되어 소오스 콘택(20) 및 드레인 콘택(22)을 제공한다. 도시된 바와 같이, 오믹 콘택들(20, 22)은 주입된 소오스 영역(13) 및 드레인 영역(17) 상에 각각 제공될 수 있다. 쇼트키 게이트 콘택(24)은 제2 에피택셜층(14) 상에 소오스 콘택(20)과 드레인 콘택(22) 사이에 형성된다. 도시된 바와 같이, 선택적인 금속 오버층들(26, 28, 30)은 드레인 콘택(22), 소오스 콘택(20) 및 쇼트키 게이트 콘택(24) 상에 각각 형성된다. 패시베이션층(40)이 또한 제공된다. 도 1에 더 도시된 바와 같이, 본 발명의 일부 실시예들에 따라, 드레인 콘택(22)의 제1 폭(W1)은 소오스 콘택(20)의 제2 폭(W2)에 비하여 좁다. 본 발명의 일부 실시예들에 있어서, 드레인 콘택(22)은 약 10 μm 에서 약 20 μm의 범위의 폭을 가질 수 있고, 또한 소오스 콘택(20)은 약 25 μm 에서 약 35 μm의 범위의 폭을 가질 수 있다.
게이트 콘택(24)은 크롬, 백금, 백금 실리사이드, 니켈, 및/또는 TiWN으로 형성될 수 있으나, 쇼트기 효과를 달성하기 위해 본 기술분야의 당업자들에 공지된 금과 같은 다른 금속들을 이용할 수 있다. 쇼트키 게이트 콘택(24)은 통상적으로 삼층 구조를 포함한다. 이러한 구조는 크롬(Cr)의 높은 접착때문에 장점을 가질 수 있다. 예를 들어, 게이트 콘택(24)은 선택적으로 제2 에피택셜층(14)과 접촉하는 크롬(Cr)을 포함하는 제1 게이트 층을 포함할 수 있다. 게이트 콘택(24)은 백금(Pt) 및 금(Au) 또는 다른 높은 전도도를 갖는 금속의 오버층(30)을 더 포함할 수 있다.
이하에서는, 도 1 및 도 2에 도시된 바와 같은 본 발명의 일부 실시예들에 따른 트랜지스터들의 제조 방법을 도 3A 내지 도 3E를 참조하여 설명하기로 한다. 도 3A에 도시된 바와 같이, 제1 에피택셜층(12)이 기판(10) 상에 성장하거나 증착될 수 있다. 기판(10)은 반절연물 기판, p-형 기판 또는 n-형 기판일 수 있다. 기판(10)은 매우 가볍게 도핑될 수 있다. 기판(10)이 반절연물인 경우에는, Carter 등에 공동으로 허여된 미국특허번호 제6,218,680호, "Semi-insulating Silicon Carbide Without Vanadium Domination"에 개시된 방법에 의해 제조될 수 있고, 그 개시물은 전체가 개시된 것처럼 본원에 참고로 포함된다. 또한, 반절연물 기판들을 제공하는 다른 기술들을 사용할 수 있다. 버퍼층(12)은 약 3.0×1015 cm-3 또는 그 이하의 캐리어 농도, 그러나 통상적으로 1.0×1015 cm-3 또는 그 이하의 캐리어 농도를 가지는 p-형 전도도 실리콘 탄화물을 포함할 수 있다. 또는, 버퍼층(12)은 n-형 실리콘 탄화물 또는 도핑안된(의도적으로 도핑안함) 실리콘 탄화물을 포함할 수 있다. 도 3A에 더 도시된 바와 같이, 제2 에피택셜층(14)이 제1 에피택셜층(12) 상에 성장하거나 또는 증착될 수 있다.
도 3B에 도시된 바와 같이, 마스크(50)는 소오스 영역 및 드레인 영역을 각각 한정하는 n+ 영역들(13, 17)을 주입하기 위하여 형성될 수 있다. 소오스 영역(13)과 드레인 영역(17)은 통상적으로 예를 들어, 질소(N) 또는 인(P)을 이온 주입하고 고온 어닐링을 수행하여 형성한다. 적절한 어닐링 온도들은 약 1100℃ 내지 약 1600℃의 범위일 수 있다. 이온 주입은, 도 3C에 도시된 바와 같은 n+ 영역들(13, 17)을 형성하기 위하여, 마스크(50)에 의하여 덮어지지 않는 영역들 상에 수행될 수 있다. 따라서, 제2 에피택셜층(14)에 비하여 높은 캐리어 농도를 가지는, n-형 전도도, 예를 들어, n-형 전도도 SiC의 고농도 도핑 영역들을 제공하기 위하여, 제2 에피택셜층(14)의 부분들에 이온들이 주입될 수 있다. 이온들이 주입되면, 도판트들은 주입을 활성화하기 위하여 어닐링될 수 있다.
도 3C에 도시된 바와 같이, 절연층(40), 예를 들어, 산화층이 소자의 표면 상에 위치한다. 절연층(40)은 기존 구조의 노출된 표면의 위에, 즉, 소오스 영역(13), 드레인 영역(17) 및 제2 에피택셜층(14) 상에 성장하거나 증착될 수 있다. 본 발명의 일부 실시예들에 있어서, 메사(mesa)가 MESFET의 주위를 둘러 준비될 수 있음을 이해해야 한다. 메사는 트랜지스터의 주변을 한정하는 기판(10), 제1 에피택셜층(12) 및 제2 에피택셜층(14)에 의하여 한정되는 측벽들을 포함할 수 있다. 메사는 소자에서 메사로 흐르는 전류흐름을 한정하고 소자의 캐패시턴스를 감소시키기 위하여 소자의 공핍 영역을 지나도록 연장될 수 있다. 메사는 상술한 소자의 반응성 이온 식각에 의하여 형성될 수 있지만, 메사를 형성하기 위하여 본 기술분야의 당업자들에 공지된 다른 방법들을 사용할 수 있다. 또한, 메사를 사용하지 않으면, 소자는 수소원자충격(proton bombardment), 보상 원자를 이용한 카운터도핑(counterdoping), 또는 본 기술분야의 당업자들에 공지된 다른 방법들과 같은 다른 방법들을 이용하여 분리될 수 있다.
도 3D을 참조하면, 소오스 영역(13) 및 드레인 영역(17)의 표면의 부분을 노출하기 위하여 절연층(40)을 통하여 콘택 윈도우들(41, 42)을 식각할 수 있다. 도시된 바와 같이, 드레인 영역(17)의 표면을 노출하는 윈도우(42)는 제1 폭(W1)을 가지며, 제1 폭(W1)은 소오스 영역(13)의 표면을 노출하는 원도우(41)의 제2 폭(W2)에 비하여 좁다. 소오스 콘택 및 드레인 콘택(20, 22)을 각각 증착하기 위하여 니켈이 기상화(evaporated)될 수 있다. 도 3E에 도시된 바와 같이, 오믹 콘택들(22, 20)을 형성하기 위하여 니켈을 어닐링할 수 있다. 이러한 증착과 어닐링 프로세스는 본 발명의 기술분야의 당업자들에게 공지된 통상의 기술을 사용하여 수행할 수 있다. 예를 들어, 오믹 콘택들(22, 20)은 약 2분 동안 약 650℃부터 약 1200℃의 범위의 온도에서 어닐링될 수 있다. 그러나, 다른 시간들 및 온도들도 또한 사용될 수 있다. 예를 들어 약 30초부터 약 10분의 범위의 시간이 허용가능할 수 있다.
도 3E는 게이트 콘택(24) 및 오버층들(overlayers, 28, 30, 26)의 형성을 도시한다. 예를 들어, 콘택 윈도우(미도시)는 절연체(20) 내에 개방되고, 또한 크롬층은 윈도우 내에 증착될 수 있다. 통상적으로, 크롬층은 기상증착에 의하여 형성된다. 이에 따라, 게이트 구조는 백금 및 금의 증착에 의하여 완성될 수 있다. 본 발명의 기술분야의 당업자에게 알려진 바와 같이, 오버층들(28, 26)은 게이트 구조를 형성하기 전에 또는 후에 형성될 수 있다. 사실상, 티타늄/백금/금 구조를 사용하면, 오버층들의 백금 및 금 부분들은 게이트 구조의 백금 및 금 부분들(30)과 동일한 제조 단계에서 형성될 수 있다. 이에 따라, 오버층들(28, 26)은 게이트 콘택을 형성하기 전에 또는 후에 형성될 수 있다. 도시된 바와 같이, 기판 콘택(32)은 기판(10)의 배면 상에 제공될 수 있다.
본 발명의 일부 실시예들에 있어서, 오믹 콘택들은, 공동으로 허여된 2004년 7월 6일에 출원된 미국특허출원, "Silicon-Rich Nickel Silicide Ohmic Contacts for SiC Semiconductor Devices"에 개시된 콘택들과 동일하거나 유사할 수 있고, 그 개시물은 전체가 개시된 것처럼 참고로 본원에 포함된다.
본 발명의 일부 실시예들에 따라 도 3E에 더 도시된 바와 같이, 드레인 콘택(22)은 소오스 콘택(20)에 비하여 좁을 수 있다. 제1 폭(W1)은 평균 폭(W1, W2)에 비하여 작을 수 있고, 또한 제2 폭(W2)은 평균 폭(W1, W2)에 비하여 클 수 있다. 본 명세서에서 설명하는 본 발명의 실시예들은 좁은 드레인 콘택을 포함하지만, 본 발명의 실시예들은 이러한 구성에 한정되는 것은 아니다. 예를 들어, 본 발명의 다른 일부 실시예들에 있어서, 본 발명의 가르침에 벗어나지 않고 소오스 콘택(20)은 드레인 콘택(22)에 비하여 좁을 수 있다.
도 4을 참조하여 본 발명의 다른 실시예들에 따른 트랜지스터들, 예를 들어, MESFET들의 평면도를 설명하기로 한다. 도 4에 도시된 바와 같이, 복수의 단위 셀들은 기판(10) 상에 제공된다. 단위 셀들 각각은 드레인 콘택(22), 게이트 콘택(24) 및 소오스 콘택(20)을 포함하고, 게이트 콘택들(24)은 소오스 콘택들(20) 및 드레인 콘택들(22)의 사이에 위치한다. 소오스 콘택들(20), 게이트 콘택들(24) 및 드레인 콘택들(22)은 감합된다. 도 4에 더 도시된 바와 같이, 드레인 콘택들(22)은 제1 단부(C) 및 제2 단부(D)를 포함하고, 그중 하나는 분리된다. 따라서, 제1 에피택셜층의 표면의 부분(E)이 드레인 콘택(22)의 하측에 위치하지 않도록 드레인 콘택(22)은 제1 부분(A) 및 제2 부분(B)으로 분리된다. 본 발명의 가르침에 벗어나지 않고, 드레인 콘택(22)은 세 부분 또는 그 이상의 부분으로 분리될 수 있음을 이해해야 한다. 본 발명의 일부 실시예들에 있어서, 도 5에 도시된 바와 같이 드레인 영역(17)은 또한 분리될 수 있다. 그러나, 본 발명의 실시예들은 도 5에 도시된 구성에 한정되지 않는다. 예를 들어, 본 발명의 일부 실시예들에 있어서, 드레인 영역(17)은 본 발명의 범위를 벗어나지 않고 분리되지 않을 수 있다.
본 발명의 일부 실시예들에 있어서, 본 발명의 범위를 벗어나지 않고, 분리된 드레인 콘택(22)의 폭(W3)은 소오스 콘택(20)의 폭(W4)과 동일하거나, 소오스 콘택(20)의 폭(W4)에 비하여 좁거나, 또는 소오스 콘택(20)의 폭(W4)에 비하여 넓을 수 있다. 또한, 본 발명의 일부 실시예들은 본 발명의 제1 및 제2 실시예들의 가르침을 결합할 수 있다. 예를 들어, 본 발명의 가르침을 벗어나지 않고, 분리된 드레인 콘택(22)은 평균 폭(W3, W4)에 비하여 넓은 폭(W3)을 가질 수 있고, 또한 소오스 콘택(20)은 평균 폭(W3, W4)에 비하여 좁은 폭을 가질 수 있다.
본 명세서에 설명한 본 발명의 실시예들은 분리된 드레인 콘택을 포함하고 있으나, 본 발명의 실시예들은 이 구성에 한정되지 않음을 이해해야 한다. 본 발명이 가르치는 바에 벗어나지 않고, 예를 들어 소오스 콘택이 이와 유사하게 분리될 수 있다. 또한, 본 발명이 가르치는 바에 벗어나지 않고, 콘택이 세 개 또는 그 이상의 부분으로 분리될 수 있다.
도 5를 참조하여, 도 4의 선 B-B'를 따라 절단한 단면을 설명하기로 한다. 전체에 걸쳐 유사한 참조부호는 유사한 구성요소를 지칭한다. 따라서, 도 1 내지 도 3E와 관계하여 상술한 공통되는 요소들은 이하에서는 설명하지 않는다. 특히, 도 5에 도시된 바와 같이, 에피택셜층(14)은 드레인 영역(17)과 드레인 콘택(22)을 통하여 노출된다.
도 4 및 도 5에 도시된 본 발명의 실시예들은 도 3A 내지 도 3E와 관계하여 상술한 방법들을 이용하여 제조될 수 있다. 그러나, 도 5 및 도 6애 도시된 바와 같이, 분리된 드레인 영역(17)을 주입하기 위하여 도 3B의 마스크(50)가 적용될 수 있다. 또한, 도 6에 도시된 바와 같이, 드레인 영역의 부분은 드레인 콘택(22)의 하측에 위치하지 않도록 드레인 콘택(22)의 콘택 윈도우(42')은 두 부분을 포함한다.
간략하게 상술한 바와 같이, 제1 폭을 제공하기 위하여 소오스 콘택 또는 드레인 콘택 중의 하나의 평균 폭은 일정한 양만큼 감소될 수 있으며, 또한 제2 폭을 제공하기 위하여 소오스 콘택 또는 드레인 콘택 중의 다른 하나의 평균 폭은 동일한 양만큼 증가할 수 있다. 따라서, 평균 피치, 즉, 트랜지스터의 제1 단위 셀의 게이트 콘택과 트랜지스터의 제2 단위 셀의 게이트 콘택 사이의 거리는 유지될 수 있다. 전체 피치가 유지되므로, 소자의 온도는 증가하지 않으며, 드레인-소오스 캐패시턴스(Cds)는 감소될 수 있다. 본 발명의 다른 일부 실시예들에 있어서, 소오스 콘택 또는 드레인 콘택 중의 하나는 콘택 부분들 사이에서 기판의 표면을 노출하는 제1 부분 및 제2 부분으로 분리될 수 있다. 콘택 부분들 사이에 금속이 없으므로 감소된 드레인-소오스 캐패시턴스(Cds)를 제공할 수 있고, 또한 소자의 온도를 유지할 수 있다.
본 명세서에서 제안하는 개념은 다른 드레인 층 구성들을 가지는 시험 구조들을 제조하여 실험적으로 검증하였다. 예를 들어, 3.5 GHz에서 측정된 드레인-소오스 캐패시턴스(Cds)를 표 1에 요약하였고, 본 발명의 일부 실시예들에 따른 드레인-소오스 캐패시턴스(Cds)의 감소를 나타내었다.
드레인 폭(μm) 캐패시턴스(femto farads)
60 232
20 200
10 180
분리 드레인, 10 μm 216
분리 드레인, 20 μm 232
특정한 층들 및 영역들을 포함하는 특정한 MESFET들과 관계하여 본 발명을 상술하였으나, 본 발명의 실시예들은 상술한 MESFET들에 한정되지 않음을 이해할 것이다. 예를 들어, Allen 등에 공동으로 허여된 미국특허번호 제6,686,616 호, "Silicon Carbide Metal Semiconductor Field Effect Transistors"; 미국특허출원번호 제10/786,962호, "Semiconductor Devices Having Thermal Spacers"; 및 미국특허출원번호 제10/734,398호, "Non-Uniform Gate Pitch Semiconductor Device"에 개시된 소자 내에 포함될 있고, 그 개시물은 전체가 개시된 것처럼 참고로 본원에 포함된다. 상기에서는 SiC MESFET들을 참조하여 본 발명을 설명하였으나, 본 발명은 SiC MESFET들에 한정되는 것은 아니다. 예를 들어, 본 발명의 실시예들에 따른 MESFET들은 예를 들어, SiC MESFET MMIC들, GaN HEMT들, GaN HEMT MMIC들, GaAs MESFET들, GaAs MESFET MMIC들, GaAs HEMT들, GaAs HEMT MMIC들, GaAs pHEMT들, 또는 GaAs pHEMT MMIC들 등일 수 있다.
본 도면 및 명세서에서, 본 발명의 실시예들이 개시되었으며, 특정 용어들이 사용되었지만, 이들 용어는 일반적이고 설명적인 의미에서만 사용되었을 뿐 제한하기 위함은 아니며, 본 발명의 범위는 이하 청구항에 의해 설명된다.
본 발명은 실질적으로 온도 증가없이 감소된 드레인-소오스 캐패시턴스(Cds)를 가지는 트랜지스터를 제공한다.
본 발명에 따른 트랜지스터들은, 고효율 선형 전력 증폭기들, 예를 들어 코드 분할 다중 접속(code division multiple access, CDMA) 및/또는 광대역 코드 분할 다중 접속(wideband CDMA, WCDMA)과 같은 복합 변조 구성을 이용하는 베이스 스 테이션을 위한 전력 증폭기들에 사용될 수 있다.
본 발명에 따른 따른 트랜지스터들은 광대역폭 하이브리드 및 마이크로웨이브 단일 집적회로(microwave monolithic integrated circuit, MMIC) 증폭기들, 특히 실리콘 탄화물(SiC) MESFET들을 사용한 증폭기들에 사용될 수 있다.

Claims (44)

  1. 고전력 트랜지스터의 단위 셀로서,
    소오스 영역, 드레인 영역 및 상기 소오스 영역과 상기 드레인 영역 사이에 위치하는 게이트 콘택을 포함하는 트랜지스터; 및
    각각 상기 소오스 영역 및 상기 드레인 영역 상의, 소오스 콘택 및 드레인 콘택을 각각 한정하는 제1 오믹 콘택 및 제2 오믹 콘택
    을 포함하고,
    상기 소오스 콘택 및 상기 드레인 콘택은 제1 폭 및 제2 폭을 각각 가지고, 상기 제1 폭 및 상기 제2 폭은 서로 다르고,
    제1 에피택셜층의 표면의 일부분이 상기 소오스 콘택 또는 상기 소오스 영역의 하측에 위치하지 않도록, 상기 소오스 콘택 및 상기 소오스 영역이 제1 부분 및 제2 부분으로 분리되거나, 또는
    상기 제1 에피택셜층의 표면의 일부분이 상기 드레인 콘택 또는 상기 드레인 영역의 하측에 위치하지 않도록, 상기 드레인 콘택 및 상기 드레인 영역이 제1 부분 및 제2 부분으로 분리되는 고전력 트랜지스터의 단위 셀.
  2. 제 1 항에 있어서,
    상기 제1 폭은 상기 제1 폭과 상기 제2 폭의 평균 폭에 비하여 작고, 또한 상기 제2 폭은 상기 제1 폭과 상기 제2 폭의 평균 폭에 비하여 큰 고전력 트랜지스터의 단위 셀.
  3. 제 1 항에 있어서,
    상기 제2 폭은 상기 제1 폭과 상기 제2 폭의 평균 폭에 비하여 작고, 또한 상기 제1 폭은 상기 제1 폭과 상기 제2 폭의 평균 폭에 비하여 큰 고전력 트랜지스터의 단위 셀.
  4. 제 1 항에 있어서,
    상기 소오스 영역 및 상기 드레인 영역은 제3 폭 및 제4 폭을 각각 가지고, 또한
    상기 제3 폭 및 상기 제4 폭은 서로 다른 고전력 트랜지스터의 단위 셀.
  5. 삭제
  6. 삭제
  7. 제 1 항에 있어서,
    상기 드레인 영역의 표면의 일부분이 상기 드레인 콘택의 하측에 위치하지 않도록, 상기 드레인 콘택은 적어도 제1 부분 및 제2 부분으로 분리되는 고전력 트랜지스터의 단위 셀.
  8. 제 1 항에 있어서,
    상기 트랜지스터는 금속 반도체 전계 효과 트랜지스터(MESFET)를 포함하는 고전력 트랜지스터의 단위 셀.
  9. 제 8 항에 있어서,
    상기 MESFET는 실리콘 탄화물(SiC) MESFET, 갈륨비소(GaAs) MESFET 또는 질화갈륨(GaN) HEMT을 포함하는 고전력 트랜지스터의 단위 셀.
  10. 고전력 트랜지스터의 단위 셀로서,
    소오스 영역, 드레인 영역 및 상기 소오스 영역과 상기 드레인 영역 사이에 위치하는 게이트 콘택을 포함하는 트랜지스터; 및
    각각 상기 소오스 영역 및 드레인 영역 상의, 소오스 콘택 및 드레인 콘택을 각각 한정하는 제1 오믹 콘택 및 제2 오믹 콘택
    을 포함하고,
    제1 에피택셜층의 표면의 일부분이 상기 소오스 콘택의 하측에 위치하지 않도록, 상기 소오스 콘택이 제1 부분 및 제2 부분으로 분리되거나, 또는
    상기 제1 에피택셜층의 표면의 일부분이 상기 드레인 콘택의 하측에 위치하지 않도록, 상기 드레인 콘택이 제1 부분 및 제2 부분으로 분리되는 고전력 트랜지스터의 단위 셀.
  11. 제 10 항에 있어서,
    상기 소오스 영역의 표면의 일부분이 상기 소오스 콘택의 하측에 위치하지 않도록, 상기 소오스 콘택은 적어도 제1 부분 및 제2 부분으로 분리되거나, 또는
    상기 드레인 영역의 표면의 일부분이 상기 드레인 콘택의 하측에 위치하지 않도록, 상기 드레인 콘택은 적어도 제1 부분 및 제2 부분으로 분리되는 고전력 트랜지스터의 단위 셀.
  12. 제 10 항에 있어서,
    상기 소오스 콘택은 분리되고,
    상기 소오스 콘택 및 상기 드레인 콘택은 제1 폭 및 제2 폭을 각각 가지고,
    상기 제1 폭은 상기 제1 폭과 상기 제2 폭의 평균에 비하여 작고, 또한
    상기 제2 폭은 상기 제1 폭과 상기 제2 폭의 평균에 비하여 큰 고전력 트랜지스터의 단위 셀.
  13. 제 10 항에 있어서,
    상기 소오스 콘택은 분리되고,
    상기 소오스 콘택 및 상기 드레인 콘택은 제1 폭 및 제2 폭을 각각 가지고,
    상기 제1 폭은 상기 제1 폭과 상기 제2 폭의 평균에 비하여 크고, 또한
    상기 제2 폭은 상기 제1 폭과 상기 제2 폭의 평균에 비하여 작은 고전력 트랜지스터의 단위 셀.
  14. 제 10 항에 있어서,
    상기 소오스 콘택은 분리되고,
    상기 소오스 콘택 및 상기 드레인 콘택은 제1 폭 및 제2 폭을 각각 가지고,또한
    상기 제1 폭 및 상기 제2 폭은 동일한 고전력 트랜지스터의 단위 셀.
  15. 제 10 항에 있어서,
    상기 드레인 콘택은 분리되고,
    상기 소오스 콘택 및 상기 드레인 콘택은 제1 폭 및 제2 폭을 각각 가지고,
    상기 제1 폭은 상기 제1 폭과 상기 제2 폭의 평균에 비하여 작고, 또한
    상기 제2 폭은 상기 제1 폭과 상기 제2 폭의 평균에 비하여 큰 고전력 트랜지스터의 단위 셀.
  16. 제 10 항에 있어서,
    상기 드레인 콘택은 분리되고,
    상기 소오스 콘택 및 상기 드레인 콘택은 제1 폭 및 제2 폭을 각각 가지고,
    상기 제1 폭은 상기 제1 폭과 상기 제2 폭의 평균에 비하여 크고, 또한
    상기 제2 폭은 상기 제1 폭과 상기 제2 폭의 평균에 비하여 작은 고전력 트랜지스터의 단위 셀.
  17. 제 10 항에 있어서,
    상기 드레인 콘택은 분리되고,
    상기 소오스 콘택 및 상기 드레인 콘택은 제1 폭 및 제2 폭을 각각 가지고, 또한
    상기 제1 폭 및 상기 제2 폭은 동일한 고전력 트랜지스터의 단위 셀.
  18. 제 10 항에 있어서,
    상기 트랜지스터는 금속 반도체 전계 효과 트랜지스터(MESFET)를 포함하는 고전력 트랜지스터의 단위 셀.
  19. 제 18 항에 있어서,
    상기 MESFET는 실리콘 탄화물(SiC) MESFET, 갈륨비소(GaAs) MESFET 또는 질화갈륨(GaN) HEMT을 포함하는 고전력 트랜지스터의 단위 셀.
  20. 고전력 트랜지스터로서,
    소오스 영역 및 드레인 영역을 각각 포함하는 복수의 단위 셀;
    상기 단위 셀들의 복수의 게이트 전극 - 상기 복수의 게이트 전극의 게이트 전극들은 상기 단위 셀들의 상기 소오스 영역과 상기 드레인 영역 사이에 위치함 - ;
    상기 단위 셀들의 상기 소오스 영역들 상의 복수의 소오스 전극; 및
    상기 단위 셀들의 상기 드레인 영역들 상의 복수의 드레인 전극
    을 포함하고,
    상기 복수의 소오스 전극 및 상기 복수의 드레인 전극은 제1 폭 및 제2 폭을 각각 가지고,
    상기 제1 폭은 상기 제1 폭과 상기 제2 폭의 평균 폭에 비하여 작고, 또한
    상기 제2 폭은 상기 제1 폭과 상기 제2 폭의 평균 폭에 비하여 크고,
    제1 에피택셜층의 표면의 일부분이 상기 복수의 소오스 전극 또는 상기 소오스 영역들의 하측에 위치하지 않도록, 상기 복수의 소오스 전극 및 상기 소오스 영역들이 제1 부분 및 제2 부분으로 분리되거나, 또는
    상기 제1 에피택셜층의 표면의 일부분이 상기 복수의 드레인 전극 또는 상기 드레인 영역들의 하측에 위치하지 않도록, 상기 복수의 드레인 전극 및 상기 드레인 영역들이 제1 부분 및 제2 부분으로 분리되는 고전력 트랜지스터.
  21. 고전력 트랜지스터로서,
    소오스 영역 및 드레인 영역을 각각 포함하는 복수의 단위 셀;
    상기 단위 셀들의 복수의 게이트 전극 - 상기 복수의 게이트 전극의 게이트 전극들은 상기 단위 셀들의 상기 소오스 영역과 상기 드레인 영역 사이에 위치함 - ;
    상기 단위 셀들의 상기 소오스 영역들 상의 복수의 소오스 전극; 및
    상기 단위 셀들의 상기 드레인 영역들 상의 복수의 드레인 전극
    을 포함하고,
    제1 에피택셜층의 표면의 일부분이 상기 소오스 전극들의 하측에 위치하지 않도록, 상기 복수의 소오스 전극은 적어도 제1 부분 및 제2 부분으로 분리되거나, 또는
    상기 제1 에피택셜층의 표면의 일부분이 상기 드레인 전극들의 하측에 위치하지 않도록, 상기 복수의 드레인 전극 및 상기 드레인 영역이 적어도 제1 부분 및 제2 부분으로 분리되는 고전력 트랜지스터.
  22. 고전력 트랜지스터의 단위 셀 제조방법으로서,
    소오스 영역, 드레인 영역 및 상기 소오스 영역과 상기 드레인 영역 사이에 위치하는 게이트 콘택을 포함하는 트랜지스터를 형성하는 단계; 및
    각각 상기 소오스 영역 및 드레인 영역 상에, 소오스 콘택 및 드레인 콘택을 각각 한정하는 제1 오믹 콘택 및 제2 오믹 콘택을 형성하는 단계
    를 포함하고,
    상기 소오스 콘택 및 상기 드레인 콘택은 제1 폭 및 제2 폭을 각각 가지고, 또한
    상기 제1 폭 및 상기 제2 폭은 서로 다르고,
    제1 에피택셜층의 표면의 일부분이 상기 소오스 콘택 또는 상기 소오스 영역의 하측에 위치하지 않도록, 상기 소오스 콘택 및 상기 소오스 영역이 제1 부분 및 제2 부분으로 분리되거나, 또는
    상기 제1 에피택셜층의 표면의 일부분이 상기 드레인 콘택 또는 상기 드레인 영역의 하측에 위치하지 않도록, 상기 드레인 콘택 및 상기 드레인 영역이 제1 부분 및 제2 부분으로 분리되는 고전력 트랜지스터의 단위 셀 제조방법.
  23. 제 22 항에 있어서,
    상기 제1 폭은 상기 제1 폭과 상기 제2 폭의 평균 폭에 비하여 작고, 또한
    상기 제2 폭은 상기 제1 폭과 상기 제2 폭의 평균 폭에 비하여 큰 고전력 트랜지스터의 단위 셀 제조방법.
  24. 제 22 항에 있어서,
    상기 제1 폭은 상기 제2 폭에 비하여 좁고, 또한
    상기 제1 폭은 10 μm 내지 20 μm의 범위이고 상기 제2 폭은 25 μm 내지 35 μm의 범위인 고전력 트랜지스터의 단위 셀 제조방법.
  25. 제 22 항에 있어서,
    상기 제2 폭은 상기 제1 폭에 비하여 좁고, 또한
    상기 제2 폭은 10 μm 내지 15 μm의 범위이고 상기 제1 폭은 25 μm 내지 35 μm의 범위인 고전력 트랜지스터의 단위 셀 제조방법.
  26. 제 22 항에 있어서,
    상기 소오스 영역 및 상기 드레인 영역은 제3 폭 및 제4 폭을 각각 가지고, 또한
    상기 제3 폭 및 상기 제4 폭은 서로 다른 고전력 트랜지스터의 단위 셀 제조방법.
  27. 삭제
  28. 삭제
  29. 제 22 항에 있어서,
    상기 드레인 영역의 표면의 일부분이 상기 드레인 콘택의 하측에 위치하지 않도록, 상기 드레인 콘택은 적어도 제1 부분 및 제2 부분으로 분리되는 고전력 트랜지스터의 단위 셀 제조방법.
  30. 제 22 항에 있어서,
    상기 트랜지스터를 형성하는 단계는,
    금속 반도체 전계 효과 트랜지스터(MESFET)를 형성하는 단계를 포함하는 고전력 트랜지스터의 단위 셀 제조방법.
  31. 제 30 항에 있어서,
    상기 MESFET을 형성하는 단계는,
    실리콘 탄화물(SiC) MESFET, 갈륨비소(GaAs) MESFET 또는 질화갈륨(GaN) HEMT을 형성하는 단계를 포함하는 고전력 트랜지스터의 단위 셀 제조방법.
  32. 고전력 트랜지스터의 단위 셀 제조방법으로서,
    소오스 영역, 드레인 영역 및 상기 소오스 영역과 상기 드레인 영역 사이에 위치하는 게이트 콘택을 포함하는 트랜지스터를 형성하는 단계; 및
    각각 상기 소오스 영역 및 드레인 영역 상에, 소오스 콘택 및 드레인 콘택을 각각 한정하는 제1 오믹 콘택 및 제2 오믹 콘택을 형성하는 단계
    를 포함하고,
    제1 에피택셜층의 표면의 일부분이 상기 소오스 콘택의 하측에 위치하지 않도록, 상기 소오스 콘택이 적어도 제1 부분 및 제2 부분으로 분리되거나, 또는
    상기 1 에피택셜층의 표면의 일부분이 상기 드레인 콘택의 하측에 위치하지 않도록, 상기 드레인 콘택이 적어도 제1 부분 및 제2 부분으로 분리되는 고전력 트랜지스터의 단위 셀 제조방법.
  33. 제 32 항에 있어서,
    상기 소오스 영역의 표면의 일부분이 상기 소오스 콘택의 하측에 위치하지 않도록, 상기 소오스 콘택은 적어도 제1 부분 및 제2 부분으로 분리되거나, 또는
    상기 드레인 영역의 표면의 일부분이 상기 드레인 콘택의 하측에 위치하지 않도록, 상기 드레인 콘택은 적어도 제1 부분 및 제2 부분으로 분리되는 고전력 트랜지스터의 단위 셀 제조방법.
  34. 제 32 항에 있어서,
    상기 소오스 콘택은 분리되고,
    상기 소오스 콘택 및 상기 드레인 콘택은 제1 폭 및 제2 폭을 각각 가지고,
    상기 제1 폭은 상기 제1 폭과 상기 제2 폭의 평균에 비하여 작고, 또한
    상기 제2 폭은 상기 제1 폭과 상기 제2 폭의 평균에 비하여 큰 고전력 트랜지스터의 단위 셀 제조방법.
  35. 제 32 항에 있어서,
    상기 소오스 콘택은 분리되고,
    상기 소오스 콘택 및 상기 드레인 콘택은 제1 폭 및 제2 폭을 각각 가지고,
    상기 제1 폭은 상기 제1 폭과 상기 제2 폭의 평균에 비하여 크고, 또한
    상기 제2 폭은 상기 제1 폭과 상기 제2 폭의 평균에 비하여 작은 고전력 트랜지스터의 단위 셀 제조방법.
  36. 제 32 항에 있어서,
    상기 소오스 콘택은 분리되고,
    상기 소오스 콘택 및 상기 드레인 콘택은 제1 폭 및 제2 폭을 각각 가지고, 또한
    상기 제1 폭 및 상기 제2 폭은 동일한 고전력 트랜지스터의 단위 셀 제조방법.
  37. 제 32 항에 있어서,
    상기 드레인 콘택은 분리되고,
    상기 소오스 콘택 및 상기 드레인 콘택은 제1 폭 및 제2 폭을 각각 가지고,
    상기 제1 폭은 상기 제1 폭과 상기 제2 폭의 평균에 비하여 작고, 또한
    상기 제2 폭은 상기 제1 폭과 상기 제2 폭의 평균에 비하여 큰 고전력 트랜지스터의 단위 셀 제조방법.
  38. 제 32 항에 있어서,
    상기 드레인 콘택은 분리되고,
    상기 소오스 콘택 및 상기 드레인 콘택은 제1 폭 및 제2 폭을 각각 가지고,
    상기 제1 폭은 상기 제1 폭과 상기 제2 폭의 평균에 비하여 크고, 또한
    상기 제2 폭은 상기 제1 폭과 상기 제2 폭의 평균에 비하여 작은 고전력 트랜지스터의 단위 셀 제조방법.
  39. 제 32 항에 있어서,
    상기 드레인 콘택은 분리되고,
    상기 소오스 콘택 및 상기 드레인 콘택은 제1 폭 및 제2 폭을 각각 가지고, 또한
    상기 제1 폭 및 상기 제2 폭은 동일한 고전력 트랜지스터의 단위 셀 제조방법.
  40. 제 32 항에 있어서,
    상기 트랜지스터를 형성하는 단계는,
    금속 반도체 전계 효과 트랜지스터(MESFET)를 형성하는 단계를 포함하는 고전력 트랜지스터의 단위 셀 제조방법.
  41. 제 40 항에 있어서,
    상기 MESFET을 형성하는 단계는,
    실리콘 탄화물(SiC) MESFET, 갈륨비소(GaAs) MESFET 또는 질화갈륨(GaN) HEMT을 형성하는 단계를 포함하는 고전력 트랜지스터의 단위 셀 제조방법.
  42. 고전력 트랜지스터의 제조방법으로서,
    소오스 영역 및 드레인 영역을 각각 포함하는 복수의 단위 셀을 형성하는 단계;
    상기 단위 셀들의 복수의 게이트 전극을 형성하는 단계 - 상기 복수의 게이트 전극의 게이트 전극들은 상기 단위 셀들의 상기 소오스 영역과 상기 드레인 영역 사이에 위치함 - ;
    상기 단위 셀들의 상기 소오스 영역들 상에 복수의 소오스 전극을 형성하는 단계; 및
    상기 단위 셀들의 상기 드레인 영역들 상에 복수의 드레인 전극을 형성하는 단계
    를 포함하고,
    상기 복수의 소오스 전극 및 상기 복수의 드레인 전극은 제1 폭 및 제2 폭을 각각 가지고,
    상기 제1 폭은 상기 제1 폭과 상기 제2 폭의 평균 폭에 비하여 작고, 또한
    상기 제2 폭은 상기 제1 폭과 상기 제2 폭의 평균 폭에 비하여 크고,
    제1 에피택셜층의 표면의 일부분이 상기 복수의 소오스 전극 또는 상기 소오스 영역들의 하측에 위치하지 않도록, 상기 복수의 소오스 전극 및 상기 소오스 영역들이 제1 부분 및 제2 부분으로 분리되거나, 또는
    상기 제1 에피택셜층의 표면의 일부분이 상기 복수의 드레인 전극 또는 상기 드레인 영역들의 하측에 위치하지 않도록, 상기 복수의 드레인 전극 및 상기 드레인 영역들이 제1 부분 및 제2 부분으로 분리되는 고전력 트랜지스터의 제조방법.
  43. 고전력 트랜지스터의 제조방법으로서,
    소오스 영역 및 드레인 영역을 각각 포함하는 복수의 단위 셀을 형성하는 단계;
    상기 단위 셀들의 복수의 게이트 전극을 형성하는 단계 - 상기 복수의 게이트 전극의 게이트 전극들은 상기 단위 셀들의 상기 소오스 영역과 상기 드레인 영역 사이에 위치함 - ;
    상기 단위 셀들의 상기 소오스 영역들 상에 복수의 소오스 전극을 형성하는 단계; 및
    상기 단위 셀들의 상기 드레인 영역들 상에 복수의 드레인 전극을 형성하는 단계
    를 포함하고,
    제1 에피택셜층의 표면의 일부분이 상기 소오스 전극들의 하측에 위치하지 않도록, 상기 복수의 소오스 전극은 적어도 제1 부분 및 제2 부분으로 분리되거나, 또는
    상기 제1 에피택셜층의 표면의 일부분이 상기 드레인 전극들의 하측에 위치하지 않도록, 상기 복수의 드레인 전극은 적어도 제1 부분 및 제2 부분으로 분리되는 고전력 트랜지스터의 제조방법.
  44. 삭제
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