KR101161595B1 - 자기 센서 회로 - Google Patents
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Abstract
홀 소자와, 홀 소자를 관통하는 자속에 따른 홀 전압과 임계값 전압을 비교하는 콤퍼레이터 회로와, 콤퍼레이터 회로의 출력 신호로부터 자기 센서 회로의 출력 논리를 결정하는 출력 논리 결정 회로와, 출력 논리 결정 회로가 출력하는 데이터 신호에 의해 임계값 전압을 결정하는 임계값 전압 제어 회로와, 임계값 전압 제어 회로가 출력하는 데이터 신호에 의해 콤퍼레이터 회로의 임계값 전압을 출력하는 임계값 전압 출력 회로를 구비한 자기 센서 회로로서, 회로 규모가 작아, 소비 전류의 증가나 비용 상승을 억제한 자기 센서 회로를 제공할 수 있다.
자기 센서 회로
Description
기술분야
본 발명은 자기를 검지하는 자기 센서 회로에 관한 것이다.
배경기술
휴대 통신 기기 등의 소형화에 수반하여, 접철 기구를 갖는 기기가 증가하고 있다. 접철 기구의 상태를 검출하는 방법에 자석과 자기 센서 회로를 사용한 것이 있다. 자기 센서 회로는, 실리콘 기판을 사용한 반도체 IC 상에, 자기 검출 소자와 신호 처리 회로를 일체로 구성하는 경우, 자기 검출 소자로서 홀 소자가 일반적으로 사용된다. 도 5 는 홀 소자를 사용한 자기 센서 회로도이다 (특허 문헌 1 참조).
도 5 의 자기 센서 회로는, 홀 소자 (1) 를 관통하는 순방향의 자속과 단조 증가의 관계에 있는 홀 전압이 입력되는 히스테리시스 기능을 구비한 콤퍼레이터 회로 (7) 와, 홀 소자 (1) 를 관통하는 역방향의 자속과 단조 증가의 관계에 있는 홀 전압이 입력되는 히스테리시스 기능을 구비한 콤퍼레이터 회로 (8) 를 구비하여 각 출력의 논리합을 취하는 구성으로 한 것이다. 따라서, 자석의 자기 극성에 관계없이, 자석이 근접한 위치에 있는지 여부를 검지할 수 있다.
도 5 의 자기 센서 회로의 홀 소자를 관통하는 자속과 출력 신호의 관계는 도 6 에 나타내는 바와 같이 된다.
[특허 문헌 1] : 일본 공개특허공보 2005-260629호
발명의 개시
발명이 해결하고자 하는 과제
그러나, 종래의 자기 센서 회로에서는, 콤퍼레이터 회로보다 복잡한 구성의 히스테리시스 기능을 구비한 콤퍼레이터 회로를 2 개나 사용하고 있기 때문에, 회로 규모가 커져, 소비 전류의 증가나 비용 상승의 요인이 되었다.
본 발명은, 상기와 같은 과제를 해결하기 위해 고안된 것으로서, 간편한 회로를 사용하여, 소비 전류의 증가나 비용 상승을 억제한 자기 센서 회로를 실현시키는 것이다.
과제를 해결하기 위한 수단
본 발명의 자기 센서 회로는, 홀 소자와, 홀 소자를 관통하는 자속에 따른 홀 전압과 임계값 전압을 비교하는 콤퍼레이터 회로와, 콤퍼레이터 회로의 출력 신호로부터 자기 센서 회로의 출력 논리를 결정하는 출력 논리 결정 회로와, 출력 논리 결정 회로가 출력하는 데이터 신호에 의해 임계값 전압을 결정하는 임계값 전압 제어 회로와, 임계값 전압 제어 회로가 출력하는 데이터 신호에 의해 콤퍼레이터 회로의 임계값 전압을 출력하는 임계값 전압 출력 회로를 구비한 자기 센서 회로로 하였다.
발명의 효과
본 발명의 자기 센서 회로에 의하면, 복잡한 구성의 히스테리시스 기능을 구비한 콤퍼레이터 회로를 2 개나 사용하지 않고, 단 1 개의 콤퍼레이터 회로를 사용 한 자기 센서 회로를 구성할 수 있게 되어, 소비 전류의 증가나 비용 상승을 억제한 자기 센서 회로를 제공할 수 있다.
도면의 간단한 설명
도 1 은 본 발명의 실시형태에 있어서의 자기 센서 회로의 블록도이다.
도 2 는 본 발명의 실시형태에 있어서의 자기 센서 회로의 회로도이다.
도 3 은 본 발명의 실시형태에 있어서의 자기 센서 회로의 클록 신호의 설명도이다.
도 4 는 본 발명의 실시형태에 있어서의 자기 센서 회로의 임계값 전압 제어 회로에 있어서의 동작 설명도이다.
도 5 는 종래의 자기 센서 회로의 블록도이다.
도 6 은 자기 센서 회로의 홀 소자를 관통하는 자속과 출력 신호의 관계의 설명도이다.
발명을 실시하기 위한 최선의 형태
(실시형태)
도 1 은 본 실시형태의 자기 센서 회로의 회로도이다.
본 실시형태의 자기 센서 회로는, 콤퍼레이터 회로 (11) 와, 출력 논리 결정 회로 (12) 와, 임계값 전압 제어 회로 (13) 와, 임계값 전압 출력 회로 (14) 를 구비하고 있다.
입력 단자 (IN) 에는, 도시하지 않은 홀 소자 및 증폭 회로로부터, 홀 소자를 관통하는 자속에 따른 홀 전압이 부여된다. 편의상, 본 실시형태에서는, 홀 소자를 관통하는 순방향 (N 극) 자속이 크면, 이 홀 전압도 커지는 것으로 하고 있다. 이 홀 전압은, 홀 소자를 관통하는 자속이 제로인 경우에 소정의 값이 되도록 설정되어 있다. 즉, 홀 전압을 증폭시키는 도시하지 않은 증폭 회로의 출력 동작점이, 홀 소자를 관통하는 자속이 제로인 경우에 소정의 값이 되도록 설정되어 있다. 편의상, 본 실시형태에서는, 소정의 값이 전원 전압 (Vdd) 의 절반의 값, 즉 Vdd/2 가 되도록 설정되어 있는 것으로 하고 있다.
콤퍼레이터 회로 (11) 는, 입력 단자 (IN) 의 전압과 임계값 전압 출력 회로 (14) 가 출력하는 전압을 비교 동작한다. 출력 논리 결정 회로 (12) 는, 콤퍼레이터 회로 (11) 의 출력 신호와 클록 신호 (CLK1, CLK2, CLK3) 에 의해, 자기 센서 회로의 출력 신호를 자기 센서 회로의 출력 단자 (OUT) 에 출력한다. 또한, 출력 논리 결정 회로 (12) 는, 임계값 전압 출력 회로 (14) 의 임계값 전압을 결정하기 위한 기초가 되는 데이터 신호를 출력한다. 임계값 전압 제어 회로 (13) 는, 출력 논리 결정 회로 (12) 가 출력하는 데이터 신호와 클록 신호 (CLK4) 에 의해, 임계값 전압 출력 회로 (14) 가 출력하는 임계값 전압을 결정하는 제어 신호를 출력한다. 임계값 전압 출력 회로 (14) 는, 임계값 전압 제어 회로 (13) 의 제어 신호와 클록 신호 (CLK1, CLK2) 에 의해 콤퍼레이터 회로 (11) 에 적당한 임계값 전압을 출력한다.
도 3 은 클록 신호 (CLK1, CLK2, CLK3, CLK4) 의 타이밍을 나타내는 파형도이다. 클록 신호 (CLK1, CLK2, CLK3, CLK4) 는, 순차적으로 서로 다른 것과 중첩되지 않는 펄스가 반복되는 것으로 하고 있다. 클록 신호 (CLK1) 가 H 인 기간을 제 1 기간, 클록 신호 (CLK2) 가 H 인 기간을 제 2 기간, 클록 신호 (CLK3) 가 H 인 기간을 제 3 기간, 클록 신호 (CLK4) 가 H 인 기간을 제 4 기간으로 한다.
제 1 기간에 있어서, 임계값 전압 출력 회로 (14) 는, Vdd/2 보다 높은, 순방향 (N 극) 자속에 대한 제 1 임계값 전압을 출력하고, 출력 논리 결정 회로 (12) 는, 콤퍼레이터 회로 (11) 의 출력 논리를 래치 동작한다.
제 2 기간에 있어서, 임계값 전압 출력 회로 (14) 는, Vdd/2 보다 낮은, 역방향 (S 극) 자속에 대한 제 2 임계값 전압을 출력하고, 출력 논리 결정 회로 (12) 는, 콤퍼레이터 회로 (11) 의 출력 논리를 래치 동작한다.
제 3 기간에 있어서, 출력 논리 결정 회로 (12) 는, 제 1 기간에 래치 동작한 콤퍼레이터 회로 (11) 의 출력 논리와, 제 2 기간에 래치 동작한 콤퍼레이터 회로 (11) 의 출력 논리로부터 자기 센서 회로로서의 출력 논리를 결정하고, 이것을 자기 센서 회로의 출력 단자 (OUT) 에 출력한다. 예를 들어, 순방향 (N 극) 또는 역방향 (S 극) 의 자속이 강하면 H 를, 약한 경우에는 L 을 출력한다.
제 4 기간에 있어서, 임계값 전압 제어 회로 (13) 는, 출력 논리 결정 회로 (12) 가 출력하는 데이터 신호로부터, 다음의 제 1 기간에 있어서의 제 1 임계값 전압과, 다음의 제 2 기간에 있어서의 제 2 임계값 전압을 결정하는 제어 신호를 임계값 전압 출력 회로 (14) 에 출력한다.
출력 논리 결정 회로 (12) 와, 임계값 전압 제어 회로 (13) 와, 임계값 전압 출력 회로 (14) 는, 예를 들어, 도 2 에 나타내는 회로에 의해 실현된다.
출력 논리 결정 회로 (12) 는, 제 1 기간에 콤퍼레이터 회로 (11) 의 출력 논리를 래치 동작하는 기억 회로 (21), 제 2 기간에 콤퍼레이터 회로 (11) 의 출력 논리를 래치 동작하는 기억 회로 (22), 인버터 회로 (23), 제 1 기간에 래치 동작된 콤퍼레이터 회로 (11) 의 출력 논리와, 제 2 기간에 래치 동작된 콤퍼레이터 회로 (11) 의 출력 논리로부터 자속 자기 센서 회로로서의 출력 논리를 결정하는 인버터 회로 (23) 와 OR 회로 (24), OR 회로 (24) 의 출력을 래치 동작하고 자기 센서 회로로서의 출력 논리를 결정하는 기억 회로 (25) 에 의해 구성되어 있다.
임계값 전압 제어 회로 (13) 는, 출력 논리 결정 회로 (12) 가 출력하는 데이터 신호로부터, 다음의 제 1 기간에 있어서의 제 1 임계값 전압과, 다음의 제 2 기간에 있어서의 제 2 임계값 전압을 결정하기 위한 데이터 신호를 생성하는 논리 회로 (31), 상기 데이터 신호를 래치 동작하는 기억 회로 (32), 기억 회로 (33), 기억 회로 (34), 기억 회로 (35) 에 의해 구성되어 있다.
임계값 전압 출력 회로 (14) 는, 임계값 전압 제어 회로 (13) 가 출력하는 제어 신호에 의해 온/오프 제어 (예를 들어, 제어 신호가 H 일 때에 온) 되는 스위치 (42, 43, 45 및 46) 와, 클록 신호 (CLK1) 에 의해 온/오프 제어되는 스위치 (41) 와, 클록 신호 (CLK2) 에 의해 온/오프 제어되는 스위치 (44) 와, 이들 스위치에 의해 선택되는, Vthno 인 전압값의 전압원 (47), Vthnr 인 전압값의 전압원 (48), Vthso 인 전압값의 전압원 (49), Vthsr 인 전압값의 전압원 (50) 에 의해 구성되어 있다.
상기 서술한 바와 같은 자기 센서 회로는, 이하와 같이 동작하여 홀 소자를 관통하는 자속을 검출하여 검출 신호를 출력하는 기능을 갖는다.
강한 순방향 (N 극) 자속이 홀 소자를 관통할 때에는, Vdd/2 보다 매우 높은 전압이 단자 (IN) 에 입력된다. 콤퍼레이터 회로 (11) 는, 제 1 기간과 제 2 기간 모두 H 레벨을 출력한다. 기억 회로 (21) 는, 제 1 기간에 H 레벨을 래치 동작하여 출력한다. 기억 회로 (22) 는, 제 2 기간에 H 레벨을 래치 동작하여 출력한다. OR 회로 (24) 의 출력은 H 레벨이 되기 때문에, 기억 회로 (25) 는, 제 3 기간에 H 레벨을 래치 동작하여 출력한다. 즉, 강한 순방향 (N 극) 자속이 홀 소자를 관통하는 경우에는, 자기 센서 회로는 H 레벨을 출력한다.
강한 역방향 (S 극) 자속이 홀 소자를 관통할 때에는, Vdd/2 보다 매우 낮은 전압이 단자 (IN) 에 입력된다. 콤퍼레이터 회로 (11) 는, 제 1 기간과 제 2 기간 모두 L 레벨을 출력한다. 기억 회로 (21) 는, 제 1 기간에 L 레벨을 래치 동작하여 출력한다. 기억 회로 (22) 는, 제 2 기간에 L 레벨을 래치 동작하여 출력한다. OR 회로 (24) 의 출력은 H 레벨이 되기 때문에, 기억 회로 (25) 는 제 3 기간에 H 레벨을 래치 동작하여 출력한다. 즉, 강한 역방향 (S 극) 자속이 홀 소자를 관통하는 경우에는, 자기 센서 회로는 H 레벨을 출력한다.
홀 소자를 관통하는 자속이 약하여 제로 (또는 제로에 가까울) 일 때에는, Vdd/2 (또는 Vdd/2 에 가까운) 전압이 단자 (IN) 에 입력된다. 콤퍼레이터 회로 (11) 는, 제 1 기간에 L 레벨을 출력하고, 제 2 기간에 H 레벨을 출력한다. 기억 회로 (21) 는, 제 1 기간에 L 레벨을 래치 동작하여 출력한다. 기억 회로 (22) 는, 제 2 기간에 H 레벨을 래치 동작하여 출력한다. OR 회로 (24) 의 출력은 L 레벨이 되기 때문에, 기억 회로 (25) 는 제 3 기간에 L 레벨을 래치 동작하 여 출력한다. 즉, 홀 소자를 관통하는 자속이 제로인 경우에는, 자기 센서 회로는 L 레벨을 출력한다.
다음으로, 자기 센서 회로가, 도 6 에 나타내는 바와 같은 히스테리시스 특성을 갖기 위해 필요한 조건에 대하여 설명한다. 필요한 조건이란, 하기 (1) ~ (3) 의 세 가지 조건이다.
(1) 강한 순방향 (N 극) 자속이 홀 소자 (1) 를 관통하여, 자기 센서 회로의 출력 단자 (OUT) 에 H 레벨이 출력되었을 때에는, 다음의 제 1 기간 및 다음의 제 2 기간에 있어서, 임계값 전압 출력 회로 (14) 가 콤퍼레이터 회로 (11) 에 대하여 출력하는 임계값 전압은, 각각 순방향 (N 극) 자속 (BrpN) 및 역방향 (S 극) 자속 (BopS) 의 크기에 대응하는 임계값, 즉, Vthnr 및 Vthso 일 것.
(2) 강한 순방향 (S 극) 자속이 홀 소자 (1) 를 관통하여, 자기 센서 회로의 출력 단자 (OUT) 에 H 레벨이 출력되었을 때에는, 다음의 제 1 기간 및 다음의 제 2 기간에 있어서, 임계값 전압 출력 회로 (14) 가 콤퍼레이터 회로 (11) 에 대하여 출력하는 임계값 전압은, 각각 순방향 (N 극) 자속 (BopN) 및 역방향 (S 극) 자속 (BrpS) 의 크기에 대응하는 임계값, 즉, Vthno 및 Vthsr 일 것.
(3) 약한 자속이 홀 소자 (1) 를 관통하여, 자기 센서 회로의 출력 단자 (OUT) 에 L 레벨이 출력되었을 때에는, 다음의 제 1 기간 및 다음의 제 2 기간에 있어서, 임계값 전압 출력 회로 (14) 가 콤퍼레이터 회로 (11) 에 대하여 출력하는 임계값 전압은, 각각 순방향 (N 극) 자속 (BopN) 및 역방향 (S 극) 자속 (BopS) 의 크기에 대응하는 임계값, 즉, Vthno 및 Vthso 일 것.
이상의 세 가지 조건을 만족하기 위해, 도 2 의 회로에서 논리 회로 (31) 가 달성해야 하는 진리값 표를 도 4 에 나타낸다. 논리 회로 (31) 는, 기억 회로 (21) 의 출력 신호 (x1) 와 기억 회로 (25) 의 출력 신호 (x2) 를 데이터 신호로서 입력하고, 도 4 의 진리값표에 따라, 콤퍼레이터 회로 (11) 의 임계값 전압을 결정하는 데이터 신호 (y1, y2, y3 및 y4) 를 출력한다.
즉, 임계값 전압 제어 회로 (13) 는, 출력 논리 결정 회로 (12) 가 출력하는 데이터 신호 (x1, x2) 를 입력하고, 클록 신호 (CLK4) 에 의해 임계값 전압 출력 회로 (14) 에 데이터 신호 (y1, y2, y3 및 y4) 를 출력한다. 임계값 전압 출력 회로 (14) 는, 데이터 신호 (y1, y2, y3 및 y4) 에 따라 스위치 (42, 43, 44 및 45) 를 적당히 온/오프 동작하여, 콤퍼레이터 회로 (11) 의 임계값 전압을 결정한다. 이상과 같이 자기 센서 회로가 동작함으로써, 도 6 에 나타내는 바와 같은 히스테리시스 특성을 가질 수 있게 된다.
여기에서, 도 2 의 자기 센서 회로의 회로도 및 도 4 의 논리 회로 (31) 의 진리값표는 일례이며, 본 발명의 자기 센서 회로는, 이 회로 및 진리값표에 한정되지 않는다. 예를 들어, 기억 회로 (21, 22, 25, 32, 33, 34 및 35) 는, 스위치와 용량에 의해 구성되는 일반적인 샘플 홀드 회로로 대용해도 된다. 또, 예를 들어, 출력 논리 결정 회로 (12) 가 출력하는 데이터 신호를, 도 2 에서 나타내는 데이터 신호와는 상이한 데이터 신호를 적용한 경우에 있어서는, 그 경우에 대응한 진리값표를 논리 회로 (31) 에 대하여 설정하고, 이것에 따르면 된다.
또, 본 실시형태에서는, 콤퍼레이터 회로 (11) 는, 제 1 기간에서 순방향 (N 극) 자속, 제 2 기간에서 역방향 (S 극) 자속에 대한 비교 동작을 하는 것으로 하고 있는데, 이 반대 동작, 즉, 제 1 기간에서 역방향 (S 극) 자속, 제 2 기간에서 순방향 (N 극) 자속에 대한 비교 동작을 하게 하고 싶은 경우에는, 출력 논리 결정 회로 (12) 등의 구성을 적당히 부여하면, 본 실시형태와 동일한 효과가 얻어진다는 것은 명백하다.
또, 본 실시형태에서는, 입력 단자 (IN) 에 부여되는 이 홀 전압은, 홀 소자를 관통하는 순방향 (N 극) 자속이 클수록 커지는 것으로 하고 있는데, 홀 소자를 관통하는 역방향 (S 극) 자속이 클수록 커지는 것으로 한 경우에는, 출력 논리 결정 회로 (12) 등의 구성을 적당히 부여하면, 본 실시형태와 동일한 효과가 얻어진다는 것은 명백하다. 또한, 본 실시형태에 있어서의 각종 클록 신호는, 자기 센서 회로와 동일한 디바이스에서 생성되는 것으로 해도 되고, 자기 센서 회로 외부 디바이스에서 생성되는 것으로 해도 되며, 그 생성에 대해서는 한정되지 않는다.
또, 본 실시형태에 있어서의 각종 전압원은, 예를 들어 전원 전압을 복수의 저항에 의해 분압함으로써 부여되는 것으로 해도 되고, 그 밖의 방법에 의해 생성되는 것으로 해도 되며, 그 생성에 대해서는 한정되지 않는다.
상기 서술한 바와 같이, 본 발명의 자기 센서 회로에 의하면, 복잡한 구성의 히스테리시스 기능을 구비한 콤퍼레이터 회로를 사용하지 않고, 논리 회로와 스위치를 사용하여 자기 센서 회로를 실현시킬 수 있다. 따라서, 종래의 자기 센서 회로보다 회로 규모를 작게 할 수 있게 되고, 또한 소비 전류의 증대나 비용 상승 이라고 하는 문제를 해소할 수 있다.
산업상이용가능성
홀 소자를 사용한 자기 센서 회로도로서, 접철 기구의 상태를 검출하는 데에 이용할 수 있기 때문에, 접철 기구를 갖는 휴대전화 등의 휴대 통신 기기의 용도에 적용할 수 있다.
Claims (9)
- 자기를 검지하는 자기 센서 회로로서,홀 소자와,상기 홀 소자를 관통하는 자속에 따른 홀 전압과 임계값 전압을 비교하는 콤퍼레이터 회로와,상기 콤퍼레이터 회로의 출력 신호로부터 상기 자기 센서 회로의 출력 논리를 결정하는 출력 논리 결정 회로와,상기 출력 논리 결정 회로가 출력하는 신호에 의해 상기 임계값 전압을 결정하는 임계값 전압 제어 회로와,상기 임계값 전압 제어 회로가 출력하는 신호에 의해 상기 콤퍼레이터 회로에 임계값 전압을 전환하여 출력하는 임계값 전압 출력 회로를 구비하고,상기 임계값 전압 출력 회로는, 클록 신호에 의해 상기 임계값 전압을 전환하고,상기 출력 논리 결정 회로는, 상기 클록 신호에 동기하여 상기 콤퍼레이터 회로의 출력에 의해 자기의 강약을 판정함으로써 히스테리시스를 갖고,제 1 클록 신호에 의해 제 1 방향의 자기의 강약 판정 결과를 기억하는 제 1 기억 회로와,제 2 클록 신호에 의해 제 2 방향의 자기의 강약 판정 결과를 기억하는 제 2 기억 회로와,제 3 클록 신호에 의해 상기 제 1 기억 회로 및 상기 제 2 기억 회로에 기억된, 상기 제 1 방향의 자기의 강약 판정 결과 및 상기 제 2 방향의 자기의 강약 판정 결과로부터 결정된 상기 자기 센서 회로의 출력 논리를 기억하는 제 3 기억 회로를 구비하는 것을 특징으로 하는 자기 센서 회로.
- 삭제
- 삭제
- 제 1 항에 있어서,상기 출력 논리 결정 회로는,상기 제 1 기억 회로 또는 상기 제 2 기억 회로의 신호와, 상기 제 3 기억 회로의 신호를 상기 임계값 전압 제어 회로에 출력하는, 자기 센서 회로.
- 제 4 항에 있어서,상기 임계값 전압 제어 회로는,상기 제 1 기억 회로 또는 상기 제 2 기억 회로의 신호와, 상기 제 3 기억 회로의 신호에 의해 상기 임계값 전압을 결정하고,제 4 클록 신호에 의해 상기 임계값 전압 출력 회로에 출력하는, 자기 센서 회로.
- 제 1 항에 있어서,상기 임계값 전압 출력 회로는,제 1 클록 신호에 의해 제 1 방향의 자기에 대한 임계값 전압을 상기 콤퍼레이터 회로에 출력하고,제 2 클록 신호에 의해 제 2 방향의 자기에 대한 임계값 전압을 상기 콤퍼레이터 회로에 출력하는, 자기 센서 회로.
- 제 1 항에 있어서,상기 홀 소자를 관통하는 자속에 따른 홀 전압은,상기 관통하는 자속이 제로일 때, 전원 전압의 절반과 동일한 전압인, 자기 센서 회로.
- 삭제
- 제 1 항에 있어서,상기 임계값 전압이 전원 전압을 복수의 저항에 의해 분압함으로써 생성되는, 자기 센서 회로.
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