KR101081591B1 - 가변 히스테리시스 홀 집적회로 - Google Patents

가변 히스테리시스 홀 집적회로 Download PDF

Info

Publication number
KR101081591B1
KR101081591B1 KR1020100017070A KR20100017070A KR101081591B1 KR 101081591 B1 KR101081591 B1 KR 101081591B1 KR 1020100017070 A KR1020100017070 A KR 1020100017070A KR 20100017070 A KR20100017070 A KR 20100017070A KR 101081591 B1 KR101081591 B1 KR 101081591B1
Authority
KR
South Korea
Prior art keywords
output
voltage
pulse
signal
magnetic flux
Prior art date
Application number
KR1020100017070A
Other languages
English (en)
Other versions
KR20110097297A (ko
Inventor
한동옥
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020100017070A priority Critical patent/KR101081591B1/ko
Priority to US12/835,461 priority patent/US8248066B2/en
Publication of KR20110097297A publication Critical patent/KR20110097297A/ko
Application granted granted Critical
Publication of KR101081591B1 publication Critical patent/KR101081591B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R33/00—Arrangements or instruments for measuring magnetic variables
    • G01R33/02—Measuring direction or magnitude of magnetic fields or magnetic flux
    • G01R33/06—Measuring direction or magnitude of magnetic fields or magnetic flux using galvano-magnetic devices
    • G01R33/07—Hall effect devices
    • G01R33/072—Constructional adaptation of the sensor to specific applications

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Measuring Magnetic Variables (AREA)
  • Hall/Mr Elements (AREA)
  • Electronic Switches (AREA)

Abstract

본 발명은 가변 히스테리시스 홀 집적회로에 관한 것이다. 본 발명의 일 실시 예에 따르면 홀센서로부터 입력된 자속의 세기에 따라 발생되는 두 전압차를 펄스로 변환하여 펄스 형태의 전압차펄스를 출력하는 자계-펄스 변환부, 전압차펄스와 상기 홀센서로부터 출력된 신호 중 어느 하나의 이용하여 홀센서에서 출력된 두 신호의 극성을 판단하는 극성 결정부, 전압차펄스를 설정값과 비교하여 하이 또는 로우의 신호를 출력하는 자속밀도 결정부 및 극성결정부와 자속밀도 결정부의 입력에 따라 히스테리시스 특성을 갖는 결과 신호를 출력하는 제1 플립플롭을 포함하는 가변 히스테리시스 홀 집적회로를 제공할 수 있다.

Description

가변 히스테리시스 홀 집적회로{HALL INTERGRATED CIRCUIT WITH ADJUSTABLE HYSTERESIS}
본 발명은 가변 히스테리시스를 갖는 홀 집적회로에 관한 것이다.
홀 효과는 전류가 흐르는 도체에 자기장이 인가되면 일정한 방향으로 로렌츠 힘이 발생하여 도체의 양단에 전압차가 발생하는 현상이다. 이러한 홀 효과를 이용한 홀 센서는 온도 또는 기타 환경의 영향을 많이 받는 단점이 있다.
이러한 단점을 보완하기 위하여 보완회로를 내장한 집적회로가 개발되고 있다. 최근 기술의 발달로 인하여 홀 센서에 보완회로를 내장한 홀 집적회로는 소형화되는 추세이며, 홀 집적회로는 자동차, 모바일 폰 뿐만 아니라, 노트북 가전제품 등 다양한 분야에서 사용되고 있다.
홀 집적회로는 각 응용분에 따라 다양한 형태로 제조되며, 특히 바이폴라 형태의 자속밀도 특성을 갖는 홀 집적회로가 많이 사용되고 있다.
종래 홀 집적회로는 홀 소자에서 감지한 신호를 증폭기로 증폭한 후, 아날로그 슈미트 트리거 회로를 사용하여 바이폴라 특성을 구현한다. 그러나 아날로그 회로는 제작환경이나 공정변화에 영향을 많이 받아 신뢰성이 떨어지는 단점이 있다. 최근에는 디지털 기판으로 구현된 홀 집적회로가 개발되고 있으나, 단순히 온/오프 형태의 출력만을 생성하고 있어 바이폴라 특성을 구현하지 못하고 있는 실정이다.
본 발명의 일 실시 예에 따르면 디지털 기반의 히스테리시스 자기 특성을 갖는 가변 히스테리시스 홀 집적회로를 제공하는 데 있다.
본 발명의 일 측면에 따르면, 홀센서로부터 입력된 자속의 세기에 따라 발생되는 두 전압차를 펄스로 변환하여 펄스 형태의 전압차펄스를 출력하는 자계-펄스 변환부; 상기 전압차펄스와 상기 홀센서로부터 출력된 신호 중 어느 하나의 이용하여 상기 홀센서에서 출력된 두 신호의 극성을 판단하는 극성 결정부; 상기 전압차펄스를 설정값과 비교하여 하이 또는 로우의 신호를 출력하는 자속밀도 결정부; 및 상기 극성결정부와 상기 자속밀도 결정부의 입력에 따라 히스테리시스 특성을 갖는 결과 신호를 출력하는 제1 플립플롭을 포함하는 가변 히스테리시스 홀 집적회로를 제공할 수 있다.
본 발명의 가변 히스테리시스 홀 집적회로는 상기 자계-펄스 변환부, 상기 극성 결정부 및 상기 자속밀도 결정부 중 적어도 어느 하나에 공급되는 클럭 신호를 생성하는 클럭 발생부를 더 포함할 수 있다.
상기 자계-펄스 변환부는 상기 클럭신호와 상기 홀센서에서 출력된 제1 신호를 통해 제1 커패시터에 충전된 전압 신호를 출력하는 제1 전압출력부; 상기 클럭신호와 상기 홀센서에서 출력된 제2 신호를 통해 제2 커패시터에 충전된 전압 신호를 출력하는 제2 전압출력부; 및 상기 제1 전압출력부와 상기 제2 전압출력부로부터 입력되는 전압 신호들을 배타적 논리 조합을 통해 출력하는 XOR 게이트부를 더 포함할 수 있다.
상기 XOR 게이트부는 상기 제1 전압출력부에 출력되는 전압과 상기 제2 전압출력부에서 출력되는 전압의 입력 시간차만큼 펄스신호를 출력할 수 있다.
상기 극성결정부는 상기 제1 전압출력부에서 출력된 전압과 상기 전압차펄스를 AND 연산하는 AND 게이트; 및 상기 AND 게이트에서 출력된 신호와 상기 클럭신호가 반전된 클럭바신호가 입력되어 극성정보를 갖는 펄스를 출력하는 제2 플립플롭을 더 포함할 수 있다.
상기 자속밀도 결정부는 상기 전압차펄스와 클럭신호가 입력되어 상기 전압차펄스의 펄스폭이내에서 상기 클럭신호의 클럭 수를 카운트 하는 카운터; 및 상기 카운트된 클럭수를 상기 설정값과 비교하여 하이 또는 로우를 출력하는 디지털 비교기를 더 포함할 수 있다.
상기 자속밀도 결정부는 상기 전압차펄스의 펄스폭이 상기 클럭신호의 펄스폭 보다 같거나 작을 경우, 상기 전압차펄스의 펄스폭을 늘려서 출력하는 딜레이부를 더 포함할 수 있다.
상기 설정값은 상한값의 제1 설정값 및 하한값의 제2 설정값을 가질 수 있다.
상기 설정값은 절대값이 동일하고 극성이 서로 반대의 값을 가질 수 있다.
상기 설정값은 절대값이 미리 설정된 범위 이내에서 선택된 값일 수 있다.
본 발명의 가변 히스테리시스 홀 집적회로는 상기 홀센서의 출력신호를 증폭하는 증폭부를 더 포함할 수 있다.
본 발명의 실시 예에 의하면, 디지털 회로로 가변 히스테리시스 홀 집적회로를 구현함으로써, 온도, 제작환경 및 공정(Resolution)변화 등의 환경에 영향을 받지 않는 히스테리시스 특성을 출력할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 가변 히스테리시스 홀 집적회로를 도시한 블록도.
도 2는 도 1에 도시된 자계 펄스 변환부의 일 실시 예를 도시한 회로도.
도 3은 도 2에 도시된 자계 펄스 변환부의 입출력 파형을 도시한 파형도.
도 4는 도 1에 도시된 극성 결정부의 일 실시 예를 도시한 회로도.
도 5는 도 4에 도시된 극성 결정부의 입출력 파형을 도시한 파형도.
도 6은 도 4에 도시된 SR 플립플롭의 진리표.
도 7은 도 1에 도시된 자속밀도 결정부의 일 실시 예를 도시한 블록도.
도 8은 도 7에 도시된 자속밀도 결정부의 입출력 파형을 도시한 파형도.
도 9는 도 1에 도시된 자속밀도 결정부의 다른 실시 예를 도시한 블록도.
도 10은 도 9에 도시된 자속밀도 결정부의 입출력 파형을 도시한 파형도.
도 11은 도 1에 도시된 D-플립플롭의 진리표를 도시한 도면.
도 12는 도 1에 도시된 가변 히스테리시스 홀 집적회로의 출력을 도시한 파형도.
도 13은 도 1에 도시된 가변 히스테리시스 홀 집적회로의 히스테리시스 곡선을 도시한 도면.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 이를 상세한 설명을 통해 상세히 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 본 명세서의 설명 과정에서 이용되는 숫자(예를 들어, 제1, 제2 등)는 하나의 구성요소를 다른 구성요소와 구분하기 위한 식별기호에 불과하다.
또한, 본 명세서에서, 일 구성요소가 다른 구성요소와 "연결된다" 거나 "접속된다" 등으로 언급된 때에는, 상기 일 구성요소가 상기 다른 구성요소와 직접 연결되거나 또는 직접 접속될 수도 있지만, 특별히 반대되는 기재가 존재하지 않는 이상, 중간에 또 다른 구성요소를 매개하여 연결되거나 또는 접속될 수도 있다고 이해되어야 할 것이다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 자속밀도 홀집적회로에 관하여 상세히 설명한다.
도 1은 본 발명의 일 실시 예에 따른 가변 히스테리시스 홀 집적회로를 도시한 블록도이다.
도 1을 참조하면, 본 발명의 일 실시 예에 따른 가변 히스테리시스 홀 집적회로는 레귤레이터(10), 전력스위치(20), 홀센서(50), 증폭부(60), 드라이버(30), 클럭 발생부(40), 자계-펄스 변환부(100), 극성 결정부(200), 자속밀도 결정부(300), 제1 플립플롭(400)을 포함할 수 있다.
구체적으로, 레귤레이터(10)는 입력되는 전압을 정류하여 일정한 전압을 공급한다. 레귤레이터(10)는 직류 정전압을 공급하기 위하여, 브릿지 회로, 커패시터 및 트랜지스터 조합의 회로를 사용할 수 있다.
레귤레이터(10)는 입력된 전압을 낮추거나 높일 수도 있다. 레귤레이터(10)는 부트스 업 회로 또는 부스트 다운 회로를 사용하여 전압을 높이거나 낮출 수 있다.
홀센서(50)는 자석의 자계에 따라 전압 또는 전류를 발생시킨다. 홀센서(50)는 위치 정보를 생성하기 위하여 자계의 변화량을 전압 또는 전류로 출력할 수 있다. 홀센서(50)는 위치에 상응하여 자속밀도의 변화량에 따라 전압 또는 전류의 출력량이 달라질 수 있다. 홀센서(50)는 자체에서 발생되는 옵셋을 제거할 수 있다.
전력스위치(20)는 홀센서(50)의 전력소모를 최소화 하기 위해 클럭 발생부(40)에서 발생되는 클럭에 따라 온/오프 제어될 수 있다.
증폭부(60)는 홀센서(50)로부터 입력되는 신호를 증폭할 수 있다. 증폭부(60)는 홀센서(50)에서 생성되는 신호의 크기가 작을 경우에 증폭부(60)의 이득에 따라 입력된 신호를 증폭하여 출력할 수 있다.
드라이버(30)는 전력스위치(20)를 제어할 수 있다. 드라이버(30)는 클럭 발생부(40)로부터 입력된 클럭 신호를 극성 결정부(200)에 제공할 수 있다.
클럭 발생부(40)는 내부 클럭을 생성하여 드라이버(30) 및 자속밀도 결정부(300)에 제공할 수 있다.
자계-펄스 변환부(100)는 증폭부(60)로부터 입력된 두 전압차를 이용하여 펄스 신호를 출력한다. 자계-펄스 변환부(100)는 다수의 트랜지스터와 커패시터 및 논리회로를 포함할 수 있다. 자계-펄스 변환부(100)는 예를 들면, 자계-펄스 변환부(100)는 입력되는 두 전압의 전압차가 클 경우에 큰 폭의 펄스 신호를 출력할 수 있고, 두 전압의 전압차가 작을 경우 작은 펄스 폭의 펄스 신호를 출력할 수 있다.
극성 결정부(200)는 자계-펄스 변환부(100)에서 출력되는 전압차펄스의 극성을 검출할 수 있다. 자계-펄스 변환부(100)는 전압차에 대한 정보만으로 펄스폭을 결정하므로 홀센서로부터 입력되는 두 신호(Va, Vb)의 극성을 판단할 수 없다. 따라서, 극성 결정부(200)는 자계-펄스 변환부(100)에서 입력된 신호와 드라이버(30)로부터 입력된 클럭 신호를 이용하여 홀센서(50)에서 입력된 두 신호(Va, Vb)의 극성을 결정하여 제1 플립플롭(400)에 출력할 수 있다.
자속밀도 결정부(300)는 자계-펄스 변환부(100)로부터 입력된 전압차펄스(Pout)와 클럭 발생부(40)로부터 입력된 클럭 신호(CLK)를 이용하여 펄스를 출력할 수 있다. 이때, 자속밀도 결정부(300)는 자기장의 세기에 따라 설정값 이상에서 하이(HIGH)를 출력하고, 설정값 이하에서는 로우(LOW)를 출력할 수 있다.
제1 플립플롭(400)은 극성 결정부(200)와 자속밀도 결정부(300)로부터 입력된 신호를 통해 히스테리시스 특성을 갖는 결과를 출력할 수 있다.
본 발명에서는 제1 플립플롭(400)으로 D-플립플롭을 사용한 것을 예를 들어 설명하기로 한다. 그러나, 제1 플립플롭(400) 대신 SR 플립플롭, T 플립플롭이 사용될 수 있다.
이하, 도 2 내지 도 13을 참조하여 본 발명의 실시 예에 따른 가변 히스테리시스 홀 집적회로에 대해 더 상세하게 설명하기로 한다.
도 2는 도 1에 도시된 자계 펄스 변환부의 일 실시 예를 도시한 회로도이고, 도 3은 도 1에 도시된 자계 펄스 변환부의 입출력 파형을 도시한 파형도이다.
도 2 및 도 3을 참조하면, 자계-펄스 변환부(100)는 제1 전압출력부(110), 제2 전압출력부(120) 및 XOR 게이트부(130)를 포함할 수 있다.
구체적으로, 제1 전압출력부(110)는 복수의 트랜지스터를 포함할 수 있다. 예를 들면, 제1 전압출력부(110)는 클럭바신호(
Figure 112010012378691-pat00002
)에 따라 온/오프와 이와 상반되게 동작되는 2개의 트랜지스터, 증폭부(60)로부터 입력된 제1 증폭신호(Va)에 따라 온/오프 되는 트랜지스터 및 충전된 전압을 출력하는 제1 커패시터(C1)를 구비할 수 있다. 이때, 제1 전압출력부(110)는 도 3에 도시된 바와 같이, 제1 출력전압이 하이(HIGH)가 되고 클럭신호(CLK)가 하이(HIGH)일 경우 커패시터값에 따라 소정의 시간이 경과한 이후에 제1 전압(Vc)을 출력한다.
제2 전압출력부(120)는 클럭바신호(
Figure 112010012378691-pat00003
Figure 112010012378691-pat00004
)에 따라 온/오프와 이와 상반되게 동작되는 2개의 트랜지스터, 증폭부(60)로부터 입력된 제2 증폭신호(Vb)에 따라 온/오프되는 트랜지스터 및 충전된 전압을 출력하는 제2 커패시터(C2)를 구비할 수 있다. 이때, 제2 전압출력부(120)는 도 3에 도시된 바와 같이, 제2 출력전압이 로우(LOW)가 되고 클럭신호(CLK)가 하이(HIGH)일 경우 커패시터값에 따라 소정의 시간이 경과한 이후에 제2 전압(Vd)을 출력한다.
XOR 게이트부(130)는 제1 전압(Vc)과 제2 전압(Vd)을 입력 받아 전압차펄스(Pout)를 출력할 수 있다. 이때, XOR 게이트부(130)는 도3에 도시된 바와 같이, 제1 전압이 하이(HIGH)이고, 제2 전압이 로우(LOW)인 구간에서 전압차펄스(Pout)를 출력한다. 이때, XOR 게이트부(130)에서 출력되는 전압차펄스(Pout)는 증폭부(60)에서 입력된 제1 전압(Vc)과 제2 전압(Vd)의 전압차가 전압차펄스(Pout)로 출력된다.
Figure 112010012378691-pat00005
Figure 112010012378691-pat00006

도 4는 도 1에 도시된 극성 결정부의 일 실시 예를 도시한 회로도이고, 도 5는 도 4에 도시된 극성 결정부의 입출력 파형을 도시한 파형도이고, 도 6은 도 4에 도시된 SR 플립플롭의 진리표이다.
도 4 내지 도 6을 참조하면, 극성 결정부(200)는 AND 게이트(210) 및 제2 플립플롭(220)을 포함할 수 있다.
AND 게이트(210)는 자계-펄스 변환부(100)로부터 제1 전압(Vc)과 전압차펄스(Pout)를 입력 받아 AND 연산을 수행하고 신호를 출력한다. AND 게이트(210)는 제1 전압(Vc)과 전압차펄스(Pout) 모두 하이(HIGH)의 경우에 펄스를 출력한다.
제2 플립플롭(220)은 SR 플립플롭이 사용될 수 있다. 제2 플립플롭(220)은 AND 게이트(210)의 출력과 클럭바신호(
Figure 112010012378691-pat00007
Figure 112010012378691-pat00008
)를 입력 받아 극성 정보를 출력할 수 있다. 제2 플립플롭(220)은 도 6에 도시된 진리표와 같이 극성 정보를 출력할 수 있다. 예를 들어, 제2 플립플롭(220)은 입력이 00일 경우에는 래치(latch)를 출력하고, 01일 경우 0 또는 로우(LOW)를 출력하며, 10일 경우 1 또는 하이(HIGH)을 출력한다. 11일 경우 출력이 없을 수 있다.
제2 플립플롭(220)은 AND 게이트(210)의 출력이 하이이고, 클럭바신호(
Figure 112010012378691-pat00009
Figure 112010012378691-pat00010
)가 로우일 경우 S극성 정보를 출력할 수 있다.
본 실시 예에서는 제2 플립플롭(220)으로 SR 플립플롭을 사용한 것을 예를 들어 설명하였으나, 이에 한정되지 않으며, SR 플립플롭과 동일한 기능을 하는 디지털 회로를 사용할 수 있다.
도 4의 구성부가 듀얼로 구비되어 N극의 극성정보를 알 수 있다. 또한, AND 게이트(210)의 전단에 제1 전압 또는 제2 전압을 선택적으로 입력되도록 하면 S극 및 N극 극성 정보를 알 수 있다.
도 7은 도 1에 도시된 자속밀도 결정부의 일 실시 예를 도시한 블록도이고, 도 8은 도 7에 도시된 자속밀도 결정부의 입출력 파형을 도시한 파형도이다.
도 7 및 도 8을 참조하면, 자속밀도 결정부(300)는 카운터(310) 및 비교기(320)를 포함할 수 있다.
구체적으로, 카운터(310)는 레퍼런스 클럭(Ref CLK)과 자계-펄스 변환부(100)로부터 전압차펄스(Pout)를 입력받아 전압차펄스(Pout)의 하이 구간 동안 레퍼런스 클럭(Ref CLK)을 카운팅할 수 있다.
비교기(320)는 컨트롤 단자(Control)에서 입력된 설정값과 카운터(310)에서 입력된 카운팅 신호를 비교하여 카운팅 신호가 설정값 이상인 경우 하이(HIGH)를 출력하고, 설정값 이하인 경우 로우(LOW)를 출력한다. 여기서, 컨트롤 단자(Control)에 입력되는 설정값은 사용자가 임의로 선택할 수 있다. 본 발명에서는 설정값을 통해 감지하고자 하는 자기장의 세기를 제어할 수 있다.
비교기(320)는 입출력을 디지털 신호로 출력되는 디지털 비교기를 사용할 수 있다.
자속밀도 결정부(300)는 입력되는 전압차펄스(Pout)의 크기가 작거나, 레퍼런스 클럭(Ref CLK)의 주파수가 높아 카운터(310)에서 카운팅 신호를 발생시키기 어려워질 경우 OR 게이트(350)와 딜레이부(360)를 포함하여 카운팅을 용이하게 할 수 있다.
도 9에 도시된 바와 같이, OR 게이트(350)는 딜레이부(360)에서 피드백 된 피드백 신호(Vf)와 전압차펄스(Pout)가 입력되어 신호를 출력한다. 딜레이부(360)는 OR 게이트(350)에서 입력되는 신호를 소정의 시간동안 지연시켜 출력한다.
도 10에 도시된 바와 같이, 딜레이부(360)는 전압차펄스(Pout)가 OR 게이트(350)를 통해 입력되면, 입력된 전압차펄스(Pout)를 소정의 시간 동안 딜레이시켜 피드백 신호(Vf)를 다시 OR 게이트(350)에 인가한다. OR 게이트(350)는 전압차펄스(Pout)와 피드백 신호(Vf)를 OR 연산하여 출력한다. OR 게이트(350)에서 출력된 신호는 다시 딜레이부(360)에 인가되어 반복적으로 신호를 피드백 시킬 수 있다. 이때, 딜레이부(360)에서 출력되는 전압차펄스(Pout)는 딜레이부(360)에 입력되는 레퍼런스 클럭 또는 레퍼런스 클럭에 비해 주파수가 낮은 다른 클럭 신호(CLK1)에 의해 결정될 수 있다. 도 10에 도시된 바와 같이, OR 게이트(350)에서 출력되는 전압차펄스(Pout)는 클럭(CLK)과 동기하여 결정될 수 있다.
자속밀도 결정부(300)의 설정값은 2개 이상의 설정값을 가질 수 있다. 예를 들면, 설정값은 상한값을 갖는 제1 설정값과 하한값을 갖는 제2 설정값을 가질 수 있다.
또한, 설정값은 도 5에 도시된 바와 같이, S극의 설정값과 N극의 설정값을 가질 수 있다. 이때, 2개의 설정값은 절대값이 같을 수 있다.
도 11은 도 1에 도시된 D-플립플롭의 진리표이고, 도 12는 도 1에 도시된 가변 히스테리시스 홀 집적회로의 출력을 도시한 파형도이다.
도 11 및 도 12에 도시된 바와 같이, D-플립플롭(400)은 극성 결정부(200)로부터의 입력과, 자속밀도 결정부(300)에서 입력된 클럭을 이용하여 0 또는 1을 출력할 수 있다. D-플립플롭(400)은 극성 결정부(200)로부터 입력이 하이(HIGH)이고, 자속밀도 결정부(300)에서 입력되는 클럭이 하이(HIGH)일 때, 하이(HIGH)를 출력하기 시작한다. 이때, D-플립플롭(400)은 극성 결정부(200)로부터 입력이 계속 하이(HIGH)를 유지하고 있을 경우 자속밀도 결정부(300)로부터 로우(LOW)가 입력되어도 출력 상태를 유지한다. D-플립플롭(400)은 자속밀도 결정부(300)의 출력이 0에서 1로 변경될 때, 출력이 하이(HIGH)에서 로우(LOW)로 변경될 수 있다.
도 13은 도 1에 도시된 가변 히스테리시스 홀 집적회로의 히스테리시스 곡선을 도시한 도면이다.
도 13과 같이, 본 발명의 일실시 예에 따른 가변 히스테리시스 홀 집적회로는 제1 설정값(BQP)의 자속 밀도를 넘어서는 경우 하이(HIGH)를 출력하고 있다가, 제2 설정값(BRP)의 자속 밀도 이하로 변경되면 로우(LOW)를 출력할 수 있다. 도 13에서는 제1 설정값(BQP)이 양이 값으로 설정되고, 제2 설정값(BRP)이 음의 값으로 설정된 것을 도시하고 있으나, 이에 한정되지 않고, 제1 설정값과 제2 설정값은 양의 값 또는 음의 값을 가질 수 있다.
또한, 제1 설정값과 제2 설정값은 절대값이 미리 설정된 범위 내에서 비슷한 값일 수 있다.
상술한 바와 같이, 본 발명의 일 실시 예에 따른 가변 히스테리시스 홀 집적회로는 디지털 회로로 구현되어 온도, 제작환경 및 공정 (Resolution)변화 또는 기타 환경에 영향을 받지 않는 바이폴라 특성을 구현할 수 있다.
상기의 실시 예에 따른 가변 히스테리시스 홀 집적회로는 휴대폰, 자동차 등의 센서에 사용될 수 있다.
상기에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10: 레귤레이터
20: 전력스위치
30: 드라이버
40: 클럭 발생부
50: 홀센서
60: 증폭부
100: 자계-펄스 변환부
110: 제1 전압출력부
120: 제2 전압출력부
130: XOR 게이트
200: 극성 결정부
210: AND 게이트
220: 제2 플립플롭
300: 자속밀도 결정부
310: 카운터
320: 비교기
350: OR 게이트
360: 딜레이부
400: 제1 플립플롭

Claims (11)

  1. 홀센서로부터 입력된 자속의 세기에 따라 발생되는 두 전압차를 펄스로 변환하여 펄스 형태의 전압차펄스를 출력하는 자계-펄스 변환부;
    상기 전압차펄스와 상기 홀센서로부터 출력된 신호 중 어느 하나의 이용하여 상기 홀센서에서 출력된 두 신호의 극성을 판단하는 극성 결정부;
    상기 전압차펄스를 설정값과 비교하여 하이 또는 로우의 신호를 출력하는 자속밀도 결정부; 및
    상기 극성결정부와 상기 자속밀도 결정부의 입력에 따라 히스테리시스 특성을 갖는 결과 신호를 출력하는 제1 플립플롭을 포함하는 가변 히스테리시스 홀 집적회로.
  2. 제 1 항에 있어서,
    상기 자계-펄스 변환부, 상기 극성 결정부 및 상기 자속밀도 결정부 중 적어도 어느 하나에 공급되는 클럭 신호를 생성하는 클럭 발생부를 더 포함하는 가변 히스테리시스 홀 집적회로.
  3. 제 2 항에 있어서,
    상기 자계-펄스 변환부는
    상기 클럭신호와 상기 홀센서에서 출력된 제1 신호를 통해 제1 커패시터에 충전된 전압 신호를 출력하는 제1 전압출력부;
    상기 클럭신호와 상기 홀센서에서 출력된 제2 신호를 통해 제2 커패시터에 충전된 전압 신호를 출력하는 제2 전압출력부; 및
    상기 제1 전압출력부와 상기 제2 전압출력부로부터 입력되는 전압 신호들을 배타적 논리 조합을 통해 출력하는 XOR 게이트부를 더 포함하는 가변 히스테리시스 홀 집적회로.
  4. 제 3 항에 있어서,
    상기 XOR 게이트부는
    상기 제1 전압출력부에 출력되는 전압과 상기 제2 전압출력부에서 출력되는 전압의 입력 시간차만큼 하이를 출력하는 것을 특징으로 하는 가변 히스테리시스 홀 집적회로.
  5. 제 3 항에 있어서,
    상기 극성결정부는
    상기 제1 전압출력부에서 출력된 전압과 상기 전압차펄스를 AND 연산하는 AND 게이트; 및
    상기 AND 게이트에서 출력된 신호와 상기 클럭신호가 반전된 클럭바신호가 입력되어 극성정보를 갖는 펄스를 출력하는 제2 플립플롭을 더 포함하는 가변 히스테리시스 홀 집적회로.
  6. 제 1 항에 있어서,
    상기 자속밀도 결정부는
    상기 전압차펄스와 기준클럭신호가 입력되어 상기 전압차펄스의 펄스폭이내에서 상기 기준클럭신호의 클럭 수를 카운트 하는 카운터; 및
    상기 카운트된 클럭수를 상기 설정값과 비교하여 하이 또는 로우의 신호를 출력하는 비교기를 더 포함하는 가변 히스테리시스 홀 집적회로.
  7. 제 6 항에 있어서,
    상기 자속밀도 결정부는
    상기 전압차펄스의 펄스폭이 상기 기준클럭신호의 펄스폭 보다 같거나 작을 경우, 상기 전압차펄스의 펄스폭을 늘려서 출력하는 딜레이부를 더 포함하는 자속 밀도 홀 집적회로.
  8. 제 6 항에 있어서,
    상기 설정값은 상한값의 제1 설정값 및 하한값의 제2 설정값을 갖는 것을 특징으로 하는 가변 히스테리시스 홀 집적회로.
  9. 제 6 항에 있어서,
    상기 설정값은 절대값이 동일하고 극성이 서로 반대의 값을 갖는 것을 특징으로 하는 가변 히스테리시스 홀 집적회로.
  10. 제 6 항에 있어서,
    상기 설정값은 절대값이 미리 설정된 범위 이내에서 선택된 값인 것을 특징으로 하는 가변 히스테리시스 홀 집적회로.
  11. 제 1 항에 있어서,
    상기 홀센서의 출력신호를 증폭하는 증폭부를 더 포함하는 가변 히스테리시스 홀 집적회로.
KR1020100017070A 2010-02-25 2010-02-25 가변 히스테리시스 홀 집적회로 KR101081591B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020100017070A KR101081591B1 (ko) 2010-02-25 2010-02-25 가변 히스테리시스 홀 집적회로
US12/835,461 US8248066B2 (en) 2010-02-25 2010-07-13 Hall integrated circuit with adjustable hysteresis

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100017070A KR101081591B1 (ko) 2010-02-25 2010-02-25 가변 히스테리시스 홀 집적회로

Publications (2)

Publication Number Publication Date
KR20110097297A KR20110097297A (ko) 2011-08-31
KR101081591B1 true KR101081591B1 (ko) 2011-11-09

Family

ID=44475984

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100017070A KR101081591B1 (ko) 2010-02-25 2010-02-25 가변 히스테리시스 홀 집적회로

Country Status (2)

Country Link
US (1) US8248066B2 (ko)
KR (1) KR101081591B1 (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5636991B2 (ja) * 2011-01-28 2014-12-10 株式会社村田製作所 磁気センサ、磁気センサの駆動方法およびコンピュータプログラム
US9157970B2 (en) * 2011-04-05 2015-10-13 Ford Global Technologies, Llc Method and apparatus for preventing contamination from affecting magnetic field sensors
FR2982674B1 (fr) * 2011-11-10 2015-01-16 Renault Sas Procede et systeme de mesure de courant electrique
DE102012013072B4 (de) * 2012-07-02 2015-01-08 Micronas Gmbh Vorrichtung zur Auswertung eines Magnetfeldes
US9144929B2 (en) 2012-08-06 2015-09-29 Synventive Molding Solutions, Inc. Apparatus and method for detecting a position of an actuator piston
CN103326702B (zh) * 2013-05-31 2015-11-11 北京经纬恒润科技有限公司 一种霍尔开关电路
US10191505B2 (en) * 2014-11-07 2019-01-29 Diodes Incorporated Hall sensor chip with timing control
JP7061457B2 (ja) * 2017-12-22 2022-04-28 ローム株式会社 磁気センサ、半導体装置及び電気機器
CN108759644B (zh) * 2018-05-21 2020-06-19 江苏美的清洁电器股份有限公司 移动距离的检测方法、装置和存储介质

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100720620B1 (ko) 2005-11-21 2007-05-22 (주)에이디테크놀로지 자석의 극성에 따른 자계센서 출력 보정회로, 그보정회로를 포함하는 포인팅 장치 및 디지털 단말기

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009156699A (ja) * 2007-12-26 2009-07-16 Toshiba Corp 磁気検出回路

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100720620B1 (ko) 2005-11-21 2007-05-22 (주)에이디테크놀로지 자석의 극성에 따른 자계센서 출력 보정회로, 그보정회로를 포함하는 포인팅 장치 및 디지털 단말기

Also Published As

Publication number Publication date
KR20110097297A (ko) 2011-08-31
US20110204888A1 (en) 2011-08-25
US8248066B2 (en) 2012-08-21

Similar Documents

Publication Publication Date Title
KR101081591B1 (ko) 가변 히스테리시스 홀 집적회로
JP5634041B2 (ja) 磁気センサ、およびこれを備えた電子機器
US8575930B2 (en) Magnetic detection device
US8212555B2 (en) Magnetic sensor circuit
US9128127B2 (en) Sensor device
TW200640135A (en) Magnetic sensor circuit and portable terminal provided with such magnetic sensor circuit
JP2009002851A (ja) 磁気センサ回路及びこれを用いた電子機器
US9453888B2 (en) Sensor device
US10852164B2 (en) Sensor device and a method of current modulation switching using a two-wire current interface
JP2011043331A (ja) 磁気センサ装置及びこれを用いた電子機器
JP2015012698A (ja) スイッチング電源装置
CN105937916B (zh) 比较电路及传感器装置
KR20070057565A (ko) 시간-디지털 변환 회로
WO2015104776A1 (ja) 電流検出装置
US20050046447A1 (en) Hysteresis circuits used in comparator
US20090189595A1 (en) Circuit for detecting the duty cycle of clock signals
KR101171597B1 (ko) 스위칭 방식 전압 변환기의 인덕터 영 전류 측정 장치
US11841247B2 (en) Sensor device
JP2007318352A (ja) 磁電変換スイッチ
JP2016149596A (ja) 差動回路
US20160187158A1 (en) Detection device
CN110864709A (zh) 一种自适应差分输入的霍尔电路
JP2015172554A (ja) センサ閾値決定回路
JP2013156108A (ja) 磁気検出装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20141001

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20151005

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee