CN103326702B - 一种霍尔开关电路 - Google Patents

Abstract

本发明公开的霍尔开关电路，通过振荡器为控制电路提供采样时钟信号，由控制电路控制输出模块输出迟滞控制信号至偏置电路，再由偏置电路输出迟滞电流信号及供电电压信号至霍尔盘电路；通过霍尔盘电路感应磁场强度，并进行初步失调消除；再通过迟滞比较器接收所述霍尔盘电路输出的霍尔电压并进行放大，由控制电路控制迟滞比较器进行极性检测及失调消除；最后通过输出模块将所述迟滞比较器的输出信号转换为数字信号进行输出。本发明公开的霍尔开关电路，通过上述各个模块电路配合实现对霍尔开关的全极性检测及失调消除，而不需要单独的极性检测电路及失调处理电路，解决了现有技术中以大成本实现极性检测的问题。

Description

一种霍尔开关电路

技术领域

本发明涉及霍尔开关技术领域，尤其涉及一种霍尔开关电路。

背景技术

一般霍尔开关可以分为单极性、双极性、全极性开关。单极性开关即只对一个极性的磁场(N极或S极)进行检测，如图1所示为一种单极性霍尔开关的行为曲线，当磁场由小变大和由大变小时输出的翻转点不同，分别为阈值B_OP及B_RP，这是为了防止磁场在阈值点附近抖动，造成输出不停抖动，图中B_HYS为迟滞大小；双极性开关，如图2所示，需要两个极性的磁场才可以改变输出的状态；全极性磁场则是可以同时对N极和S极进行检测，如图3所示，无论N极或S极磁场，只要大于B_OP，输出便为“0”，当磁场减小至小于B_RP，输出变为“1”。全极性霍尔开关具有无需区分N、S极的特点，适用于一些场合，如笔记本电脑的翻盖控制；如采用单极性开关，在笔记本电脑的生产过程中装配工人必须要识别出磁铁的N、S极并正确装配，否则翻盖控制就会失效，这样极大的增大了工作量和成本。

现有对霍尔开关实现全极性检测的方案，如图4所示，设计一套单独极性检测电路来控制迟滞比较器的迟滞方向，如图4虚线框中所示，由所述单独极性检测电路对霍尔开关所在的磁场检测出不同的极性，并针对N、S极作出不同的反应，从而对所述霍尔开关实现全极性检测。

但是由于电路中的霍尔电压相对于电路中由比较器带来的失调电压十分微弱，如采用普通的放大电路进行极性检测，霍尔电压容易被失调电压和噪声淹没，所以需要对极性检测部分的电路进行失调消除处理，这样又增加了电路的复杂程度、芯片面积及制作成本。

发明内容

有鉴于此，本发明提供了一种霍尔开关电路，以解决现有技术大成本实现极性检测的问题。

为了实现上述目的，现提出的方案如下：

一种霍尔开关电路，包括：

生成采样时钟信号的振荡器；

与所述振荡器的输出端相连的控制电路，所述控制电路获取所述采样时钟信号，并对所述采样时钟信号进行逻辑转换，分别生成失调采样相位的时钟信号、失调消除相位的时钟信号、N极检测控制信号及S极检测控制信号；

与所述控制电路相连的迟滞比较器和输出模块；和

与所述迟滞比较器正相输入端和负相输入端相连的霍尔盘电路；与所述迟滞比较器控制端相连的偏置电路；其中：

所述迟滞比较器输出端与所述输出模块相连，所述迟滞比较器获取霍尔电压信号、偏置电流信号、共模电压信号、失调采样相位的时钟信号、失调消除相位的时钟信号、N极检测控制信号及S极检测控制信号；根据所述偏置电流信号、所述共模电压信号、所述失调采样相位的时钟信号、所述失调消除相位的时钟信号、所述N极检测控制信号及所述S极检测控制信号的控制，将所述霍尔电压信号进行失调消除及放大，生成模拟输出信号；所述迟滞比较器的使能端接收高电平信号；

所述输出模块获取所述模拟输出信号、失调采样相位的时钟信号及失调消除相位的时钟信号，并根据所述失调采样相位的时钟信号及失调消除相位的时钟信号将所述模拟输出信号进行模数转换和逻辑转换生成迟滞控制信号和数字信号并输出；所述输出模块的使能端接收高电平信号；

其中：所述偏置电路获取所述迟滞控制信号，逻辑转换所述迟滞控制信号后分别生成供电电压信号、迟滞电流信号、偏置电流信号及共模电压信号，所述偏置电路的使能端接收高电平信号；

所述霍尔盘电路获取所述供电电压信号、迟滞电流信号、失调采样相位的时钟信号及失调消除相位的时钟信号，根据所述供电电压信号、迟滞电流信号、失调采样相位的时钟信号及失调消除相位的时钟信号对所在磁场进行强度感应后转换生成的电压信号进行初步失调消除，生成霍尔电压信号。

优选的，所述霍尔盘电路包括：霍尔盘及对霍尔电压进行初步失调消除的正交失调消除电路。

优选的，所述霍尔盘电路包括：霍尔盘及对霍尔电压进行初步失调消除的并联失调消除电路。

优选的，所述迟滞比较器包括：

输入端与所述霍尔盘电路相连的失调消除放大器，所述失调消除放大器接收所述霍尔盘电路输出的霍尔电压信号；所述失调消除放大器的控制端分别接收所述偏置电路的偏置电流信号与共模电压信号，及所述控制电路的N极检测控制信号、S极检测控制信号、失调采样相位的时钟信号与失调消除相位的时钟信号；并根据所述偏置电流信号、共模电压信、N极检测控制信号、S极检测控制信号、失调采样相位的时钟信号及失调消除相位的时钟信号，对所述霍尔电压信号进行失调消除及放大，生成差分输出信号；

输入端与所述失调消除放大器的输出端相连的比较器，所述比较器接收所述失调消除放大器的差分输出信号，生成模拟输出信号输出至所述输出模块的输入端。

优选的，所述控制电路为时序控制电路；所述时序控制电路包括：第一与非门、第二与非门、第三与非门、第一非门、第二非门、第三非门、第一D触发器及不交叠时钟；其中：

第一与非门的输入端为所述时序控制电路的使能端，接收高电平信号，所述第一与非门的另一输入端与所述振荡器的输出端相连，所述第一与非门的输出端与不交叠时钟的输入端相连；

所述不交叠时钟的第一输出端与所述迟滞比较器相连，为所述迟滞比较器输入失调采样相位的时钟信号；所述不交叠时钟的第二输出端与所述迟滞比较器相连，为所述迟滞比较器输入失调消除相位的时钟信号；

第一非门的输入端与所述不交叠时钟的第二输出端相连，接收所述失调消除相位的时钟信号，第一非门的输出端与第一D触发器的CP端相连；

所述第一D触发器的D端与端相连，所述第一D触发器的D端与端的连接点与第三与非门的输入端相连；所述第一D触发器的Q端与第二与非门的输入端相连；

所述第二与非门的另一输入端与所述第三与非门的另一输入端相连，接收所述失调消除相位的时钟信号；

所述第二与非门的输出端与第二非门的输入端相连，所述第二非门的输出端的输出信号为所述S极检测控制信号，与所述迟滞比较器相连；

所述第三与非门的输出端与第三非门的输入端相连，所述第三非门的输出端的输出信号为所述N极检测控制信号，与所述迟滞比较器相连。

优选的，所述控制电路还包括：睡眠/唤醒逻辑电路；所述睡眠/唤醒逻辑电路的输入端与所述振荡器的输出端相连，接收所述采样时钟信号，所述睡眠/唤醒逻辑电路的输出端分别与所述迟滞比较器的使能端、所述输出模块的使能端、所述偏置电路的使能端及所述时序控制电路的使能端相连，为所述迟滞比较器、所述输出模块、所述偏置电路及所述时序控制电路提供使能信号。

优选的，所述输出模块包括：采样/保持模块、第二D触发器、第三D触发器、第四D触发器、第五D触发器、第四非门、第五非门、异或门及NMOS晶体管；其中：

所述采样/保持模块的输入端与所述迟滞比较器的输出端相连；所述采样/保持模块的输出端与第二D触发器的D端相连；所述采样/保持模块的控制端与所述控制电路相连，接收所述控制电路的所述失调消除相位的时钟信号及所述失调采样相位的时钟信号；

第三D触发器的CP端与所述控制电路相连，接收所述控制电路的所述失调消除相位的时钟信号，所述第三D触发器的D端与端相连，所述第三D触发器的D端与端的连接点与第四D触发器的CP端相连，所述第三D触发器的Q端与所述第二D触发器的CP端相连；

所述第二D触发器的端的输出信号为S极磁场电压信号，所述第二D触发器的端与异或门的输入端相连；

所述第四D触发器的D端与所述采样/保持模块的输出端相连，所述第四D触发器的Q端的输出信号为N极磁场电压信号，所述第四D触发器的Q端与所述异或门的另一输入端相连；

所述异或门的输出端与第四非门的输入端相连，所述第四非门的输出端与第五D触发器的D端相连；

所述第五D触发器的CP端与第五非门的输出端相连，所述第五非门的输入端为所述输出模块的使能端，所述第五D触发器的Q端的输出信号为所述迟滞控制信号，所述第五D触发器的端与NMOS晶体管的栅极相连；

所述NMOS晶体管的源极接地，所述NMOS晶体管的漏极为所述输出模块的输出端。

从上述的技术方案可以看出，本发明公开的霍尔开关电路，通过振荡器为控制电路提供采样时钟信号，由控制电路控制输出模块输出迟滞控制信号至偏置电路，再由偏置电路输出迟滞电流信号及供电电压信号至霍尔盘电路；通过霍尔盘电路感应磁场强度，并进行初步失调消除；再通过迟滞比较器接收所述霍尔盘电路输出的霍尔电压并进行放大，由控制电路控制迟滞比较器进行极性检测及失调消除；最后通过输出模块将所述迟滞比较器的输出信号转换为数字信号进行输出。本发明公开的霍尔开关电路，通过上述各个模块电路配合实现对霍尔开关的全极性检测及失调消除，而不需要单独的极性检测电路及失调处理电路，解决了现有技术中大成本实现极性检测的问题。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为现有技术中单极性霍尔开关行为曲线图；

图2为现有技术中双极性霍尔开关行为曲线图；

图3为现有技术中全极性霍尔开关行为曲线图；

图4为现有技术中全极性霍尔开关电路图；

图5为本发明实施例公开的全极性霍尔开关电路图；

图6为本发明另一实施例公开的全极性霍尔开关电路图；

图7为本发明另一实施例公开的全极性霍尔开关电路图；

图8为本发明另一实施例公开的全极性霍尔开关电路图；

图9为本发明另一实施例公开的全极性霍尔开关电路图；

图10为本发明另一实施例公开的全极性霍尔开关电路图；

图11为本发明另一实施例公开的全极性霍尔开关电路图；

图12为本发明另一实施例公开的全极性霍尔开关电路图；

图13为本发明另一实施例公开的完整周期时序控制关系图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明提供了一种霍尔开关电路，以解决现有技术大成本实现极性检测的问题。

具体的，如图5所示，霍尔开关电路包括：

振荡器101；

与振荡器101输出端相连的控制电路102；

与控制电路102相连的输出模块103；

与输出模块103相连的偏置电路104；

分别与控制电路102及偏置电路104相连的霍尔盘电路105；

及分别与控制电路102输出端、霍尔盘电路105输出端及偏置电路104相连的迟滞比较器106；其中：

输出模块103的使能端接收高电平信号；

偏置电路104的使能端接收高电平信号；

迟滞比较器106的使能端接收高电平信号；

迟滞比较器105的输出端与输出模块103的输入端相连；

输出模块103的输出端为霍尔开关电路的输出端。

具体的工作原理为：

振荡器101为控制电路102提供采样时钟信号F_OSC；控制电路102根据接收到的采样时钟信号F_OSC为输出模块103提供失调采样相位的时钟信号SOS及失调消除相位的时钟信号AMP；输出模块103再根据接收到的信号为偏置电路104提供迟滞控制信号BRP；偏置电路104根据接收到的迟滞控制信号BRP为霍尔盘电路105提供供电电压V_HAL及迟滞电流信号IB_HYS；霍尔盘电路105还接收控制电路102输出的失调采样相位的时钟信号SOS及失调消除相位的时钟信号AMP，感应磁场强度B，并进行初步失调消除，输出霍尔电压VINP及VINN至迟滞比较器106的差分输入端；迟滞比较器106接收控制电路102的N极检测控制信号BOPN、S极检测控制信号BOPS、失调采样相位的时钟信号SOS及失调消除相位的时钟信号AMP，并接收偏置电路104的偏置电流信号IB及共模电压信号VCOM；迟滞比较器106根据控制端接收到的信号，将差分输入端接收到的霍尔电压VINP及VINN进行放大及失调消除后输出至输出模块103；输出模块103再将迟滞比较器106的输出信号转换为数字信号Output并进行输出。

本发明实施例公开的霍尔开关电路，通过上述各个模块电路配合实现对霍尔开关的全极性检测及失调消除，而不需要单独的极性检测电路及失调处理电路，解决了现有技术中以大成本实现极性检测的问题。

本发明还提供了另外一种霍尔开关电路，与上述实施例所不同的是，霍尔盘电路105包括：霍尔盘及正交失调消除电路，如图6所示；或者包括：霍尔盘及并联失调消除电路，如图7所示。

霍尔盘电路105中采用霍尔盘及正交失调消除电路时，可采用相应开关来实现迟滞电流信号IB_HYS的接收，其霍尔盘及正交失调消除电路部分如图6所示，每当霍尔盘hall的T端及B端接收的失调消除相位的时钟信号AMP为高电平时，由霍尔盘hall的L端或R端接收迟滞电流信号IB_HYS，霍尔盘hall的L端及R端交替的对迟滞电流信号IB_HYS进行接收，且接收时间与霍尔盘hall的T端及B端接收的失调消除相位的时钟信号AMP为高电平的时间相同；

霍尔盘及并联失调消除电路，采用两个或四个霍尔盘并联，代替图6中的霍尔盘hall，具体的连接形式如图7所示。

正交失调消除电路及并联失调消除电路都是对霍尔电压进行初步失调消除的现有技术，在具体的实际应用中，采用正交失调消除电路或者并联失调消除电路都能够实现对霍尔电压的初步失调消除，具体采用形式依据具体的实际需要而定，此处不做限定。本实施例内其他电路连接方式及工作原理与上述实施例相同，此处不再赘述。

本发明还提供了另外一种霍尔开关电路，如图8所示，包括：振荡器101、控制电路102、输出模块103、偏置电路104、霍尔盘电路105及迟滞比较器106；其中：迟滞比较器106包括：失调消除放大器1061及比较器1062；其中：

失调消除放大器1061的输入端与霍尔盘电路105相连；失调消除放大器1061的控制端分别与偏置电路104及控制电路102相连；

比较器1062的输入端与失调消除放大器1061的输出端相连，比较器1062的输出端与输出模块103的输入端相连。

具体的工作原理为：

当磁场处于强N型状态时，控制电路102输出的N极检测控制信号BOPN控制失调消除放大器1061首先进行N极检测，同时控制电路102输出的N极检测控制信号BOPN控制输出模块103输出进行N极检测的迟滞控制信号BRP，至偏置电路104，控制偏置电路104输出对应N极检测的迟滞电流IB_HYS至霍尔盘电路105，使霍尔盘电路105输出的霍尔电压差分信号(VINP-VINN)为正，经过失调消除放大器1061将接收到的霍尔电压VINP及VINN进行失调消除并放大后，得到输出信号VOUTP及VOUTN，再经过比较器1062的比较之后，得到输出信号VOUT为高电平信号，即表征当前磁场处于强N型磁场。

当磁场处于强S型状态时，控制电路102输出的N极检测控制信号BOPN控制失调消除放大器1061首先进行N极检测，同时控制电路102输出的N极检测控制信号BOPN控制输出模块103输出进行N极检测的迟滞控制信号BRP，至偏置电路104，控制偏置电路104输出对应N极检测的迟滞电流IB_HYS至霍尔盘电路105，使霍尔盘电路105输出的霍尔电压差分信号(VINP-VINN)为负，经过失调消除放大器1061将接收到的霍尔电压VINP及VINN进行失调消除并放大后，得到输出信号VOUTP及VOUTN，再经过比较器1062的比较之后，得到输出信号VOUT为低电平信号，即表征当前磁场处于弱N型磁场；然后控制电路102输出的S极检测控制信号BOPS控制失调消除放大器1061再进行S极检测，同时控制电路102输出的S极检测控制信号BOPS控制输出模块103输出进行S极检测的迟滞控制信号BRP，至偏置电路104，控制偏置电路104输出对应S极检测的迟滞电流IB_HYS至霍尔盘电路105，使霍尔盘电路105输出的霍尔电压差分信号(VINP-VINN)为正，经过失调消除放大器1061将接收到的霍尔电压VINP及VINN进行失调消除并放大后，得到输出信号VOUTP及VOUTN，再经过比较器1062的比较之后，得到输出信号VOUT为高电平信号，即表征当前磁场处于强S型磁场。

当磁场处于弱N弱S状态时，失调消除放大器1061根据控制电路102输出的N极检测控制信号BOPN及S极检测控制信号BOPS，分别进行N极和S极检测时，由于磁场大小都不足以抵消各自对应迟滞电流IB_HYS，所以霍尔盘电路105输出的霍尔电压差分信号(VINP-VINN)均为负值，经过失调消除放大器1061将接收到的霍尔电压VINP及VINN进行失调消除并放大后，得到输出信号VOUTP及VOUTN，再经过比较器1062的比较之后，得到输出信号VOUT均为低电平信号，即表征当前磁场处于弱N弱S型磁场。

失调消除放大器1061根据控制电路102输出的失调采样相位的时钟信号SOS及失调消除相位的时钟信号AMP，分别工作于采样失调电压相位和霍尔电压放大相位；当失调采样相位的时钟信号SOS为高电平时，失调消除放大器1061进行失调电压的采样，当失调消除相位的时钟信号AMP为高电平时，失调消除放大器1061将失调电压消除，以此得到无失调电压干扰的霍尔电压并将其进行放大，再经过比较器1062的比较，同时输出模块103采样比较器1062的输出结果，在下一个失调采样相位的时钟信号SOS相位为高电平时，将比较器1062的输出结果转换为数字信号输出。

本实施例内其他电路连接方式及工作原理与上述实施例相同，此处不再赘述。

本发明还提供了另外一种霍尔开关电路，如图9所示，包括：振荡器101、控制电路102、输出模块103、偏置电路104、霍尔盘电路105及迟滞比较器106；其中：控制电路102为时序控制电路；所述时序控制电路包括：第一与非门Y1、第二与非门Y2、第三与非门Y3、第一非门F1、第二非门F2、第三非门F3、第一D触发器D1及不交叠时钟1021；其中：

第一与非门Y1的输入端为时序控制电路的使能端，第一与非门Y1的另一输入端与振荡器101的输出端相连，第一与非门Y1的输出端与不交叠时钟1021的输入端相连；

不交叠时钟1021的第一输出端与迟滞比较器106相连，不交叠时钟1021的第二输出端与迟滞比较器106相连；

第一非门F1的输入端与不交叠时钟1021的第二输出端相连，第一非门F1的输出端与第一D触发器D1的CP端相连；

第一D触发器D1的D端与端相连，第一D触发器D1的D端与端的连接点与第三与非门Y3的输入端相连；第一D触发器D1的Q端与第二与非门Y2的输入端相连；

第二与非门Y2的另一输入端与第三与非门Y3的另一输入端相连；

第二与非门Y2的输出端与第二非门F2的输入端相连，第二非门F2的输出端与迟滞比较器106相连；

第三与非门Y3的输出端与第三非门F3的输入端相连，第三非门F3的输出端与迟滞比较器106相连。

具体的工作原理为：

第一与非门Y1的输入端分别接收高电平信号与振荡器101输出的采样时钟信号F_OSC，并输出信号至不交叠时钟1021；不交叠时钟1021的第一输出端的输出信号为失调采样相位的时钟信号SOS；不交叠时钟1021的第二输出端的输出信号为失调消除相位的时钟信号AMP；第一非门F1接收失调消除相位的时钟信号AMP，经转换后输出至第一D触发器D1的CP端；第一D触发器D1的D端与端的连接点输出信号为N极检测预控制信号KIBN，与失调消除相位的时钟信号AMP共同输入第三与非门Y3；第一D触发器D1的Q端输出信号为S极检测预控制信号KIBS，与失调消除相位的时钟信号AMP共同输入第二与非门Y2；第二与非门Y2的输出信号经过第二非门F2后的输出信号为S极检测控制信号BOPS，输入至迟滞比较器106进行控制；第三与非门Y3的输出输出信号经过第三非门F3后的输出信号为N极检测控制信号BOPN，输入至迟滞比较器106进行控制。

本实施例内其他电路连接方式及工作原理与上述实施例相同，此处不再赘述。

本发明还提供了另外一种霍尔开关电路，如图10及图11所示，包括：振荡器101、控制电路102、输出模块103、偏置电路104、霍尔盘电路105及迟滞比较器106；其中：控制电路102为时序控制电路；所述时序控制电路包括：第一与非门Y1、第二与非门Y2、第三与非门Y3、第一非门F1、第二非门F2、第三非门F3、第一D触发器D1及不交叠时钟1021；且控制电路102还包括睡眠/唤醒逻辑电路1022；其中：

睡眠/唤醒逻辑电路1022的输入端与振荡器101的输出端相连，睡眠/唤醒逻辑电路1022的输出端分别与迟滞比较器106的使能端、输出模块103的使能端、偏置电路104的使能端及时序控制电路的使能端相连。

具体的工作原理为：

睡眠/唤醒逻辑电路1022接收振荡器101输出的采样时钟信号F_OSC，并为迟滞比较器106、输出模块103、偏置电路104及时序控制电路提供占空比约1:1000的使能信号EN，用于控制其他电路在睡眠和唤醒状态之间进行切换。因为全极性的霍尔开关电路常常被用于笔记本电脑、手机等手持设备，这样的设备对功耗有着严格的要求，所以全极性的霍尔开关电路往往需要设计成低功耗电路，电路中的睡眠/唤醒逻辑电路1022就负责周期性的关闭和开启系统中大部分耗电电路，即在唤醒相位系统中的所有电路都正常工作，对磁场进行检查，在睡眠相位系统中的大部分电路进入休眠状态以降低系统功耗，这样整个系统周期性的工作在睡眠/唤醒相位从而降低系统平均功耗。

本实施例内其他电路连接方式及工作原理与上述实施例相同，此处不再赘述。

本发明还提供了另外一种霍尔开关电路，如图12所示，包括：振荡器101、控制电路102、输出模块103、偏置电路104、霍尔盘电路105及迟滞比较器106；其中：输出模块103包括：采样/保持模块1031、第二D触发器D2、第三D触发器D3、第四D触发器D4、第五D触发器D5、第四非门F4、第五非门F5、异或门1032及NMOS晶体管1033；其中：

采样/保持模块1031的输入端与迟滞比较器106的输出端相连；采样/保持模块1031的输出端与第二D触发器D2的D端相连；采样/保持模块1031的控制端与控制电路102相连；

第三D触发器D3的CP端与控制电路102相连，第三D触发器D3的D端与端相连，第三D触发器D3的D端与端的连接点与第四D触发器D4的CP端相连，第三D触发器D3的Q端与第二D触发器D2的CP端相连；

第二D触发器D2的端与异或门1032的输入端相连；

第四D触发器D4的D端与采样/保持模块1031的输出端相连，第四D触发器D4的Q端与异或门1032的另一输入端相连；

异或门1032的输出端与第四非门F4的输入端相连，第四非门F4的输出端与第五D触发器D5的D端相连；

第五D触发器D5的CP端与第五非门F5的输出端相连，第五非门F5的输入端为输出模块103的使能端，第五D触发器D5的Q端的输出信号为所述迟滞控制信号BRP，第五D触发器D5的端与NMOS晶体管1033的栅极相连；

NMOS晶体管1033的源极接地，NMOS晶体管1033的漏极为输出模块103的输出端。

本实施例内其他元器件的连接方式与上述五个实施例相同，此处不再赘述。

具体的工作原理为：

采样/保持模块1031接收控制电路102的失调消除相位的时钟信号AMP及失调采样相位的时钟信号SOS；第三D触发器D3接收控制电路102的失调消除相位的时钟信号AMP；第二D触发器D2的端的输出信号为S极磁场电压信号VS；第四D触发器D4的Q端的输出信号为N极磁场电压信号VN；第五D触发器D5的Q端的输出信号为所述迟滞控制信号BRP。

如图13所示，为霍尔开关电路一个完整工作周期的时序控制关系图。其中，睡眠/唤醒逻辑电路1022对振荡器101的下降沿采样，失调消除相位的时钟信号AMP为“0”表示迟滞比较器106采样失调电压，失调消除相位的时钟信号AMP为“1”表示对信号进行放大。N极检测控制信号BOPN和S极检测控制信号BOPS信号控制迟滞施加方向，N极检测控制信号BOPN为“1”表示进行N极检测施加N极迟滞，S极检测控制信号BOPS为“1”表示进行S极检测施加S极迟滞。DATA_VOUT为输出模块103对迟滞比较器106输出信号进行采样后的输出信号，其分时存储着N极检测和S极检测的数据。N极数据采样信号SMP_DATAN、S极数据采样信号SMP_DATAS负责采样N、S极检测结果。EN为“1”时，系统中所有电路被唤醒，迟滞比较器106进行采样失调电压和信号放大，迟滞比较器106经过一次失调采样相位和失调消除相位后得到放大的霍尔电压VOUTN及VOUTP，从图13的时序可以看出EN翻转为高后，在第一个失调消除相位，N极检测控制信号BOPN为“1”，进行一次N极检测，在检测完成后数据输出DATA_VOUT，在N极数据采样信号SMP_DATAN上升沿到来时对N极检测的结果进行采样后输出N极磁场电压信号VN，同时开始一次S极检测，同样在检测完成后数据输出DATA_VOUT，在S极数据采样信号SMP_DATAS上升沿到来时对S极检测的结果进行采样后输出S极磁场电压信号VS。S极磁场电压信号VS和N极磁场电压信号VN经过异或逻辑后在EN的下降沿将结果送出，控制输出模块103内的NMOS晶体管1033漏极开路MOS打开或关闭，同时迟滞控制信号BRP控制偏置电路104将迟滞量减小，以实现从迟滞电流IB_HYS的改变。

本实施例内利用了远高于磁场变化频率的时钟完成了对磁场的分时检查及极性的分时判断，从而实现了霍尔开关电路的全极性检测。

本实施例内其他工作原理与上述实施例相同，此处不再赘述。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (7)

1.一种霍尔开关电路，其特征在于，包括：

生成采样时钟信号的振荡器；

与所述振荡器的输出端相连的控制电路，所述控制电路获取所述采样时钟信号，并对所述采样时钟信号进行逻辑转换，分别生成失调采样相位的时钟信号、失调消除相位的时钟信号、N极检测控制信号及S极检测控制信号；

与所述控制电路相连的迟滞比较器和输出模块；和

与所述迟滞比较器正相输入端和负相输入端相连的霍尔盘电路；与所述迟滞比较器控制端相连的偏置电路；其中：

所述迟滞比较器输出端与所述输出模块相连，所述迟滞比较器获取霍尔电压信号、偏置电流信号、共模电压信号、失调采样相位的时钟信号、失调消除相位的时钟信号、N极检测控制信号及S极检测控制信号；根据所述偏置电流信号、所述共模电压信号、所述失调采样相位的时钟信号、所述失调消除相位的时钟信号、所述N极检测控制信号及所述S极检测控制信号的控制，将所述霍尔电压信号进行失调消除及放大，生成模拟输出信号；所述迟滞比较器的使能端接收高电平信号；

所述输出模块获取所述模拟输出信号、失调采样相位的时钟信号及失调消除相位的时钟信号，并根据所述失调采样相位的时钟信号及失调消除相位的时钟信号将所述模拟输出信号进行模数转换和逻辑转换生成迟滞控制信号和数字信号并输出；所述输出模块的使能端接收高电平信号；

其中：所述偏置电路获取所述迟滞控制信号，逻辑转换所述迟滞控制信号后分别生成供电电压信号、迟滞电流信号、偏置电流信号及共模电压信号，所述偏置电路的使能端接收高电平信号；

所述霍尔盘电路获取所述供电电压信号、迟滞电流信号、失调采样相位的时钟信号及失调消除相位的时钟信号，根据所述供电电压信号、迟滞电流信号、失调采样相位的时钟信号及失调消除相位的时钟信号对所在磁场进行强度感应后转换生成的电压信号进行初步失调消除，生成霍尔电压信号。

2.根据权利要求1所述的电路，其特征在于，所述霍尔盘电路包括：霍尔盘及对霍尔电压进行初步失调消除的正交失调消除电路。

3.根据权利要求1所述的电路，其特征在于，所述霍尔盘电路包括：霍尔盘及对霍尔电压进行初步失调消除的并联失调消除电路。

4.根据权利要求1所述的电路，其特征在于，所述迟滞比较器包括：

输入端与所述霍尔盘电路相连的失调消除放大器，所述失调消除放大器接收所述霍尔盘电路输出的霍尔电压信号；所述失调消除放大器的控制端分别接收所述偏置电路的偏置电流信号与共模电压信号，及所述控制电路的N极检测控制信号、S极检测控制信号、失调采样相位的时钟信号与失调消除相位的时钟信号；并根据所述偏置电流信号、共模电压信、N极检测控制信号、S极检测控制信号、失调采样相位的时钟信号及失调消除相位的时钟信号，对所述霍尔电压信号进行失调消除及放大，生成差分输出信号；

输入端与所述失调消除放大器的输出端相连的比较器，所述比较器接收所述失调消除放大器的差分输出信号，生成模拟输出信号输出至所述输出模块的输入端。

5.根据权利要求1所述的电路，其特征在于，所述控制电路为时序控制电路；所述时序控制电路包括：第一与非门、第二与非门、第三与非门、第一非门、第二非门、第三非门、第一D触发器及不交叠时钟；其中：

第一与非门的输入端为所述时序控制电路的使能端，接收高电平信号，所述第一与非门的另一输入端与所述振荡器的输出端相连，所述第一与非门的输出端与不交叠时钟的输入端相连；

所述不交叠时钟的第一输出端与所述迟滞比较器相连，为所述迟滞比较器输入失调采样相位的时钟信号；所述不交叠时钟的第二输出端与所述迟滞比较器相连，为所述迟滞比较器输入失调消除相位的时钟信号；

第一非门的输入端与所述不交叠时钟的第二输出端相连，接收所述失调消除相位的时钟信号，第一非门的输出端与第一D触发器的CP端相连；

所述第一D触发器的D端与端相连，所述第一D触发器的D端与端的连接点与第三与非门的输入端相连；所述第一D触发器的Q端与第二与非门的输入端相连；

所述第二与非门的另一输入端与所述第三与非门的另一输入端相连，接收所述失调消除相位的时钟信号；

所述第二与非门的输出端与第二非门的输入端相连，所述第二非门的输出端的输出信号为所述S极检测控制信号，与所述迟滞比较器相连；

所述第三与非门的输出端与第三非门的输入端相连，所述第三非门的输出端的输出信号为所述N极检测控制信号，与所述迟滞比较器相连。

6.根据权利要求5所述的电路，其特征在于，所述控制电路还包括：睡眠/唤醒逻辑电路；所述睡眠/唤醒逻辑电路的输入端与所述振荡器的输出端相连，接收所述采样时钟信号，所述睡眠/唤醒逻辑电路的输出端分别与所述迟滞比较器的使能端、所述输出模块的使能端、所述偏置电路的使能端及所述时序控制电路的使能端相连，为所述迟滞比较器、所述输出模块、所述偏置电路及所述时序控制电路提供使能信号。

7.根据权利要求1所述的电路，其特征在于，所述输出模块包括：采样/保持模块、第二D触发器、第三D触发器、第四D触发器、第五D触发器、第四非门、第五非门、异或门及NMOS晶体管；其中：

所述采样/保持模块的输入端与所述迟滞比较器的输出端相连；所述采样/保持模块的输出端与第二D触发器的D端相连；所述采样/保持模块的控制端与所述控制电路相连，接收所述控制电路的所述失调消除相位的时钟信号及所述失调采样相位的时钟信号；

第三D触发器的CP端与所述控制电路相连，接收所述控制电路的所述失调消除相位的时钟信号，所述第三D触发器的D端与端相连，所述第三D触发器的D端与端的连接点与第四D触发器的CP端相连，所述第三D触发器的Q端与所述第二D触发器的CP端相连；

所述第二D触发器的端的输出信号为S极磁场电压信号，所述第二D触发器的端与异或门的输入端相连；

所述第四D触发器的D端与所述采样/保持模块的输出端相连，所述第四D触发器的Q端的输出信号为N极磁场电压信号，所述第四D触发器的Q端与所述异或门的另一输入端相连；

所述异或门的输出端与第四非门的输入端相连，所述第四非门的输出端与第五D触发器的D端相连；

所述第五D触发器的CP端与第五非门的输出端相连，所述第五非门的输入端为所述输出模块的使能端，所述第五D触发器的Q端的输出信号为所述迟滞控制信号，所述第五D触发器的端与NMOS晶体管的栅极相连；

所述NMOS晶体管的源极接地，所述NMOS晶体管的漏极为所述输出模块的输出端。