KR101156447B1 - 커패시터 소자 및 이를 포함하는 표시 장치 - Google Patents

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capacitor
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홍상민
전희철
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Abstract

본 발명의 일 측면에 의하면, 서로 분리된 면적을 갖는 제1영역과 제2영역을 포함하고, 상기 제1영역과 제2영역 사이에서 상기 제1영역과 제2영역을 전기적으로 연결하는 제1브릿지를 포함하는 제1전극; 상기 제1전극에 대향 배치된 제2전극; 및 상기 제1전극과 제2전극 사이에 형성된 유전막;을 포함하는 커패시터 소자를 제공한다.

Description

커패시터 소자 및 이를 포함하는 표시 장치{Capacitor device and the display apparatus comprising the same}
본 발명은 커패시터 소자 및 이를 포함하는 표시 장치에 관한 것이다.
유기 발광 표시 장치, 및 액정 표시 장치 등을 포함하는 평판 표시 장치는 스캔 라인 및 데이터 라인을 통하여 주사 신호 및 데이터 신호가 복수의 박막 트랜지스터와 커패시터 등을 포함하는 소자부에 인가되고, 소자부에 인가된 신호들은 소자부에 전기적으로 연결된 발광 소자에 전달됨으로써 화상이 구현된다.
표시 장치에 포함된 커패시터는 제1전극과 제2전극, 및 상기 제1전극과 제2전극 사이에 유전막으로 기능하는 절연층을 포함하는데, 제조 공정 중 파티클과 같은 오염원이 유전막을 손상시킬 경우, 제1전극과 제2전극 사이에 단락이 발생하여 커패시터 전체가 손상되는 문제가 발생한다. 이와 같은 커패시터 불량은 암점(dark spot)과 표시 장치의 화소 불량을 야기시킨다.
본 발명은 커패시터의 불량 및 암점 불량이 개선된 커패시터 소자 및 이를 포함하는 표시 장치를 제공하는 것을 목적으로 한다.
본 발명의 일 측면에 의하면, 서로 분리된 면적을 갖는 제1영역과 제2영역을 포함하고, 상기 제1영역과 제2영역 사이에서 상기 제1영역과 제2영역을 전기적으로 연결하는 제1브릿지를 포함하는 제1전극; 상기 제1전극에 대향 배치된 제2전극; 및 상기 제1전극과 제2전극 사이에 형성된 유전막;을 포함하는 커패시터 소자를 제공한다.
본 발명의 다른 특징에 의하면, 상기 제1전극에 제1배선부가 연결되고, 상기 제1배선부는 상기 제1영역과 제2영역 중 하나에 연결될 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 제1전극에 대향 배치되고, 상기 제1영역과 제2영역 중 상기 제1배선부가 연결된 영역에 대응되는 위치에 구비된 제3전극을 더 포함할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 제3전극은 상기 제1배선부와 동일층에 형성될 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 제2전극은, 서로 분리된 면적을 갖는 제3영역과 제4영역을 포함하고, 상기 제3영역과 제4영역 사이에서 상기 제3영역과 제4영역을 전기적으로 연결하는 제2브릿지를 포함할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 제3영역과 제4영역은 각각 상기 제1영역과 제2영역에 대응되는 위치에 구비될 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 제1전극에 대향 배치되고, 상기 제1영역과 제2영역 중 상기 제1배선부가 연결된 영역에 대응되는 위치에 구비된 제3전극을 더 포함할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 제3전극은 상기 제1배선부와 동일층에 형성될 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 제1전극에 제1배선부가 연결되고 상기 제1배선부는 상기 제1영역과 제2영역 사이에 배치되고, 상기 제1영역 및 제2영역에 연결될 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 제1전극에 대향 배치되고, 상기 제1영역 및 제2영역에 대응되는 위치에 구비된 제3전극을 더 포함할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 제3전극은 상기 제1배선부와 동일층에 형성될 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 제2전극은, 서로 분리된 면적을 갖는 제3영역과 제4영역을 포함하고, 상기 제3영역과 제4영역 사이에서 상기 제3영역과 제4영역을 전기적으로 연결하는 제2브릿지를 포함할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 제3영역과 제4영역은 각각 상기 제1영역과 제2영역에 대응되는 위치에 구비될 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 제1전극에 대향 배치되고, 상기 제1영역과 제2영역, 및 상기 제3영역과 제4영역 각각에 대응되는 위치에 분리되어 위치하는 제3전극을 더 포함할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 제3전극은 상기 제1배선부와 동일층에 형성될 수 있다.
본 발명의 다른 측면에 의하면, 적어도 하나의 박막 트랜지스터, 커패시터, 및 발광소자를 포함하는 평판 표시장치에 있어서, 상기 적어도 하나의 박막 트랜지스터는 반도체층, 게이트 전극, 및 소스 및 드레인 전극을 포함하고, 상기 커패시터는, 서로 분리된 면적을 갖는 제1영역과 제2영역을 포함하고, 상기 제1영역과 제2영역 사이에서 상기 제1영역과 제2영역을 전기적으로 연결하는 제1브릿지를 포함하는 제1전극, 상기 제1전극에 연결된 제1배선부, 상기 제1전극에 대향 배치된 제2전극, 상기 제2전극에 연결된 제2배선부, 및 상기 제1전극과 제2전극 사이에 형성된 유전층을 포함하고, 상기 발광 소자는, 상기 소스 및 드레인 전극의 하나의 연결된 화소 전극, 상기 화소 전극에 대향하는 대향 전극, 및 상기 화소 전극과 대향 전극 사이에 위치하는 발광층을 포함하는 평판 표시 장치를 제공할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 제1전극은 상기 반도체층, 게이트 전극, 및 소스 및 드레인 전극 중 하나와 동일층 동일 재료로 형성되고, 상기 제2전극은 상기 반도체층, 게이트 전극, 및 소스 및 드레인 전극 중 상기 제1전극을 형성하지 않는 어느 하나와 동일층에 동일재료로 형성될 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 제1배선부는 상기 평판 표시 장치의 전원전압 공급선에 연결되고, 상기 제2배선부는 상기 박막 트랜지스터의 소스 및 드레인 전극의 하나와 연결될 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 제1배선부는 상기 제1영역과 제2영역 중 하나에 연결되고, 상기 전원전압 공급선은 상기 제1영역과 제2영역 중 하나에 중첩되도록 배치될 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 제2전극은 서로 분리된 면적을 갖는 제3영역과 제4영역을 포함하고, 상기 제3영역과 제4영역 사이에서 상기 제3영역과 제4영역을 전기적으로 연결하는 제2브릿지를 포함할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 커패시터는, 상기 제1전극에 대향 배치되고, 상기 제1영역과 제2영역 중 상기 제1배선부가 연결된 영역에 대응되는 위치에 구비된 제3전극을 더 포함하고, 상기 제3전극은 상기 반도체층, 게이트 전극, 및 소스 및 드레인 전극 중 상기 제1전극 및 제2전극을 형성하는 않는 것과 동일층에 형성될 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 제1배선부는 상기 제1영역과 제2영역 사이에 배치되고, 상기 제1영역 및 제2영역에 연결될 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 제2전극은, 서로 분리된 면적을 갖는 제3영역과 제4영역을 포함하고, 상기 제3영역과 제4영역 사이에서 상기 제3영역과 제4영역을 전기적으로 연결하는 제2브릿지를 포함할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 제1전극에 대향 배치되고, 상기 제1영역 및 제2영역에 대응되는 위치에 구비된 제3전극을 더 포함할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 발광 소자는 유기 발광 소자일 수 있다.
상기와 같은 본 발명에 따른 커패시터 소자 및 이를 포함하는 표시 장치에 따르면, 커패시터의 전극 사이에 형성된 브릿지의 연결을 끊음으로써 커패시터의 단락을 방지하여 커패시터 불량, 및 화소 불량을 방지할 수 있다.
도 1은 본 발명의 제1실시예에 따른 커패시터 소자의 개략적인 평면도이다.
도 2는 도 1의 A1-A1를 따라 취한 단면도이다.
도 3은 본 발명의 제1실시예에 따른 커패시터 소자를 포함하는 유기 발광 표시 장치의 픽셀 회로도이다.
도 4는 본 발명의 제1실시예에 따른 커패시터 소자를 포함하는 유기 발광 표시 장치의 픽셀의 개략적인 단면도이다.
도 5는 본 발명의 제2실시예에 따른 커패시터 소자의 개략적인 평면도이다.
도 6은 도 5의 A2-A2를 따라 취한 단면도이다.
도 7은 본 발명의 제3실시예에 따른 커패시터 소자의 개략적인 평면도이다.
도 8은 도 7의 A3-A3를 따라 취한 단면도이다.
도 9는 본 발명의 제3실시예에 따른 커패시터 소자를 포함하는 유기 발광 표시 장치의 회로도이다.
도 10은 본 발명의 제4실시예에 따른 커패시터 소자의 개략적인 평면도이다.
도 11은 도 10의 A4-A4를 따라 취한 단면도이다.
도 12는 본 발명의 제5실시예에 따른 커패시터 소자의 개략적인 평면도이다.
도 13은 도 12의 A5-A5를 따라 취한 단면도이다.
도 14는 본 발명의 제6실시예에 따른 커패시터 소자의 개략적인 평면도이다.
도 15는 도 14의 A6-A6을 따라 취한 단면도이다.
도 16은 본 발명의 제7실시예에 따른 커패시터 소자의 개략적인 평면도이다.
도 17은 도 16의 A7-A7을 따라 취한 단면도이다.
도 18은 본 발명의 제8실시예에 따른 커패시터 소자의 개략적인 평면도이다.
도 19는 도 18의 A8-A8을 따라 취한 단면도이다.
이하, 첨부된 도면들에 도시된 본 발명의 바람직한 실시예들을 참조하여 본 발명을 보다 상세히 설명한다.
도 1은 본 발명의 제1실시예에 따른 커패시터 소자의 개략적인 평면도, 도 2는 도 1의 A1-A1을 따라 취한 단면도이다.
도 1 및 도 2를 참조하면, 본 실시예에 따른 커패시터 소자(1)는 기판(10), 버퍼층(11) 상에 서로 대향 배치된 제1전극(12)과 제2전극(14), 및 상기 제1전극(12)과 제2전극(14) 사이에 위치한 유전막(13)을 포함한다.
제1전극(12)은 동일층에 형성되며, 서로 분리된 면적을 갖는 제1영역(121)과 제2영역(122)을 포함하고, 상기 제1영역(121)과 제2영역(122) 사이에서 상기 제1영역(121)과 제2영역(122)을 전기적으로 연결하는 제1브릿지(123)를 포함한다.
제2전극(14)도 제1전극(12)과 마찬가지로 동일층에 형성되며, 서로 분리된 면적을 갖는 제3영역(141)과 제4영역(142)을 포함하고, 상기 제3영역(141)과 제4영역(142) 사이에서 상기 제3영역(141)과 제4영역(142)을 전기적으로 연결하는 제2브릿지(142)를 포함한다. 여기서 제3영역(141)과 제4영역(142)은 각각 제1영역(121)과 제2영역(122)에 대응되도록 배치된다.
상기 도면에는 제1브릿지(123)와 제2브릿지(143)가 직선의 형태로 도시되어 있으나 이는 일 예시일 뿐이며, 본 발명은 이에 한정되지 않는다. 즉, 제1브릿지(123)와 제2브릿지(143)가 각각 제1영역(121)과 제2영역(122), 및 제3영역(141)과 제4영역(142)을 전기적으로 연결하는 것이라면 어떠한 모양이라도 관계없다.
제1전극(12)에 제1배선부(16)가 연결되고, 제2전극(14)에 제2배선부(17-1, 17-2)가 연결된다. 제1배선부(16)는 절연막(15) 상에 형성되고, 제1콘택홀(CNT1)을 통하여 제1전극(12)의 제1영역(121)에 접속되며, 제1영역(121)에 중첩되는 위치에 배치될 수 있다.
기판(10) 상에 커패시터 소자(1)를 제조하는 과정에서, 파티클(partile)과 같은 오염원이 유전막(13)을 손상시킬 경우, 제1전극(12)과 제2전극(14) 사이에 단락(short)이 발생할 수 있다. 일반적인 커패시터 소자는 소자 전체가 손상될 수 있다.
그러나, 본 실시예에 따른 커패시터 소자(1)에 있어서, 만약 파티클이 제1배선부(16)가 연결되지 않은 제2영역(122)과 제4영역(142)이 위치하는 제2부분(A12)에서 유전막(13)을 손상시킬 경우, 제1브릿지(123) 및 제2브릿지(143)를 절단(cutting)하여 제2영역(122) 및 제4영역(142)을 플로팅시킴으로써, 또는 제1브릿지(123)만 절단하여 제2영역(122)만 플로팅시킴으로써, 커패시터 소자(1) 전체의 손상을 막을 수 있다. 즉, 전체 면적이 줄어들기는 하지만, 제1영역(121)과 제3영역(141)이 위치하는 제1부분(A11)만으로 커패시터의 기능을 유지할 수 있기 때문에 소자 전체가 손상되는 것을 방지할 수 있다.
도 3은 본 발명의 제1실시예에 따른 커패시터 소자를 포함하는 유기 발광 표시 장치의 픽셀 회로도이고, 도 4는 본 발명의 제1실시예에 따른 커패시터 소자를 포함하는 유기 발광 표시 장치의 픽셀의 개략적인 단면도이다.
도 3 및 도 4를 참조하면, 본 발명의 일 실시예에 따른 커패시터 소자(1)를 포함하는 유기 발광 표시 장치(100)의 픽셀에는 스캔 라인(Scan), 데이터 라인(Data), 전원전압공급 라인(VDD)와 같은 복수의 도전 라인들과, 발광 영역(EL)을 포함하는 유기발광소자(OLED), 제1 및 제2박막 트랜지스터(TR1, TR2), 및 커패시터(C)가 구비된다. 본 발명은 상기 도면에 도시된 박막 트랜지스터 및 커패시터의 배열 및 개수에 한정되는 것은 아니며, 화소 회로부에 따라 2 이상의 박막 트랜지스터 및 커패시터가 다양하게 조합될 수 있다.
제1박막 트랜지스터(TR1)의 게이트 전극(124)은 스캔라인(Scan)에 연결되고, 제1박막 트랜지스터(TR1)의 제1전극(161)은 데이터 라인(Data)에 연결된다. 제2박막 트랜지스터(TR2)의 게이트 전극(125)은 제1박막 트랜지스터(TR1)의 제2전극(161)에 연결되고, 제2박막 트랜지스터(TR2)의 제1전극(162)은 전원전압 공급라인(VDD, 16)에 연결되고, 제2전극(162)은 OLED의 애노드(E1)에 연결된다. 이때, 제1박막 트랜지스터(TR1)는 스위칭 트랜지스터가 되고, 제2박막 트랜지스터(TR2)는 구동 트랜지스터가 된다. 도 3에서 제1박막 트랜지스터(TR1), 및 제2박막 트랜지스터(TR2)는 P형으로 도시되어 있으나, 반드시 이에 한정되는 것은 아니며 적어도 하나가 N형으로 형성될 수도 있다.
커패시터(C)는 제1박막 트랜지스터(TR1)의 제2전극(161)과 전원전압 공급 라인(VDD, 16) 사이에 연결된다. 커패시터(C)의 제1전극(12)은 제1브릿지(123)에 의해 전기적으로 연결된 제1영역(121)과 제2영역(122)을 포함하고, 커패시터(C)의 제2전극(14)은 제2브릿지(143)에 의해 전기적으로 연결된 제3영역(141)과 제4영역(142)를 포함한다.
제1전극(12)은 제1 및 제2박막 트랜지스터(TR1, TR2)의 게이트 전극(124, 125)과 동일층에 동일재료로 형성되고, 제2전극(14)은 제1 및 제2박막 트랜지스터(TR1, TR2)의 게이트 전극(124, 125)과 동일층에 동일 재료로 형성된다. 절연막(15) 상에 전원전압 공금라인(VDD)인 제1배선부(16)가 형성되고, 제1배선부(16)는 제1콘택홀(CNT1)을 통하여 제1전극(12)의 제1영역(121)에 접속되며, 제1영역(121)에 중첩되는 위치에 배치된다.
상기 커패시터(C)는 제1박막 트랜지스터(TR1)에 데이터 신호가 인가되는 동안 데이터 신호를 저장하는 저장 커패시터로 기능한다.
상기 도면에 도시된 커패시터의 구조는 일 예이며, 본 발명은 이에 한정되지 않는다. 즉, 제1전극(12)은 제1 및 제2박막 트랜지스터(TR1, TR2)의 반도체층(144, 145), 게이트 전극(124, 125), 및 소스 및 드레인 전극(161, 162) 중 하나와 동일층에 동일재료로 형성될 수 있으며, 제2전극(14)은 제1 및 제2박막 트랜지스터(TR1, TR2)의 반도체층(144, 145), 게이트 전극(124, 125), 및 소스 및 드레인 전극(161, 162) 중 상기 제1전극(12)을 형성하지 않은 어느 하나와 동일층에 동일 재료로 형성될 수 있다.
유기 발광 소자(OLED)는 제2박막 트랜지스터(TR2)의 소스 및 드레인 전극(162)의 하나의 연결된 화소 전극(E1), 화소 전극(E1)에 대향하는 대향 전극(E2), 및 상기 화소 전극(E1)과 대향 전극(E2) 사이에 위치하는 발광층(EL)을 포함한다.
상술한 본 실시예에 따른 커패시터(C)를 포함하는 유기 발광 표시 장치(100)에 있어서, 만약 파티클이 제1배선부(16)가 연결되지 않은 커패시터의 제2영역(122)과 제4영역(142)이 위치하는 부분(A12)에서 유전막(13)을 손상시킬 경우, 제1브릿지(123) 및 제2브릿지(143)를 절단(cutting)하여 제2영역(122) 및 제4영역(142)을 플로팅시킴으로써, 또는 제1브릿지(123)만 절단하여 제2영역(122)만 플로팅시킴으로써, 커패시터(C) 전체의 손상을 막을 수 있고, 커패시터 불량에 따른 암점 불량을 방지할 수 있어서, 유기 발광 표시 장치(100)의 화소 불량을 줄일 수 있다.
한편, 상기 도면에는 평판 표시 장치로서 유기 발광 표시 장치(100)가 개시되어 있으나, 본 발명은 이에 한정되지 않으며, 액정 표시 장치를 포함한 다양한 발광 소자를 포함할 수 있다.
도 5는 본 발명의 제2실시예에 따른 커패시터 소자의 개략적인 평면도이고, 도 6은 도 5의 A2-A2를 따라 취한 단면도이다. 이하, 전술한 제1실시예에 따른 커패시터 소자(1)와의 차이점을 중심으로 설명한다.
도 5 및 도 6을 참조하면, 본 실시예에 따른 커패시터 소자(2)는 기판(20), 및 버퍼층(21) 상에 서로 대향 배치된 제1전극(22)과 제2전극(24), 및 상기 제1전극(22)과 제2전극(24) 사이에 위치한 유전막(23)을 포함한다.
제1전극(22)은 전술한 실시예와 마찬가지로, 동일층에 형성되며, 서로 분리된 면적을 갖는 제1영역(221)과 제2영역(222)을 포함하고, 상기 제1영역(221)과 제2영역(222) 사이에서 상기 제1영역(221)과 제2영역(222)을 전기적으로 연결하는 제1브릿지(223)를 포함한다. 그러나, 제2전극(24)은 전술한 제1실시예와 달리, 브릿지에 의해 분리되지 않고 일체로 형성된다.
제1전극(22)에 제1배선부(26)가 연결되고, 제2전극(24)에 제2배선부(27-1, 27-2)가 연결된다. 제1배선부(26)는 절연막(25) 상에 형성되고, 제2콘택홀(CNT2)을 통하여 제1전극(22)의 제1영역(221)에 접속되며, 제1영역(221)에 중첩되는 위치에 배치된다.
만약 파티클이 제1배선부(26)가 연결되지 않은 제2영역(222)이 위치하는 제2부분(A22)에서 유전막(23)을 손상시킬 경우, 제1브릿지(223)를 절단(cutting)하여 제2영역(222)을 플로팅시킴으로써, 커패시터 소자(2) 전체의 손상을 막을 수 있다. 즉, 전체 면적이 줄어들기는 하지만, 제1영역(221)과, 제1영역(221)에 대응되는 제2전극(24)이 위치하는 제1부분(A21)만으로 커패시터의 기능을 유지할 수 있기 때문에 소자 전체가 손상되는 것을 방지할 수 있다. 또한, 제2전극(24)에 복잡한 브릿지를 형성하지 않기 때문에 소자 설계의 자유도를 높일 수 있다.
도 7은 본 발명의 제3실시예에 따른 커패시터 소자의 개략적인 평면도, 도 8는 도 7의 A3-A3을 따라 취한 단면도이고, 도 9는 본 발명의 제3실시예에 따른 커패시터 소자를 포함하는 유기 발광 표시 장치의 회로도이다.
상기 도면들을 참조하면, 본 실시예에 따른 커패시터 소자(3)는 기판(30) 상에 서로 대향 배치된 제1전극(32)과 제2전극(34), 및 상기 제1전극(32)과 제2전극(34) 사이에 위치한 유전막(33)을 포함한다. 또한, 절연막(35)을 사이에 두고, 제1전극(32) 상에 제3전극(38)이 구비된다.
제1전극(32)은 전술한 제1실시예와 마찬가지로 동일층에 형성되며, 서로 분리된 면적을 갖는 제1영역(321)과 제2영역(322)을 포함하고, 상기 제1영역(321)과 제2영역(322) 사이에서 상기 제1영역(321)과 제2영역(322)을 전기적으로 연결하는 제1브릿지(323)를 포함한다.
제2전극(34)도 제1전극(32)과 마찬가지로 동일층에 형성되며, 서로 분리된 면적을 갖는 제3영역(341)과 제4영역(342)을 포함하고, 상기 제3영역(341)과 제4영역(342) 사이에서 상기 제3영역(341)과 제4영역(342)을 전기적으로 연결하는 제2브릿지(342)를 포함한다. 여기서 제3영역(341)과 제4영역(342)은 각각 제1영역(321)과 제2영역(322)에 대응되도록 배치된다.
제1전극(32)에 제1배선부(36)가 연결되고, 제2전극(34)에 제2배선부(37-1, 37-2)가 연결된다. 제1배선부(36)는 절연막(35) 상에 형성되고, 제3콘택홀(CNT3)을 통하여 제1전극(32)의 제1영역(321)에 접속되며, 제1영역(321)에 중첩되는 위치에 배치된다.
제3전극(38)은 제1전극(32)에 대향 배치되고, 제1영역(312)과 제2영역(322) 중 제1배선부(36)가 연결된 영역, 및 제3영역(341)과 제4영역(342) 중 제1배선부(36)가 연결된 영역에 대응되는 위치에 구비된다.
한편, 도 9를 참조하면, 본 실시예에 따른 커패시터 소자(3)를 포함하는 유기 발광 표시 장치의 픽셀 회로부에 있어서, 커패시터(C)는 제1박막 트랜지스터(TR1)의 제2전극(161)과 전원전압 공급 라인(VDD, 16) 사이에 병렬로 연결된다. 상세히, 제1전극(32)과 제3전극(38) 사이에서 제1정전용량(C1)이 형성되고, 제1전극(32)과 제2전극(34) 사이에서 제2정전용량(C2)이 형성되고, 제1정전용량(C1)과 제2정전용량(C2)이 병렬로 연결된다.
따라서, 만약 파티클이 제1배선부(36)가 연결되지 않은 제2영역(322)과 제4영역(342)이 위치하는 제2부분(A32)에서 유전막(33)을 손상시킬 경우, 제1브릿지(323) 및 제2브릿지(343)를 절단(cutting)하여 제2영역(322) 및 제4영역(342)을 플로팅시킴으로써, 또는 제1브릿지(323)만 절단하여 제2영역(322)만 플로팅시킴으로써, 커패시터 소자(3) 전체의 손상을 막을 수 있다. 즉, 전체 면적이 줄어들기는 하지만, 제1영역(321), 제3영역(341) 및 제3전극(38)이 위치하는 제1부분(A31)만으로 커패시터의 기능을 유지할 수 있기 때문에 소자 전체가 손상되는 것을 방지할 수 있다. 이때, 제1영역(321), 제3영역(341) 및 제3전극(38)이 병렬로 연결되기 때문에, 줄어든 면적에 의한 정전용량의 감소를 보상할 수 있다.
또한, 본 실시예에 따른 커패시터 소자(3)를 포함하는 유기 발광 표시 장치는 커패시터 불량에 따른 암점 불량을 방지할 수 있어 화소 불량을 줄일 수 있다.
도 10은 본 발명의 제4실시예에 따른 커패시터 소자의 개략적인 평면도이고, 도 11은 도 10의 A4-A4를 따라 취한 단면도이다.
도 10 및 도 11을 참조하면, 본 실시예에 따른 커패시터 소자(4)는 기판(40) 상에 서로 대향 배치된 제1전극(42)과 제2전극(44), 및 상기 제1전극(42)과 제2전극(44) 사이에 위치한 유전막(43)을 포함한다. 또한, 절연막(45)을 사이에 두고, 제1전극(42) 상에 제3전극(48)이 구비된다.
제1전극(42)은 전술한 제1실시예와 마찬가지로, 동일층에 형성되며, 서로 분리된 면적을 갖는 제1영역(421)과 제2영역(422)을 포함하고, 상기 제1영역(421)과 제2영역(422) 사이에서 상기 제1영역(421)과 제2영역(422)을 전기적으로 연결하는 제1브릿지(423)를 포함한다. 그러나, 제2전극(44)은 전술한 제2실시예와 마찬가지로, 브릿지에 의해 분리되지 않고 일체로 형성된다.
제1전극(42)에 제1배선부(46)가 연결되고, 제2전극(44)에 제2배선부(47-1, 47-2)가 연결된다. 제1배선부(46)는 절연막(45) 상에 형성되고, 제4콘택홀(CNT4)을 통하여 제1전극(42)의 제1영역(421)에 접속되며, 제1영역(421)에 중첩되는 위치에 배치된다.
제3전극(48)은 제1전극(42)에 대향 배치되고, 제1영역(412)과 제2영역(422) 중 제1배선부(46)가 연결된 영역에 구비된다.
본 실시예에 따른 커패시터 소자(1)는 제1전극(42)과 제3전극(48) 사이에서 제1정전용량이 형성되고, 제1전극(42)과 제2전극(44) 사이에서 제2정전용량이 형성되고, 상기 제1정전용량과 제2정전용량은 병렬로 연결된다.
만약 파티클이 제1배선부(46)가 연결되지 않은 제2영역(422)이 위치하는 제2부분(A22)에서 유전막(43)을 손상시킬 경우, 제1브릿지(423)를 절단(cutting)하여 제2영역(422)을 플로팅시킴으로써, 커패시터 소자(4) 전체의 손상을 막을 수 있다. 즉, 전체 면적이 줄어들기는 하지만, 제1영역(421)과 제1영역(421)에 대응되는 제2전극(44), 및 제3전극(48)이 위치하는 제1부분(A41)만으로 커패시터의 기능을 유지할 수 있기 때문에 소자 전체가 손상되는 것을 방지할 수 있다. 이때, 제1영역(421), 제1영역(421)에 대응되는 제2전극(44), 및 제3전극(48)이 병렬로 연결되기 때문에, 줄어든 면적에 의한 정전용량의 감소를 보상할 수 있다. 또한, 제2전극(44)에 복잡한 브릿지를 형성하지 않기 때문에 소자 설계의 자유도를 높일 수 있다.
도 12는 본 발명의 제5실시예에 따른 커패시터 소자의 개략적인 평면도, 도 13은 도 1의 A5-A5를 따라 취한 단면도이다.
도 12 및 도 13을 참조하면, 본 실시예에 따른 커패시터 소자(5)는 기판(10), 및 버퍼층(51) 상에 서로 대향 배치된 제1전극(22)과 제2전극(54), 및 상기 제1전극(52)과 제2전극(54) 사이에 위치한 유전막(53)을 포함한다.
제1전극(52)은 동일층에 형성되며, 서로 분리된 면적을 갖는 제1영역(521)과 제2영역(522)을 포함하고, 상기 제1영역(521)과 제2영역(522) 사이에서 상기 제1영역(521)과 제2영역(522)을 전기적으로 연결하는 제1브릿지(523)를 포함한다.
제2전극(54)도 제1전극(52)과 마찬가지로 동일층에 형성되며, 서로 분리된 면적을 갖는 제3영역(541)과 제4영역(542)을 포함하고, 상기 제3영역(541)과 제4영역(542) 사이에서 상기 제3영역(541)과 제4영역(542)을 전기적으로 연결하는 제2브릿지(542)를 포함한다. 여기서 제3영역(541)과 제4영역(542)은 각각 제1영역(521)과 제2영역(522)에 대응되도록 배치된다.
제1전극(52)의 제1브릿지(523)에 제1배선부(56)가 연결되고, 제2전극(54)에 제2배선부(57-1, 57-2)가 연결된다. 제1배선부(56)는 절연막(55) 상에 형성되고, 제5콘택홀(CNT5)을 통하여 제1전극(52)의 제1브릿지(523)에 접속되고, 전술한 제1실시예와 달리 제1영역(521) 및 제2영역(522) 모두에 연결된다.
만약 파티클이 제1영역(521)과 제3영역(541)이 위치하는 제1부분(A51) 또는 제2영역(522)과 제4영역(542)이 위치하는 제2부분(A52)에서 유전막(53)을 손상시킬 경우, 제1배선부(56)와 제1부분(A51) 사이의 제1브릿지(523) 및 제2브릿지(543)를 절단(cutting)하여 제1영역(521) 및 제3영역(541)을 플로팅시킴으로써, 또는 제1브릿지(523)만 절단하여 제1영역(521)만 플로팅시킴으로써, 커패시터 소자(1) 전체의 손상을 막을 수 있다. 또한, 제1배선부(56)와 제2부분(A52) 사이의 제1브릿지(523) 및 제2브릿지(543)를 절단(cutting)하여 제2영역(522) 및 제4영역(542)을 플로팅시킴으로써, 또는 제1브릿지(523)만 절단하여 제2영역(522)만 플로팅시킴으로써, 커패시터 소자(5) 전체의 손상을 막을 수 있다.
전술한 실시예들의 커패시터 소자들(1~4)은 제1배선부(16~46)가 연결된 제1부분(A11~A41)만 커패시터로 기능할 수 있기 때문에, 파티클이 제1부분(A11~A41)을 단락 시킬 경우에는 커패시터 소자(1~4) 전체가 손상될 수 있다. 반면, 본 실시예에 따른 커패시터 소자(5)는 제1배선부(56)가 제1부분(A51) 및 제2부분(A52)에 모두 연결되기 때문에, 적어도 어느 한 부분은 커패시터의 기능을 할 수 있다. 따라서 전술한 실시예들에 비하여 커패시터 불량을 줄일 수 있다.
도 14는 본 발명의 제6실시예에 따른 커패시터 소자의 개략적인 평면도이고, 도 15는 도 14의 A6-A6을 따라 취한 단면도이다.
도 14 및 도 15를 참조하면, 본 실시예에 따른 커패시터 소자(6)는 기판(60), 및 버퍼층(61) 상에 서로 대향 배치된 제1전극(62)과 제2전극(64), 및 상기 제1전극(62)과 제2전극(64) 사이에 위치한 유전막(63)을 포함한다.
제1전극(62)은 전술한 실시예와 마찬가지로, 동일층에 형성되며, 서로 분리된 면적을 갖는 제1영역(621)과 제2영역(622)을 포함하고, 상기 제1영역(621)과 제2영역(622) 사이에서 상기 제1영역(621)과 제2영역(622)을 전기적으로 연결하는 제1브릿지(623)를 포함한다. 그러나, 제2전극(64)은 전술한 제5실시예와 달리, 브릿지에 의해 분리되지 않고 일체로 형성된다.
제1전극(62)의 제1브릿지(623)에 제1배선부(66)가 연결되고, 제2전극(64)에 제2배선부(67-1, 67-2)가 연결된다. 제1배선부(66)는 절연막(65) 상에 형성되고, 제6콘택홀(CNT5)을 통하여 제1전극(62)의 제1배선부(66)에 접속됨으로써, 제1영역(621) 및 제2영역(622) 모두에 연결된다.
만약 파티클이 제1영역(621) 이 위치하는 제1부분(A61) 또는 제2영역(622) 이 위치하는 제2부분(A62)에서 유전막(63)을 손상시킬 경우, 제1배선부(66)와 제1부분(A61) 사이의 제1브릿지(623)를 절단(cutting)하여 제1영역(521)을 플로팅시킴으로써, 커패시터 소자(6) 전체의 손상을 막을 수 있다. 또한, 제1배선부(66)와 제2부분(A62) 사이의 제1브릿지(623)를 절단(cutting)하여 제2영역(522)을 플로팅시킴으로써, 커패시터 소자(6) 전체의 손상을 막을 수 있다. 또한, 전술한 제5실시예와 마찬가지로, 본 실시예에 따른 커패시터 소자(6)는 제1배선부(66)가 제1부분(A61) 및 제2부분(A62)에 모두 연결되기 때문에, 적어도 어느 한 부분은 커패시터의 기능을 할 수 있어 커패시터 불량을 줄일 수 있다. 또한, 제2전극(64)에 복잡한 브릿지를 형성하지 않기 때문에 소자 설계의 자유도를 높일 수 있다.
도 16은 본 발명의 제7실시예에 따른 커패시터 소자의 개략적인 평면도, 도 17은 도 16의 A7-A7을 따라 취한 단면도이다.
상기 도면들을 참조하면, 본 실시예에 따른 커패시터 소자(7)는 기판(70), 버퍼층(71) 상에 서로 대향 배치된 제1전극(72)과 제2전극(74), 및 상기 제1전극(72)과 제2전극(74) 사이에 위치한 유전막(73)을 포함한다. 또한, 절연막(75)을 사이에 두고, 제1전극(72) 상에 제3전극(78-1,78-2)이 구비된다.
제1전극(72)은 동일층에 형성되며, 서로 분리된 면적을 갖는 제1영역(721)과 제2영역(722)을 포함하고, 상기 제1영역(721)과 제2영역(722) 사이에서 상기 제1영역(721)과 제2영역(722)을 전기적으로 연결하는 제1브릿지(723)를 포함한다.
제2전극(74)도 제1전극(72)과 마찬가지로 동일층에 형성되며, 서로 분리된 면적을 갖는 제3영역(741)과 제4영역(742)을 포함하고, 상기 제3영역(741)과 제4영역(742) 사이에서 상기 제3영역(741)과 제4영역(742)을 전기적으로 연결하는 제2브릿지(742)를 포함한다. 여기서 제3영역(741)과 제4영역(742)은 각각 제1영역(721)과 제2영역(722)에 대응되도록 배치된다.
제1전극(72)에 제1브릿지(723)에 제1배선부(76)가 연결되고, 제2전극(74)에 제2배선부(77-1, 77-2)가 연결된다. 제1배선부(76)는 절연막(75) 상에 형성되고, 제7콘택홀(CNT7)을 통하여 제1전극(32)의 제1배선부(76)에 접속됨으로써, 제1영역(721) 및 제2영역(722) 모두에 연결된다.
제3전극(78-1, 78-2)은 절연막(75) 상에, 제1영역(712)과 제2영역(722)이 위치하는 제1부분(A71), 및 제3영역(741)과 제4영역(742)이 위치하는 제2부분(A72)에 분리되어 형성된다.
따라서, 본 실시예에 따른 커패시터 소자(7)는, 제1부분(A71)에서 제1전극(72)과 제3전극(78-1) 사이에서 제1정전용량이 형성되고, 제1전극(72)과 제2전극(74) 사이에서 제2정전용량이 형성되고, 이들 제1정전용량과 제2정전용량이 병렬로 연결된다. 또한, 제2부분(A72)에서도 제1전극(72)과 제3전극(78-2) 사이에서 제1정전용량이 형성되고, 제1전극(72)과 제2전극(74) 사이에서 제2정전용량이 제1정전용량과 병렬로 연결된다.
만약 파티클이 제1부분(A71) 또는 제2부분(A72)에서 유전막(73)을 손상시킬 경우, 제1배선부(76)와 제1부분(A71) 사이의 제1브릿지(723) 및 제2브릿지(743)를 절단(cutting)하여 제1영역(721) 및 제3영역(741)을 플로팅시킴으로써, 또는 제1브릿지(723)만 절단하여 제1영역(721)만 플로팅시킴으로써, 커패시터 소자(7) 전체의 손상을 막을 수 있다. 또한, 제1배선부(76)와 제2부분(A72) 사이의 제1브릿지(723) 및 제2브릿지(743)를 절단(cutting)하여 제2영역(722) 및 제4영역(742)을 플로팅시킴으로써, 또는 제1브릿지(723)만 절단하여 제2영역(722)만 플로팅시킴으로써, 커패시터 소자(7) 전체의 손상을 막을 수 있다. 또한, 전술한 제5실시예와 마찬가지로, 본 실시예에 따른 커패시터 소자(7)는 제1배선부(76)가 제1부분(A71) 및 제2부분(A72)에 모두 연결되기 때문에, 적어도 어느 한 부분은 커패시터의 기능을 할 수 있어 커패시터 불량을 줄일 수 있다. 이때, 제1부분(A71)에 위치하는 제1영역(721), 제3영역(741) 및 제3전극(78-1)이 병렬로 연결되기 때문에, 줄어든 면적에 의한 정전용량의 감소를 보상할 수 있고, 제2부분(A72)에 위치하는 제2영역(722), 제4영역(742) 및 제3전극(78-2)이 병렬로 연결되기 때문에, 줄어든 면적에 의한 정전용량의 감소를 보상할 수 있다.
도 18은 본 발명의 제8실시예에 따른 커패시터 소자의 개략적인 평면도, 도 19는 도 18의 A8-A8을 따라 취한 단면도이다.
상기 도면들을 참조하면, 본 실시예에 따른 커패시터 소자(8)는 기판(80), 버퍼층(81) 상에 서로 대향 배치된 제1전극(82)과 제2전극(84), 및 상기 제1전극(82)과 제2전극(84) 사이에 위치한 유전막(83)을 포함한다. 또한, 절연막(85)을 사이에 두고, 제1전극(82) 상에 제3전극(88-1, 88-2)이 구비된다.
제1전극(82)은 동일층에 형성되며, 서로 분리된 면적을 갖는 제1영역(821)과 제2영역(822)을 포함하고, 상기 제1영역(821)과 제2영역(822) 사이에서 상기 제1영역(821)과 제2영역(822)을 전기적으로 연결하는 제1브릿지(823)를 포함한다. 그러나, 제2전극(84)은 브릿지에 의해 분리되지 않고 일체로 형성된다.
제1전극(82)에 제1브릿지(823)에 제1배선부(86)가 연결되고, 제2전극(84)에 제2배선부(87-1, 87-2)가 연결된다. 제1배선부(86)는 절연막(85) 상에 형성되고, 제8콘택홀(CNT8)을 통하여 제1전극(82)의 제1배선부(86)에 접속됨으로써, 제1영역(821) 및 제2영역(822) 모두에 연결된다.
제3전극(88-1, 88-2)은 절연막(85) 상에, 제1영역(812)이 위치하는 제1부분(A81), 및 제3영역(841)이 위치하는 제2부분(A82)에 분리되어 형성된다.
따라서, 본 실시예에 따른 커패시터 소자(8)는, 제1부분(A81)에서 제1전극(82)과 제3전극(88-1) 사이에서 제1정전용량이 형성되고, 제1전극(82)과 제2전극(84) 사이에서 제2정전용량이 형성되고, 이들 제1정전용량과 제2정전용량이 병렬로 연결된다. 또한, 제2부분(A82)에서도 제1전극(82)과 제3전극(88-2) 사이에서 제1정전용량이 형성되고, 제1전극(82)과 제2전극(84) 사이에서 제2정전용량이 제1정전용량과 병렬로 연결된다.
만약 파티클이 제1부분(A81) 또는 제2부분(A82)에서 유전막(83)을 손상시킬 경우, 제1배선부(86)와 제1부분(A81) 사이의 제1브릿지(823)를 절단(cutting)하여 제1영역(821)을 플로팅시킴으로써, 커패시터 소자(8) 전체의 손상을 막을 수 있다. 또한, 제1배선부(86)와 제2부분(A82) 사이의 제1브릿지(823)를 절단(cutting)하여 제2영역(722)을 플로팅시킴으로써, 커패시터 소자(8) 전체의 손상을 막을 수 있다. 또한, 전술한 제5실시예와 마찬가지로, 본 실시예에 따른 커패시터 소자(8)는 제1배선부(86)가 제1부분(A81) 및 제2부분(A82)에 모두 연결되기 때문에, 적어도 어느 한 부분은 커패시터의 기능을 할 수 있어 커패시터 불량을 줄일 수 있다. 이때, 제1부분(A81)에 위치하는 제1영역(821), 제2전극(84) 및 제3전극(88-1)이 병렬로 연결되기 때문에, 줄어든 면적에 의한 정전용량의 감소를 보상할 수 있고, 제2부분(A82)에 위치하는 제2영역(822), 제2전극(84) 및 제3전극(88-2)이 병렬로 연결되기 때문에, 줄어든 면적에 의한 정전용량의 감소를 보상할 수 있다. 또한, 제2전극(84)에 복잡한 브릿지를 형성하지 않기 때문에 소자 설계의 자유도를 높일 수 있다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
1: 커패시터 소자 10: 기판
11: 버퍼층 11: 버퍼층
12: 제1전극 121: 제1영역
122: 제2영역 123: 제1브릿지
13: 유전막 14: 제2전극
141: 제3영역 142: 제4영역
143: 제2브릿지 15: 절연막
16: 제1배선부 17-1, 17-2: 제2배선부
CNT1: 제1콘택홀 A11: 제1부분
A12: 제2부분 A13: 제3부분

Claims (25)

  1. 서로 분리된 면적을 갖는 제1영역과 제2영역을 포함하고, 상기 제1영역과 제2영역 사이에서 상기 제1영역과 제2영역을 전기적으로 연결하는 제1브릿지를 포함하는 제1전극;
    상기 제1전극에 이격되고, 상기 제1전극의 적어도 일부와 중첩된 제2전극; 및
    상기 제1전극과 제2전극 사이에 형성된 유전막;을 포함하는 커패시터 소자.
  2. 제 1 항에 있어서,
    상기 제1전극에 제1배선부가 연결되고, 상기 제1배선부는 상기 제1영역과 제2영역 중 하나에 연결된 커패시터 소자.
  3. 제 2 항에 있어서,
    상기 제1전극에 이격되고, 상기 제1전극의 적어도 일부와 중첩되고, 상기 제1영역과 제2영역 중 상기 제1배선부가 연결된 영역에 대응되는 위치에 구비된 제3전극을 더 포함하는 커패시터 소자.
  4. 제 3 항에 있어서,
    상기 제3전극은 상기 제1배선부와 동일층에 형성되는 커패시터 소자.
  5. 제 2 항에 있어서,
    상기 제2전극은, 서로 분리된 면적을 갖는 제3영역과 제4영역을 포함하고, 상기 제3영역과 제4영역 사이에서 상기 제3영역과 제4영역을 전기적으로 연결하는 제2브릿지를 포함하는 커패시터 소자.
  6. 제 5 항에 있어서,
    상기 제3영역과 제4영역은 각각 상기 제1영역과 제2영역에 대응되는 위치에 구비되는 커패시터 소자.
  7. 제 5 항에 있어서,
    상기 제1전극에 이격되고, 상기 제1전극의 적어도 일부와 중첩되고, 상기 제1영역과 제2영역 중 상기 제1배선부가 연결된 영역에 대응되는 위치에 구비된 제3전극을 더 포함하는 커패시터 소자.
  8. 제 7 항에 있어서,
    상기 제3전극은 상기 제1배선부와 동일층에 형성되는 커패시터 소자.
  9. 제 1 항에 있어서,
    상기 제1전극에 제1배선부가 연결되고 상기 제1배선부는 상기 제1영역과 제2영역 사이에 배치되고, 상기 제1영역 및 제2영역에 연결된 커패시터 소자.
  10. 제 9 항에 있어서,
    상기 제1전극에 이격되고, 상기 제1전극의 적어도 일부와 중첩되고, 상기 제1영역 및 제2영역에 대응되는 위치에 구비된 제3전극을 더 포함하는 커패시터 소자.
  11. 제 10 항에 있어서,
    상기 제3전극은 상기 제1배선부와 동일층에 형성되는 커패시터 소자.
  12. 제 9 항에 있어서,
    상기 제2전극은, 서로 분리된 면적을 갖는 제3영역과 제4영역을 포함하고, 상기 제3영역과 제4영역 사이에서 상기 제3영역과 제4영역을 전기적으로 연결하는 제2브릿지를 포함하는 커패시터 소자.
  13. 제 12 항에 있어서,
    상기 제3영역과 제4영역은 각각 상기 제1영역과 제2영역에 대응되는 위치에 구비된 커패시터 소자.
  14. 제 12 항에 있어서,
    상기 제1전극에 이격되고, 상기 제1전극의 적어도 일부와 중첩되고, 상기 제1영역과 제2영역, 및 상기 제3영역과 제4영역 각각에 대응되는 위치에 분리되어 위치하는 제3전극을 더 포함하는 커패시터 소자.
  15. 제 14 항에 있어서,
    상기 제3전극은 상기 제1배선부와 동일층에 형성되는 커패시터 소자.
  16. 적어도 하나의 박막 트랜지스터, 커패시터, 및 발광소자를 포함하는 평판 표시장치에 있어서,
    상기 적어도 하나의 박막 트랜지스터는 반도체층, 게이트 전극, 및 소스 및 드레인 전극을 포함하고,
    상기 커패시터는, 서로 분리된 면적을 갖는 제1영역과 제2영역을 포함하고, 상기 제1영역과 제2영역 사이에서 상기 제1영역과 제2영역을 전기적으로 연결하는 제1브릿지를 포함하는 제1전극, 상기 제1전극에 연결된 제1배선부, 상기 제1전극에 이격되고 상기 제1전극의 적어도 일부와 중첩된 제2전극, 상기 제2전극에 연결된 제2배선부, 및 상기 제1전극과 제2전극 사이에 형성된 유전층을 포함하고,
    상기 발광 소자는, 상기 소스 및 드레인 전극의 하나의 연결된 화소 전극, 상기 화소 전극에 대향하는 대향 전극, 및 상기 화소 전극과 대향 전극 사이에 위치하는 발광층을 포함하는 평판 표시 장치.
  17. 제 16 항에 있어서,
    상기 제1전극은 상기 반도체층, 게이트 전극, 및 소스 및 드레인 전극 중 하나와 동일층 동일 재료로 형성되고,
    상기 제2전극은 상기 반도체층, 게이트 전극, 및 소스 및 드레인 전극 중 상기 제1전극을 형성하지 않는 어느 하나와 동일층에 동일재료로 형성되는 평판 표시 장치.
  18. 제 17 항에 있어서,
    상기 제1배선부는 상기 평판 표시 장치의 전원전압 공급선에 연결되고,
    상기 제2배선부는 상기 박막 트랜지스터의 소스 및 드레인 전극의 하나와 연결되는 평판 표시 장치.
  19. 제 18 항에 있어서,
    상기 제1배선부는 상기 제1영역과 제2영역 중 하나에 연결되고, 상기 전원전압 공급선은 상기 제1영역과 제2영역 중 하나에 중첩되도록 배치된 평판 표시 장치.
  20. 제 19 항에 있어서,
    상기 제2전극은 서로 분리된 면적을 갖는 제3영역과 제4영역을 포함하고, 상기 제3영역과 제4영역 사이에서 상기 제3영역과 제4영역을 전기적으로 연결하는 제2브릿지를 포함하는 평판 표시 장치.
  21. 제 19 항에 있어서,
    상기 커패시터는, 상기 제1전극에 이격되고 상기 제1전극의 적어도 일부와 중첩되고, 상기 제1영역과 제2영역 중 상기 제1배선부가 연결된 영역에 대응되는 위치에 구비된 제3전극을 더 포함하고, 상기 제3전극은 상기 반도체층, 게이트 전극, 및 소스 및 드레인 전극 중 상기 제1전극 및 제2전극을 형성하는 않는 것과 동일층에 형성된 평판 표시 장치.
  22. 제 19 항에 있어서,
    상기 제1배선부는 상기 제1영역과 제2영역 사이에 배치되고, 상기 제1영역 및 제2영역에 연결된 평판 표시 장치.
  23. 제 21 항에 있어서,
    상기 제2전극은, 서로 분리된 면적을 갖는 제3영역과 제4영역을 포함하고, 상기 제3영역과 제4영역 사이에서 상기 제3영역과 제4영역을 전기적으로 연결하는 제2브릿지를 포함하는 평판 표시 장치.
  24. 제 21 항에 있어서,
    상기 제1전극에 이격되고 상기 제1전극의 적어도 일부와 중첩되고, 상기 제1영역 및 제2영역에 대응되는 위치에 구비된 제3전극을 더 포함하는 평판 표시 장치.
  25. 제 16 항에 있어서,
    상기 발광 소자는 유기 발광 소자인 평판 표시 장치.
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