KR101126051B1 - 디부스트 전류 경로를 갖는 멀티-선형 모드 ｌｎａ - Google Patents

디부스트 전류 경로를 갖는 멀티-선형 모드 ｌｎａ Download PDF

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Abstract

변형된 미분 중첩 (MDS) 저잡음 증폭기 (LNA) 는 메인 전류 경로 및 소거 전류 경로를 포함한다. 소거 경로내의 3차 왜곡은, 메인 경로내의 3차 왜곡을 소거시키는데 사용된다. 신규한 일 양태에서, 2개의 전류 경로들 각각에 대해 별개의 소스 디제너레이션 인덕터가 존재하며, 그에 의해, 일 전류 경로에 영향을 주지 않으면서 다른 전류 경로의 튜닝을 용이하게 한다. 신규한 제 2 양태에서, LNA 로드를 통해 전달되지 않는 디부스트 전류 경로가 제공된다. 디부스트 전류는 네거티브 피드백이 헤드룸 문제를 발생시키지 않으면서 증가되게 한다. 신규한 제 3 양태에서, 소거 전류 경로 및/또는 디부스트 전류 경로는, 높은 선형도를 요구하지 않는 동작 모드들에서 전력 소비를 감소시키고 잡음 지수를 개선시키도록 프로그래밍가능하게 디스에이블된다.

Description

디부스트 전류 경로를 갖는 멀티-선형 모드 ＬＮＡ{MULTI-LINEARITY MODE LNA HAVING A DEBOOST CURRENT PATH}
개시된 실시형태들은 일반적으로 무선 통신 디바이스에 관한 것으로, 더 상세하게는, 저잡음 증폭기에 관한 것이다.
일반적으로, 코드 분할 다중 액세스 (CDMA) 셀룰러 전화 수신기들과 같은 무선 수신기들은 저잡음 증폭기 (LNA) 로 지칭되는 증폭기들을 포함한다. CDMA 셀룰러 전화기 애플리케이션은, LNA가 매우 높은 3차 입력 인터셉트 포인트 (IIP3) 뿐만 아니라 저잡음 팩터 (NF), 높은 이득 및 낮은 전류 소비를 갖는 것을 요구한다. 이들 성능 특성들을 달성하기 위해 사용되는 수 개의 선형화 기술들이 존재한다.
일반적인 일 기술은 네거티브 피드백이 사용을 포함한다. 종래의 소스-디제너레이션된 (source-degenerated) LNA에서, 소스 디제너레이션 인덕터는 피드백 회로로서 사용된다. 일반적으로, 소스 디제너레이션 인덕턴스 및/또는 LNA 바이어스 전류를 증가시킴으로써 더 높은 선형도가 달성될 수도 있다. 그러나, 소스-디제너레이션 LNA들은, 2차 비-선형 피드백 효과로 인해 불량한 선형도로부터 피해를 여전히 받는다. 또한, 더 높은 소스 디제너레이션 인덕턴스를 갖는 LNA들은 더 낮은 이득 및 더 높은 잡음 팩터를 나타내며, 바이어스 전류의 증가는 더 높은 전력 소비를 초래한다. 바이어스 전류가 너무 크게 증가되면, 헤드룸 (headroom) 문제에 직면하게 된다.
제 2 기술은 미분 중첩 (derivative superposition; DS) 기술이다. DS 기술은, 높은 선형도 및 향상된 IIP3 성능을 달성하기 위해 상이한 게이트 폭들 및 게이트 바이어스들의 2개 이상의 병렬 FET들을 사용한다. 그러나, 종래의 DS 방법은, 3차 상호변조 왜곡 (IMD3) 에 대한 2차 비선형 기여도로 인해 높은 주파수에서 IIP3 성능을 현저하게 증가시키지 않는다.
변형된 DS (MDS) 기술은 2차 비선형 기여도를 해결한다. 변형된 DS 기술에서, IMD3에 대한 3차 비선형 기여도의 크기 및 위상은 IMD3에 대한 2차 비선형 기여도를 소거시키도록 튜닝되며, 그에 의해 매우 낮은 IMD3 를 갖는 출력 전류를 생성한다.
도 1 (종래기술) 은 MDS 기술을 이용하는 LNA (100) 의 회로도이다. 도 1의 MDS 회로에서, 2개의 FET들 (104A 및 104B) 이 사용된다. FET (104A) 는 그의 서브-임계 영역 (약한 인버전 (inversion)) 에 바이어싱되고, FET (104B) 는 그의 포화 영역 (강한 인버전) 에 바이어싱된다. FET이 동작이 약한 인버전으로부터 강한 인버전으로 변화함에 따라 FET의 IMD3 에 대한 3차 비선형 기여도 컴포넌트 (g3) 가 포지티브로부터 네거티브로 변한다는 것이 당업계에 공지되어 있다. 이것은, 2개의 FET들 (104A 및 104B) 이 동일한 크기를 갖는 g3의 포지티브 및 네거티브 피크에서 바이어싱될 경우, 2개의 FET들 (104A 및 104B) 에 의한 출력 전류들이 합산되고 그 결과가 거의 제로인 IMD3를 갖는 출력 전류라는 것을 의미한다. 또한, MDS 기술은 IMD3에 대한 2차 비선형 기여도 컴포넌트 (g2) 를 고려한다. 도 1에 도시된 바와 같이, 탭핑된 인덕터 (102) 는, g3의 크기 및 위상이 g2를 소거시키도록 튜닝하기 위해 사용된다. 변형된 미분 중첩 (Modified Derivative Superposition; MDS) 기술을 이용하는 LNA의 동작에 대한 더 상세한 설명을 위해, 2005년 8월 11일자로 공개된 미국 특허 공개 공보 제 2005/0176399호를 참조한다.
도 2 (종래기술) 는 MDS 기술의 변형을 이용하는 LNA (120) 의 회로도이다. 도 2의 MDS 회로에서, 2개의 FET들 (122 및 124) 및 2개의 인덕터들 (126 및 128) 이 사용된다. 도 1에 도시된 바와 같은 위상 소거의 동일한 일반적인 MDS 기술이 높은 선형도를 달성하기 위해 도 2의 LNA (120) 에서 사용된다. 그러나, 보조 트랜지스터 (124) 의 게이트를 메인 트랜지스터 (122) 의 소스에 접속시킴으로써, 도 2의 LNA (120) 는 NF를 추가적으로 개선시킨다. 또한, 보조 트랜지스터 (124) 의 게이트를 메인 트랜지스터 (122) 의 소스에 접속시키는 것은, 입력 매치 및 선형도에 대한 튜닝이 독립적으로 수행되게 한다. MDS 기술의 이러한 변형에 관한 추가적인 정보를 위해, 2006년 5월자 Sivakumar Ganesan 에 의한 "Highly Linear Low Noise Amplifier", Texas A&M Master of Science Thesis, pages 1~73 을 참조한다.
강한 잼머 톤들이 존재할 경우, CDMA 셀룰러 전화기내의 LNA는 높은 선형도 및 낮은 왜곡을 가져야 한다. 일반적으로, 그러한 높은 선형도 성능은 LNA의 증가된 바이어스 전류와 함께 MDS 기술을 사용하여 달성된다. 그러나, 바이어스 전류가 증가될 수 있는 정도는 제한된다. 한편, 잼머 톤들이 존재하지 않을 경우, LNA는 CDMA 셀룰러 전화기의 배터리 수명을 연장시키기 위해 더 낮은 선형도 및 더 낮은 전력 소비를 가질 수 있다.
변형된 미분 중첩 (MDS) 저잡음 증폭기 (LNA) 는 메인 전류 경로 및 소거 전류 경로를 포함한다. 메인 전류 경로에서, 메인 전류 IMAIN 는, 로드, 메인 전계 효과 트랜지스터 (FET), 및 제 1 소스 디제너레이션 인덕터를 통해 흐른다. 소거 전류 경로에서, 소거 전류 ICANCEL 는, 로드, 소거 FET, 및 제 2 소스 디제너레이션 인덕터를 통해 흐른다. LNA 전류는 IMAIN 과 ICANCEL 의 합산이다. ICANCEL 에서의 3차 왜곡은 IMAIN 에서의 3차 왜곡을 소거시키기 위해 사용되며, 따라서, 출력 전류에서 0의 3차 상호변조 왜곡 (IMD3) 을 초래한다. 신규한 일 양태에서, 메인 전류 경로내의 제 1 소스 디제너레이션 인덕터는 소거 전류 경로내의 제 2 소스 디제너레이션 인덕터와는 별개의 인덕터이며, 그에 의해, 일 전류 경로에 영향을 주지 않으면서 다른 전류 경로의 튜닝을 용이하게 한다. 그 결과, 메인 전류 및 소거 전류가 2개의 별개의 소스 디제너레이션 인덕터들의 사용을 통해 디커플링되기 때문에, LNA는 더 적은 반복으로 최적화될 수 있다.
신규한 제 2 양태에서, 디부스트 (deboost) 전류 경로가 제공된다. 디부스트 전류 경로에서, 디부스트 전류 IDEBOOST 는, 디부스트 트랜지스터 및 제 1 소스 디제너레이션 인덕터를 통해 흐른다. 디부스트 전류는 LNA 로드를 통해 흐르지 않는다. 디부스트 전류는 더 네거티브한 피드백이, 메인 FET의 전압 헤드룸을 감소시키지 않으면서 제 1 소스 디제너레이션 인덕터에 의해 제공되게 한다. 따라서, LNA의 더 높은 선형도 성능이 달성될 수 있다. 일 예에서, 디부스트 전류 IDEBOOST 는, 디부스트 트랜지스터의 사이즈를 변경시킴으로써 LNA의 설계 동안 변경될 수 있다. 따라서, 메인 전류 경로와 관련된 네거티브 피드백은 디부스트 전류를 조정함으로써 또한 조정될 수 있다. 네거티브 피드백 팩터의 조정가능성은 최적의 전류 소거를 위한 여분의 튜닝 능력을 제공한다. 그 결과, LNA는 더 적은 설계 반복으로 최적화될 수 있다.
신규한 제 3 양태에서, 2개의 상이한 동작 모드들, 즉, 고선형 모드 및 저선형 모드에서 동작하도록 LNA가 프로그래밍가능하다. 수신 잼머가 존재하거나 송신 누설이 존재할 경우, LNA는 고선형 모드에서 동작한다. 고선형 모드에서, 디부스트 전류 경로 및 소거 전류 경로 양자는 높은 선형도 성능을 달성하기 위해 인에이블된다. 한편, 수신 잼머가 존재하지 않거나 송신 누설이 존재하지 않을 경우, LNA는 저선형 모드에서 동작한다. 저선형 모드에서, 디부스트 전류 경로는 전력 소비를 감소시키도록 프로그래밍가능하게 디스에이블된다. 일 예에서, 소거 전류 경로는 LNA의 잡음 지수 (NF) 를 개선시키기 위해 또한 디스에이블된다.
전술한 것은 요약이고, 그에 따라, 세부사항의 간략화, 일반화 및 생략을 필요에 따라 포함하며, 따라서, 그 요약이 단지 예시일 뿐이고 임의의 방식으로 제한하려는 의미가 아니라는 것을 인식할 것이다. 청구항에 의해서만 정의되는 바와 같이, 여기에 설명된 디바이스들 및/또는 프로세스들의 다른 양태들, 독창적인 특성들, 및 이점들은 여기에 개시된 비-제한적인 상세한 설명에서 명백해질 것이다.
도 1 (종래기술) 은 변형된 미분 중첩 (MDS) 기술을 사용하는 LNA (100) 의 회로도이다.
도 2 (종래기술) 는 MDS 기술의 변형을 이용하는 LNA (120) 의 회로도이다.
도 3은 신규한 일 양태에 따른 이동 통신 디바이스 (200) 의 특정한 일 타입의 매우 간략화된 고레벨 블록도이다.
도 4는 도 3의 RF 트랜시버 집적 회로 (204) 의 더 상세한 블록도이다.
도 5는 2개의 별개의 소스 디제너레이션 인덕터들을 갖는 도 4의 저잡음 증폭기 (LNA) (222) 의 회로도이다.
도 6은 2개의 인접한 채널 수신-잼머들에 의해 모델링된 3차 상호변조 왜곡 (IMD3) 을 도시한 그래프이다.
도 7은 CDMA 시스템에서 2개의 송신-누설들 및 수신-잼머에 의해 모델링된 트리플 비트 왜곡을 도시한 그래프이다.
도 8은 3차 비선형 전달 효과를 도시한 그래프이다.
도 9는, 미분 중첩 (DS) 기술에서 3차 비선형 전달 계수들의 소거를 도시한 그래프이다.
도 10은 도 5의 2개의 별개의 소스 디제너레이션 인덕터들의 간략화된 레이아웃이다.
도 11은, 2개의 별개의 소스 디제너레이션 인덕터들 (412 및 414) 을 갖고, 또한, 디부스트 트랜지스터 (406) 를 갖는 저잡음 증폭기 (LNA) (400) 의 회로도이다.
도 12는, (LNA (400) 가 그의 고선형 모드에서 동작하고 있는 경우) 도 11의 소거 트랜지스터 (404) 의 바이어스 전류에 대한 LNA (400) 의 선형도 성능을 나타낸 그래프이다.
도 13은 LNA가 고선형 모드 및 저선형 모드에서 동작하고 있는 경우 LNA 성능 특성을 나타내는 테이블이다.
도 3은, 신규한 일 양태에 따른 이동 통신 디바이스 (200) 의 특정한 일 타입의 매우 간략화된 고레벨 블록도이다. 이러한 예에서, 이동 통신 디바이스 (200) 는 CDMA2000 셀룰러 전화기 통신 프로토콜을 사용하는 셀룰러 전화기이다. 셀룰러 전화기는 (도시되지 않은 수 개의 다른 부분들 중에서) 안테나 (202) 및 2개의 집적 회로들 (204 및 206) 을 포함한다. 집적 회로 (206) 는, "디지털 기저대역 집적 회로" 또는 "기저대역 프로세서 집적 회로" 로 지칭된다. 집적 회로 (204) 는 RF 트랜시버 집적 회로이다. RF 트랜시버 집적 회로 (204) 는, 그것이 송신기뿐만 아니라 수신기를 포함하기 때문에 "트랜시버" 로 지칭된다.
도 4는, 도 3의 RF 트랜시버 집적 회로 (204) 의 더 상세한 블록도이다. 수신기는, "수신 체인" (212) 으로 지칭되는 것 뿐만 아니라 로컬 오실레이터 (LO) (214) 를 포함한다. 셀룰러 전화기 (200) 가 수신 중일 경우, 고주파수 RF 신호 (211) 가 안테나 (202) 를 통해 수신된다. 신호 (211) 로부터의 정보는 듀플렉서 (213), 매칭 네트워크 (220), 및 수신 체인 (212) 을 통해 전달된다. RF 신호 (211) 는 저잡음 증폭기 (LNA) (222) 에 의해 증폭되며, 믹서 (224) 에 의해 주파수에서 하향-변환된다. 결과적인 하향-변환된 신호는 기저대역 필터 (226) 에 의해 필터링되고, 디지털 기저대역 집적 회로 (206) 에 전달된다. 디지털 기저대역 집적 회로 (206) 내의 아날로그-디지털 변환기 (208) 는 신호를 디지털 형태로 변환하며, 결과적인 디지털 정보는 디지털 기저대역 집적 회로 (206) 내의 디지털 회로에 의해 프로세싱된다.
셀룰러 전화기 (200) 가 송신 중이면, 송신될 정보는 디지털 기저대역 집적 회로 (206) 내의 디지털-아날로그 변환기 (210) 에 의해 아날로그 형태로 변환되며, "송신 체인" (216) 에 공급된다. 기저대역 필터 (236) 는, 디지털-아날로그 변환 프로세스로 인한 잡음을 필터링한다. 그 후, 로컬 오실레이터 (LO) (218) 의 제어 하의 믹서 블록 (234) 은, 신호를 고주파수 신호로 상향-변환한다. 드라이버 증폭기 (232) 및 외부 전력 증폭기 (230) 는 고주파수 신호를 증폭하며, 고주파수 RF 신호 (231) 가 안테나 (202) 로부터 송신되도록 안테나 (202) 를 구동시키기 위해 듀플렉서 (213) 를 통해 고주파수 신호를 전달한다.
도 5는 신규한 일 양태에 따른 도 4의 저잡음 증폭기 (LNA) (222) 의 상세한 회로도이다. LNA (222) 는, 메인 전계 효과 트랜지스터 (FET) (302), 소거 FET (304), 제 1 소스 디제너레이션 인덕터 (306), 제 2 소스 디제너레이션 인덕터 (308), 캐스코드 트랜지스터 (310), 및 LNA 로드 (312) 를 포함한다. LNA 로드 (312) 는, 병렬로 커플링된 인덕터 (314) 및 커패시터 (316) 를 포함하는 LC 탱크 회로이다. 메인 FET (302) 는, AC 커플링 커패시터 C1 을 통해 입력 노드 RFIN (330) 로부터 RF 신호를 수신한다. 소거 FET (304) 는, 부가적인 AC 커플링 커패시터 C2 를 통해 입력 노드 RFIN (330) 으로부터 RF 신호를 수신한다. 메인 FET (302) 의 소스 S1 은 제 1 소스 디제너레이션 인덕터 (306) 를 통해 접지 노드 GND (332) 에 커플링된다. 소거 FET (304) 의 소스 S2 는 제 2 소스 디제너레이션 인덕터 (308) 를 통해 접지 노드 GND (332) 에 커플링된다. 메인 FET (302) 의 드레인 D1 은 소거 FET (304) 의 드레인 D2 에 접속된다. 드레인 D1 및 드레인 D2 는 캐스코드 트랜지스터 (310) 의 소스 S3 에 접속된다. 캐스코드 트랜지스터 (310) 의 드레인 D3 은 로드 (312) 를 통해 전압 공급 노드 VDD (334) 에 커플링된다. 또한, 드레인 D3 은 출력 전압 노드 VOUT (336) 에 커플링된다. 메인 FET (302) 가 그의 (또한, 강한 인버전으로 알려진) 포화 동작 영역에 바이어싱되도록 메인 FET (302) 는 바이어스 전압 VG_MAIN 에서 바이어싱된다. 소거 FET (304) 가 그의 (또한, 약한 인버전으로 알려진) 서브-임계 동작 영역에 바이어싱되도록 소거 FET (304) 는 바이어스 전압 VG_CANCEL 에서 바이어싱된다.
도 5의 실시형태에서, 메인 FET (302), 소거 FET (304), 및 2개의 별개의 소스 디제너레이션 인덕터들 (306 및 308) 은 변형된 미분 중첩 (MDS) 엘리먼트 (318) 를 형성한다. 메인 FET (302) 및 소거 FET (304) 는 상호 접속된 드레인들을 갖고, 입력 노드 RFIN (330) 으로부터 수신된 동일한 RF 신호에 의해 구동된다. 바이어스 포인트 주변의 입력 게이트-소스 전압 VGS 에 대해, 메인 FET (302) 는 드레인-소스 전류 IMAIN 을 생성하고, 소거 FET (304) 는 드레인-소스 전류 ICANCEL 를 생성한다. 전체 LNA 전류 (출력 전류 IOUT 로 나타냄) 는 IMAIN 과 ICANCEL 의 합산이며, 즉, IOUT＝IMAIN＋ICANCEL 이다. 캐스코드 트랜지스터 (310) 는 바이어스 전압 VB 에서 바이어싱되며, 로드 (312) 및 출력 노드 (336) 으로부터 MDS 엘리먼트 (318) 를 격리시키기 위해 전류 버퍼로서 사용된다.
도 4의 트랜시버 집적 회로 (204) 의 수신기의 선형도는 도 5의 LNA (222) 의 성능에 의해 지배된다. LNA (222) 의 메인 FET (302) 는 비선형 디바이스이며, 왜곡으로서 또한 알려진 다양한 출력 주파수 컴포넌트들을 생성한다. 수학식에서, 포화 영역에서 바이어싱된 메인 FET (302) 는, 바이어스 포인트 주변의 작은 신호 게이트-소스 전압 VGS 의 관점에서 다음의 수학식 (1) 의 테일러-시리즈 확장에 의해 설명될 수 있는 작은 신호 드레인-소스 전류 IMAIN 을 생성하며,
Figure 112010050160513-pct00001
여기서, g1 은 FET (302) 의 작은 신호 트랜스컨덕턴스를 나타내고, g2 및 g3 는 왜곡들의 생성을 유도하는 2차 및 3차 트랜스컨덕턴스 계수들이다. 트랜스컨덕턴스 계수들 중에서, g3 는, 그것이 3차 상호변조 왜곡 (IMD3) 을 제어하고 따라서 3차 입력 인터셉트 포인트 (IIP3) 를 결정하기 때문에 특히 중요하다. IIP3 는, 비선형도를 특성화하기 위해 일반적으로 사용되는 성능 지수 (figure of merit) 이다. IIP3 의 진폭은 다음과 같은 수학식 (2) 에 따라 표현될 수 있다.
Figure 112010050160513-pct00002
상호변조 왜곡은, 입력에서 나타나는 2개의 강한 잼머 톤들에 의해 모델링될 수 있는 왜곡의 타입이다. 일 예에서, 2개의 잼머 톤들은 메인 FET (302) 에 적용된 동일한 진폭 톤들을 갖는 2개의 근접하게 이격된 주파수이며, 즉, VGS＝Acosω1t＋Acosω2t 이고, 여기서, ω1 및 ω2 는 2개의 근접하게 이격된 주파수를 나타낸다. 상기 잼머 톤들을 수학식 (1) 에 대입함으로써, 출력 전류 IMAIN 는, (2ω1－ω2) 및 (2ω2－ω1) 주파수 컴포넌트들을 포함하는 새로운 주파수 컴포넌트들을 포함한다. 이들 2개의 주파수 컴포넌트들은 3차 상호변조 왜곡 (IMD3) 을 나타낸다. 다음의 단락에서 더 상세히 설명될 바와 같이, IMD3 는, 그것이 트랜시버 (204) 의 패스 대역내에 존재하고 입력 신호를 손상시키기 때문에, 가장 문제있는 상호변조 왜곡이다.
도 6은, 2개의 인접한 채널 수신-잼머들에 의해 모델링된 3차 상호변조 왜곡 (IMD3) 을 도시한 그래프이다. 도 6의 예에서, 원하는 RF 신호 대역은 1MHz 의 대역폭을 갖는 1GHz 의 중심 주파수를 갖는다. 이것은, 0.999GHz 와 1.001GHz 사이의 주파수를 갖는 임의의 RF 신호가 트랜시버 (204) 의 패스 대역내에 존재한다는 것을 의미한다. 원하는 RF 신호 이외에, 제 1 주파수 fRX1＝1.001GHz 및 제 2 주파수 fRX2＝1.002GHz 를 갖는 2개의 수신 RF 신호들이 존재한다. 또한, 이들 2개의 수신 RF 신호들은 인접 채널 수신-잼머로 지칭된다. 수신-잼머들의 존재는 2개의 3차 왜곡 컴포넌트들을 초래하며, 일 IMD3 는 1.003GHz 와 동일한 (2fRX2－fRX1) 의 주파수 컴포넌트를 갖고, 또 다른 IMD3 는 정확히 1GHz 와 동일한 (2fRX1－fRX2) 의 주파수 컴포넌트를 갖는다. 도 6에 도시된 바와 같이, 1GHz IMD3 컴포넌트는 원하는 신호 대역내에 존재한다. 이러한 대역-내 IMD3 컴포넌트는, 그것이 필터링될 수 없기 때문에 입력 신호를 손상시킨다.
도 4의 트랜시버 (204) 와 같은 CDMA2000 듀플렉스 시스템에서, 또한, LNA (222) 의 비선형 특성은 송신-누설들에 의해 초래되는 혼-변조 (cross-modulation) 왜곡을 초래한다. 도 4의 예에서, 수신기 체인 (212) 및 송신기 체인 (216) 양자는 동일한 시간에 동작하며, 듀플렉서 (213) 는 수신기 신호와 송신기 신호를 결합하기 위해 사용된다. 수신기 신호와 송신기 신호의 결합 때문에, 송신-누설이 수신기-잼머와 동시에 수신 입력에서 나타낼 수도 있다. 2개의 송신-누설들 및 수신-잼머의 상호작용은 혼-변조 왜곡을 생성한다. 일 예에서, 트리플-비트 왜곡으로서 또한 알려진 일 타입의 3차 혼-변조 왜곡은 2개의 송신-누설 신호들 및 하나의 수신-잼머에 의해 모델링된다.
도 7은 2개의 송신-누설 신호들 및 하나의 수신-잼머에 의해 모델링되는 트리플 비트 왜곡을 도시한 그래프이다. 도 7의 예에서, 원하는 RF 신호 대역은 1MHz 의 대역폭을 갖는 1GHz 의 중심 주파수를 갖는다. 이것은, 0.999GHz 와 1.001GHz 사이의 주파수를 갖는 임의의 RF 신호가 트랜시버 (204) 의 패스 대역내에 존재한다는 것을 의미한다. 원하는 RF 신호 이외에, 제 1 주파수 fTX1＝900MHz 및 제 2 주파수 fTX2＝900.4MHz 를 갖는 2개의 송신-누설 신호들이 존재한다. 또한, 1.001GHz 의 주파수를 갖는 수신-잼머가 존재한다. 송신-누설 신호들 및 수신-잼머의 존재는, 1.006GHz 와 동일한 (fRX1－(fTX2－fTX1)) 의 주파수를 갖는 3차 트리플-비트 왜곡 컴포넌트를 초래한다. 도 7에 도시된 바와 같이, 1.006GHz 트리플-비트 왜곡 컴포넌트는 원하는 신호 대역내에 존재한다. 이러한 트리플-비트 왜곡 컴포넌트는, 그것이 입력 신호를 손상시키고 필터링될 수 없기 때문에 문제가 된다.
상술된 IMD3 및 트리플-비트 왜곡들은 모두 3차 왜곡들이며, 3차 트랜스컨덕턴스 계수 g3 에 의해 제어된다. 따라서, 3차 왜곡들을 제거하고 선형도를 개선시키기 위해, g3 의 값을 거의 제로로 감소시킬 수 있는 것이 특히 중요하다. 수학식 (1) 로부터, 트랜스컨덕턴스 계수들 g1, g2 및 g3 는 다음과 같은 수학식 (3) 에 따라 결정될 수 있다.
Figure 112010050160513-pct00003
도 8은, 도 5의 메인 FET (302) 의 DC 바이어스 전압 VG_MAIN 에 관련된 트랜스컨덕턴스 계수들 g1, g2 및 g3 를 나타낸 그래프이다. 도 8의 예에서, 메인 FET (302) 의 바이어스가 약한 인버전으로부터 강한 인버전으로 변경될 경우, 3차 트랜스컨덕턴스 g3 는 포지티브로부터 네거티브로 변한다. 바이어스 전압 VG_MAIN 이 특정한 포인트 (예를 들어, VG_MAIN＝0.64 볼트) 에 도달할 경우, 3차 트랜스컨덕턴스 g3 는 제로가 된다. 따라서, g3 가 이러한 특정 바이어스 포인트에서 제로가 됨에 따라 IIP3 는 무한대에 근접한다. 그러나, 이러한 현저한 IIP3 개선은 매우 작은 범위의 VG_MAIN 에서만 발생한다. 이러한 특정 바이어스 포인트는 달성하기 어려우며, 프로세스, 온도 및 공급 전압 변동으로 인해 변해야만 한다.
도 9는, 3차 비선형 트랜스컨덕턴스 계수들이 미분 중첩 (DS) 기술에서 서로 소거되는 방법을 나타낸 그래프이다. 도 5에 도시된 바와 같이, 2개의 트랜지스터들, 메인 FET (302) 및 소거 FET (304) 가 병렬로 접속된다. 바이어스 포인트들이 g3 의 포지티브 및 네거티브 피크들에 존재할 경우 2개의 트랜지스터들의 출력 전류가 부가되면, 그리고, g3 의 포지티브 및 네거티브 피크들이 크기에서 동일하도록 2개의 트랜지스터들이 스케일링되면, 합성 출력 전류 IOUT 은 광범위한 범위의 바이어스 값들에 걸쳐 제로인 g3 를 가질 것이다. 도 9의 예에서, g3A 및 g3B 는 상이한 영역들에 바이어싱된 2개의 트랜지스터들의 트랜스컨덕턴스 계수들을 나타낸다. 결과적인 합성 g3 (g3＝g3A＋g3B) 가 약 제로가 되며, IIP3 의 이론적인 진폭은 광범위한 범위의 게이트 바이어스들에 걸쳐 현저히 개선된다. 그러나, IIP3 에서의 개선은, 회로 리액턴스의 효과가 무시가능한 매우 낮은 주파수들에 대해서만 발생한다. 높은 주파수들에서, 소스 디제너레이션 인덕터 (306) 는 드레인-소스 전류 IMAIN 에 대해 강한 피드백 경로를 생성한다. 그 결과, (g2 에 의해 제어되는) 2차 비선형이 IMD3 에 또한 기여한다. 따라서, 종래의 DS 방법은 높은 주파수에서는 IIP3 개선을 제공하지 않는다.
변형된 미분 중첩 (MDS) 기술은 2차 비선형 기여도의 문제를 해결한다. 도 1 (종래기술) 에 도시된 바와 같이, IMD3 에 대한 3차 비선형 기여도 (g3) 의 크기 및 위상은, 소스 디제너레이션에 대해 탭핑된 인덕턴스 (102) 를 사용함으로써 IMD3 에 대한 2차 비선형 기여도 (g2) 를 소거시키도록 튜닝된다. 탭 포인트, FET 게이트 폭, 및 바이어스들의 적절한 선택으로, 전체 IMD3 는 광범위한 범위의 바이어스들에 걸쳐 거의 제로인 값을 가질 수 있다. 그러나, 도 1의 예에서, FET (104A) 및 FET (104B) 의 드레인-소스 전류들은 탭핑된 인덕턴스 (102) 를 통해 커플링된다. 차례로, 탭 포인트에서의 변화는 FET (104A) 및 FET (104B) 양자의 드레인-소스 전류들에 영향을 줄 것이다. 따라서, 최적화된 결과를 달성하기 위해 탭 포인트, FET 게이트 폭, 및 바이어스들을 정확히 튜닝하도록 많은 설계 반복들이 요구된다. 2개의 FET 드레인-소스 전류들의 커플링으로 인해, 전체 IMD3 를 거의 제로로 만드는 것이 종종 어렵고 곤란하다.
도 5의 신규한 LNA (222) 는, 2개의 별개의 소스 디제너레이션 인덕터들 (306 및 308) 을 이용함으로써 이들 난제들을 극복한다. 도 5에 도시된 바와 같이, 출력 전류 IOUT 는 2개의 전류 경로들, 즉, 메인 전류 경로 (320) 및 소거 전류 경로 (322) 를 포함한다. 메인 전류 경로 (320) 에서, 메인 전류 IMAIN 는 메인 FET (302) 및 소스 디제너레이션 인덕터 (306) 를 통해 흐른다. 소거 전류 경로 (322) 에서, 소거 전류 ICANCEL 는 소거 FET (304) 및 소스 디제너레이션 인덕터 (308) 를 통해 흐른다. 메인 경로 (320) 내의 소스 디제너레이션 인덕터 (306) 및 소거 경로 (322) 내의 소스 디제너레이션 인덕터 (308) 를 사용함으로써, 메인 전류 IMAIN 및 소거 전류 ICANCEL 는 도 1의 종래 회로와는 달리 더 이상 함께 커플링되지 않는다. 신규한 설계 프로세스에서, 제 1 단계는 LNA (222) 의 기본 성능을 보장하기 위해 메인 경로 (320) 를 설계하는 것이다. 예를 들어, 메인 FET (302) 의 게이트 폭 및 바이어스 포인트, 및 소스 디제너레이션 인덕터 (306) 의 인덕턴스는, 저잡음 지수, 높은 이득, 낮은 전력 소비, 및 비교적 높은 선형도를 달성하기 위해 신중히 선택된다. 제 2 단계에서, 소거 경로가 실현되며, 선형도를 개선시키도록 튜닝된다. 상술된 바와 같이, 메인 FET (302) 는 그의 포화 영역에 바이어싱되고, IMD3 에 대한 네거티브 3차 기여도를 갖는다. 한편, 소거 FET (304) 는 그의 서브-임계 영역에 바이어싱되고, IMD3 에 대한 포지티브 3차 기여도를 갖는다. 더 상세하게, MDS 방법은 IMD3 에 대한 2차 비선형 기여도를 또한 고려한다. 소거 FET (304) 의 게이트 폭 및 바이어스 포인트 및 소스 디제너레이션 인덕터 (308) 의 인덕턴스를 적절히 선택함으로써, 전류 ICANCEL 의 IMD3 가 전류 IMAIN 의 IMD3 를 소거시키도록 튜닝된다. 메인 경로 (320) 및 소거 경로 (322) 가 2개의 별개의 인덕터들 (306 및 308) 의 사용을 통해 디커플링되기 때문에, 소거 경로 (322) 에 대해 행해진 변경들은 메인 경로 (320) 의 동작에 큰 영향을 주지 않는다. 따라서, 도 5의 신규한 LNA (222) 는, 탭핑된 인덕터를 이용하는 도 1의 종래의 LNA와 비교하여 더 적은 반복으로 최적화될 수 있다.
도 10은, 도 5의 2개의 소스 디제너레이션 인덕터들 (306 및 308) 을 나타내는 간략화된 레이아웃 다이어그램이다. 도 10에 도시된 바와 같이, 소스 디제너레이션 인덕터 (306) 는, 일 리드가 접지 노드 (332) 에 접속되고 또 다른 리드가 메인 FET (302) 의 소스 S1 에 접속된 집적 나선 인덕터이다. 또한, 소스 디제너레이션 인덕터 (308) 는, 일 리드가 접지 노드 (332) 에 접속되고 또 다른 리드가 소거 FET (304) 의 소스 S2 에 접속된 집적 나선 인덕터이다. 일 예에서, LDEG1 은 1.8 나노헨리의 인덕턴스를 갖고, LDEG2 는 1.6 나노헨리의 인덕턴스를 가지며, 접지 노드 (332) 는 RF 트랜시버 집적 회로 (204) 의 표면 탑재 마이크로범프 (microbump) 이다. RF 트랜시버 집적 회로 (204) 는 플립-플롭 패키징된 집적 회로이다.
도 5의 LNA (222) 가 MDS 기술을 이용함으로써 높은 선형도를 달성하지만, 특히, 강한 수신-잼머 신호들 및/또는 송신-누설 신호들이 존재할 시에 훨씬 더 높은 선형도 요건이 CDMA 트랜시버내의 LNA에 종종 부과된다. 일반적으로, 증가된 네거티브 피드백이 제공될 수 있도록 LNA DC 바이어스 전류를 증가시킴으로써 더 높은 선형도가 달성된다. 그러나, 일반적으로, DC 바이어스 전류의 증가는 더 많은 DC 전력 소비 및 헤드룸 문제들을 초래한다. 또한, 일반적으로, 더 높은 선형도는 LNA의 열화된 잡음 지수를 또한 초래한다. 실제로, 소정의 시간에 강한 수신-잼머들 또는 송신 누설들이 존재할 확률은 1 퍼센트 미만이다. 강한 수신-잼머들 또는 송신 누설들이 존재하지 않을 경우, LNA에 대한 선형도 요건은 실질적으로 완화된다. 완화된 선형도 요건으로 인해, LNA는 더 적은 DC 전력을 소비하고 개선된 NF를 가질 수 있다.
도 11은, 신규한 일 양태에 따른 2개의 선형 동작 모드들을 갖는 저잡음 증폭기 (LNA) (400) 의 회로도이다. LNA (400) 는, 메인 전계 효과 트랜지스터 (FET) (402), 소거 FET (404), 디부스트 트랜지스터 (406), 제 1 캐스코드 트랜지스터 (408), 제 2 캐스코드 트랜지스터 (410), 제 1 소스 디제너레이션 인덕터 (412), 제 2 소스 디제너레이션 인덕터 (414), 로드 (416), 멀티플렉서 (422), 및 바이어스 회로 (424) 를 포함한다. 로드 (416) 는 인덕터 (418) 및 커패시터 (420) 를 포함하는 LC 탱크 회로이다. 메인 FET (402) 는, AC 커플링 커패시터 C1 을 통해 입력 노드 RFIN (426) 으로부터 RF 신호를 수신한다. 소거 FET (404) 는, 부가적인 AC 커플링 커패시터 C2 를 통해 입력 노드 RFIN (426) 으로부터 RF 신호를 수신한다. 메인 FET (302) 의 소스 S1 은 소스 디제너레이션 인덕터 (412) 를 통해 접지 노드 GND (428) 에 커플링된다. 소거 FET (404) 의 소스 S2 는 소스 디제너레이션 인덕터 (414) 를 통해 접지 노드 GND (428) 에 커플링된다. 메인 FET (402) 의 드레인 D1 은 소거 FET (404) 의 드레인 D2 에 접속된다. 드레인 D1 및 드레인 D2 는 캐스코드 트랜지스터 (408) 의 소스 S3 에 접속된다. 캐스코드 트랜지스터 (408) 의 드레인 D3 는 로드 (416) 를 통해 전압 공급 노드 VDD (436) 에 커플링된다. 또한, 드레인 D3 는 출력 전압 노드 VOUT (438) 에 커플링된다. 디부스트 트랜지스터 (406) 의 게이트는 메인 FET (402) 의 게이트에 커플링된다. 디부스트 트랜지스터 (406) 의 소스 S4 는 메인 FET (402) 의 소스 S1 에 접속된다. 디부스트 트랜지스터 (406) 의 드레인 D4 는 캐스코드 트랜지스터 (410) 의 소스 S5 에 접속된다. 캐스코드 트랜지스터 (410) 의 드레인 D5 는 전압 공급 노드 VDD (436) 에 접속된다. 메인 FET (402) 가 그의 (또한, 강한 인버전으로 알려진) 포화 동작 영역에 바이어싱되도록 메인 FET (402) 는 바이어스 전압 VG_MAIN 에서 바이어싱된다. 소거 FET (404) 가 그의 (또한, 약간 인버전으로 알려진) 서브-임계 동작 영역에 바이어싱되도록 소거 FET (404) 는 바이어스 전압 VG_CANCEL 에서 바이어싱된다. 캐스코드 트랜지스터 (410) 는 바이어스 전압 VB_DEBOOST 에서 바이어싱된다. 캐스코드 트랜지스터 (410) 의 게이트는 멀티플렉서 (422) 의 출력 리드에 커플링된다.
LNA (400) 내에 3개의 전류 경로들이 존재한다. 제 1 전류 경로는, 전류 IMAIN 가 캐스코드 트랜지스터 (408), 메인 FET (402), 및 소스 디제너레이션 인덕터 (412) 를 통해 로드 (416) 로부터 접지 노드 GND (428) 로 흐르는 메인 전류 경로 (430) 이다. 제 2 전류 경로는, 전류 ICANCEL 가 캐스코드 트랜지스터 (408), 소거 FET (404), 및 소스 디제너레이션 인덕터 (414) 를 통해 로드 (416) 로부터 접지 노드 GND (428) 로 흐르는 소거 전류 경로 (432) 이다. 제 3 전류 경로는, 전류 IDEBOOST 가 캐스코드 트랜지스터 (410), 디부스트 트랜지스터 (406), 및 소스 디제너레이션 인덕터 (412) 를 통해 공급 노드 VDD (436) 로부터 접지 노드 GND (428) 로 흐르는 디부스트 전류 경로 (434) 이다. 디부스트 전류 IDEBOOST 는 로드 (416) 를 통해 흐르지 않는다.
LNA (400) 는 2개의 선형 모드들, 즉, 고선형 모드 및 저선형 모드를 갖는다. 동작 모드는, 잼머 또는 누설 신호들의 존재에 기초하여 프로그래밍가능하다. 잼머 또는 누설이 존재하지 않을 경우, LNA (400) 는 저선형 모드에서 동작한다. 제 1 모드값은, 멀티플렉서 (422) 의 입력 리드 0 이 선택되도록 멀티플렉서 (422) 의 선택 입력 리드를 통해 공급된다. 그 결과, VB_DEBOOST 가 접지되며, 전체 디부스트 전류 경로 (434) 는 디스에이블된다. 디부스트 전류 IDEBOOST 가 없다면, LNA (400) 는 도 5의 LNA (222) 와 동일한 방식으로 동작한다. 상술된 바와 같이, LNA (400) 는 MDS 기술을 이용하고, 비교적 높은 선형도 요건을 충족시킨다. 잼머 또는 누설이 존재하지 않을 경우, NF 성능을 개선시키기 위해 선형도 요건을 추가적으로 감소시키는 것이 종종 바람직하다. 일 실시형태에서, 소거 FET (404) 의 게이트는 바이어스 회로 (424) 에 또한 접속된다. 잼머 또는 누설이 존재하지 않을 경우, 소거 FET (404) 가 제로인 바이어스 전류를 공급받도록 제 1 모드값이 또한 바이어스 회로 (424) 에 공급된다. 그 결과, 바이어스 전압 VG_CANCEL 이 제로로 떨어지고, 전체 소거 전류 경로 (432) 가 디스에이블된다. 이러한 특정 실시형태에서, LNA (400) 는, 매우 양호한 NF를 갖지만 비교적 낮은 선형도를 갖는 소스-디제너레이션 저잡음 증폭기이다.
한편, 입력 노드 RFIN (426) 에 잼머 또는 누설 신호가 존재할 경우, LNA (400) 는 고선형 모드에서 동작한다. LNA (400) 의 선형도를 증가시키기 위해, 소스 디제너레이션 인덕터 (412) 를 통해 흐르는 전류는, 더 많은 네거티브 피드백이 제공되도록 증가된다. 이러한 증가된 네거티브 피드백은, 메인 FET (402) 의 DC 바이어스 전류를 증가시킴으로써 달성된다. 그러나, 메인 FET (402) 의 DC 바이어스 전류의 증가는 DC 전류 소비를 또한 증가시킨다. 또한, DC 바이어스 전류는 제한없이 증가될 수 없다. 로드 (416) 에 걸친 DC 바이어스 전류에서의 매우 큰 증가는 출력 노드 (438) 상의 출력 전압 VOUT 이, 메인 FET (402) 를 포화 상태로 유지하기 위한 적절한 전압이 존재하지 않도록 매우 크게 감소하게 한다. 이러한 전압 헤드룸 문제는, 메인 FET (402) 상의 DC 바이어스 전압 VG_MAIN 이 공급 전압을 초과할 수 없기 때문에, 저전압 공급 애플리케이션에서 더 두르러지게 된다. 예를 들어, LNA (400) 의 공급 전압은 통상적으로 1.3 볼트이다. 더 많은 전류가 로드 (416) 를 통해 흐름에 따라, 더 많은 전압이 로드 (416) 에 걸쳐 떨어진다. 로드 (416) 에 걸친 증가된 전압 떨어짐은 출력 노드 (438) 상의 DC 출력 전압을 낮춘다. 그 결과, 메인 FET (402) 가 그의 포화 영역에 바이어싱되는 것을 보장하기 위해 DC 바이어스 전압 VG_MAIN 이 VOUT 를 초과할 수 없기 때문에, 더 낮은 DC 출력 전압은 메인 FET (402) 의 전압 헤드룸을 감소시킨다.
신규한 디부스트 트랜지스터 (406) 는 전압 헤드룸을 개선시키도록 동작하고, 따라서, LNA (400) 의 선형도를 증가시키는 것을 보조한다. 제 2 모드값이 어써트 (assert) 될 경우, LNA (400) 고선형 모드에서 동작한다. 멀티플렉서 (422) 의 입력 리드 1이 선택되도록, 제 2 모드값이 멀티플렉서 (422) 의 선택 입력 리드를 통해 공급된다. 따라서, 캐스코드 트랜지스터 (410) 가 DC 바이어스 전압에서 바이어싱되며, VB_DEBOOST＝VB 이다. 디부스트 전류 경로 (434) 가 인에이블된다. 도 11에 도시된 바와 같이, 디부스트 전류 IDEBOOST 는 메인 전류 IMAIN 과 함께 소스 디제너레이션 인덕터 (412) 를 통해 흐르고, 따라서, 메인 FET (402) 상의 네거티브 피드백 팩터를 증가시킨다. 한편, 디부스트 전류 IDEBOOST 는 LNA 로드 (416) 를 통해 흐르지 않으며, 따라서, 출력 노드 (438) 상의 출력 전압 VOUT 를 낮추지 않는다. 따라서, LNA (400) 는, 전압 헤드룸 문제에 직면하지 않으면서 더 많은 네거티브 피드백을 가짐으로써 더 높은 선형도를 갖는다. LNA (400) 가 고선형 모드에서 동작할 경우, 소거 FET (404) 가 DC 바이어스 전류 IB 를 공급받도록 제 2 모드값이 바이어스 회로 (424) 에 또한 공급된다. DC 바이어스 전류 IB 는 소거 전류 경로 (432) 를 인에이블시킨다. 상술된 바와 같이, 소거 전류 ICANCEL 의 3차 왜곡 컴포넌트는 메인 전류 IMAIN 의 3차 왜곡 컴포넌트를 소거시키며, 출력 전류 IOUT 의 제로인 IMD3 를 초래한다. 일 예에서, 디부스트 전류 IDEBOOST 는, 캐스코드 트랜지스터 (410) 및 디부스트 트랜지스터 (406) 의 사이즈를 조정함으로써 설계 프로세스 동안 용이하게 변경될 수 있다. 따라서, 메인 전류 경로와 관련된 네거티브 피드백이 또한 조정가능하다. 네거티브 피드백 팩터의 조정가능성은, 최적의 전류 소거를 위한 여분의 튜닝 능력을 제공한다. 그 결과, LNA는 더 적은 설계 반복들로 최적화될 수 있다.
도 12는, LNA (400) 가 소거 FET (404) 의 바이어스 전류 IB 에 관해 고선형 모드에서 동작하고 있는 경우 LNA (400) 의 선형도 성능 IIP3 를 나타낸 그래프이다. 도 12에 도시된 바와 같이, 바이어스 전류 IB 가 320 마이크로암페어로부터 증가함에 따라 LNA (400) 의 IIP3 가 점진적으로 증가한다. LNA (400) 의 IIP3 는, 바이어스 전류 IB 가 608 마이크로암페어에 존재할 경우 그의 최적 포인트에 도달하고, 바이어스 전류 IB 가 추가적으로 증가할 경우 점진적으로 감소한다. 메인 전류 경로 (430) 또는 디부스트 전류 경로 (434) 와 관련된 임의의 다른 파라미터들을 변경할 필요없이, 소거 FET (404) 의 바이어스 전류 IB 만을 조정함으로써 IIP3 가 최적화될 수 있다는 것이 관측될 수 있다. 도 12의 예에서, LNA (400) 의 최적의 IIP3 는 22.1178 dBm 이다.
도 13은, 고선형 모드 및 저선형 모드 양자에서의 LNA (400) 특성을 나타내는 테이블이다. 고선형 모드에서, IIP3 는 8 dBm 이고, 잡음 지수는 5db 이며, 총 바이어스 전류는 20 밀리암페어이다. LNA (400) 의 총 바이어스 전류는, 메인 FET (402), 디부스트 트랜지스터 (406), 및 소거 FET (404) 의 바이어스 전류를 포함한다. 일 예에서, 메인 FET (402) 의 바이어스 전류는 약 9.65 밀리암페어이고, 디부스트 트랜지스터 (406) 의 바이어스 전류는 또한 9.65 밀리암페어이며, 소거 FET (404) 의 바이어스 전류는 0.7 밀리암페어이다. 저선형 모드에서, IIP3 는 제로 dBm 이고, 잡음 지수는 3 db 이며, 총 바이어스 전류는 10 밀리암페어이다. 따라서, 저선형 모드에서, LNA (400) 는, 고선형 모드에서의 LNA (400) 와 비교하여, 훨씬 더 양호한 잡음 지수 및 대략 절반인 바이어스 전류를 갖는다.
일반적인 특정 실시형태들이 설명의 목적을 위해 상술되었지만, 본 특허 명세서의 교시는 일반적인 적용가능성을 가지며, 상술된 특정 실시형태들에 제한되지 않는다. 예를 들어, 도 11의 로드 (416) 는 탱크 회로보다는 P-채널 트랜지스터일 수 있다. P-채널 트랜지스터는, 그것이 높은 임피던스 및 작은 다이 영역을 갖는 브로드밴드 로드이기 때문에 종종 선호된다. 따라서, 설명된 특정 실시형태들의 다양한 특성들의 다양한 변형들, 수정들 및 조합들이 아래에 개시되는 청구항의 범위를 벗어나지 않고도 실행될 수 있다.

Claims (21)

  1. 미분 중첩 (derivative superposition; DS) 저잡음 증폭기 (LNA) 로서,
    포화 영역에 바이어싱된 제 1 전계 효과 트랜지스터 (FET) 로서, 상기 제 1 FET의 게이트는 입력 노드에 커플링되는, 상기 제 1 FET;
    서브-임계 영역에 바이어싱된 제 2 FET로서, 상기 제 2 FET의 게이트는 상기 제 1 FET의 게이트에 커플링되고, 상기 제 2 FET의 드레인은 상기 제 1 FET의 드레인에 커플링되는, 상기 제 2 FET;
    상기 제 1 FET의 소스를 접지 노드에 커플링시키는 제 1 소스 디제너레이션 (degeneration) 인덕턴스; 및
    상기 제 2 FET의 소스를 상기 접지 노드에 커플링시키며, 적어도 1 나노헨리인 제 2 소스 디제너레이션 인덕턴스를 포함하는, DS 저잡음 증폭기.
  2. 제 1 항에 있어서,
    상기 제 1 소스 디제너레이션 인덕턴스는 제 1 나선형 인덕터이고, 상기 제 2 소스 디제너레이션 인덕턴스는 제 2 나선형 인덕터인, DS 저잡음 증폭기.
  3. 제 1 항에 있어서,
    상기 접지 노드는 표면-탑재 마이크로범프 (microbump) 를 포함하며,
    상기 제 1 소스 디제너레이션 인덕턴스는 상기 제 2 소스 디제너레이션 인덕턴스와 별개인, DS 저잡음 증폭기.
  4. 제 1 항에 있어서,
    상기 제 2 FET의 게이트는 상기 제 1 FET의 게이트에 용량성 커플링되고, 상기 제 1 FET의 게이트는 상기 입력 노드에 용량성 커플링되는, DS 저잡음 증폭기.
  5. 제 1 항에 있어서,
    로드; 및
    소스 및 드레인을 갖는 캐스코드 트랜지스터를 더 포함하며,
    상기 캐스코드 트랜지스터의 소스는 상기 제 1 FET의 드레인에 커플링되고
    상기 캐스코드 트랜지스터의 드레인은 상기 로드에 커플링되는, DS 저잡음 증폭기.
  6. 제 1 항에 있어서,
    상기 입력 노드는 입력 신호를 수신하며,
    상기 제 1 FET는 제 1 의 3차 왜곡 신호를 생성하고, 상기 제 2 FET는 제 2 의 3차 왜곡 신호를 생성하며, 상기 제 2 의 3차 왜곡 신호는 상기 제 1 의 3차 왜곡 신호를 소거시키는, DS 저잡음 증폭기.
  7. 로드;
    제 1 소스 디제너레이션 인덕터;
    포화 영역에 바이어싱된 메인 트랜지스터로서, 상기 메인 트랜지스터의 게이트는 입력 노드에 커플링되고, 상기 메인 트랜지스터의 소스는 상기 제 1 소스 디제너레이션 인덕터에 커플링되며, 상기 메인 트랜지스터는, 상기 로드를 통해, 상기 메인 트랜지스터를 통해, 그 후, 상기 제 1 소스 디제너레이션 인덕터를 통해 흐르는 메인 전류를 제어하는, 상기 메인 트랜지스터; 및
    포화 영역에 커플링된 디부스트 (deboost) 트랜지스터로서, 상기 디부스트 트랜지스터의 게이트는 상기 메인 트랜지스터의 게이트에 커플링되며, 디부스트 전류는, 상기 로드를 통해 흐르지 않으면서, 상기 디부스트 트랜지스터를 통해, 그 후, 상기 제 1 소스 디제너레이션 인덕터를 통해 흐르는, 상기 디부스트 트랜지스터를 포함하는, 저잡음 증폭기.
  8. 제 7 항에 있어서,
    디부스트 캐스코드 트랜지스터를 더 포함하며,
    상기 디부스트 캐스코드 트랜지스터의 소스는 상기 디부스트 트랜지스터의 드레인에 커플링되고, 상기 디부스트 캐스코드 트랜지스터의 드레인은 공급 전압 노드에 커플링되는, 저잡음 증폭기.
  9. 제 8 항에 있어서,
    상기 디부스트 캐스코드 트랜지스터의 게이트는, 바이어스 전압 노드 또는 접지 노드 중 선택가능한 하나에 커플링되는, 저잡음 증폭기.
  10. 제 7 항에 있어서,
    서브-임계 영역에 바이어싱된 소거 트랜지스터를 더 포함하며,
    상기 소거 트랜지스터는 상기 메인 트랜지스터의 드레인에 커플링된 드레인을 갖는, 저잡음 증폭기.
  11. 제 10 항에 있어서,
    제 1 리드 및 제 2 리드를 갖는 제 2 소스 디제너레이션 인덕터를 더 포함하며,
    상기 제 1 리드는 상기 소거 트랜지스터의 소스에 커플링되고, 상기 제 2 리드는 접지 노드에 커플링되며, 상기 접지 노드는 상기 제 1 소스 디제너레이션 인덕터에 커플링되는, 저잡음 증폭기.
  12. 제 7 항에 있어서,
    상기 로드는 탱크 회로인, 저잡음 증폭기.
  13. 제 7 항에 있어서,
    상기 로드는 P 채널 트랜지스터인, 저잡음 증폭기.
  14. 제 10 항에 있어서,
    상기 소거 트랜지스터에 바이어스 전류를 공급하는 바이어스 회로를 더 포함하며,
    상기 바이어스 전류는, 모드 제어 신호의 값에 의존하여 제 1 전류값 또는 제 2 전류값 중 어느 하나를 갖도록 프로그래밍가능한, 저잡음 증폭기.
  15. 제 8 항에 있어서,
    상기 디부스트 전류가 상기 디부스트 트랜지스터를 통해 흐르지 않도록 상기 디부스트 캐스코드 트랜지스터를 디스에이블시키는 수단을 더 포함하는, 저잡음 증폭기.
  16. (a) 로드를 통해, 그 후, 포화 영역에 바이어싱된 제 1 트랜지스터를 통해, 그 후, 제 1 소스 디제너레이션 인덕터를 통해 제 1 전류를 접지 노드에 도전시키는 단계; 및
    (b) 상기 로드를 통해, 그 후, 서브-임계 영역에 바이어싱된 제 2 트랜지스터를 통해, 그 후, 제 2 소스 디제너레이션 인덕터를 통해 제 2 전류를 상기 접지 노드에 도전시키는 단계를 포함하며,
    상기 로드, 상기 제 1 트랜지스터, 상기 제 2 트랜지스터, 상기 제 1 소스 디제너레이션 인덕터, 및 상기 제 2 소스 디제너레이션 인덕터는 저잡음 증폭기의 일부를 함께 형성하고, 상기 제 2 소스 디제너레이션 인덕터는 적어도 1 나노헨리를 갖는, 저잡음 증폭 방법.
  17. 제 16 항에 있어서,
    (c) 모드 신호를 수신하는 단계를 더 포함하며,
    상기 모드 신호가 제 1 값을 가지면, 상기 제 2 전류가 흐르도록 상기 제 2 트랜지스터를 인에이블시키고, 상기 모드 신호가 제 2 값을 가지면, 상기 제 2 전류가 흐르지 않도록 상기 제 2 트랜지스터를 디스에이블시키는, 저잡음 증폭 방법.
  18. (a) 저잡음 증폭기 (LNA) 상에서 입력 신호를 수신하는 단계로서, 상기 LNA는, 로드, 포화 영역에 바이어싱된 메인 트랜지스터, 및 소스 디제너레이션 인덕턴스를 포함하고, 상기 메인 트랜지스터는, 상기 로드를 통해, 상기 메인 트랜지스터를 통해, 그 후, 상기 소스 디제너레이션 인덕턴스를 통해 흐르는 메인 전류를 제어하는, 상기 입력 신호를 수신하는 단계; 및
    (b) 상기 로드를 흐르지 않으면서, 디부스트 트랜지스터를 통해, 그 후, 상기 소스 디제너레이션 인덕턴스를 통해 흐르는 디부스트 전류를 도전시킬 수 있는 상기 디부스트 트랜지스터를 제공하는 단계를 포함하는, 저잡음 증폭 방법.
  19. 제 18 항에 있어서,
    (c) 모드 신호를 수신하는 단계를 더 포함하며,
    상기 모드 신호가 제 1 값을 가지면, 상기 디부스트 전류가 흐르도록 상기 디부스트 트랜지스터를 인에이블시키고, 상기 모드 신호가 제 2 값을 가지면, 상기 디부스트 전류가 흐르지 않도록 상기 디부스트 트랜지스터를 디스에이블시키는, 저잡음 증폭 방법.
  20. 소스 디제너레이션된 저잡음 증폭기 (LNA) 로서, 상기 LNA는, 로드, 포화 영역에 바이어싱된 메인 트랜지스터, 및 소스 디제너레이션 인덕턴스를 포함하고, 상기 메인 트랜지스터는 상기 로드를 통해, 그 후, 상기 메인 트랜지스터를 통해, 그 후, 상기 소스 디제너레이션 인덕턴스를 통해 흐르는 제 1 전류를 제어하는, 상기 소스 디제너레이션된 저잡음 증폭기; 및
    상기 로드를 통해 흐르는 상기 제 1 전류를 증가시키지 않으면서, 상기 소스 디제너레이션 인덕턴스를 통한 전류 흐름을 선택적으로 증가시키는 수단을 포함하는, 저잡음 증폭 장치.
  21. 제 20 항에 있어서,
    상기 선택적으로 증가시키는 수단은 디부스트 전류를 제어하는 디부스트 트랜지스터를 포함하며,
    상기 디부스트 전류는, 상기 로드를 통해 흐르지 않으면서, 상기 디부스트 트랜지스터를 통해, 그 후, 상기 소스 디제너레이션 인덕턴스를 통해 흐르는, 저잡음 증폭 장치.
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Families Citing this family (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7936214B2 (en) * 2008-03-28 2011-05-03 Medtronic, Inc. Third order derivative distortion cancellation for ultra low power applications
US7936220B2 (en) * 2008-12-12 2011-05-03 Qualcomm, Incorporated Techniques for improving amplifier linearity
US7911269B2 (en) * 2009-01-19 2011-03-22 Qualcomm Incorporated Ultra low noise high linearity LNA for multi-mode transceiver
US8175568B2 (en) * 2009-03-24 2012-05-08 Qualcomm Incorporated Method of improving battery life
US7978011B1 (en) * 2009-04-09 2011-07-12 Zoran Corporation Systems and methods for mitigating distortion in single-ended amplifiers
US7948294B2 (en) * 2009-05-29 2011-05-24 Mediatek Inc. Mixer with high linearity
US8102213B2 (en) * 2009-07-23 2012-01-24 Qualcomm, Incorporated Multi-mode low noise amplifier with transformer source degeneration
US8242847B1 (en) * 2009-08-05 2012-08-14 Marvell International Ltd. Method and apparatus for improving amplifier linearity
US8310312B2 (en) * 2009-08-11 2012-11-13 Qualcomm, Incorporated Amplifiers with improved linearity and noise performance
US9431975B2 (en) 2011-04-04 2016-08-30 The Trustees Of Columbia University In The City Of New York Circuits for providing class-E power amplifiers
DE102011002238A1 (de) * 2011-04-21 2012-10-25 Rheinisch-Westfälische Technische Hochschule Aachen Lineare Verstärkeranordnung für hochfrequente Signale
US8963613B2 (en) * 2011-08-11 2015-02-24 Qualcomm Incorporated Canceling third order non-linearity in current mirror-based circuits
US8400224B1 (en) * 2011-10-28 2013-03-19 Broadcom Corporation Programmable low noise amplifier and methods for use therewith
US8373503B1 (en) * 2011-12-12 2013-02-12 Linear Technology Corporation Third order intermodulation cancellation for RF transconductors
KR101387975B1 (ko) 2012-12-21 2014-04-24 연세대학교 산학협력단 저잡음 증폭기
US8903343B2 (en) * 2013-01-25 2014-12-02 Qualcomm Incorporated Single-input multiple-output amplifiers with independent gain control per output
US9350310B2 (en) * 2013-05-24 2016-05-24 Qualcomm Incorporated Receiver front end for carrier aggregation
US9276532B2 (en) * 2013-08-28 2016-03-01 Analog Devices, Inc. High speed amplifier
US9271239B2 (en) * 2014-02-14 2016-02-23 Qualcomm Incorporated Current-efficient low noise amplifier (LNA)
US10063197B2 (en) 2014-03-05 2018-08-28 The Trustees Of Columbia University In The City Of New York Circuits for power-combined power amplifier arrays
US9413296B2 (en) 2014-04-04 2016-08-09 Qualcomm Incorporated Amplifier with enhanced linearity
US9723560B2 (en) 2014-05-22 2017-08-01 Qualcomm Incorporated Multi-stage amplifier with RC network
US9614541B2 (en) 2014-10-01 2017-04-04 The Trustees Of Columbia University In The City Of New York Wireless-transmitter circuits including power digital-to-amplitude converters
US9385901B2 (en) * 2014-11-13 2016-07-05 Qualcomm Incorporated Receiver front end architecture for intra band carrier aggregation
CN104579196B (zh) * 2015-01-28 2018-06-05 中国科学院微电子研究所 一种射频信号放大器
EP3254374B1 (en) * 2015-02-04 2019-01-16 Telefonaktiebolaget LM Ericsson (publ) High bandwidth amplifier
US10003451B2 (en) * 2015-10-08 2018-06-19 Macom Technology Solutions Holdings, Inc. Dual-input, high power handling, power combining LNA for full duplex communications systems
US10177717B2 (en) * 2016-03-14 2019-01-08 Analog Devices, Inc. Active linearization for broadband amplifiers
US9813030B1 (en) * 2016-07-01 2017-11-07 Wais M. Ali Wideband single-ended IM3 distortion nulling
JP6623133B2 (ja) * 2016-09-05 2019-12-18 株式会社東芝 高周波半導体増幅回路
EP3516770B1 (en) * 2016-09-26 2023-04-26 Skyworks Solutions, Inc. Main-auxiliary field-effect transistor configurations for radio frequency applications
EP3346608B1 (en) * 2017-01-09 2021-05-26 Nxp B.V. Rf amplifier
GB201701391D0 (en) * 2017-01-27 2017-03-15 Nordic Semiconductor Asa Radio receivers
US10038418B1 (en) 2017-04-04 2018-07-31 Psemi Corporation Optimized multi gain LNA enabling low current and high linearity including highly linear active bypass
US11881828B2 (en) 2017-04-04 2024-01-23 Psemi Corporation Tunable effective inductance for multi-gain LNA with inductive source degeneration
US10978583B2 (en) * 2017-06-21 2021-04-13 Cree, Inc. Semiconductor devices having a plurality of unit cell transistors that have smoothed turn-on behavior and improved linearity
US10418949B2 (en) * 2017-10-20 2019-09-17 Maxscend Microelectronics Company Limited Low noise amplifier and radio frequency amplification method using the same
WO2019221175A1 (ja) * 2018-05-17 2019-11-21 株式会社村田製作所 増幅回路
JP2020005177A (ja) 2018-06-29 2020-01-09 株式会社東芝 高周波増幅回路
US10541654B1 (en) * 2018-07-09 2020-01-21 Qualcomm Incorporated Amplification with post-distortion compensation
CN109474242A (zh) * 2018-09-26 2019-03-15 安徽矽芯微电子科技有限公司 一种毫米波低噪声放大器电路
KR102463983B1 (ko) * 2018-12-26 2022-11-07 삼성전자 주식회사 누설 전류를 차단하기 위한 증폭기 및 상기 증폭기를 포함하는 전자 장치
JP2020129721A (ja) 2019-02-07 2020-08-27 株式会社東芝 高周波増幅回路
CN110149096A (zh) * 2019-06-18 2019-08-20 杭州中科微电子有限公司 一种高线性度的低噪声放大器
CN113346847A (zh) * 2021-06-17 2021-09-03 西安电子科技大学重庆集成电路创新研究院 高线性度可变增益放大器
CN113556090A (zh) * 2021-07-28 2021-10-26 深圳昂瑞微电子技术有限公司 线性度优化电路以及包括其的低噪声放大器
WO2023097533A1 (zh) * 2021-12-01 2023-06-08 华为技术有限公司 一种放大器及其控制方法、电子设备
US20230318556A1 (en) * 2022-03-31 2023-10-05 Mediatek Inc. Variable gain low noise amplifier and method for controlling gain of variable gain low noise amplifier
CN114710138B (zh) * 2022-06-08 2022-09-20 成都嘉纳海威科技有限责任公司 一种多通道放大衰减移相串口控制多功能芯片
US20230412135A1 (en) * 2022-06-17 2023-12-21 Apple Inc. Variable gain amplifier with subthreshold biasing
US20240072651A1 (en) * 2022-08-25 2024-02-29 Apple Inc. Power supply noise reduction by current cancellation circuit

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040145415A1 (en) 2003-01-24 2004-07-29 Bo Sun High linearity low noise amplifier
US20050176399A1 (en) 2004-02-11 2005-08-11 Vladimir Aparin Field effect transistor amplifier with linearization
US20060091962A1 (en) 2004-10-20 2006-05-04 Integrant Technologies Inc. Amplifier circuit having improved linearity and frequency band using multiple gated transistor

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4791521A (en) * 1987-04-07 1988-12-13 Western Digital Corporation Method and apparatus for reducing transient noise by premagnetization of parasitic inductance
US6803824B2 (en) * 2001-12-18 2004-10-12 Anadigics, Inc. Dynamic matching in cascode circuits
JP2003283263A (ja) * 2002-03-26 2003-10-03 Sharp Corp 高周波増幅回路
JP3959371B2 (ja) * 2002-05-31 2007-08-15 株式会社東芝 可変インダクタ
US7356317B2 (en) * 2004-07-14 2008-04-08 Silicon Storage Technology, Inc. Adaptive-biased mixer
JP2006295738A (ja) * 2005-04-13 2006-10-26 Matsushita Electric Ind Co Ltd 増幅器、及びそれを搭載する受信回路
KR100614928B1 (ko) * 2005-08-17 2006-08-25 삼성전기주식회사 선형화를 위한 미분 중첩회로
KR100813096B1 (ko) * 2005-08-17 2008-03-17 인티그런트 테크놀로지즈(주) 선형성이 향상된 증폭회로
US7788608B2 (en) * 2006-10-07 2010-08-31 Active-Semi, Inc. Microbump function assignment in a buck converter
JPWO2008102788A1 (ja) * 2007-02-20 2010-05-27 財団法人名古屋産業科学研究所 プログラマブル低雑音増幅装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040145415A1 (en) 2003-01-24 2004-07-29 Bo Sun High linearity low noise amplifier
US20050176399A1 (en) 2004-02-11 2005-08-11 Vladimir Aparin Field effect transistor amplifier with linearization
US20060091962A1 (en) 2004-10-20 2006-05-04 Integrant Technologies Inc. Amplifier circuit having improved linearity and frequency band using multiple gated transistor

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