KR101115266B1 - 능동 포스트-왜곡 선형화된 차동 증폭기 - Google Patents

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Abstract

양호한 선형성 및 잡음 성능을 갖는 차동 증폭기 (300) 는, 제 1 트랜지스터 (310), 제 2 트랜지스터 (320), 제 3 트랜지스터 (330) 및 제 4 트랜지스터 (340) 를 포함하는 제 1 측, 및 인덕터 (350) 를 포함한다. 제 1 트랜지스터 (310) 와 제 2 트랜지스터 (320) 는 제 1 캐스코드 쌍으로서 연결되고, 제 3 트랜지스터 (330) 와 제 4 트랜지스터 (340) 는 제 2 캐스코드 쌍으로서 연결된다. 제 3 트랜지스터 (330) 는 제 2 트랜지스터 (320) 의 소스에 연결된 게이트를 갖고, 제 4 트랜지스터 (340) 는 제 2 트랜지스터 (320) 의 드레인에 연결된 드레인을 갖는다. 제 1 트랜지스터 (310) 는 신호 증폭을 제공한다. 제 2 트랜지스터 (320) 는 부하 분리를 제공하고, 제 3 트랜지스터 (330) 에 대한 중간 신호를 발생시킨다. 제 3 트랜지스터 (330) 는 제 1 트랜지스터 (310) 에 의해 발생된 3 차 왜곡 성분을 소거하는데 이용되는 왜곡 성분을 발생시킨다. 인덕터 (350) 는 제 1 트랜지스터 (310) 에 대해 소스 디제너레이션을 제공하고, 왜곡 소거를 향상시킨다. 제 2 트랜지스터 (320) 및 제 3 트랜지스터 (330) 의 크기는, 이 증폭기에 대해 양호한 선형성을 달성하며 이득 손실을 감소시키도록 선택된다. 또한, 이 차동 증폭기는, 제 1 측과 유사하게 기능하는 제 2 측을 포함할 수도 있다.
차동 증폭기, 능동 포스트-왜곡 선형화, 재머, 비선형성, 잡음 성능

Description

능동 포스트-왜곡 선형화된 차동 증폭기{DIFFERENTIAL AMPLIFIER WITH ACTIVE POST-DISTORTION LINEARIZATION}
배 경
Ｉ. 기술분야
본 개시물은 일반적으로 회로에 관한 것이고, 보다 상세하게는 무선 통신 및 다른 애플리케이션에 적합한 증폭기에 관한 것이다.
Ⅱ. 배경기술
일반적으로, 신호 증폭을 제공하기 위해서 각종 전자 디바이스에 증폭기가 사용된다. 또한, 상이한 타입의 증폭기는 상이한 용도에 사용가능하다. 예를 들어, 무선 디바이스는 양방향 통신을 위해 송신기 및 수신기를 포함할 수도 있고, 송신기는 전력 증폭기 (PA) 를 사용할 수도 있고, 수신기는 저잡음 증폭기 (LNA) 및 가변 이득 증폭기 (VGA) 를 사용할 수도 있다.
일반적으로, 통신 채널을 통해 수신된 저진폭 신호를 증폭하기 위해서 수신기에 LNA 가 사용된다. 종종, LNA 는 수신 신호가 대면하는 첫번째 능동 회로이므로, 몇몇 중요한 영역에서 수신기의 성능에 큰 영향을 준다. 첫번째로, LNA 의 잡음이 수신 신호에 직접적으로 삽입되며, 후속 스테이지의 잡음이 이 LNA 의 이득에 의해 효과적으로 감소하기 때문에, LNA 는 수신기의 전체 잡음 지수에 큰 영향을 준다. 두번째로, LNA 의 선형성은 수신기 성능 및 수신기에서의 후속 스테이지의 디자인 모두에 큰 영향을 준다. 통상적으로, LNA 입력 신호는, 외부 간섭 소스 및 공존하는 송신기로부터의 누설로부터 비롯될 수도 있는 각종 원하지 않는 신호 성분을 포함한다. LNA 에서의 비선형성은 원하지 않는 신호 성분으로 하여금 믹싱되어 원하는 신호 대역폭 내에 있을 수도 있는 혼변조 왜곡 (XMD) 을 발생시키도록 한다. 혼변조 왜곡의 진폭은 LNA 에서의 비선형성의 양에 의해 결정된다. 원하는 신호 대역폭 내에 있는 혼변조 왜곡 성분은 원하는 신호의 신호대 잡음비 (SNR) 를 열화시키는 잡음의 역할을 한다. LNA 비선형성에 의해 야기된 SNR 에서의 열화는 수신기에 대한 전체 SNR 규격을 충족시키기 위해서 후속 스테이지의 디자인에 영향을 준다 (또한 종종 이 후속 스테이지에 대한 요건을 보다 엄격하게 한다). 그러므로, 보다 선형의 LNA 를 가지면, 다른 스테이지에 대한 성능 요건을 완화할 수 있는데, 이는 수신기에 대한 회로 면적을 감소시키며 전력 소모를 저하시킬 수도 있다.
그러므로, 본 발명이 속하는 기술분야에서, 양호한 선형성 및 잡음 성능을 갖는 증폭기에 대한 필요성이 존재한다.
개 요
능동 포스트-왜곡 (Active Post-Distortion: APD) 을 이용하여 선형화된 차동 증폭기의 각종 실시형태가 본 명세서에 기재되어 있다. 이 증폭기는 디자인 이 단순하고, 양호한 선형성 및 잡음 성능을 가지며, 무선 통신 및 다른 고주파수 애플리케이션에 적합하다. 예를 들어, 이 증폭기는 무선 디바이스에서 수신기용 LNA 로서 사용될 수도 있다. 또한, 능동 포스트-왜곡은, 예를 들어 믹서와 같은 다른 능동 회로를 선형화하는데 이용될 수도 있다.
일 실시형태에 있어서, 차동 증폭기 (예를 들어, LNA) 는, 제 1, 제 2, 제 3 및 제 4 트랜지스터 (예를 들어, N-FET) 를 포함하는 제 1 측, 및 인덕터를 포함한다. 제 1 트랜지스터와 제 2 트랜지스터는 제 1 캐스코드 쌍 (cascode pair) 으로서 연결되고, 제 3 트랜지스터와 제 4 트랜지스터는 제 2 캐스코드 쌍으로서 연결된다. 제 1 트랜지스터는 인덕터에 연결된 소스 및 차동 입력 신호의 제 1 입력 (전압) 을 수신하는 게이트를 갖는다. 제 2 트랜지스터는 제 1 트랜지스터의 드레인에 연결된 소스 및 차동 출력 신호의 제 1 출력 (전류) 을 제공하는 드레인을 갖는다. 제 3 트랜지스터는 제 2 트랜지스터의 소스에 연결된 게이트를 갖는다. 제 4 트랜지스터는 제 3 트랜지스터의 드레인에 연결된 소스 및 제 2 트랜지스터의 드레인에 연결된 드레인을 갖는다. 제 1 트랜지스터는 신호 증폭을 제공한다. 제 2 트랜지스터는 부하 분리 (load isolation) 를 제공하고, 또한 제 3 트랜지스터에 대한 중간 신호를 발생시킨다. 제 3 트랜지스터는 이 중간 신호를 수신하여, 제 1 트랜지스터에 의해 발생된 3 차 왜곡 성분을 소거하는데 이용되는 왜곡 성분을 발생시킨다. 제 4 트랜지스터는 부하 분리를 제공한다. 인덕터는 제 1 트랜지스터에 대해 소스 디제너레이션 (source degeneration) 을 제공하고, 3 차 왜곡의 소거를 향상시킨다. 또한, 이 차동 증폭기는, 제 1 측 과 유사하게, 차동 입력 신호의 제 2 입력을 수신하며 차동 출력 신호의 제 2 출력을 생성하도록 기능하는 제 2 측을 포함할 수도 있다. 다른 실시형태에 있어서, 제 4 트랜지스터는 생략될 수도 있고, 제 3 트랜지스터의 드레인은 제 1 트랜지스터 또는 제 2 트랜지스터 중 어느 하나의 트랜지스터의 드레인에 연결될 수도 있다. 제 2 트랜지스터 및 제 3 트랜지스터의 크기는 이 증폭기에 대한 이득 손실을 감소시키며 3 차 왜곡을 가능한 한 많이 소거하도록 선택될 수도 있다.
본 발명의 각종 양태 및 실시형태가 보다 상세하게 후술된다.
도면의 간단한 설명
본 발명의 특징 및 속성은 첨부 도면과 함께 취해지는 경우에 후술되는 상세한 설명으로부터 보다 명백해질 것이고, 이들 첨부 도면에서 동일한 참조부호는 그 전체에 걸쳐 대응하는 구성요소를 식별한다.
도 1 은 무선 디바이스의 무선 주파수 (RF) 부분을 도시한 도면이다.
도 2a 내지 도 2c 는 각각 안테나로부터의 수신 신호, LNA 입력 신호, 및 LNA 출력 신호를 도시한 도면이다.
도 3 은 능동 포스트-왜곡 선형화된 LNA 의 개략도이다.
도 4a 및 도 4b 는 각각 저주파수 및 고주파수에 있어서 LNA 에 대한 IIP3 의 플롯을 도시한 도면이다.
도 5 는 LNA 에 대한 등가 회로를 도시한 도면이다.
도 6 은 능동 포스트-왜곡 소거를 설명하는 벡터 선도 (vector diagram) 이 다.
도 7a 및 도 7b 는 능동 포스트-왜곡 선형화된 LNA 의 2 개의 부가적인 실시형태의 개략도이다.
도 8 은 능동 포스트-왜곡 선형화 및 다중 이득 설정된 LNA 의 개략도이다.
도 9 는 P-FET 로 구현된 LNA 의 개략도이다.
도 10 은 능동 포스트-왜곡 선형화된 차동 LNA 의 개략도이다.
도 11a 및 도 11b 는 능동 포스트-왜곡 선형화된 차동 LNA 의 2 개의 부가적인 실시형태의 개략도이다.
상세한 설명
"예시적인" 이라는 단어는 본 명세서에서 "실시예, 실례 또는 예시의 역할을 하는 것" 을 의미하는데 이용된다. 본 명세서에서 "예시적인" 것으로서 기재된 임의의 실시형태나 디자인은 반드시 다른 실시형태나 디자인에 비해 바람직하거나 이로운 것으로서 해석되는 것은 아니다.
본 명세서에 기재된 증폭기 및 다른 선형화된 능동 회로는 통신, 네트워킹, 컴퓨팅, 컨슈머 일렉트로닉스 등과 같은 각종 애플리케이션에 사용될 수도 있다. 이들 선형화된 능동 회로는, 코드 분할 다중 접속 (CDMA) 시스템, 시분할 다중 접속 (TDMA) 시스템, GSM (Global System for Mobile Communications) 시스템, AMPS (Advanced Mobile Phone System) 시스템, GPS (Global Positioning System), 다중-입력 다중-출력 (MIMO) 시스템, 직교 주파수 분할 다중화 (OFDM) 시스템, 직 교 주파수 분할 다중 접속 (OFDMA) 시스템, 단일-캐리어 FDMA (SC-FDMA) 시스템, WLAN (Wireless Local Area Network) 등과 같은 무선 통신 시스템에 사용될 수도 있다. 증폭기는 LNA, VGA, PA 등으로서 사용될 수도 있다. 명확함을 위해, CDMA 시스템에 대한 무선 디바이스의 수신기에 사용되는 LNA 가 후술된다. CDMA 시스템은 cdma2000, 광대역 CDMA (W-CDMA), 및/또는 다른 CDMA 무선 접속 기술을 구현할 수도 있다.
도 1 은 무선 디바이스 (100) 의 무선 주파수 (RF) 부분의 블록도이다. 무선 디바이스 (100) 는 셀룰러 전화기, PDA (Personal Digital Assistant), 무선 모뎀 카드, 또는 무선 통신에 사용되는 임의의 다른 디바이스일 수도 있다. 무선 디바이스 (100) 는 양방향 통신을 제공하는 송신기 및 수신기를 포함한다.
송신 경로 상에서, 전력 증폭기 (PA ; 110) 는 송신 (TX) 변조된 신호를 수신 및 증폭하여, 송신 신호를 제공한다. 송신 신호는 듀플렉서 (120) 를 통해 라우팅되고, 안테나 (130) 를 통해 하나 이상의 서비스 기지국으로 송신된다. 또한, 송신 신호의 일부는 듀플렉서 (120) 를 통해 수신 경로에 연결되거나 누설된다. TX 누설량은 듀플렉서 (120) 의 송신 포트와 수신 포트 사이의 분리도에 종속하는데, 이는 셀룰러 대역에서 표면 탄성파 (SAW) 듀플렉서에 대해 대략 50 데시벨 (dB) 일 수도 있다. TX-RX 분리도가 낮아질수록, TX 누설 레벨이 높아진다.
수신 경로 상에서, 원하는 신호 및 가능하게는 재머를 포함하는 수신 신호가 안테나 (130) 를 통해 수신되고, 듀플렉서 (120) 를 통해 라우팅되어, LNA (140) 로 제공된다. 또한, LNA (140) 는 송신 경로로부터 TX 누설 신호를 수신한다. 따라서, LNA (140) 의 입력에서의 입력 신호는 원하는 신호, TX 누설 신호 및 재머를 포함할 수도 있다. LNA 는 이 입력 신호를 증폭하여, 증폭된 RF 신호를 제공한다. SAW 필터 (150) 는 이 증폭된 RF 신호를 필터링하여 대역외 성분 (예를 들어, TX 누설 신호) 을 제거하고, 필터링된 RF 신호를 제공한다. 믹서 (160) 는 국부 발진기 (LO) 신호로 이 필터링된 RF 신호를 주파수 다운컨버팅하여, 다운컨버팅된 신호를 제공한다.
도 2a 는 원하는 신호 (210) 및 재머 (220) 를 포함하는 안테나 (130) 로부터의 수신 신호를 도시한 도면이다. 재머 (220) 는 원하지 않는 신호이고, 예를 들어 AMPS 시스템에서 근접 기지국에 의해 송신된 신호에 대응할 수도 있다. 재머는 원하는 신호보다 진폭이 훨씬 더 클 수도 있고, 주파수가 원하는 신호에 밀접하게 위치할 수도 있다.
도 2b 는 LNA (140) 의 입력에서의 입력 신호를 도시한 도면이다. 이 입력 신호는 송신 경로로부터의 TX 누설 신호 (230) 뿐만 아니라 수신 신호에서의 원하는 신호 (210) 와 재머 (220) 를 포함한다. TX 누설 신호는, 특히 무선 디바이스 (100) 가 서비스 기지국(들)으로부터 멀리 있으며 이 기지국(들)에 도달하기 위해서 고전력 레벨로 송신할 필요가 있는 경우에 원하는 신호에 대하여 클 수도 있다.
도 2c 는 LNA (140) 의 출력에서의 신호를 도시한 도면이다. LNA (140) 에서의 비선형성은 TX 누설 신호 (230) 에 대한 변조로 하여금 협대역 재머 (220) 와 상호작용하게 하여 재머 주위에 혼변조 왜곡 (240) 을 발생시키도록 할 수 있다. 음영으로 도시된 혼변조 왜곡의 부분 (250) 은 원하는 신호 대역 내에 있을 수도 있다. 이 부분 (250) 은 수신기의 성능을 열화시키는 부가 잡음의 역할을 한다. 또한, 이 잡음은, 수신기에 의해 신뢰성 있게 검출될 수 있는 최소의 원하는 신호가 보다 큰 진폭을 가질 필요가 있도록 수신기 감도를 열화시킨다.
도 3 은 능동 포스트-왜곡 (APD) 선형화된 LNA (140a) 의 일 실시형태의 개략도이다. LNA (140a) 는 양호한 선형성 및 잡음 성능을 갖고, 도 1 에서의 LNA (140) 에 사용될 수도 있다. LNA (140a) 는 4 개의 N-채널 전계 효과 트랜지스터 (N-FET ; 310, 320, 330 및 340), 인덕터 (350) 및 커패시터 (352) 를 포함한다. N-FET (310) 는 인덕터 (350) 의 일단에 연결된 소스, 입력 전압 v1 을 수신하는 게이트, 및 N-FET (320) 의 소스에 연결된 드레인을 갖는다. 인덕터 (350) 의 타단은 회로 접지에 연결된다. N-FET (320) 는 바이어스 전압 vbias 를 수신하는 게이트 및 출력 노드에 연결된 드레인을 갖는다. N-FET (330) 는 회로 접지에 연결된 소스, 커패시터 (352) 의 일단에 연결된 게이트, 및 N-FET (340) 의 소스에 연결된 드레인을 갖는다. 커패시터 (352) 의 타단은 N-FET (320) 의 소스에 연결된다. N-FET (340) 는 바이어스 전압 vbias 를 수신하는 게이트 및 출력 노드에 연결된 드레인을 갖는다. 출력 노드는 LNA (140a) 에 대해 출력 전류 iout 을 제공한다.
N-FET (310 및 320) 는 신호 증폭에 이용되는 주요 신호 경로에 대한 제 1 캐스코드 쌍을 형성한다. N-FET (310) 는 신호 증폭을 제공한다. N-FET (320) 는 N-FET (310) 에 대해 부하 분리를 제공하고, 또한 N-FET (330) 에 대한 중간 전압 v2 를 발생시킨다. N-FET (330 및 340) 는, 왜곡 소거에 이용되는 혼변조 왜곡을 발생시키는 보조 신호 경로에 대한 제 2 캐스코드 쌍을 형성한다. N-FET (330) 는 혼변조 왜곡을 발생시키고, N-FET (340) 는 N-FET (330) 에 대해 부하 분리를 제공한다. 인덕터 (350) 는 소스 디제너레이션을 제공하고, 또한 N-FET (310) 의 게이트를 들여다보는 50-옴 정합 (ohm match) 을 제공한다. 또한, 인덕터 (350) 는 능동 포스트-왜곡 선형화에 사용되어, 왜곡 소거를 향상시킨다. 커패시터 (352) 는 AC 커플링을 제공한다.
N-FET (310) 는 g1 의 소신호 트랜스컨덕턴스 (small-signal transconductance) 를 갖는데, 이는 N-FET (310) 의 크기 (예를 들어, 길이 및 폭), N-FET (310) 에 대한 바이어스 전류, N-FET (310) 의 게이트-소스 전압 vgs 등과 같은 각종 인자에 의해 결정된다. N-FET (320) 는 g1/
Figure 112009062858215-pct00001
의 소신호 트랜스컨덕턴스를 갖는데, 여기서
Figure 112009062858215-pct00002
는 N-FET (320) 의 트랜스컨덕턴스에 대한 N-FET (310) 의 트랜스컨덕턴스의 비율이다. 통상적으로, 인자
Figure 112009062858215-pct00003
는 N-FET (320) 의 폭에 대한 N-FET (310) 의 폭의 비율에 의해 결정된다. N-FET (330) 는 g1/β 의 소신호 트랜스컨덕턴스를 갖는데, 여기서 β 는 N-FET (330) 의 트랜스컨덕턴스에 대한 N-FET (310) 의 트랜스컨덕턴스의 비율이다. 통상적으로, 인자 β 는 N-FET (330) 의 폭에 대한 N-FET (310) 의 폭의 비율에 의해 결정된다. 인자
Figure 112009062858215-pct00004
및 β 는 후술하는 바와 같이 선택될 수도 있다.
능동 포스트-왜곡을 이용한 LNA (140a) 의 선형화는 다음과 같이 저주파수에서 달성될 수도 있다. 저주파수에서, 인덕터 (350) 는 작용하기 시작하지 않으며 효과적으로 단락되고, 입력 전압 v1 은 N-FET (310) 에 대한 vgs 전압과 동등하다. N-FET (310) 의 드레인 전류 i1 은:
Figure 112009062858215-pct00005
과 같이 멱급수로 표현될 수도 있는데, 여기서 g2 는 2 차 비선형성의 세기를 정의하는 계수이고, g3 은 3 차 비선형성의 세기를 정의하는 계수이며, i1(vgs) 는 vgs 의 함수로서의 N-FET (310) 의 드레인 전류이다. 단순화를 위해, [수학식 1] 에서 3 차보다 높은 비선형성은 무시된다. 계수 g1, g2 및 g3 은 N-FET (310) 에 대한 바이어스 전류 및 디바이스 크기에 의해 결정된다. 계수 g3 은 저신호 레벨에서 3 차 상호변조 왜곡 (IMD3) 을 제어하고, 그에 따라 증폭기의 선형성을 특정하는데 일반적으로 이용되는 메트릭인 3 차 입력 인터셉트 포인트 (IIP3) 를 결정한다.
N-FET (320) 는 선형으로 가정될 수도 있다. 이 경우, N-FET (310) 의 드레인 전압 v2 (이는 또한 N-FET (330) 에 대한 vgs 전압임) 는:
Figure 112009062858215-pct00006
와 같이 표현될 수도 있다. [수학식 2] 는, N-FET (320) 에 의해 발생된 v2 전압이
Figure 112009062858215-pct00007
에 종속한다는 것을 나타낸다. N-FET (330) 의 드레인 전류 i3 은:
Figure 112009062858215-pct00008
과 같은 멱급수로 표현될 수도 있다. [수학식 3] 은, N-FET (330) 에 대한 계수 및 N-FET (310) 에 대한 계수가 β 에 의해 관련된다는 것을 나타낸다.
N-FET (330) 의 드레인 전류 i3 이 N-FET (310) 의 드레인 전류 i1 의 함수로서 표현될 수 있도록, [수학식 2] 가 [수학식 3] 에 대입될 수도 있다. 그런 다음, N-FET (330) 의 드레인 전류 i3 이 N-FET (310) 의 vgs 전압의 함수로서 표현될 수 있도록, [수학식 1] 이 [수학식 3] 에 대입될 수도 있다. 전개된 [수학식 3] 은 [수학식 1] 에서의 멱급수와 [수학식 3] 에서의 멱급수 사이의 상호 작용으로 인해 각 차수의 비선형성에 대해 다수의 항을 포함한다.
다음과 같이, N-FET (310 및 330) 의 드레인 전류가 결합되어 출력 전류 iout 을 발생시키는데:
Figure 112009062858215-pct00009
여기서, g1∑ 및 g3∑ 는 각각 출력 전류 iout 에 대한 1 차 멱급수 계수 및 3 차 멱급수 계수이며:
Figure 112009062858215-pct00010
Figure 112009062858215-pct00011
과 같이 표현될 수도 있다. [수학식 4] 에서의 항 g2∑ 는 무시될 수도 있는데, 그 이유는 기본 주파수 및 3 차 비선형성만이 관심 대상이기 때문이다.
[수학식 5] 는 LNA (140a) 에 대한 전체 이득을 나타내고, 능동 포스트-왜곡 선형화의 이용으로부터 기인하는 이득 손실을 나타낸다. 왜곡 소거가 있는 LNA (140a) 에 대한 전체 이득은 g1∑ 인 한편, 왜곡 소거가 없는 LNA 에 대한 이득은 g1 이다. (1-
Figure 112009062858215-pct00012
/β) 의 이득 손실은
Figure 112009062858215-pct00013
및 β 에 직접적으로 관련되며, β 를
Figure 112009062858215-pct00014
에 대하여 크게 선택함으로써 작게 유지될 수도 있다. 보다 큰 β 는 보다 작은 이득 손실을 야기하지만, 반드시 보다 작은 왜곡 소거를 의미하는 것은 아니다. [수학식 6] 은 출력 전류 iout 에서의 결합된 3 차 왜곡을 나타낸다. [수학식 6] 에서의 제 1 항은 3 차 비선형성으로부터의 기여를 나타내고, [수학식 6] 에서의 제 2 항은 2 차 비선형성으로부터의 기여를 나타낸다.
도 4a 는 저주파수에서 왜곡 소거가 있는 (N-FET (330 및 340) 가 접속된) LNA (140a) 에 대한 IIP3 의 플롯 (410) 및 왜곡 소거가 없는 (N-FET (330 및 340) 가 생략된) LNA (140a) 에 대한 IIP3 의 플롯 (420) 을 도시한 도면이다. 주어진 디바이스 폭 및 전력 소모에 있어서, 3 차 왜곡 성분이 0 에 접근하도록 [수학식 6] 이 해석될 수도 있다. β 의 값은 과도한 이득 손실을 방지하도록 선택된다. 특정 예시적인 디자인에 있어서, β 는 8 과 동등하게 선택되고,
Figure 112009062858215-pct00015
에 대한 1.35 의 값은 양호한 왜곡 소거를 제공한다. [수학식 6] 에서의 2 차 비선형성 때문에, 왜곡 소거는 N-FET (310) 에 대한 동작 vgs 전압인 바이어스 전압에 종속한다.
LNA (140a) 는 무선 통신과 같은 고주파수 애플리케이션에 사용될 수도 있다. 고주파수에서, 커패시터 및 인덕터와 같은 리액티브 소자는 선형성 성능에 영향을 미치고, 또한 성능으로 하여금 주파수 종속적이도록 한다.
도 5 는 도 3 에서의 LNA (140a) 에 대한 단순화된 등가 회로 (500) 의 개략도이다. 도 5 에 도시된 실시형태에 있어서, N-FET (310, 320, 330 및 340) 는 각각 이상적인 전류 소스 (510, 520, 530 및 540) 및 각각 기생 게이트-소스 커패시터 (512, 522, 532 및 542) 로 모델링된다. N-FET (310, 320, 330 및 340) 는 각각 Cgs1, Cgs2, Cgs3 및 Cgs4 의 게이트-소스 커패시턴스를 갖고, 또한 각각 vgs1, vgs2, vgs3 및 vgs4 의 게이트-소스 전압을 갖는다. 인덕터 (350) 는 이상적인 인덕터 (550) 로 모델링된다. 회로 (508) 는 N-FET (310) 의 입력 임피던스 Z1 을 모델링한다.
단순화를 위해, 등가 회로 (500) 에 대해 다음의 가정이 이루어진다:
Figure 112009062858215-pct00016
모든 기생 커패시턴스는 각 N-FET 에 대한 Cgs 를 제외하고 무시해도 좋다;
Figure 112009062858215-pct00017
기생 저항은 0 이다;
Figure 112009062858215-pct00018
N-FET 의 바디 효과 (body effect) 는 무시해도 좋다;
Figure 112009062858215-pct00019
LNA (140a) 는 작은 입력 신호 v1 로 약비선형 영역 (weakly nonlinear region) 에서 동작한다.
전류 소스 (510, 520 및 530) 에 대한 드레인 전류는:
Figure 112009062858215-pct00020
Figure 112009062858215-pct00021
Figure 112009062858215-pct00022
와 같이 표현될 수도 있는데, 여기서 v2 = vgs3 = -vgs2 이다. 단순화를 위해, [수학식 7b] 에 의해 나타낸 바와 같이, N-FET (310 및 330) 의 비선형성만이 고려되고, N-FET (320 및 340) 는 선형으로 가정된다.
약비선형 영역에서의 등가 회로 (500) 에 대한 출력 전류 iout 은:
Figure 112009062858215-pct00023
과 같이 표현될 수도 있는데, 여기서 Cn(s1, …, sn) 은 종종 n 차 비선형 함수로 지칭되는 iout 에 대한 n 차 볼테라 커널 (Volterra kernel) 의 라플라스 변환이고; s=jω 는 라플라스 변수이고; s1, …, sn 은 n 차 볼테라 커널로 연산되는 주파수이며; "
Figure 112009062858215-pct00024
" 은 Cn(s1, …, sn) 과 v1 n 의 각 주파수 성분의 복소수 승산 (complex multiply) 을 나타낸다.
[수학식 8] 은 비선형 분석에 종종 이용되는 볼테라 급수에 대한 것이다. 볼테라 급수는 각 차수의 비선형성에 대한 볼테라 커널을 포함한다. n 차 비선형성은 항 v1 n 에 대응하고, n 개의 주파수 성분을 발생시킨다. 제 n 볼테라 커널은 n 차 비선형성에 의해 발생된 n 개의 주파수 성분으로 연산되는 n 개의 계수 세트이다. 각 볼테라 커널에 대한 계수는 수학적 도출 또는 일부 다른 수단에 의해 결정될 수도 있다. [수학식 8] 에 있어서, 3 차 볼테라 커널 C3(s1, s2, s3) 이 관심 대상인 고주파수에서의 3 차 비선형성을 결정한다.
다음과 같이, N-FET (310) 의 게이트-소스 전압 vgs1 은 입력 전압 v1 의 함수로서 표현될 수도 있는데:
Figure 112009062858215-pct00025
여기서, An(s1, …, sn) 은 vgs1 에 대한 n 차 볼테라 커널의 라플라스 변환이다.
N-FET (310) 는 [수학식 7a] 및 [수학식 9] 에 나타낸 바와 같이 입력 전압 v1 에 기초하여 비선형 전류 ids1 을 발생시킨다. ids1 전류의 일부는 N-FET (320) 를 통과하고, v2 전압을 발생시킨다. v2 전압은 [수학식 7c] 에 나타낸 바와 같이 N-FET (330) 를 통한 비선형 전류 ids3 을 발생시킨다. 출력 전류 iout 은 ids1 전류와 ids3 전류의 합과 동등하다.
[수학식 8] 이 평가되어, 모든 왜곡 성분을 결정할 수도 있다. 관심 대상인 왜곡 성분은 IIP3 에 영향을 미치는 왜곡 성분이다. N-FET (310) 의 3 차 비선형성에 의해 발생된 왜곡 성분은
Figure 112009062858215-pct00026
M1 로 표시된다. N-FET (330) 의 비선형 성에 의해 발생된 왜곡 성분은 다음과 같이 분류될 수도 있다:
Figure 112009062858215-pct00027
Figure 112009062858215-pct00028
1: N-FET (310) 의 2 차 비선형성 및 3 차 비선형성에 의해 발생되며
Figure 112009062858215-pct00029
/β 배로 감쇠된 왜곡 성분;
Figure 112009062858215-pct00030
Figure 112009062858215-pct00031
2: N-FET (330) 의 2 차 비선형성과 N-FET (310) 의 2 차 비선형성을 승산한 것에 의해 발생된 왜곡 성분; 및
Figure 112009062858215-pct00032
Figure 112009062858215-pct00033
3: N-FET (330) 의 3 차 비선형성에 의해 발생된 왜곡 성분.
능동 포스트-왜곡 선형화로, 항
Figure 112009062858215-pct00034
1,
Figure 112009062858215-pct00035
2 및
Figure 112009062858215-pct00036
3 이 N-FET (330) 에 의해 능동으로 발생되며, N-FET (310) 로부터의 항
Figure 112009062858215-pct00037
M1 을 소거하는데 이용된다.
항
Figure 112009062858215-pct00038
1 은 N-FET (310) 의 2 차 비선형성 및 3 차 비선형성에 의해 발생된 왜곡 성분을 포함한다. 예를 들어, N-FET (310) 의 소스에서의 제 2 고조파 (2ω) 는 N-FET (310) 의 게이트에서 기본 주파수 (ω) 와 믹싱되어, 3 차 상호 변조 왜곡을 발생시킬 수 있다. 제 2 고조파는 N-FET (310) 의 2 차 비선형성으로 인한 것인데, 이 N-FET (310) 의 2 차 비선형성은 [수학식 7a] 에서의 항
Figure 112009062858215-pct00039
에 대응한다. 또한, 기본 주파수는 N-FET (310) 의 3 차 비선형성으로 인해 3 차 상호 변조 왜곡을 발생시킬 수 있는데, 이 N-FET (310) 의 3 차 비선형성은 [수학식 7a] 에서의 항
Figure 112009062858215-pct00040
에 대응한다. N-FET (310) 로부터의 이들 왜곡 성분은 [수학식 7c] 에서의
Figure 112009062858215-pct00041
항을 통해 N-FET (330) 에 의해 증폭되고, N-FET (320 및 330) 의 조합에 의해
Figure 112009062858215-pct00042
/β 배로 감쇠된다.
항
Figure 112009062858215-pct00043
2 는 N-FET (310 및 330) 의 2 차 비선형성에 의해 발생된 왜곡 성분을 포함한다. 예를 들어, N-FET (310) 의 2 차 비선형성에 의해 발생된 제 2 고조파는 N-FET (330) 의 2 차 비선형성 (이는 [수학식 7c] 에서의 항
Figure 112009062858215-pct00044
에 대응함) 으로 인해 기본 주파수와 믹싱되어, 3 차 상호 변조 왜곡을 발생시킬 수 있다.
항
Figure 112009062858215-pct00045
3 은 N-FET (330) 의 3 차 비선형성에 의해 발생된 왜곡 성분을 포함한다. N-FET (310) 로부터의 기본 주파수는 N-FET (330) 의 3 차 비선형성으로 인해 3 차 상호 변조 왜곡을 발생시킬 수 있는데, 이 N-FET (330) 의 3 차 비선형성은 [수학식 7c] 에서의 항
Figure 112009062858215-pct00046
에 대응한다.
N-FET (310 및 330) 에 대한 비선형성 항은:
Figure 112009062858215-pct00047
Figure 112009062858215-pct00048
Figure 112009062858215-pct00049
Figure 112009062858215-pct00050
과 같이 표현될 수도 있는데, 여기서:
Figure 112009062858215-pct00051
Figure 112009062858215-pct00052
Figure 112009062858215-pct00053
이다.
[수학식 14], [수학식 15] 및 [수학식 16] 은, 인덕터 (350) 의 인덕턴스 Ls 가
Figure 112009062858215-pct00054
1,
Figure 112009062858215-pct00055
2 및
Figure 112009062858215-pct00056
3 을 구성하는 각종 중간 항에 포함된다는 것을 나타낸다. 인덕터 (350) 는 고주파수에서 N-FET (310) 에 의해 발생된 3 차 왜곡의 소거를 향상시킨다.
전술한 수학식에 있어서, s=jω, s1=jω1, s2=jω2, 및 s3=jω3 은 밀접하게 이격된 상이한 신호 주파수이다 (여기서,
Figure 112009062858215-pct00057
여서, Δω=ω2-ω1 은 ω1 및 ω2 보다 훨씬 더 작다). [수학식 14], [수학식 15] 및 [수학식 16] 을 [수학식 10], [수학식 11], [수학식 12] 및 [수학식 13] 에 대입하며 ω 에서의 공액 정합 (conjugate match) 을 가정하면, 출력 전류 iout 에서의 총 3 차 왜곡 IM3∑ 는:
Figure 112009062858215-pct00058
과 같이 표현될 수도 있다. [수학식 17] 에서의 IM3∑ 는 [수학식 8] 에서의 3 차 볼테라 커널 C3(s1, s2, s3) 에 대응한다.
[수학식 17] 에 있어서, 제 1 행에서의 항은 3 차 비선형성을 나타내고, 제 2 행에서의 항은 2 차 고조파에 대한 2 차 비선형성을 나타내며, 제 3 행에서의 항은 2 차 비선형성을 나타낸다.
Figure 112009062858215-pct00059
및 β 의 값은, 이들 3 개의 왜곡 성분이 가능한 한 많이 소거되고, 총 3 차 왜곡이 최소화되며, 최고의 가능한 IIP3 이 LNA (140a) 에 대해 달성되도록 선택될 수도 있다.
도 6 은 능동 포스트-왜곡의 왜곡 소거 메커니즘을 설명하는 벡터 선도이다. 항
Figure 112009062858215-pct00060
1,
Figure 112009062858215-pct00061
2 및
Figure 112009062858215-pct00062
3 은 신호 주파수 (s=jω), N-FET 의 계수 g1, g2 와 g3, 및 디 제너레이션 인덕턴스 Ls 에 종속한다. 항
Figure 112009062858215-pct00063
1,
Figure 112009062858215-pct00064
2 및
Figure 112009062858215-pct00065
3 은 이들 3 개의 항에 대해 3 개의 벡터로 도시된 바와 같이 주어진 주파수에서 상이한 진폭 및 위상을 가질 수 있다. 3 개의 항
Figure 112009062858215-pct00066
1,
Figure 112009062858215-pct00067
2 및
Figure 112009062858215-pct00068
3 의 합은 점선 벡터로 도시되어 있는데, 이는 총 왜곡이 최소화되도록
Figure 112009062858215-pct00069
M1 에 대한 벡터와 진폭은 동등하지만 위상이 반대여야 한다.
도 4b 는 고주파수에서 왜곡 소거가 있는 LNA (140a) 에 대한 IIP3 의 플롯 (430) 및 왜곡 소거가 없는 LNA (140a) 에 대한 IIP3 의 플롯 (440) 을 도시한 도면이다. 주어진 디바이스 폭 및 전력 소모에 있어서, 3 차 왜곡 성분이 0 에 접근하게 되도록 [수학식 17] 이 해석될 수도 있다. β 의 값은 과도한 이득 손실을 방지하도록 선택된다. 특정 예시적인 디자인에 있어서, β 는 8 과 동등하게 선택되고,
Figure 112009062858215-pct00070
에 대한 1.77 의 값은 양호한 왜곡 소거를 제공한다. 고주파수에서 왜곡을 최소화하는
Figure 112009062858215-pct00071
에 대한 값은 저주파수에서의
Figure 112009062858215-pct00072
에 대한 값과 상이할 수도 있다. 고주파수에 대해 상이한
Figure 112009062858215-pct00073
는 제 2 고조파와 상호작용하는 2 차 비선형성에 의해 발생된 왜곡 성분에 기인하는데, 이 2 차 비선형성은 [수학식 17] 에서의 제 2 라인에 대응한다.
LNA (140a) 의 잡음 성능은 능동 포스트-왜곡 선형화로 약간 열화된다. N-FET (310) 로부터의 잡음은 통상적인 유도성 디제너레이션된 LNA 로부터의 잡음과 대략 동일하다. 능동 포스트-왜곡 선형화로, N-FET (330) 에 의해 게이트 유도 잡음 및 드레인 잡음의 형태로 부가 잡음이 발생된다. 이들 부가 잡음 소스 모두는 β 를 증가시킴으로써 감소될 수도 있는데, 이는 보다 작은 이득 손실 및 보다 작은 잡음 지수에서의 열화를 야기한다.
도 7a 는 능동 포스트-왜곡 선형화된 LNA (140b) 의 일 실시형태의 개략도이다. LNA (140b) 는 N-FET (310, 320 및 330), 인덕터 (350) 및 커패시터 (352) 를 포함하는데, 이들은 도 3 에 대해 전술한 바와 같이 연결되어 있다. 그러나, N-FET (330) 의 드레인은 출력 노드에 직접적으로 연결된다. N-FET (340) 는 LNA (140b) 에서 생략된다. LNA (140b) 의 선형성 및 잡음 성능은 도 3 에서의 LNA (140a) 의 선형성 및 잡음 성능과 유사하다. N-FET (340) 의 생략은 N-FET (330) 에 대한 부하 분리에 주로 영향을 미친다.
도 7b 는 능동 포스트-왜곡 선형화된 LNA (140c) 의 일 실시형태의 개략도이다. LNA (140c) 는 N-FET (310, 320 및 330), 인덕터 (350) 및 커패시터 (352) 를 포함하는데, 이들은 도 3 에 대해 전술한 바와 같이 연결되어 있다. 그러나, N-FET (330) 의 드레인은 N-FET (320) 의 소스에 직접적으로 연결된다. N-FET (340) 는 LNA (140c) 에서 생략된다. LNA (140c) 의 선형성 및 잡음 성능은 도 3 에서의 LNA (140a) 의 선형성 및 잡음 성능과 유사하다.
도 8 은 능동 포스트-왜곡 선형화 및 다중 이득 설정된 LNA (140d) 의 일 실시형태의 개략도이다. LNA (140d) 는, 각각 도 3 에서의 N-FET (310, 320, 330 및 340), 인덕터 (350) 및 커패시터 (352) 와 동일한 방식으로 연결되는 N-FET (810, 820, 830 및 840), 인덕터 (850) 및 커패시터 (852) 를 포함한다. LNA (140d) 는 바이어싱, 이득 제어 및 임피던스 정합을 제공하는 부가적인 회로를 더 포함한다.
LNA (140d) 에 대한 바이어스 회로는 전류 소스 (858), N-FET (860) 및 저항기 (862, 864, 866 및 868) 를 포함한다. 전류 소스 (858) 는 전원 VDD 에 연결된 일단 및 N-FET (860) 의 드레인에 연결된 타단을 갖는다. N-FET (860) 는 다이오드-접속되고, 회로 접지에 연결된 소스 및 그 드레인에 연결된 게이트를 갖는다. 저항기 (862) 는 N-FET (810) 의 게이트에 연결된 일단 및 N-FET (860) 의 게이트에 연결된 타단을 갖는다. 저항기 (864) 는 N-FET (830) 의 게이트에 연결된 일단 및 N-FET (860) 의 게이트에 연결된 타단을 갖는다. N-FET (810) 에 대한 바이어스 전류는, ⑴ 전류 소스 (858) 에 의해 제공되는 전류 및 ⑵ N-FET (860) 의 폭에 대한 N-FET (810) 의 폭의 비율에 의해 결정된다. 유사하게, N-FET (830) 에 대한 바이어스 전류는, ⑴ 전류 소스 (858) 에 의해 제공되는 전류 및 ⑵ N-FET (860) 의 폭에 대한 N-FET (830) 의 폭의 비율에 의해 결정된다. 저항기 (866) 는 VDD 전원에 연결된 일단 및 N-FET (820 및 840) 의 게이트에 연결된 타단을 갖는다. 저항기 (868) 는 회로 접지에 연결된 일단 및 N-FET (820 및 840) 의 게이트에 연결된 타단을 갖는다. 저항기 (866 및 868) 는 N-FET (820 및 840) 에 대한 게이트 바이어스 전압을 결정하는데, 이는 정확하게 설정될 필요는 없다.
LNA (140d) 에 대한 이득 제어 회로는 N-FET (870 및 880), 커패시터 (872) 및 저항기 (882, 884 및 886) 를 포함한다. N-FET (870 및 880) 는 N-FET (810) 의 게이트에 연결된 소스 및 2 개의 이득 제어 신호를 수신하는 게이트를 갖는다. 커패시터 (872) 는 N-FET (820 및 840) 의 드레인에 연결된 일단 및 N-FET (870) 의 드레인에 연결된 타단을 갖는다. 저항기 (882 및 884) 는 직렬로 연결된다. 저항기 (882) 는 N-FET (880) 의 드레인에 연결된 일단 및 저항기 (884 및 886) 에 연결된 타단을 갖는다. 저항기 (884) 의 타단은 N-FET (820 및 840) 의 드레인에 연결되고, 저항기 (886) 의 타단은 회로 접지에 연결된다.
N-FET (810, 820, 830 및 840) 는 이득 신호 경로를 형성하고, N-FET (870) 는 통과 신호 경로를 형성하며, N-FET (880) 는 감쇠 신호 경로를 형성한다. 3 개의 신호 경로 중 하나의 신호 경로가 2 개의 이득 제어 신호에 기초하여 임의의 주어진 시점에 선택된다. N-FET (870) 가 턴온되어 통과 신호 경로가 선택되는 경우에는, 입력 신호는 N-FET (870) 및 AC 커플링 커패시터 (872) 를 통해 LNA 출력으로 전달된다. N-FET (880) 가 턴온되어 감쇠 신호 경로가 선택되는 경우에는, 입력 신호는 N-FET (880) 를 통과하며, 저항기 네트워크에 의해 감쇠된다.
입력 임피던스 정합 회로 (890) 는 N-FET (810) 의 게이트와 RF 입력 사이를 연결한다. 출력 임피던스 정합 회로 (892) 는 RF 출력과 VDD 전원 사이를 연결한다. 각 임피던스 정합 회로는 하나 이상의 인덕터, 커패시터, 스트립 라인 등을 포함할 수도 있다. 또한, 출력 임피던스 정합 회로 (892) 는 N-FET (810, 820, 830, 840 및 880) 에 대해 바이어스 전류를 제공한다.
도 9 는 능동 포스트-왜곡 선형화된 LNA (140e) 의 일 실시형태의 개략도이다. LNA (140e) 는 4 개의 P-채널 FET (P-FET ; 910, 920, 930 및 940), 인덕터 (950) 및 커패시터 (952) 를 포함한다. P-FET (910) 는 인덕터 (950) 의 일단에 연결된 소스, 입력 전압 v1 을 수신하는 게이트, 및 P-FET (920) 의 소스에 연결된 드레인을 갖는다. 인덕터 (950) 의 타단은 VDD 전원에 연결된다. P-FET (920) 는 바이어스 전압 vbias 를 수신하는 게이트 및 출력 노드에 연결된 드레인을 갖는다. P-FET (930) 는 VDD 전원에 연결된 소스, 커패시터 (952) 의 일단에 연결된 게이트, 및 P-FET (940) 의 소스에 연결된 드레인을 갖는다. 커패시터 (952) 의 타단은 P-FET (920) 의 소스에 연결된다. P-FET (940) 는 바이어스 전압 vbias 를 수신하는 게이트 및 출력 노드에 연결된 드레인을 갖는다. 출력 노드는 LNA (140e) 에 대한 출력 전류 iout 을 제공한다.
도 10 은 능동 포스트-왜곡 선형화된 차동 LNA (300) 의 일 실시형태의 개략도이다. LNA (300) 는, LNA (300) 가 차동 회로 구조를 가져 LNA (300) 가 부가적인 N-FET (410, 420, 430 및 440), 인덕터 (450) 및 커패시터 (452) 를 갖는 것을 제외하고는 도 3 에 도시된 LNA (140a) 와 유사하게 동작한다. LNA (300) 는 차동 입력을 수신하여, 차동 출력을 출력한다. N-FET (310) 의 게이트는 입력 전압 v1+ (차동 입력 중 제 1 입력) 를 수신하고, N-FET (410) 의 게이트는 입력 전압 v1- (차동 입력 중 제 2 입력) 를 수신한다. LNA (300) 는 차동 출력을 제 공하기 위해 2 개의 출력 노드 Iout+ 및 Iout- 를 갖는다. LNA (300) 의 좌측 절반은 도 3 에서의 LNA (140a) 와 동일한 회로 구조를 가지며 출력 노드 Iout+ 로부터의 출력 전류 iout+ 를 제공하고, LNA (300) 의 우측 절반은 좌측 절반의 반대 (미러 이미지) 인 회로 구조를 갖는다. LNA (300) 는 LNA (140a) 에 대해 전술한 바와 같이 능동 포스트-왜곡을 이용함으로써 선형성을 향상시킨다.
N-FET (410) 는 인덕터 (450) 의 일단에 연결된 소스, 입력 전압 v1- 를 수신하는 게이트, 및 N-FET (420) 의 소스에 연결된 드레인을 갖는다. 인덕터 (450) 의 타단은 회로 접지에 연결된다. N-FET (420) 는 바이어스 전압 vbias 를 수신하는 게이트 및 출력 노드 Iout- 에 연결된 드레인을 갖는다. N-FET (430) 는 회로 접지에 연결된 소스, 커패시터 (452) 의 일단에 연결된 게이트, 및 N-FET (440) 의 소스에 연결된 드레인을 갖는다. 커패시터 (452) 의 타단은 N-FET (420) 의 소스에 연결된다. N-FET (440) 는 바이어스 전압 vbias 를 수신하는 게이트 및 출력 노드 Iout- 에 연결된 드레인을 갖는다. 출력 노드 Iout- 는 LNA (300) 에 대해 출력 전류 iout- 를 제공한다.
도 11a 는 도 7a 에 도시된 LNA (140b) 의 회로를 사용하는 차동 회로 구조를 갖는 차동 LNA (301) 를 도시한 도면이다. LNA (301) 는, LNA (301) 가 차동 형태로 LNA (140b) 를 사용하는 것을 제외하고는 LNA (300) 와 유사하게 구성된 다. LNA (301) 는, LNA (301) 가 차동 회로 구조를 가져 LNA (301) 가 부가적인 N-FET (410, 420 및 430), 인덕터 (450) 및 커패시터 (452) 를 갖는 것을 제외하고는 도 7a 에 도시된 LNA (140b) 와 유사하게 동작한다. LNA (301) 는 LNA (140b) 에 대해 전술한 바와 같이 능동 포스트-왜곡을 이용함으로써 선형성을 향상시킨다.
도 11b 는 도 7b 에 도시된 LNA (140c) 의 회로를 사용하는 차동 회로 구조를 갖는 차동 LNA (302) 를 도시한 도면이다. LNA (302) 는, LNA (302) 가 차동 형태로 LNA (140c) 를 사용하는 것을 제외하고는 LNA (300) 와 유사하게 구성된다. LNA (302) 는, LNA (302) 가 차동 회로 구조를 가져 LNA (302) 가 부가적인 N-FET (410, 420 및 430), 인덕터 (450) 및 커패시터 (452) 를 갖는 것을 제외하고는 도 7b 에 도시된 LNA (140c) 와 유사하게 동작한다. LNA (302) 는 LNA (140c) 에 대해 전술한 바와 같이 능동 포스트-왜곡을 이용함으로써 선형성을 향상시킨다.
전술한 바와 같이, 능동 포스트-왜곡을 이용하여 능동 회로를 선형화하는 기술은 증폭기, 믹서 등과 같은 각종 타입의 능동 회로에 이용될 수도 있다. 능동 회로에 대한 주요 신호 경로는 이 주요 신호 경로에서의 회로 소자의 비선형성으로 인해 왜곡을 발생시킨다. 보조 신호 경로는 주요 신호 경로에 의해 발생된 왜곡 성분을 소거하는데 이용되는 왜곡 성분을 능동으로 발생시킨다.
본 명세서에 기재된 증폭기 및 다른 선형화된 능동 회로는 기저대역, 중간 주파수 (IF), RF 등을 포함하는 각종 주파수 범위에 사용될 수도 있다. 예를 들어, 이들 선형화된 능동 회로는:
Figure 112009062858215-pct00074
824 내지 894 MHz 의 셀룰러 대역,
Figure 112009062858215-pct00075
1850 내지 1990 MHz 의 PCS (Personal Communication System) 대역,
Figure 112009062858215-pct00076
1710 내지 1880 MHz 의 DCS (Digital Cellular System) 대역,
Figure 112009062858215-pct00077
890 내지 960 MHz 의 GSM900 대역,
Figure 112009062858215-pct00078
1920 내지 2170 MHz 의 IMT-2000 (International Mobile Telecommunications-2000) 대역, 및
Figure 112009062858215-pct00079
1574.4 내지 1576.4 MHz 의 GPS (Global Positioning System) 대역과 같이 무선 통신에 일반적으로 이용되는 주파수 대역에 사용될 수도 있다.
본 명세서에 기재된 증폭기 및 다른 선형화된 능동 회로는 집적 회로 (IC), RF 집적 회로 (RFIC), 주문형 집적 회로 (ASIC), 인쇄 회로 기판 (PCB), 전자 디바이스 등의 내에 구현될 수도 있다. 또한, 이들 선형화된 능동 회로는 상보형 금속 산화막 반도체 (CMOS), N-채널 MOS (N-MOS), P-채널 MOS (P-MOS), 바이폴라 접합 트랜지스터 (BJT), 바이폴라-CMOS (BiCMOS), SiGe (Silicon Germanium), GaAs (Gallium Arsenide) 등과 같이 각종 IC 프로세스 기술로 제조될 수도 있다.
본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 이용 또는 실시할 수 있도록 개시된 실시형태의 전술한 설명이 제공된다. 이들 실시형태에 대한 각종 변형은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명하고, 본 명세서에 정의된 일반적인 원리는 본 발명의 범위 또는 사상을 벗어나지 않으면서 다른 실시형태에 적용될 수도 있다. 따라서, 본 발명은 본 명세 서에 나타낸 실시형태에 한정되도록 의도되는 것이 아니라, 본 명세서에 개시된 신규 특징 및 원리에 부합하는 가장 광범위한 범위를 따르는 것이다.

Claims (16)

  1. 제 1 인덕터에 전기적으로 연결되어, 차동 입력 신호의 제 1 입력을 수신 및 증폭하는 제 1 트랜지스터;
    상기 제 1 트랜지스터에 전기적으로 연결되어, 제 1 중간 신호를 발생시키며, 차동 출력 신호의 제 1 출력을 제공하는 제 2 트랜지스터;
    상기 제 2 트랜지스터에 전기적으로 연결되어, 상기 제 1 중간 신호를 수신하며, 상기 제 1 트랜지스터에 의해 발생된 왜곡 성분을 소거하는데 이용되는 왜곡 성분을 발생시키도록 동작하는 제 3 트랜지스터;
    제 2 인덕터에 전기적으로 연결되어, 상기 차동 입력 신호의 제 2 입력을 수신 및 증폭하는 제 4 트랜지스터;
    상기 제 4 트랜지스터에 전기적으로 연결되어, 제 2 중간 신호를 발생시키며, 상기 차동 출력 신호의 제 2 출력을 제공하는 제 5 트랜지스터; 및
    상기 제 5 트랜지스터에 전기적으로 연결되어, 상기 제 2 중간 신호를 수신하며, 상기 제 4 트랜지스터에 의해 발생된 왜곡 성분을 소거하는데 이용되는 왜곡 성분을 발생시키도록 동작하는 제 6 트랜지스터를 포함하고,
    상기 제 1 트랜지스터, 상기 제 2 트랜지스터 및 상기 제 3 트랜지스터는 각각 제 1 이득, 제 2 이득 및 제 3 이득을 갖고, 상기 제 1 이득과 상기 제 2 이득은 제 1 인자에 의해 관련되고, 상기 제 1 이득과 상기 제 3 이득은 제 2 인자에 의해 관련되고,
    상기 제 4 트랜지스터, 상기 제 5 트랜지스터 및 상기 제 6 트랜지스터는 각각 상기 제 1 이득, 상기 제 2 이득 및 상기 제 3 이득을 갖는, 집적 회로.
  2. 제 1 항에 있어서,
    상기 제 1 트랜지스터와 상기 제 2 트랜지스터는 캐스코드 쌍 (cascode pair) 으로서 연결되고,
    상기 제 4 트랜지스터와 상기 제 5 트랜지스터는 캐스코드 쌍으로서 연결되는, 집적 회로.
  3. 제 1 항에 있어서,
    상기 제 3 트랜지스터는, 상기 제 1 트랜지스터에 의해 발생된 3 차 왜곡 성분을 소거하는데 이용되는 왜곡 성분을 발생시키도록 동작하고,
    상기 제 6 트랜지스터는, 상기 제 4 트랜지스터에 의해 발생된 3 차 왜곡 성분을 소거하는데 이용되는 왜곡 성분을 발생시키도록 동작하는, 집적 회로.
  4. 제 1 항에 있어서,
    상기 제 2 트랜지스터 및 상기 제 3 트랜지스터에 전기적으로 연결되어, 부하 분리 (load isolation) 를 제공하도록 동작하는 제 7 트랜지스터; 및
    상기 제 6 트랜지스터 및 상기 제 5 트랜지스터에 전기적으로 연결되어, 부하 분리를 제공하도록 동작하는 제 8 트랜지스터를 더 포함하는, 집적 회로.
  5. 제 1 항에 있어서,
    상기 제 3 트랜지스터는, 상기 제 2 트랜지스터의 드레인에 전기적으로 연결된 드레인을 갖고,
    상기 제 6 트랜지스터는, 상기 제 5 트랜지스터의 드레인에 전기적으로 연결된 드레인을 갖는, 집적 회로.
  6. 제 1 항에 있어서,
    상기 제 3 트랜지스터는, 상기 제 1 트랜지스터의 드레인에 전기적으로 연결된 드레인을 갖고,
    상기 제 6 트랜지스터는, 상기 제 4 트랜지스터의 드레인에 전기적으로 연결된 드레인을 갖는, 집적 회로.
  7. 삭제
  8. 제 1 항에 있어서,
    상기 제 2 인자는, 이득 손실을 감소시키도록 선택되고,
    상기 제 1 인자는, 상기 제 1 트랜지스터에 의해 발생된 왜곡 성분 및 상기 제 4 트랜지스터에 의해 발생된 왜곡 성분을 소거하도록 선택되는, 집적 회로.
  9. 제 1 항에 있어서,
    상기 제 2 인자는 1 보다 크고, 상기 제 3 이득은 상기 제 1 이득의 일부인, 집적 회로.
  10. 제 1 항에 있어서,
    상기 제 1 트랜지스터, 상기 제 2 트랜지스터, 상기 제 3 트랜지스터, 상기 제 4 트랜지스터, 상기 제 5 트랜지스터 및 상기 제 6 트랜지스터는 N-채널 전계 효과 트랜지스터 (N-FET) 인, 집적 회로.
  11. 제 1 항에 있어서,
    상기 제 1 트랜지스터, 상기 제 2 트랜지스터, 상기 제 3 트랜지스터, 상기 제 4 트랜지스터, 상기 제 5 트랜지스터 및 상기 제 6 트랜지스터는 P-채널 전계 효과 트랜지스터 (P-FET) 인, 집적 회로.
  12. 제 1 항에 있어서,
    상기 제 1 트랜지스터, 상기 제 2 트랜지스터, 상기 제 3 트랜지스터, 상기 제 4 트랜지스터, 상기 제 5 트랜지스터 및 상기 제 6 트랜지스터는 바이폴라 접합 트랜지스터 (BJT) 인, 집적 회로.
  13. 제 1 항에 있어서,
    상기 제 1 트랜지스터, 상기 제 2 트랜지스터, 상기 제 3 트랜지스터, 상기 제 4 트랜지스터, 상기 제 5 트랜지스터 및 상기 제 6 트랜지스터는 저잡음 증폭기 (LNA) 를 형성하는, 집적 회로.
  14. 제 1 항에 있어서,
    상기 차동 입력 신호는 코드 분할 다중 접속 (CDMA) 신호인, 집적 회로.
  15. 소스 디제너레이션 (source degeneration) 을 제공하도록 동작하는 제 1 인덕터;
    상기 제 1 인덕터에 전기적으로 연결된 소스 및 차동 입력 신호의 제 1 입력을 수신하는 게이트를 갖고, 신호 증폭을 제공하도록 동작하는 제 1 트랜지스터;
    차동 출력 신호의 제 1 출력을 제공하는 드레인 및 상기 제 1 트랜지스터의 드레인에 전기적으로 연결된 소스를 갖고, 제 1 중간 신호를 발생시키도록 동작하는 제 2 트랜지스터;
    상기 제 2 트랜지스터의 소스에 전기적으로 연결된 게이트를 갖고, 상기 제 1 중간 신호를 수신하며, 상기 제 1 트랜지스터에 의해 발생된 왜곡 성분을 소거하는데 이용되는 왜곡 성분을 발생시키도록 동작하는 제 3 트랜지스터;
    소스 디제너레이션을 제공하도록 동작하는 제 2 인덕터;
    상기 제 2 인덕터에 전기적으로 연결된 소스 및 상기 차동 입력 신호의 제 2 입력을 수신하는 게이트를 갖고, 신호 증폭을 제공하도록 동작하는 제 4 트랜지스터;
    상기 차동 출력 신호의 제 2 출력을 제공하는 드레인 및 상기 제 4 트랜지스터의 드레인에 전기적으로 연결된 소스를 갖고, 제 2 중간 신호를 발생시키도록 동작하는 제 5 트랜지스터; 및
    상기 제 5 트랜지스터의 소스에 전기적으로 연결된 게이트를 갖고, 상기 제 2 중간 신호를 수신하며, 상기 제 4 트랜지스터에 의해 발생된 왜곡 성분을 소거하는데 이용되는 왜곡 성분을 발생시키도록 동작하는 제 6 트랜지스터를 포함하고,
    상기 제 1 트랜지스터, 상기 제 2 트랜지스터 및 상기 제 3 트랜지스터는 각각 제 1 이득, 제 2 이득 및 제 3 이득을 갖고, 상기 제 1 이득과 상기 제 2 이득은 제 1 인자에 의해 관련되고, 상기 제 1 이득과 상기 제 3 이득은 제 2 인자에 의해 관련되고,
    상기 제 4 트랜지스터, 상기 제 5 트랜지스터 및 상기 제 6 트랜지스터는 각각 상기 제 1 이득, 상기 제 2 이득 및 상기 제 3 이득을 갖는, 증폭기.
  16. 제 15 항에 있어서,
    상기 제 3 트랜지스터의 드레인에 전기적으로 연결된 소스 및 상기 제 2 트랜지스터의 드레인에 전기적으로 연결된 드레인을 갖는 제 7 트랜지스터; 및
    상기 제 6 트랜지스터의 드레인에 전기적으로 연결된 소스 및 상기 제 5 트랜지스터의 드레인에 전기적으로 연결된 드레인을 갖는 제 8 트랜지스터를 더 포함하는, 증폭기.
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